KR100607749B1 - 금속 층간 절연막 형성 방법 - Google Patents

금속 층간 절연막 형성 방법 Download PDF

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Abstract

본 발명에 따른 금속 층간 절연막 형성 방법은, 하부 금속 배선이 형성된 반도체 기판 상에 유전막, 상부 금속막 및 절연막을 순차적으로 형성하는 단계와, 절연막의 상부에 상하부 금속층 간 절연막이 매립될 영역을 정의한 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 맞추어서 포토레지스트 패턴과 절연막을 식각하되, 절연막이 경사지도록 등방성 식각하는 단계와, 식각된 포토레지스트 패턴에 맞추어서 경사진 절연막과 상부 금속을 라운드지게 식각하는 단계와, 식각된 포토레지스트 패턴을 제거한 후 금속 층간 절연막을 매립하는 단계를 포함한다.
이와 같이, 본 발명은 금속 층간 절연막을 형성하기 위해 증착된 절연막을 경사지게 식각한 후 상부 금속을 라운딩되게 식각함으로서, 금속 층간 절연막 상에 보이드가 생기는 것을 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
금속 층간 절연막, IMD, MIM, 보이드

Description

금속 층간 절연막 형성 방법{METHOD FOR FABRICATING INTE METAL DIELECTRIC LAYER}
도 1a 내지 도 1c는 종래의 금속 층간 절연막 형성 과정을 설명하기 위한 고정 단면도들이고,
도 2는 종래의 금속 층간 절연막 형성 과정에서 상부 금속 패터닝 후 SEM 사진이고,
도 3은 종래의 금속 층간 절연막 형성 과정에서 금속 층간 절연막을 형성한 후 TEM 사진이고,
도 4a 내지 도 4d 본 발명에 따른 금속 층간 절연막을 형성하는 과정을 도시한 공정 단면도들이고,
도 5는 본 발명에서 절연막을 식각하는 과정을 설명하기 위한 도면이고,
도 6은 본 발명에서 금속 층간 절연막이 매립되는 영역을 형성한 후 그 프로파일을 전자 현미경으로 촬영한 도면이고,
도 7은 본 발명에서 금속 층간 절연막을 형성한 후 그 프로파일을 전자 현미경으로 촬영한 도면이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 보이드가 생기는 것을 방지할 수 있는 금속 층간 절연막 형성 방법에 관한 것이다.
고성능 반도체 소자들을 제조하기 위해서는, 낮은 전기적인 저항 및 높은 신뢰성을 갖는 금속 배선이 요구된다. 이러한 금속 배선으로 구리 배선이 유력한 후보로 각광받고 있다. 그러나, 구리 배선은 일반적인 사진/식각 공정을 사용하여 형성하기가 어렵다. 이에 따라, 구리 배선을 형성하는데 있어서 다마신 공정이 널리 사용되고 있다.
한편, 반도체 소자들은 트랜지스터, 저항체들 및 커패시터들을 포함한다. 커패시터들의 각각은 서로 중첩된 상부 전극 및 하부 전극과 아울러서 이들 사이에 개재된 유전체막으로 구성된다. 전극들은 도핑된 폴리실리콘막으로 형성할 수 있다. 그러나, 폴리실리콘막은 후속의 열처리 공정 시 추가로 산화될 수 있다. 이에 따라 커패시터의 전기적인 특성이 변화될 수 있다. 이에 더하여, 폴리실리콘 전극들에 인가되는 전압의 크기에 따라서 커패시터는 불균일한 정전 용량을 보일 수 있다. 예를 들면 상/하부전극들이 n형의 불순물들로 도핑된 폴리실리콘막으로 형성되고 상부전극에 음의 전압이 인가되면 하부 전극의 표면에 정공들이 유기된다. 이에 따라 하부 전극의 표면에 공핍층이 형성될 수 있다. 공핍층의 폭은 음의 전압의 크기에 따라 변화한다. 결과적으로 커패시터의 정전용량은 전극들에 인가되는 전압의 크기에 따라 변화될 수 있다. 따라서 폴리실리콘 전극들을 채택하는 커패시터는 정교한 특성을 요구하는 반도체 소자들, 예를들면 아날로그 회로를 갖는 반도체 소자들에 부적합하다.
최근에 상기한 문제점들을 해결하기 위해서 금속전극들을 갖는 커패시터, 즉 엠아이엠(MIM : Metal Insulator Metal) 커패시터가 개발되었다.
엠아이엠 커패시터는, 도 1a에 도시된 바와 같이, 상부 금속(12)과 하부 금속(도시 생략됨)으로 구성되어 전극으로 이용되며, 상부 금속(12)과 하부 금속은 유전체(10)로 분리되어 있고, 유전체의 커패시턴스(capacitance)를 이용하여 신호를 처리한다.
상부 금속(12)의 경우 구리 상호 연결을 위해서는 상부 금속(12) 상부에 소정 두께의 절연막(14)을 형성한 후 포토레지스트를 도포하고, 노광 및 현상 공정을 통해 포토레지스트 패턴(16)을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(16)에 맞추어서 절연막(14) 및 상부 금속(12)을 식각해야하는데, 식각 방법으로는 플라즈마를 이용한 드라이 에치 방법을 이용한다. 여기서, CDE(Chemical Downstream Etch) 기법을 이용하여 포토레지스트 패턴(16)에 맞추어서 절연막(14)을 식각한 다음 반응성 이온 식각 방법을 이용하여 포토레지스트 패턴(16)에 맞추어서 상부 금속(12)을 식각된다.
특히, CDE 기법에서는 CF4:O2의 유출 비율(flow rate)이 1:4로써 절연막(14)의 식각 속도와 포토레지스트 패턴(16)의 식각 속도비는 4:1 이상으로 절연막(14)의 식각 속도가 상당히 빠르다.
식각 공정이 완료되면, 도 1c에 도시된 바와 같이, 포토레지스트 패턴(16)을 제거한 다음, 패터닝된 내부에 IMD막(18)을 매립시킨다.
그러나, 이와 같이, 절연막(14)을 식각할 때, 도 2의 붉은 점선 부분과 같이 부분적으로 또는 전체적으로 네거티브 프로파일(negative profile)이 발생하여 이후 IMD막(18) 증착 시 네거티브 프로파일 주위로, 도 3에 도시된 바와 같이 보이드(void)가 형성된다. 이러한 보이드는 MIM의 전기적 특성을 저해하고 제품의 신뢰성을 떨어뜨리게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 금속 층간 절연막을 형성하기 위해 증착된 절연막을 경사지게 식각한 후 상부 금속을 라운딩되게 식각함으로서, 금속 층간 절연막 상에 보이드가 생기는 것을 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있는 금속 층간 절연막 형성 방법을 제공하고자 한다.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은, 하부 금속 배선이 형성된 반도체 기판 상에 유전막, 상부 금속막 및 절연막을 순차적으로 형성하는 단계와, 상기 절연막의 상부에 상하부 금속층 간 절연막이 매립될 영역을 정의한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 맞추어서 상기 포토레지스트 패턴과 상기 절연막을 식각하되, 상기 절연막이 경사지도록 등방성 식각하는 단계와, 상기 식각된 포토레지스트 패턴에 맞추어서 상기 경사진 절연막과 상부 금속을 라운드지게 식각하는 단계와, 상기 식각된 포토레지스트 패턴을 제거한 후 금속 층간 절연막을 매립하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예에 대하여 상세히 설명하기로 한다.
도 4a 내지 도 4d 본 발명에 따른 금속 층간 절연막을 형성하는 과정을 도시한 공정 단면도들이고, 도 5는 본 발명에서 절연막을 식각하는 과정을 설명하기 위한 도면이고, 도 6은 본 발명에서 금속 층간 절연막이 매립되는 영역을 형성한 후 그 프로파일을 전자 현미경으로 촬영한 도면이고, 도 7은 본 발명에서 금속 층간 절연막을 형성한 후 그 프로파일을 전자 현미경으로 촬영한 도면이다.
먼저 금속 층간 절연막의 증착이 필요한 엠아이엠은, 도 4a에 도시된 바와 같이, 상부 금속(402)과 하부 금속(도시 생략됨)으로 구성되어 전극으로 이용되며, 상부 금속(402)과 하부 금속은 유전체(400)로 분리되어 있고, 유전체의 커패시턴스(capacitance)를 이용하여 신호를 처리한다. 상부 금속(402)의 경우 구리와 상호 연결을 위해서는 상부 금속(402) 상부에 소정 두께의 절연막(404)을 형성한 후 포토레지스트를 도포하고, 노광 및 현상 공정을 통해 포토레지스트 패턴(406)을 형성한다.
그런 다음, 도 4b에 도시된 바와 같이, 포토레지스트 패턴(406)에 맞추어서 포토레지스트 패턴(406)과 절연막(404)을 식각하되, 절연막(404)이 경사지도록 등방성 식각하는데, 식각 방법으로는 CDE 기법으로 CF4:O2의 유출 비율이 1:6으로 하여 절연막(404)을 등방성 식각하여 절연막(404)이 경사진 모양을 갖도록 식각한다.
절연막(404)의 식각 과정을 도 5를 참조하여 설명하면, CDE 기법에 CF4 : O2 의 유출 비율을 1:6으로 하여 절연막(404)과 포토레지스트 패턴(406)을 식각함으로서, 포토레지스트 패턴(406) 및 절연막(404)의 식각 시작점(A)은 동일하나 식각 속도에 있어서 차이가 있다. 즉 포토레지스트 패턴(406)의 식각 속도(B)가 절연막(404)의 식각 속도(C)보다 빠르기 때문에 식각 시작점(A)까지(포토레지스트 패턴(406)에 의해 드러난 부분)는 절연막(404) 전부 식각된 후 포토레지스트 패턴(406)과 절연막(404)이 같이 식각되는 지점(식각 시작점(A))부터는 식각 선택비에 의해 절연막(404)이 경사지게 식각된다.
이와 같은 식각 공정으로 절연막(404)과 포토레지스트 패턴(406)을 식각하면, 도 6에 도시된 바와 같이 포토레지스트 패턴(406)이 식각되어 드러난 절연막(404) 부분이 경사지게 식각되는 것을 알 수 있다.
절연막(404)의 식각 공정이 완료되면, 도 4c에 도시된 바와 같이, 포토레지스트 패턴(406)에 맞추어서 경사진 절연막(404)과 상부 금속(402)을 식각하는데, 이때 절연막(404)의 경사진 부분에 의해서 상부 금속(402)은 라운딩(rounding)지게 식각된다. 이후 포토레지스트 패턴(406)을 제거한다. 그리고 나서, 도 4d에 도시된 바와 같이, 패터닝된 내부에 금속 층간 절연막(408)을 매립시킨다.
여기서, 상부 금속(402)의 식각은 Cl2, BCl3, Ar 화학물을 이용한 플라즈마 반응성 이온 식각으로 상부 금속(402) 및 절연막(404)을 식각한다.
이와 같이, 상부 금속(402)의 식각이 끝나고 포토레지스 패턴(406)을 제거한 후 금속 층간 절연막(408)을 형성하면, 도 6에 도시된 바와 같이, 라운딩되게 식각된 상부 금속(402)으로 인하여 금속 층간 절연막(408) 상에 보이드가 발생되지 않 은 것을 알 수 있다.
이상 설명한 바와 같이, 본 발명은 금속 층간 절연막을 형성하기 위해 증착된 절연막을 경사지게 식각한 후 상부 금속을 라운딩되게 식각함으로서, 금속 층간 절연막 상에 보이드가 생기는 것을 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (3)

  1. 하부 금속 배선이 형성된 반도체 기판 상에 유전막, 상부 금속막 및 절연막을 순차적으로 형성하는 단계와,
    상기 절연막의 상부에 상하부 금속 층간 절연막이 매립될 영역을 정의한 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴에 맞추어서 상기 포토레지스트 패턴과 상기 절연막을 식각하되, 상기 절연막이 경사지도록 등방성 식각하는 단계와,
    상기 식각된 포토레지스트 패턴에 맞추어서 상기 경사진 절연막과 상부 금속을 라운드지게 식각하는 단계와,
    상기 식각된 포토레지스트 패턴을 제거한 후 금속 층간 절연막을 매립하는 단계
    를 포함하는 금속 층간 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 식각하는 방법은, CDE 기법으로 CF4:O2의 유출 비율이 1:6으로 하여 상기 절연막을 등방성 식각하는 것을 특징으로 하는 금속 층간 절연막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 상부 금속을 식각하는 단계는, Cl2, BCl3, Ar 화학물을 이용한 플라즈마 반응성 이온 식각으로 상기 상부 금속 및 절연막을 식각하는 것을 특징으로 하는 금속 층간 절연막 형성 방법.
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