KR20030056917A - 반도체 장치의 커패시터의 제조방법 - Google Patents
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Abstract
본 발명은 MIM형 구조를 갖는 커패시터 제조시 커패시터의 면적을 증가시켜 고용량 커패시터를 갖는 반도체 장치의 커패시터 제조방법에 관한 것으로, 제 1 층간 절연막상에 선택적으로 하부 금속배선층과 제 1 절연막 그리고 상부전극층을 형성하는 단계와, 상기 제 1 절연막과 상부전극층을 선택적으로 패터닝하는 단계와, 상기 결과물에 제 2 절연막을 증착하고, 3차원적으로 패터닝하는 단계와, 상기 하부 금속배선층을 패터닝하는 단계와, 상기 결과물 상부에 제 2 층간 절연막을 형성하는 단계와, 상기 하부 금속배선층과 상부전극층이 노출되도록 복수개의 비아홀을 형성하는 단계와, 상기 비아홀에 매립되도록 플러그를 형성하는 단계와, 상기 플러그와 연결되는 상부 금속배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 장치의 커패시터의 제조방법에 관한 것으로, 특히 MIM(Metal-Insulator-Metal)형 구조를 갖는 커패시터 제조시 커패시터의 면적을 증가시켜 고용량 커패시터를 갖는 반도체 장치의 커패시터 제조방법에 관한 것이다.
일반적으로 커패시터가 PIP(Poly Insulator Poly) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리 실리콘으로 사용하기 때문에 상부전극/하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 커패시터의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위해 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal)로 변경하게 되었는데, 그 중에서 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 커패시터의 제조방법에 대하여 설명하기로 한다.
도 1a 내지 도 1g는 종래의 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 제 1 층간 절연막(10)상에 제 1, 제 2, 제 3 금속층(11)(12)(13)으로 이루어진 하부 금속배선층(14)을 형성한 후, 상기 하부 금속배선층(14)상에 유전체막(15)과 상부전극용 제 4 금속층(16)을 형성한다. 이때, 상기 제 1 금속층(11)은 Ti/TiN이고, 상기 제 2 금속층(12)은 Al 그리고 상기 제 3 금속층(13)은 Ti/TiN이며 상기 제 4 금속층(16)은 Al, W, Ti, TiN, Ti/TiN 또는 이들의 조합으로 구성된다. 그리고 상기 유전체막(15)은 유전상수가 높은 물질 즉, SiOxNy또는 Si3N4또는 PECVD 방식으로 만드는 산화막을 이용한다..
상기 제 1 금속층(11)과 제 3 금속층(13)의 Ti층은 접착막의 역할을 담당하고, 상기 제 1 금속층(11)의 TiN층은 확산방지막, 상기 제 3 금속층(13)의 TiN층은 반사방지막 역할을 한다. 그리고 상기 제 2 금속층(12)은 전기신호를 전달하는 도전층 역할을 담당한다.
도 1b에 도시한 바와 같이 상기 상부전극층(16)상에 제 1 포토레지스트(17)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다. 그리고 상기 패터닝된 제 1 포토레지스트(17)를 마스크로 이용하여 Cl2/BCL3/N2가스의 조합으로 이루어진 활성화 플라즈마로 상기 제 4 금속층(16)을 건식식각하여 상부전극(16a)을 형성한다.
이어, CxFy즉 CF4, C2F6, C4F8, C5F8등을 이용하여 활성화시킨 플라즈마로 상기 유전체막(15)을 식각한다. 또한, 상기 유전체막(15) 식각시 산화 가스 즉, Ar, CHF3등의 가스가 추가되기도 한다.
한편, 상기 유전체막(15) 식각시 과도하게 식각할 경우,수평식각(horizontal etch)이 되어 "A"와 같이 상기 상부전극(16a) 안쪽으로까지 상기 유전체막(15)이 식각될 수 있다. 이럴 경우 상기 상부전극(16a)과 하부 금속배선층(14)의 쇼트(short)가 발생한다.
도 1c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(17)를 제거한 후, 상기 결과물 상부에 제 2 포토레지스트(18)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(18)를 마스크로 이용하여 Cl2/BCL3/N2가스의 조합으로 이루어진 활성화 플라즈마로 상기 하부 금속배선층(14)을 선택적으로 건식식각한다.
도 1d에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(18)를 제거하고, 상기 결과물 상부에 제 2 층간 절연막(19)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화하며 상기 제 2 층간 절연막(19)의 두께를 조절한다.
도 1e에 도시한 바와 같이 상기 결과물 상부에 제 3 포토레지스트(20)를 증착하고 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 3 포토레지스트(20)를 마스크로 하여 상기 하부 금속배선층(14)과 상부전극층(16a)이 노출되도록 상기 제 2 층간 절연막(19)을 식각 제거하여 복수개의 비아홀(21)을 형성한다. 이때, 상기 제 2 층간 절연막(19) 식각시 CxFy기체를 주성분으로 하여 활성화시킨 플라즈마를 이용한다.
도 1f에 도시한 바와 같이 상기 결과물 상부에 CVD(Chemical Vapor Deposition) 방식을 이용하여 텅스텐 또는 구리를 증착 시킨 후, CMP 공정 또는 플라즈마를 이용한 전면식각을 실시하여 상기 비아홀(21)을 매립하는 플러그(22)를 형성한다.
도 1g에 도시한 바와 같이 상기 결과물 상부에 제 5, 제 6, 제 7 금속층(23)(24)(25)으로 이루어진 상부 금속배선층(26)을 증착한 후, 포토리소그래피 공정을 이용하여 선택적으로 식각한다. 이때, 상기 제 5 금속층(23)은 Ti/TiN이고, 상기 제 6 금속층(24)은 Al이며, 상기 제 7 금속층(25)은 Ti/TiN이다.
그러나 상기와 같은 종래의 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
커패시터의 용량은 유전체막의 면적에 비례하는데, 종래와 같이 2차원적인 공정으로 유전체막을 형성할 경우, 면적이상의 크기가 반도체 칩내에 존재한다. 즉, 디바이스의 크기가 감소할 때 종래와 같은 커패시터를 사용할 경우에는 칩내에 차지하는 면적이 커지게 되고, 커패시터를 경우에는 커패시터의 용량이 작아지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 유전체막을 3차원적으로 형성하므로 면적을 증가시켜 고용량을 갖는 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래의 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 층간 절연막 101 : 제 1 금속층
102 : 제 2 금속층 103 : 제 3 금속층
104 : 제 4 금속층 104a : 하부 금속배선
105 : 제 1 절연막 106a : 상부전극
107 : 제 1 포토레지스트 108 : 제 2 절연막
109 : 제 2 포토레지스트 110 : 유전체막
111 : 제 3 포토레지스트 112 : 제 2 층간 절연막
113 : 제 4 포토레지스트 114 : 비아홀
115 : 플러그 116 : 제 5 금속층
117 : 제 6 금속층 118 : 제 7 금속층
119 : 상부 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 제 1 층간 절연막상에 선택적으로 하부 금속배선층과 제 1 절연막 그리고 상부전극층을 형성하는 단계와, 상기 제 1 절연막과 상부전극층을 선택적으로 패터닝하는 단계와, 상기 결과물에 제 2 절연막을 증착하고, 3차원적으로 패터닝하는 단계와. 상기 하부 금속배선층을 패터닝하는 단계와, 상기 결과물 상부에 제 2 층간 절연막을 형성하는 단계와, 상기 하부 금속배선층과 상부전극층이 노출되도록 복수개의 비아홀을 형성하는 단계와, 상기 비아홀에 매립되도록 플러그를 형성하는 단계와, 상기 플러그와 연결되는 상부 금속배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 2 절연막은 질화막이고, 그 두께는 500∼1000Å인 것이 바람직하다.
또한, 상기 제 1, 제 2 절연막은 커패시터의 유전체막인 것이 바람직하다.
또한, 상기 제 2 절연막은 상기 상부전극층을 감싸도록 패터닝하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 커패시터 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 제 1 층간 절연막(100)상에 제 1, 제 2, 제 3 금속층(101)(102)(103)으로 이루어진 하부 금속배선층(104)을 형성한 후, 상기 하부금속배선층(104)상에 제 1 절연막(105)과 상부전극용 제 4 금속층(106)을 형성한다. 이때, 상기 제 1 금속층(101)은 Ti/TiN이고, 상기 제 2 금속층(102)은 Al 그리고 상기 제 3 금속층(103)은 Ti/TiN이며 상기 제 4 금속층(106)은 Al, W, Ti, TiN, Ti/TiN 또는 이들의 조합으로 구성된다. 그리고 상기 제 1 절연막(105)은 유전상수가 높은 물질 즉, SiOxNy또는 Si3N4또는 PECVD 방식으로 만드는 산화막을 이용하고, 커패시터의 유전체막이다. 한편, 상기 제 4 금속층(106)의 두께는 1200∼1500Å이다.
상기 제 1 금속층(101)과 제 3 금속층(103)의 Ti층은 접착막의 역할을 담당하고, 상기 제 1 금속층(101)의 TiN층은 확산방지막, 상기 제 3 금속층(103)의 TiN층은 반사방지막 역할을 한다. 그리고 상기 제 2 금속층(102)은 전기신호를 전달하는 도전층 역할을 담당한다.
도 2b에 도시한 바와 같이 상기 제 4 금속층(106)상에 제 1 포토레지스트(107)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다. 그리고 상기 패터닝된 제 1 포토레지스트(107)를 마스크로 이용하여 Cl2/BCL3/N2가스의 조합으로 이루어진 활성화 플라즈마로 상기 제 4 금속층(106)을 건식식각하여 상부전극(106a)을 형성한다.
이어, CxFy즉 CF4, C2F6, C4F8, C5F8등을 이용하여 활성화시킨 플라즈마로 상기 제 1 절연막(105)을 식각한다. 또한, 상기 제 1 절연막(105) 식각시 산화 가스 즉, Ar, CHF3등의 가스가 추가되기도 한다.
도 2c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(107)를 제거한 후, 상기 결과물 상부에 제 2 절연막(108)을 형성한다. 이때, 상기 제 2 절연막(108)은 산화막 또는 질화막이고, 그 두께는 500∼1000Å이며, 커패시터의 유전체막이다.
이어, 상기 제 2 절연막(108)상에 제 2 포토레지스트(109)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 2 포토레지스트(109)를 이용한 식각공정으로 상기 상부전극(106a)을 감싸도록 상기 제 2 절연막(108)을 식각한다. 즉, 상기 제 2 절연막(108)이 상기 상부전극(106a)을 3차원적으로 감싸안는다. 따라서, 상기 제 1, 제 2 절연막(105)(108)으로 이루어진 커패시터의 유전체막(110)을 형성한다.
도 2d에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(109)를 제거한 후, 상기 결과물 상부에 제 3 포토레지스트(111)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다. 그리고 상기 패터닝된 제 3 포토레지스트(111)를 마스크로 이용하여 Cl2/BCL3/N2가스의 조합으로 이루어진 활성화 플라즈마로 상기 하부 금속배선층(104)을 선택적으로 건식식각한다.
도 2e에 도시한 바와 같이 상기 패터닝된 제 3 포토레지스트(111)를 제거하고, 상기 결과물 상부에 제 2 층간 절연막(112)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화하며 상기 제 2 층간 절연막(112)의 두께를 조절한다.
그리고 상기 결과물 상부에 제 4 포토레지스트(113)를 증착하고 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 4 포토레지스트(113)를 마스크로 하여 상기 하부 금속배선층(104)과 상부전극층(106a)이 노출되도록 상기 제 2 층간 절연막(112)을 선택적으로 식각 제거하여 복수개의 비아홀(114)을 형성한다. 이때, 상기 제 2 층간 절연막(112) 식각시 CxFy기체를 주성분으로 하여 활성화시킨 플라즈마를 이용한다.
도 2f에 도시한 바와 같이 상기 결과물 상부에 CVD(Chemical Vapor Deposition) 방식을 이용하여 텅스텐 또는 구리를 증착 시킨 후, CMP 공정 또는 플라즈마를 이용한 전면식각을 실시하여 상기 비아홀(114)을 매립하는 플러그(115)를 형성한다.
도 2g에 도시한 바와 같이 상기 결과물 상부에 제 5, 제 6, 제 7 금속층(116)(117)(118)으로 이루어진 상부 금속배선층(119)을 증착한 후, 포토리소그래피 공정을 이용하여 선택적으로 식각한다. 이때, 상기 제 5 금속층(116)은 Ti/TiN이고, 상기 제 6 금속층(117)은 Al이며, 상기 제 7 금속층(118)은 Ti/TiN이다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 커패시터 제조방법에 의하면, 상부전극층을 감싸안도록 3차원적으로 유전체막을 형성하므로 유전체막의 넓이를 증가시킬 수 있어 커패시터의 용량을 증가시킬 수 있는 효과가 있다.
즉, 집적화에 다른 고용량 커패시터를 형성할 수 있으므로 소자의 특성 및 신뢰성을 향상시킬 수 있다.
Claims (4)
- 제 1 층간 절연막상에 선택적으로 하부 금속배선층과 제 1 절연막 그리고 상부전극층을 형성하는 단계와;상기 제 1 절연막과 상부전극층을 선택적으로 패터닝하는 단계와;상기 결과물에 제 2 절연막을 증착하고, 3차원적으로 패터닝하는 단계와;상기 하부 금속배선층을 패터닝하는 단계와;상기 결과물 상부에 제 2 층간 절연막을 형성하는 단계와;상기 하부 금속배선층과 상부전극층이 노출되도록 복수개의 비아홀을 형성하는 단계와;상기 비아홀에 매립되도록 플러그를 형성하는 단계와;상기 플러그와 연결되는 상부 금속배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막은 질화막, 산화막중 어느 하나이고, 그 두께는 500∼1000Å인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 1, 제 2 절연막은 커패시터의 유전체막인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막은 상기 상부전극층을 감싸도록 패터닝하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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| KR1020010087258A KR20030056917A (ko) | 2001-12-28 | 2001-12-28 | 반도체 장치의 커패시터의 제조방법 |
Applications Claiming Priority (1)
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| KR1020010087258A KR20030056917A (ko) | 2001-12-28 | 2001-12-28 | 반도체 장치의 커패시터의 제조방법 |
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Family Applications (1)
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| KR1020010087258A KR20030056917A (ko) | 2001-12-28 | 2001-12-28 | 반도체 장치의 커패시터의 제조방법 |
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| KR (1) | KR20030056917A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979232B1 (ko) * | 2003-07-15 | 2010-08-31 | 매그나칩 반도체 유한회사 | 반도체 소자의 커패시터 형성방법 |
| KR101064287B1 (ko) * | 2005-08-23 | 2011-09-14 | 매그나칩 반도체 유한회사 | Ｍｉｍ 커패시터 제조방법 |
| EP4012735A1 (fr) * | 2020-12-14 | 2022-06-15 | STMicroelectronics (Tours) SAS | Procédé de fabrication d'un condensateur |
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2001
- 2001-12-28 KR KR1020010087258A patent/KR20030056917A/ko not_active Application Discontinuation
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