JP2011211236A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置100は、下部電極102、SiCN膜107および上部電極113からなる容量素子を備えた装置である。半導体基板上の絶縁膜101中に溝が設けられ、溝中に下部電極102が埋設されている。下部電極102は、第一下部電極103と第二下部電極105の二つの領域を有し、これらが絶縁膜101によって分離されている。
【選択図】図1
Description
このため、容量素子を安定的に形成するには、できるだけ簡便な方法で下部電極のディッシングを抑制することが有効であると考えられる。
前記絶縁膜中に設けられた溝中に埋設された下部電極と、
前記下部電極に接して設けられた容量膜と、
前記容量膜上に設けられた上部電極と、
を含み、
前記下部電極は、前記絶縁膜によって互いに分離された複数の電極領域を含むことを特徴とする半導体装置が提供される。
本発明の半導体装置において、複数の前記電極領域は、短冊形状を有する構成とすることができる。こうすることにより、基板面内方向に複数の電極領域をさらに高密度に集積させることができる。このため、下部電極を一枚の平板状の電極とした場合に対する容量素子の容量の低下をさらに確実に抑制することができる。
図1は、本実施形態に係る半導体装置の構成を示す断面図である。図1に示した半導体装置100においては、半導体基板(不図示)上に、絶縁膜101、絶縁膜109、および絶縁膜111がこの順に積層されている。
図1に示した半導体装置100では、下部電極102が第一下部電極103と第二下部電極105の二つの領域からなり、これらの領域が絶縁膜101によって分離された構成となっている。このため、下部電極102を一枚の平板とした場合に比べて、Cu膜131のCMP工程(図4(a)、図4(b))におけるCu膜131上面のディッシングが抑制可能な構成となっている。このため、ディッシングによる容量素子の製造安定性の低下を抑制し、製造安定性に優れた容量素子を有する構成とすることができる。
第一の実施形態に記載の半導体装置100(図1)においては、下部電極102を構成する第一下部電極103および第二下部電極105が櫛歯形状である場合を例示したが、第一下部電極103および第二下部電極105が、それぞれ、複数の電極の集合からなる電極群であってもよい。たとえば、絶縁膜101の下層に設けられた絶縁膜中に埋設された接続プラグを介してさらに下層の絶縁膜中に埋設された接続電極に接続されて、同電位が確保された構成としてもよい。
図1に示した半導体装置100は、容量膜がSiCN膜107からなる構成であったが、容量膜は、複数の絶縁膜が積層されてなる膜であってもよい。
101 絶縁膜
102 下部電極
103 第一下部電極
105 第二下部電極
107 SiCN膜
109 絶縁膜
111 絶縁膜
113 上部電極
115 SiN膜
117 Cu配線
119 SiCN膜
121 シリコン基板
123 下地絶縁膜
125 マスク
127 開口部
129 凹部
131 Cu膜
133 凹部
135 凹部
137 TiN膜
141 電極
143 電極
147 電極
149 電極
153 導電プラグ
155 接続電極
157 第三下部電極
159 電極
161 電極
Claims (11)
- 半導体基板上に設けられた絶縁膜と、
前記絶縁膜中に設けられた溝中に埋設された下部電極と、
前記下部電極に接して設けられた容量膜と、
前記容量膜上に設けられた上部電極と、
を含み、
前記下部電極は、前記絶縁膜によって互いに分離された複数の電極領域を含むことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記下部電極は、平行に配置された複数の前記電極領域を含む第一および第二の電極群により構成されていることを特徴とする半導体装置。 - 請求項2に記載の半導体装置において、複数の前記電極領域は、短冊形状を有することを特徴とする半導体装置。
- 請求項3に記載の半導体装置において、複数の短冊形状の前記電極領域が基板面内に格子状に配置されたことを特徴とする半導体装置。
- 請求項2に記載の半導体装置において、
前記第一および第二の電極群の間に介在する前記絶縁膜が、基板面内において屈曲形状をなすように配置されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、前記電極領域が、櫛歯形状を有することを特徴とする半導体装置。
- 請求項6に記載の半導体装置において、
前記電極領域は、櫛歯先端部が不揃いの櫛歯形状を有することを特徴とする半導体装置。 - 請求項7に記載の半導体装置において、
前記下部電極は、櫛歯先端部が不揃いの櫛歯形状を有する第一および第二の電極領域を含み、
前記第一および第二の電極領域の間に介在する前記絶縁膜が、基板面内において屈曲形状をなすように配置されていることを特徴とする半導体装置。 - 請求項1乃至8いずれかに記載の半導体装置において、
一の前記電極領域の端部と他の前記電極領域の端部との最小距離が0.2μm以下であることを特徴とする半導体装置。 - 請求項1乃至9いずれかに記載の半導体装置において、
前記絶縁膜中に設けられた配線溝中に埋設され、前記下部電極と同層に設けられた配線を有し、
前記容量膜は、前記下部電極の上部から前記配線の上部にわたって設けられ、前記配線の拡散防止膜をかねることを特徴とする半導体装置。 - 請求項1乃至9いずれかに記載の半導体装置において、
前記絶縁膜中に設けられた配線溝中に埋設され、前記下部電極と同層に設けられた配線と、
前記配線の上部から前記容量膜の上部にわたって設けられた絶縁性の拡散防止膜と、
を有し、
前記拡散防止膜の上部に前記上部電極が設けられたことを特徴とする半導体装置。
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US9318471B2 (en) | 2013-05-16 | 2016-04-19 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for fabricating the same |
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