JP2005129561A

JP2005129561A - 半導体装置及びその製造方法、ｃｍｏｓ型レギュレータ、電子機器

Info

Publication number: JP2005129561A
Application number: JP2003360436A
Authority: JP
Inventors: Kazuhiro Kashu; 和弘夏秋; Masahiro Yokogawa; 政弘横川; Hironori Nakamura; 弘規中村; Toshihiko Fukushima; 稔彦福島
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-10-21
Filing date: 2003-10-21
Publication date: 2005-05-19

Abstract

【課題】オン抵抗バラツキを小さくできると共に、製造コストの上昇を防げる半導体装置及びその製造方法を提供する。
【解決手段】Ｎ型半導体基板１が含むドリフト領域１１の一方の側方にはＰ型ボディ部５を形成し、ボディ部５上にはＮ⁺型ソース拡散領域７Ｓを形成する。ドリフト領域１１の他方の側方にはＮ⁺型ドレイン拡散領域７Ｄを形成する。ドリフト領域１１上にはゲート酸化膜３を介してゲート電極１４を形成する。ゲート電極１４は、第１のゲート電極４、第１のゲート電極４および第３のゲート電極６Ｂとからなっている。第１のゲート電極４と第２のゲート電極７Ｓとの境界面近傍には、ボディ部５のドリフト領域１１側の端部が位置する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、その半導体装置を備えたＣＭＯＳ（相補型金属酸化膜半導体）型レギュレータまたは電子機器に関する。

ＬＳＩチップは多様化し、高集積化、縮小化、低消費電力化が要求される。例えばレギュレータの出力段の駆動回路等には、低オン抵抗が要求され、ＤＭＯＳ（Double diffused Metal Oxide Semiconductor:二重拡散型金属酸化膜半導体）トランジスタにて構成される。

従来、ＤＭＯＳ型トランジスタとしては特開２００１−１８５７２０号公報（特許文献１）に開示されたものがある。上記ＤＭＯＳ型トランジスタは、図２に示すように、Ｎ⁻型のドリフト領域２７を持つシリコン基板２１上にゲート酸化膜２２を介してゲート電極２３を形成している。また、上記シリコン基板２１には、チャネル領域を形成するＰ型ボディ部２４を形成している。このＰ型ボディ部２４の形成は、ゲート電極２３をマスクにイオン注入と、このイオン注入後の熱処理とで行われる。また、上記Ｐ型ボディ部２４の一部はゲート電極２３下方領域にまで延在している。つまり、上記Ｐ型ボディ部２４の一部はゲート電極２３の一部とオーバラップしている。そして、上記ゲート電極２３の一方の側方下にはＮ^＋型ソース拡散領域２５Ｓを形成し、ゲート電極２３の他方の側方下にはＮ^＋型ドレイン拡散領域２５Ｄを形成している。上記Ｎ^＋型ソース拡散領域２５Ｓ，Ｎ^＋型ドレイン拡散領域２５Ｄはゲート電極２３を挟むように両側に自己整合的に形成される。これにより、上記Ｎ^＋型ソース拡散領域２５ＳはＰ型ボディ部２４表面領域内に配される。また、上記Ｎ^＋型ソース拡散領域２５ＳにおいてＮ^＋型ドレイン拡散領域２５Ｄとは反対側の端部にはＰ型ボディコンタクト拡散２６が隣接している。なお、上記Ｐ型ボディ部２４とゲート電極２３とは別々のアライメント工程を経て形成される。また、配線工程に関する説明は省略する。

図示しないが、上記従来のＤＭＯＳ型トランジスタの変形例としては、ドリフト領域２７の一部表面にＮ⁻型より少し濃度が高くドレインＮ^＋型よりも濃度の低いＮ型拡散領域を設けたＬＤＤ（Low Doped Drain）構造を有するものもがある。つまり、上記ドリフト領域２７よりも濃度が高く、かつ、Ｎ^＋型ドレイン拡散領域２５Ｄよりも濃度が低いＮ型拡散領域を、Ｎ^＋型ドレイン拡散領域２５Ｄのゲート電極２３側の側方に形成するものがある。このような構造によって、より低オン抵抗特性への改善を実現している。

ところで、上記従来のＤＭＯＳ型トランジスタのオン抵抗は、ドリフト領域２７の抵抗であるＲdrと、チャネル領域の抵抗であるＲchとに大別することが出来る。上記ドリフト領域２７，チャネル領域の濃度にもよるが、例えばＲch：Ｒdr＝１０：１程度であり、チャネル領域の抵抗を下げることにより、低オン抵抗を得ることができる。したがって、低オン抵抗が必要なＤＭＯＳ型トランジスタでは、チャネル長ｄを短くしていた。例えば、チャネル長ｄを１.０μｍ程度にしていた。

一方、上記チャネル領域とゲート領域とは別々のアライメント工程を経て形成されることから、チャネル長ｄの距離は装置のアライメント精度バラツキによってばらついていた。例えば、ｇ線やｉ線を用いたステッパによるアライメントでは、チャネル長ｄの距離は０.４μｍ程度の精度バラツキがあった。このようにチャネル長バラツキのため、オン抵抗バラツキが非常に大きくなり、設計しづらいという問題があった。

また、上記チャネル長バラツキは高精度のステッパ等を用いることで解決することができるが、設備投資額が大きくなるため好ましくない。
特開２００１−１８５７２０号公報

そこで、本発明の課題は、オン抵抗バラツキを小さくできると共に、製造コストの上昇を防げる半導体装置及びその製造方法を提供することにある。また、そのような半導体装置を備えたＣＭＯＳ型レギュレータまたは電子機器を提供することにある。

上記課題を解決するため、第１の発明の半導体装置は、
第１導電型のドリフト領域を有する半導体基板と、
上記ドリフト領域の一方の側方に形成された第２導電型の拡散領域と、
上記第２導電型の拡散領域上に形成された第１導電型の第１ソース・ドレイン拡散領域と、
上記ドリフト領域の他方の側方に形成された第１導電型の第２ソース・ドレイン拡散領域と
上記ドリフト領域上に形成された絶縁膜と、
上記絶縁膜上に形成され、上記第２導電型の拡散領域の一部にオーバラップするゲート電極と
を備え、
上記ゲート電極は第１ゲート電極部と第２ゲート電極部とを有し、
上記第２導電型の拡散領域の上記ドリフト領域側の端部が上記第１ゲート電極部と上記第２ゲート電極部との境界面近傍に位置することを特徴としている。

本明細書において、第１導電型とは、Ｐ型またはＮ型を意味する。また、第２導電型とは、第１導電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味する。

上記構成の半導体装置によれば、上記第２導電型の拡散領域のドリフト領域側の端部を１ゲート電極部と第２ゲート電極部との境界面近傍に位置させるには、第１ゲート電極部をマスクにして第２導電型の拡散領域を形成すると共に、第２ゲート電極部をマスクにして第１導電型の第１ソース・ドレイン拡散領域を形成する。すなわち、上記第１，第２ゲート電極部をセルフアラインとして第２導電型の拡散領域，第１導電型の第１ソース・ドレイン拡散領域を形成する。これにより、上記第１導電型の第１ソース・ドレイン拡散領域とドリフト領域との間にある第２導電型の拡散領域の長さを一定にすることができる。したがって、上記第１導電型の第１ソース・ドレイン拡散領域とドリフト領域との間にある第２導電型の拡散領域をチャネル領域として用いることにより、オン抵抗バラツキを小さくできる。

また、上記第１導電型の第１ソース・ドレイン拡散領域および第２導電型の拡散領域の形成に高精度のステッパ等を必要としないので、製造コストの上昇を防ぐことができる。

一実施形態の半導体装置では、上記第２ゲート電極部は、上記第１ゲート電極部の上記第２導電型の拡散領域側の側壁に形成されたサイドウォール形状の電極部である。

一実施形態の半導体装置では、上記半導体基板は、第２導電型の基板部材と、この基板部材上に積層した第１導電型の半導体層とからなる。

一実施形態の半導体装置では、上記半導体基板は、第１導電型の拡散層が形成された第２導電型の基板部材からなる。

第２の発明の半導体装置の製造方法は、
半導体基板が有する第１導電型のドリフト領域上に絶縁膜を形成する工程と、
上記絶縁膜上に第１ゲート電極部を形成する工程と、
上記第１ゲート電極部をマスクにして、上記ドリフト領域の一方の側方に第２導電型の拡散領域を形成する工程と、
上記第１ゲート電極及び上記第２導電型の拡散領域上にゲート電極材を積層する工程と、
上記ゲート電極材をエッチバックして、上記第１ゲート電極部の上記第２導電型の拡散領域側の側方に第２ゲート電極部を形成する工程と、
上記第２ゲート電極部をマスクにして、上記第２導電型の拡散領域上に第１導電型の第１ソース・ドレイン拡散領域を形成する工程と
を備えたことを特徴としている。

上記構成の半導体装置の製造方法によれば、上記半導体基板が有する第１導電型のドリフト領域上に絶縁膜を形成した後、この絶縁膜上に第１ゲート電極部を形成する。そして、上記第１ゲート電極部をマスクにして、ドリフト領域の一方の側方に第２導電型の拡散領域を形成する。さらに、上記第１ゲート電極及び上記第２導電型の拡散領域上にゲート電極材を積層した後、ゲート電極材をエッチバックすることによって、第１ゲート電極部の第２導電型の拡散領域側の側方に第２ゲート電極部を形成する。引き続いて、上記第２ゲート電極部をマスクにして、上記第２導電型の拡散領域上に第１導電型の第１ソース・ドレイン拡散領域を形成する。

このように、上記第１，第２ゲート電極部をセルフアラインとして第１導電型の第１ソース・ドレイン拡散領域および第２導電型の拡散領域を形成するので、第１導電型の第１ソース・ドレイン拡散領域とドリフト領域との間にある第２導電型の拡散領域の長さを一定にすることができる。したがって、上記第１導電型の第１ソース・ドレイン拡散領域とドリフト領域との間にある第２導電型の拡散領域をチャネル領域として用いることにより、オン抵抗バラツキを小さくできる。

第３の発明の半導体装置の製造方法は、上記第１の発明の半導体装置の製造方法であって、
上記第１導電型のドリフト領域上に上記絶縁膜を形成する工程と、
上記絶縁膜上に上記第１ゲート電極部を形成する工程と、
上記第１ゲート電極部をマスクにして、上記第２導電型の拡散領域を形成する工程と、
上記第１ゲート電極及び上記第２導電型の拡散領域上に、上記第２ゲート電極部の材料であるゲート電極材を積層する工程と、
上記ゲート電極材をエッチバックして、上記第１ゲート電極部の上記第２導電型の拡散領域側の側方に上記第２ゲート電極部を形成する工程と、
上記第２ゲート電極部をマスクにして、上記第２導電型の拡散領域上に上記第１導電型の第１ソース・ドレイン拡散領域を形成する工程と
を備えたことを特徴としている。

上記構成の半導体装置の製造方法によれば、上記第１導電型のドリフト領域上に上記絶縁膜を形成した後、この絶縁膜上に第１ゲート電極部を形成する。そして、上記第１ゲート電極部をマスクにして、第２導電型の拡散領域を形成する。さらに、上記第１ゲート電極及び第２導電型の拡散領域上に、第２ゲート電極部の材料であるゲート電極材を積層した後、ゲート電極材をエッチバックすることによって、第１ゲート電極部の第２導電型の拡散領域側の側方に第２ゲート電極部を形成する。引き続いて、上記第２ゲート電極部をマスクにして、第２導電型の拡散領域上に第１導電型の第１ソース・ドレイン拡散領域を形成する。

一実施形態の半導体装置の製造方法では、上記第２または第３の発明の半導体装置の製造方法において、上記第２導電型の拡散領域の形成時に、上記第２導電型の拡散領域の端部が上記ゲート電極の上記第２導電型の拡散領域側の端部下にするに熱処理を行う。

一実施形態の半導体装置の製造方法では、上記第２または第３の発明の半導体装置の製造方法において、上記第２ゲート電極部を形成した後に高温アニールを加える。

第４の発明のＣＭＯＳ型レギュレータは、上記第１の発明の半導体装置を備えたことを特徴としている。

第５の発明の電子機器は、上記第１の発明の半導体装置を備えたことを特徴としている。

第１の発明の半導体装置は、第２導電型の拡散領域のドリフト領域側の端部を１ゲート電極部と第２ゲート電極部との境界面近傍に位置させるには、第１ゲート電極部をマスクにして第２導電型の拡散領域を形成すると共に、第２ゲート電極部をマスクにして第１導電型の第１ソース・ドレイン拡散領域を形成する。すなわち、上記第１，第２ゲート電極部をセルフアラインとして第２導電型の拡散領域，第１導電型の第１ソース・ドレイン拡散領域を形成する。これにより、上記第１導電型の第１ソース・ドレイン拡散領域とドリフト領域との間にある第２導電型の拡散領域の長さを一定にすることができる。したがって、上記第１導電型の第１ソース・ドレイン拡散領域とドリフト領域との間にある第２導電型の拡散領域をチャネル領域として用いることにより、オン抵抗バラツキを小さくできる。

第２の発明の半導体装置の製造方法は、第１，第２ゲート電極部をセルフアラインとして第１導電型の第１ソース・ドレイン拡散領域および第２導電型の拡散領域を形成するので、第１導電型の第１ソース・ドレイン拡散領域とドリフト領域との間にある第２導電型の拡散領域の長さを一定にすることができる。したがって、上記第１導電型の第１ソース・ドレイン拡散領域とドリフト領域との間にある第２導電型の拡散領域をチャネル領域として用いることにより、オン抵抗バラツキを小さくできる。

第３の発明の半導体装置の製造方法は、第１，第２ゲート電極部をセルフアラインとして第１導電型の第１ソース・ドレイン拡散領域および第２導電型の拡散領域を形成するので、第１導電型の第１ソース・ドレイン拡散領域とドリフト領域との間にある第２導電型の拡散領域の長さを一定にすることができる。したがって、上記第１導電型の第１ソース・ドレイン拡散領域とドリフト領域との間にある第２導電型の拡散領域をチャネル領域として用いることにより、オン抵抗バラツキを小さくできる。

以下、本発明の半導体装置を図示の実施の形態により詳細に説明する。

図１に、本発明の一実施の形態のＤＭＯＳ型トランジスタの要部の模式断面図を示す。

上記ＤＭＯＳ型トランジスタは、Ｎ型のドリフト領域１１を有するＮ型半導体基板１と、そのドリフト領域１１の一方の側方に形成されたＰ型ボディ部５と、このボディ部５上に形成されたＮ^＋型ソース拡散領域７Ｓと、ドリフト領域１１の一部の他方の側方に形成され、かつ、ドリフト領域１１の他の一部上に形成されたＮ^＋型ドレイン拡散領域７Ｄと、ドリフト領域１１上に形成されたゲート酸化膜３と、このゲート酸化膜３上に形成されたゲート電極１４とを備えている。また、上記ボディ部５上には、ボディ部５よりも高濃度のＰ型ボディコンタクト拡散領域８を形成している。このＰ型ボディコンタクト拡散領域８はソース拡散領域７Ｓと隣接している。上記ソース拡散領域７ＳとＰ型ボディコンタクト拡散領域８によってソース領域１３が構成されている。また、上記Ｎ型のドリフト領域１１は、Ｐ型の基板部材１６に形成されたＮ型のウェル領域１７の一部で構成されている。

上記半導体基板１の表面にはＬＯＣＯＳ（シリコン局所酸化法）酸化膜２Ａ，２Ｂ，２Ｃを形成している。上記ＬＯＣＯＳ膜２Ａは、Ｐ型ボディコンタクト拡散領域８に隣接している。より詳しくは、上記ＬＯＣＯＳ膜２Ａは、Ｐ型ボディコンタクト拡散領域８においてゲート電極１４とは反対側の端部に接している。また、上記ＬＯＣＯＳ膜２Ｂはドレイン拡散領域７Ｄの一方の端部に接し、ＬＯＣＯＳ膜２Ｃはドレイン拡散領域７Ｄの他方の端部に接している。つまり、上記ＬＯＣＯＳ膜２ＢとＬＯＣＯＳ膜２Ｃとの間にドレイン拡散領域７Ｄが位置する。そして、上記ＬＯＣＯＳ膜２Ｂ上にはゲート電極１４のドレイン拡散領域７Ｄ側の端部が配置されている。これらのＬＯＣＯＳ膜２Ａ，２Ｂ，２Ｃおよびゲート電極１４は、例えばＮＳＧ（Nondoped Silicate Glass）等のノンドープ層間絶縁膜１５で覆われ、さらに、ノンドープ層間絶縁膜１５は、例えばＢＰＳＧ（Boro Phospho Silicate Glass）等の不純物ドープ層間絶縁膜９で覆われている。この不純物ドープ層間絶縁膜９およびノンドープ層間絶縁膜１５にはコンタクトホールを形成し、そのコンタクトホールをメタル電極１０Ａ，１０Ｂで埋めている。これにより、上記メタル電極１０Ａはソース拡散領域７Ｓおよびボディコンタクト拡散領域８に接続する一方、メタル電極１０Ｂはドレイン拡散領域７Ｄに接続する。

上記ゲート電極１４は、第１のゲート電極４と、第１のゲート電極４のボディ部５側の側壁に形成されたサイドウォール形状の第２のゲート電極６Ａと、第１のゲート電極４のドレイン拡散領域７Ｄ側の側壁に形成されたサイドウォール形状の第３のゲート電極６Ｂとからなっている。上記第２のゲート電極６Ａはボディ部５のドリフト領域１１側の端部にオーバラップしている。つまり、上記２のゲート電極６Ａは、ボディ部５が含むチャネル領域１２にオーバラップしている。そして、上記第１のゲート電極４と第２のゲート電極７Ｓとの境界面近傍には、ボディ部５のドリフト領域１１側の端部が位置している。

本実施の形態では、Ｎ型のドリフト領域１１が第１導電型のドリフト領域の一例であり、Ｐ型ボディ部５が第２導電型の拡散層の一例であり、Ｎ^＋型ソース拡散領域７Ｓが第１導電型の第１ソース・ドレイン拡散領域の一例であり、Ｎ^＋型ドレイン拡散領域７Ｄが第１導電型の第２ソース・ドレイン拡散領域の一例であり、ゲート酸化膜３が絶縁膜の一例であり、第１のゲート電極４が第１ゲート電極部の一例であり、第２のゲート電極６Ａが第２ゲート電極部の一例である。

以下、上記ＤＭＯＳ型トランジスタの製造方法について説明する。

まず、上記半導体基板を準備する。この半導体基板は、Ｐ型の基板部材とこの基板部材上に積層したＮ型のエピタキシャル層（半導体層）とからなるか、あるいは、Ｎ型の拡散層が形成されたＰ型の基板部材からなるのが好ましい。これは、ドレイン領域（ドリフト領域１１）が基板部材から分離できるからである。これにより、同一チップ上にオン抵抗の低い複数種類のＭＯＳトランジスタを同時に配置できる。

次に、上記半導体基板の表面に、厚さ６００ｎｍ程度のＬＯＣＯＳ酸化膜２Ａ，２Ｂ，２Ｃを形成する。さらに、ＬＯＣＯＳ酸化膜２Ａ，２Ｂ，２Ｃ以外の領域に厚さ４００ｎｍ程度のゲート酸化膜３を形成し、第１のゲート電極４をリソグラフィ技術によってパターニングする。

次に、上記第１のゲート電極４の所定端部領域をマスクとしてＰ型の不純物イオンを半導体基板に注入した後、所定温度の熱処理を行う。これにより、上記ボディ部５を形成するためのＰ型の拡散領域が得られる。このＰ型の拡散領域の第１のゲート電極４側の端部は、第１のゲート電極４下の領域に達している。

次に、上記第１のゲート電極４の表面に形成された酸化膜を除去した後、ゲート電極材を再度デポジションにより形成する。つまり、上記Ｐ型の拡散層および第１のゲート電極４上に、第２，第３のゲート電極６Ａ，６Ｂを形成するためのゲート電極材を積層する。好ましくは、上記ゲート電極材としてポリシリコンを用いる。

次に、上記ゲート電極材に、異方性のドライエッチング技術のエッチバックを行うことによって、サイドウォール形状の第２，第３のゲート電極６Ａ，６Ｂを得る。好ましくは、上記エッチバック後に高温アニールを行う。この高温アニールを行うと、第１のゲート電極４と第２，第３のゲート電極６Ａ，６Ｂとの接合部での電気特性が改善する。

次に、上記ＬＯＣＯＳ酸化膜２Ａ，２Ｂ，２Ｃと第２のゲート電極６とをマスクにして、Ｎ型の高濃度イオン注入を半導体基板に行う。これにより、上記Ｎ^＋型ソース拡散領域７Ｓ，Ｎ^＋型ドレイン拡散領域７Ｄが形成される。

最後に、上記ＬＯＣＯＳ酸化膜２Ａをマスクにして、ボディコンタクト拡散領域８を得るためのＰ型の不純物拡散を行った後、配線工程などを経て上記ＤＭＯＳ型トランジスタが得られる。

このようなＤＭＯＳ型トランジスタの製造方法によれば、第１のゲート電極４と第２のゲート電極６とをセルフアラインとしてＰ型ボディ部５とＮ^＋型ソース拡散領域７Ｓを形成するので、バラツキがエッチバック時のサイドウォールバラツキのみとなり、チャネル長はアライメント精度に関係なく、０.０５〜０.１０μｍ程度のバラツキに抑えることができる。したがって、上記チャネル領域１２を精度良く形成できる。

図２の従来のＤＭＯＳ型トランジスタの製造方法では、チャネル領域とゲート領域とを別々のアライメント工程を経て形成しているため、アライメント精度(±０．４μｍ程度)のばらつきがあった。

また、別の従来のＤＭＯＳ型トランジスタの製造方法では、ゲート電極をセルフアラインとして、Ｐ型ボディ部とソース領域とのどちらも形成している。このため、上記Ｐ型ボディ部のゲート電極側の端部は熱処理によってゲート電極下の領域まで延ばすことになる。その結果、上記Ｐ型ボディ部で形成されるチャネル領域は濃度勾配を持ったチャネルとなる。つまり、上記チャネル領域では、Ｎ^＋型ソース拡散領域近傍で表面濃度が高く、Ｎ^＋型ソース拡散領域側からＮ^＋型ドレイン拡散領域側に向うにしたがって表面濃度が薄くなる。このような濃度勾配を持ったチャネル領域は、閾値電圧バラツキを誘発するため、構造的に好ましくない。

これに対して、本実施の形態の製造方法では、第２のゲート電極６Ａ下のボディ部５では表面濃度が一定となっており、閾値電圧はばらつかない。つまり、上記チャネル領域１２の表面濃度が一定となって、閾値電圧のバラツキを防ぐことができる。

また、好ましくは、上記ボディ部５形成後に行う熱処理を長くする。上記熱処理を長くすることによって、チャネル長を調整できて、高耐圧〜低耐圧に対応することができる。つまり、高耐圧〜低耐圧に対応できるＤＭＯＳ型トランジスタを得ることができる。

本発明は、上記実施の形態のＤＭＯＳ型トランジスタの各部の導電型を逆にしてもよい。

また、本発明は、低オン抵抗の特性が要求されるＤＭＯＳ型トランジスタの製造に最適である。このＤＭＯＳ型トランジスタはＣＭＯＳ型レギュレータに用いてもよい。このＣＭＯＳ型レギュレータは、例えばＴＶ（テレビ）、光ディスク装置および携帯電話などの電子機器に搭載することができる。

図１は本発明の一実施の形態のＤＭＯＳ型トランジスタの模式断面図である。図２は従来のＤＭＯＳ型トランジスタの模式断面図である。

符号の説明

１Ｎ型半導体基板
２Ａ，２Ｂ，２ＣＬＯＣＯＳ酸化膜、
３ゲート酸化膜
４第１のゲート電極
５Ｐ型ボディ部
６Ａ第２のゲート電極
６Ｂ第３のゲート電極
７ＳＮ^＋型ソース拡散領域
７ＤＮ^＋型ドレイン拡散領域
８Ｐ型ボディコンタクト拡散
９不純物ドープ層間絶縁膜
１０Ａ，１０Ｂメタル電極
１１ドリフト領域
１４ゲート電極
２１シリコン基板
２２ゲート酸化膜
２３ゲート電極
２４Ｐ型ボディ部
２５ＳＮ^＋型ソース拡散領域
２５ＤＮ^＋型ドレイン拡散領域
２６Ｐ型ボディコンタクト拡散

Claims

第１導電型のドリフト領域を有する半導体基板と、
上記ドリフト領域の一方の側方に形成された第２導電型の拡散領域と、
上記第２導電型の拡散領域上に形成された第１導電型の第１ソース・ドレイン拡散領域と、
上記ドリフト領域の他方の側方に形成された第１導電型の第２ソース・ドレイン拡散領域と
上記ドリフト領域上に形成された絶縁膜と、
上記絶縁膜上に形成され、上記第２導電型の拡散領域の一部にオーバラップするゲート電極と
を備え、
上記ゲート電極は第１ゲート電極部と第２ゲート電極部とを有し、
上記第２導電型の拡散領域の上記ドリフト領域側の端部が上記第１ゲート電極部と上記第２ゲート電極部との境界面近傍に位置することを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記第２ゲート電極部は、上記第１ゲート電極部の上記第２導電型の拡散領域側の側壁に形成されたサイドウォール形状の電極部であることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記半導体基板は、第２導電型の基板部材と、この基板部材上に積層した第１導電型の半導体層とからなることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
上記半導体基板は、第１導電型の拡散層が形成された第２導電型の基板部材からなることを特徴とする半導体装置。
半導体基板が有する第１導電型のドリフト領域上に絶縁膜を形成する工程と、
上記絶縁膜上に第１ゲート電極部を形成する工程と、
上記第１ゲート電極部をマスクにして、上記ドリフト領域の一方の側方に第２導電型の拡散領域を形成する工程と、
上記第１ゲート電極及び上記第２導電型の拡散領域上にゲート電極材を積層する工程と、
上記ゲート電極材をエッチバックして、上記第１ゲート電極部の上記第２導電型の拡散領域側の側方に第２ゲート電極部を形成する工程と、
上記第２ゲート電極部をマスクにして、上記第２導電型の拡散領域上に第１導電型の第１ソース・ドレイン拡散領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法であって、
上記第１導電型のドリフト領域上に上記絶縁膜を形成する工程と、
上記絶縁膜上に上記第１ゲート電極部を形成する工程と、
上記第１ゲート電極部をマスクにして、上記第２導電型の拡散領域を形成する工程と、
上記第１ゲート電極及び上記第２導電型の拡散領域上に、上記第２ゲート電極部の材料であるゲート電極材を積層する工程と、
上記ゲート電極材をエッチバックして、上記第１ゲート電極部の上記第２導電型の拡散領域側の側方に上記第２ゲート電極部を形成する工程と、
上記第２ゲート電極部をマスクにして、上記第２導電型の拡散領域上に上記第１導電型の第１ソース・ドレイン拡散領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
請求項５または６に記載の半導体装置の製造方法において、
上記第２導電型の拡散領域の形成時に、上記第２導電型の拡散領域の端部が上記ゲート電極の上記第２導電型の拡散領域側の端部下にするに熱処理を行うことを特徴とする半導体装置の製造方法。
請求項５または６に記載の半導体装置の製造方法において、
上記第２ゲート電極部を形成した後に高温アニールを加えることを特徴とする半導体装置の製造方法。
請求項１乃至４のいずれか１つに記載の半導体装置を備えたことを特徴とするＣＭＯＳ型レギュレータ。
請求項１乃至４のいずれか１つに記載の半導体装置を備えたことを特徴とする電子機器。