JP3655467B2 - 二重拡散形ｍｏｓトランジスタ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、二重拡散形ＭＯＳトランジスタ(double-diffused metal oxide semiconductor transister：以下、ＤＭＯＳトランジスタという。)において、チップサイズを縮めてオン抵抗(Ｒｄｓ：on-resistance)を低減させるＤＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
最近、半導体技術は、ＤＭＯＳトランジスタ、絶縁ゲートフィールド効果トランジスタ(insulated gate filed effect transistor：ＩＧＦＥＴ)などの電力素子を高集積化する方向に進展しつつある。例えば、個別素子及び電力集積回路(Integrated Circuits：ＩＣ)としての応用範囲が広まっている前記電力素子は、その内部に二重拡散により形成されたチャネル(電流通路)を有する。
【０００３】
特に、前記ＤＭＯＳトランジスタは、二重拡散によるトランジスタであって、絶縁層内の溝を通じて相異なる導電型の不純物を順次に拡散させることによって、相異なる導電型を有する不純物領域を形成させる。また、前記ＤＭＯＳトランジスタは二重拡散構造を有するため、短チャネルを高精度に形成することができ、高速動作が可能である。更に、前記ＤＭＯＳトランジスタは、そのチャネル(電流通路)によって垂直形ＤＭＯＳ(Vertical DMOS：以下、ＶＤＭＯＳという。)トランジスタと横形ＤＭＯＳ(Lateral DMOS：以下、ＬＤＭＯＳという。)トランジスタとに区分される。
【０００４】
図９は通常のＮ-チャネルＤＭＯＳトランジスタの断面図である。図９を参照すれば、Ｐ型半導体基板１０の上部にＮ+埋没層１２が形成され、前記Ｎ+埋没層１２を含むＰ型半導体基板１０の上部にＮ-エピタキシャル層１４が形成されている。前記Ｎ-エピタキシャル層１４の上部には素子分離層１７が形成され、ドレイン抵抗を低減するために高濃度のＮ型不純物をドレイン領域の下部から前記Ｎ+埋没層１２まで拡散させてなるＮ+シンク領域１６が形成されている。
【０００５】
前記Ｎ+エピタキシャル層１４の上部にはゲート酸化膜１８を介在してゲート電極２０が形成されている。前記Ｎ-エピタキシャル層１４の表面にはＰ-ボディー領域２２が形成され、Ｎ+ソース領域２４が前記ゲート電極２０の形成された位置に合わせて形成される自己整合法によりＰ-ボディー領域２２の側面および下部に隣接して取り囲まれるよう形成されている。Ｎ+ドレイン領域２６は、前記ゲート電極２０の外部から当該ゲート電極２０の形成された位置に合わされずに形成される非自己整合法によりＮ-エピタキシャル層１４の表面に形成されている。さらに、前記ゲート電極２０と部分的にオーバーラップされるＰ-ボディー領域２２の表面にはチャネル領域(図示せず)が形成されている。
【０００６】
前記ゲート電極２０を含むＮ-エピタキシャル層１４の上部にはコンタクトホールを有する絶縁層３０が形成されている。前記絶縁層３０のコンタクトホールの上部にはＤＭＯＳトランジスタのゲート電極２０、Ｎ+ソース領域２４、ドレイン領域２６及びＰ-ボディー領域２２に各々接続される金属層３２が形成されている。
【０００７】
【発明が解決しようとする課題】
しかし、このような構造を有する従来のＤＭＯＳトランジスタでは、Ｎ+ソース領域２４とＰ-ボディー領域２２を同時にコンタクトするために別途にバルクバイアス領域２８を形成しなければならなく、全体にチップサイズが増大する。このため、図９の金属層３２の長さＬ1も大きくなり、チップの幅(図中奥行きを示す)Ｗを当該長さＬ1により除算したトランジスタの形状Ｗ／Ｌ1も大きくなるため、当該トランジスタの形状Ｗ／Ｌ1により変化するオン抵抗が上昇する問題が生じる。
【０００８】
本発明は、このような従来の課題に鑑みてなされたものであり、その目的は、チップサイズを縮めてオン抵抗を減少させるＤＭＯＳトランジスタを提供することにある。
【０００９】
本発明の他の目的は、ＤＭＯＳトランジスタの製造に最も好適なＤＭＯＳトランジスタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために、請求項１記載の第１の発明のＤＭＯＳトランジスタにおいて、半導体基板と、前記半導体基板の上部に形成された第１導電型の埋没層と、前記第１導電型の埋没層を含む前記半導体基板の上部に形成された第１導電型のエピタキシャル層と、前記第１導電型のエピタキシャル層の上部にゲート酸化膜を介在して形成されたゲート電極と、前記ゲート電極の形成された位置に合わせて前記第１導電型のエピタキシャル層の表面に形成された第１導電型のソース領域と、前記ゲート電極の形成された位置に合わせずに前記第１導電型のエピタキシャル層の表面に形成された第１導電型のドレイン領域と、前記第１導電型のソース領域の側面および下部に隣接して前記第１導電型のエピタキシャル層の表面に形成された第２導電型のボディー領域と、前記第１導電型のソース領域の下部の前記第２導電型のソース領域内に形成された第２導電型のバルクバイアス領域とを具備することを要旨とする。従って、チップサイズを縮めてオン抵抗を減少させる。
【００１１】
請求項２記載の第２の発明は、前記ドレイン抵抗を低減するために、前記第１導電型のドレイン領域の下部から前記第１導電型の埋没層まで形成された第１導電型のシンク領域をさらに具備しても良い。
【００１２】
請求項３記載の第３の発明は、前記ゲート電極を含む第１導電型のエピタキシャル層の上部に形成される絶縁層と、前記絶縁層の上部に形成され、前記ゲート電極、第１導電型のソース領域、ドレイン領域及び前記第２導電型のバルクバイアス領域にそれぞれ接続される金属層とをさらに具備しても良い。
【００１３】
前記他の目的を達成するために、請求項４記載の第４の発明は、半導体基板の上部に第１導電型の埋没層及び第１導電型のエピタキシャル層を順次に形成する段階と、前記第１導電型のエピタキシャル層の上部にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上部にゲート電極を形成する段階と、フォトマスクを用いて前記第２導電型の不純物をイオン注入することにより、前記第１導電型のエピタキシャル層の表面に第２導電型のボディー領域を形成する段階と、前記結果物の表面に第１導電型の不純物をイオン注入することにより、前記第１導電型のエピタキシャル層の表面に第１導電型のソース領域を形成する段階と、前記結果物の表面に第１導電型の不純物をイオン注入することにより、前記第１導電型のエピタキシャル層の表面に第１導電型のドレイン領域を形成する段階と、フォトマスクを用いて前記第１導電型のソース領域の幅より狭い幅の部位に第２導電型の不純物をイオン注入することにより、前記第１導電型のソース領域の下部に第２導電型のバルクバイアス領域を形成する段階とを具備することを要旨とする。従って、ＤＭＯＳトランジスタの製造に最も好適なＤＭＯＳトランジスタの製造方法を提供できる。
【００１４】
請求項５記載の第５の発明は、前記第１導電型の埋没層及び第１導電型のエピタキシャル層を順次に形成する段階の後に、ドレイン抵抗を低減するために前記第１導電型のドレイン領域に第１導電型の不純物をイオン注入することにより、第１導電型のシンク領域を形成し、前記第１導電型の埋没層までイオン注入された不純物を拡散する段階をさらに具備することを要旨とする。請求項６記載の第６の発明は、前記第１導電型のソース領域及びドレイン領域を形成する段階において、フォトマスクを用いないことを要旨とする。請求項７記載の第７の発明は、前記第２導電型のバルクバイアス領域を形成する段階の後に、前記結果物の表面の上部に絶縁層を形成する段階と、前記第１導電型のソース領域の幅より狭い幅の部位の前記絶縁層を食刻した後、露出された第１導電型のドレイン領域及びゲート電極の上部のエピタキシャル層を食刻する段階と、前記第１導電型のドレイン領域及びゲート電極の上部に前記絶縁層を食刻する段階と、前記結果物の表面の上部に金属層を形成する段階とをさらに具備することが好ましい。
【００１５】
請求項８記載の第８の発明は、第１導電型のエピタキシャル層と、前記第１導電型のエピタキシャル層の上部に形成されたゲート電極と、前記第１導電型のエピタキシャル層の表面に形成された第１導電型のソース領域と、前記第１導電型のエピタキシャル層の表面に形成された第１導電型のドレイン領域と、前記第１導電型のソース領域を取り囲むように前記第１導電型のエピタキシャル層の表面に形成された第２導電型のボディー領域と、前記第１導電型のソース領域の下部に形成された第２導電型のバルクバイアス領域とを具備することを要旨とする。従って、チップサイズを縮めてオン抵抗を減少させる。
【００１６】
前記ドレイン抵抗を低減するために前記第１導電型のドレイン領域の下部から前記第１導電型の埋没層まで形成された第１導電型のシンク領域をさらに具備してもよい。前記第１導電型のエピタキシャル層の上部に形成されて、前記ゲート電極、ソース領域、ドレイン領域及びバルクバイアス領域にそれぞれ接続される金属層をさらに具備してもよい。前記ソース領域は、前記ゲート電極の形成された位置に合わせていることを要旨とする。前記ドレイン領域は、前記ゲート電極の形成された位置に合わせていないことを要旨とする。前記金属層は、前記第２導電型のバルクバイアス領域、前記第２導電型のボディー領域及び前記第１導電型のソース領域に共通に接続することを要旨とする。
【００１７】
【発明の実施の形態】
以下、本発明に従う好適な一実施の形態を添付図面を参照しつつ詳細に説明する。
【００１８】
図１は本発明によるＤＭＯＳトランジスタの断面図である。図１を参照すれば、Ｎ+埋没層(第１導電型の埋没層)１０２は、ドレインコンタクトからトランジスタのアクティブ領域まで低抵抗経路を提供することによってＰ型半導体基板１００の上部に形成されてドレイン抵抗を低減させる。前記Ｎ+埋没層１０２を含むＰ型半導体基板１００の上部にはＮ-エピタキシャル層(第１導電型のエピタキシャル層)１０４が形成されている。前記Ｎ-エピタキシャル層１０４の上部には素子分離層１０７が形成され、ドレイン抵抗を低減させるために高濃度のＮ型不純物をドレイン領域の下部から前記Ｎ+埋没層１０２まで拡散させてなるＮ+シンク領域(第１導電型のシンク領域)１０６が形成されている。
【００１９】
前記Ｎ-エピタキシャル層１０４の上部にはゲート酸化膜１０８を介在してゲート電極１１０が形成されている。前記Ｎ-エピタキシャル層１０４の表面にはＰ-ボディー領域(第１導電型のボディー領域)１１２が形成され、Ｎ+ソース領域１１４の側面および下部が隣接して前記ゲート電極１１０の形成された位置に合わせて形成される自己整合法によりＰ-ボディー領域１１２に取り囲まれるよう形成されている。前記Ｎ+ドレイン領域１１６は、前記ゲート電極１１０の外部から当該ゲート電極１１０の形成された位置に合わされずに形成される非自己整合法によりＮ-エピタキシャル層１０４の表面に形成されている。これにより、前記ゲート電極１１０はＮ+ドレイン領域１１６とは重なり合わない、いわゆるオフセットゲート構造となる。一方、前記ゲート電極１１０と部分的にオーバーラップされるＰ-ボディー領域１１２の表面にはチャネル領域(図示せず)が形成される。
【００２０】
前記Ｎ+ソース領域１１４の下部のＰ-ボディー領域１１２内にはバルクバイアスのためのＰ+バルクバイアス領域１１８が形成されている。これにより、本発明では前記Ｐ+バルクバイアス領域１１８がＮ+ソース領域１１４の下部に形成されるため、バルクバイアスを形成するために別途に領域を設ける必要がない。
【００２１】
さらに、前記ゲート電極１１０を含むＮ-エピタキシャル層１０４の上部にはコンタクトホールを有する絶縁層１２０が形成されている。前記絶縁層１２０のコンタクトホールの上部にはＤＭＯＳトランジスタのゲート電極１１０、Ｎ+ソース領域１１４、ドレイン領域１１６及びＰ+バルクバイアス領域１１８に各々接続される金属層１２２が形成されている。前記金属層１２２の長さＬは、図９に示した従来の金属層３２の長さＬ1よりも短くなるため、当該金属層１２２の図中奥行きの長さを示すチップの幅Ｗを当該長さＬで除算したトランジスタの形状Ｗ／Ｌが大きくなる。前記トランジスタの形状Ｗ／Ｌが大きくなるとトランジスタの形状Ｗ／Ｌと反比例の関係にあるオン抵抗が減少する。
【００２２】
図２乃至図８は、図１に示した本発明のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【００２３】
図２は、Ｎ-エピタキシャル層１０４を形成する段階を示す。まず、Ｐ型半導体基板を用意した後、ドレインコンタクトからトランジスタのアクティブ領域まで低抵抗経路を提供してドレイン抵抗を低減させるために、前記Ｐ型半導体基板１００の上部にＮ+埋没層１０２を形成する。好ましくは、前記Ｎ+埋没層１０２は拡散又はイオン注入工程により形成される。
【００２４】
次に、前記Ｎ+埋没層１０２を含むＰ型半導体基板１００の上部にエピタキシャル成長方法を通じてＮ-エピタキシャル層１０４を形成する。
【００２５】
図３はＮ+シンク領域１０６を形成する段階を示す。前記のようにＮ-エピタキシャル層１０４を形成した後、ドレイン抵抗を低減するために高濃度のＮ型不純物をドレイン領域１１６の下部から前記Ｎ+埋没層１０２まで拡散させてＮ+シンク領域１０６を形成する。ここで、ＶＤＭＯＳトランジスタの場合は前記Ｎ+シンク領域１１６を形成するが、ＬＤＭＯＳトランジスタの場合は前記Ｎ+シンク領域１１６を形成しない。
【００２６】
次に、通常の素子分離工程、例えば、微細素子分離技術のバースビークが零に近く改良されたシリコン部分酸化(local oxidation of silicon：以下、ＬＯＣＯＳという。)工程を通じて前記Ｎ-エピタキシャル層１０４の上部に素子分離層１０７を形成することによりトランジスタに形成されるアクティブ領域を限定する。
【００２７】
図４はＰ-ボディー領域１１２を形成する段階を示す。前述したようにアクティブ領域を限定した後、熱酸化工程を通じて前記アクティブ領域の上部にゲート酸化膜１０８を形成する。次に、前記ゲート酸化膜１０８の上部に導電物質、例えば不純物のドーピングされたポリシリコン膜を蒸着し、これを写真食刻工程でパターニングすることによりゲート電極１１０を形成する。
【００２８】
更に、写真工程を通じてＰ-ボディー領域１１２の形成される部位をオープンさせるようフォトレジストパターン１１１を形成した後、前記フォトレジストパターン１１１をイオン注入マスクとし、Ｐ型不純物をイオン注入する。イオン注入後、前記フォトレジストパターン１１１を取り除いた後に、所定の熱処理工程を通じて前記イオン注入されたＰ型不純物を拡散させることによりＰ-ボディー領域１１２を形成する。
【００２９】
図５はＮ+ソース領域１１４及びドレイン領域１１６を形成する段階を示す。前述したようにＰ-ボディー領域１１２を形成した後、結果物(Ｐ-ボディー領域１１２、Ｎ+シンク領域１０６)の表面にＮ型不純物をイオン注入する。この結果、前記ゲート電極１１０の形成された位置に合わせて形成される自己整合法によりＮ+ソース領域１１４と前記ゲート電極１１０の形成された位置に合わされずに形成される非自己整合法によりＮ+ドレイン領域１１６が同時に形成される。ここで、Ｎ+ソース領域１１４及びドレイン領域１１６の形成において、通常のＤＭＯＳ構造では、ソース領域のＮ+、Ｐ+がメタルと同時にコンタクトすることになる。これに対して、本発明では、Ｎ+ソース領域及びドレイン領域を形成する段階においてフォトマスクを用いなくても、Ｐ+イオン注入領域を他の方法で形成するので、第１導電型のイオン注入時に別のマスクを用いなくても全面にイオン注入が可能になる。
【００３０】
図６はＰ+バルクバイアス領域１１８を形成する段階を示す。前記のようにＮ+ソース領域１１４及びドレイン領域１１６を形成した後、写真工程を通じて前記Ｎ+ソース領域１１４の幅より狭い幅の部位をオープンするよう、フォトレジストパターン１１７を形成する。次に、前記フォトレジストパターン１１７をイオン注入マスクとし、Ｐ型不純物を前記Ｎ+ソース領域１１４の下部にイオン注入されるよう高エネルギーでイオン注入する。この結果、前記Ｎ+ソース領域１１４の下部にＰ+バルクバイアス領域１１８が形成される。なお、前記高エネルギーは通常のイオン注入で使用されるエネルギーで、Ｎ+ソース領域を貫通できる程度のエネルギーである。
【００３１】
図７は絶縁層１２０を形成する段階を示す。前記のようにＰ+バルクバイアス領域１１８を形成した後、フォトレジストパターン１１７を取り除く。次に、前記結果物(ゲート電極１１０、Ｐ+バルクバイアス領域１１８等)の上部に例えば、低温酸化膜(low temperature oxide：以下、ＬＴＯという。)を蒸着することによって絶縁膜１２０が形成される。更に、ソース及びボディーコンタクトを形成するために、前記絶縁層１２０は写真食刻工程を通じて前記Ｎ+ソース領域１１４の幅より狭い幅の部位が食刻された後、露出されたＮ-エピタキシャル層１０４をＰ-ボディー領域１１２まで食刻することにより、Ｎ+ソース領域１１４及びＰ-ボディー領域１１２を露出させる第１コンタクトホール１２１を形成する。
【００３２】
図８は金属層１２２を形成する段階を示す。前記のように第１コンタクトホール１２１を形成した後、写真食刻工程で前記Ｎ+ドレイン領域１１６及びゲート電極１１０の上部の絶縁層１２０を食刻することにより、Ｎ+ドレイン領域１１６を露出させる第２コンタクトホール及びゲート電極１１０を露出させる第３コンタクトホールを形成する。
【００３３】
前記第３コンタクトホールを形成後、前記結果物(Ｎ+ドレイン領域１１６、ゲート電極１１０およびＰ+バルクバイアス領域１１８)の上部に金属物質を蒸着し、これを写真食刻工程でパターニングする。これにより、第１コンタクトホール１２１を通じてＮ+ソース領域１１４及びＰ-ボディー領域１２０に接続され、第２コンタクトホールを通じてＮ+ドレイン領域１１６に接続され、第３コンタクトホールを通じてゲート電極１１０に接続される金属層１２２を形成する。この結果、ＤＭＯＳトランジスタが完成される。
【００３４】
以上のように、本発明の思想による好適な一実施の形態にあげて説明してきたが、本発明の技術的な思想を外れない範囲内では、多様な変化及び変形が実施可能で有るということは、通常の知識を有する者ならば自明に分かるであろう。
【００３５】
【発明の効果】
以上説明したように、本発明によるＤＭＯＳトランジスタによれば、第１導電型のソース領域の下部に第２導電型のバルクバイアス領域を形成するので、バルクバイアスのための別途の領域が要求されないため、チップサイズが縮められる。また、金属層の長さＬも短くなり、チップの幅Ｗを当該長さＬにより除算したトランジスタの形状Ｗ／Ｌが大きくなるため、トランジスタの形状Ｗ／Ｌにより変化するオン抵抗を減少できる。
【図面の簡単な説明】
【図１】本発明によるＤＭＯＳトランジスタの断面図である。
【図２】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図３】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図４】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図５】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図６】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図８】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図９】従来の方法によるＤＭＯＳトランジスタの断面図である。
【符号の説明】
１００ Ｐ型半導体基板
１０２ Ｎ+埋没層
１０４ Ｎ-エピタキシャル層
１０６ Ｎ+シンク領域
１０８ ゲート酸化膜
１１０ ゲート電極
１１２ Ｐ-ボディー領域
１１４ Ｎ+ソース領域
１１６ Ｎ+ドレイン領域
１１８ Ｐ+バルクバイアス領域
１２０ 絶縁層
１２２ 金属層
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、二重拡散形ＭＯＳトランジスタ(double-diffused metal oxide semiconductor transister：以下、ＤＭＯＳトランジスタという。)において、チップサイズを縮めてオン抵抗(Ｒｄｓ：on-resistance)を低減させるＤＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
最近、半導体技術は、ＤＭＯＳトランジスタ、絶縁ゲートフィールド効果トランジスタ(insulated gate filed effect transistor：ＩＧＦＥＴ)などの電力素子を高集積化する方向に進展しつつある。例えば、個別素子及び電力集積回路(Integrated Circuits：ＩＣ)としての応用範囲が広まっている前記電力素子は、その内部に二重拡散により形成されたチャネル(電流通路)を有する。
【０００３】
特に、前記ＤＭＯＳトランジスタは、二重拡散によるトランジスタであって、絶縁層内の溝を通じて相異なる導電型の不純物を順次に拡散させることによって、相異なる導電型を有する不純物領域を形成させる。また、前記ＤＭＯＳトランジスタは二重拡散構造を有するため、短チャネルを高精度に形成することができ、高速動作が可能である。更に、前記ＤＭＯＳトランジスタは、そのチャネル(電流通路)によって垂直形ＤＭＯＳ(Vertical DMOS：以下、ＶＤＭＯＳという。)トランジスタと横形ＤＭＯＳ(Lateral DMOS：以下、ＬＤＭＯＳという。)トランジスタとに区分される。
【０００４】
図９は通常のＮ-チャネルＤＭＯＳトランジスタの断面図である。図９を参照すれば、Ｐ型半導体基板１０の上部にＮ+埋没層１２が形成され、前記Ｎ+埋没層１２を含むＰ型半導体基板１０の上部にＮ-エピタキシャル層１４が形成されている。前記Ｎ-エピタキシャル層１４の上部には素子分離層１７が形成され、ドレイン抵抗を低減するために高濃度のＮ型不純物をドレイン領域の下部から前記Ｎ+埋没層１２まで拡散させてなるＮ+シンク領域１６が形成されている。
【０００５】
前記Ｎ+エピタキシャル層１４の上部にはゲート酸化膜１８を介在してゲート電極２０が形成されている。前記Ｎ-エピタキシャル層１４の表面にはＰ-ボディー領域２２が形成され、Ｎ+ソース領域２４が前記ゲート電極２０の形成された位置に合わせて形成される自己整合法によりＰ-ボディー領域２２の側面および下部に隣接して取り囲まれるよう形成されている。Ｎ+ドレイン領域２６は、前記ゲート電極２０の外部から当該ゲート電極２０の形成された位置に合わされずに形成される非自己整合法によりＮ-エピタキシャル層１４の表面に形成されている。さらに、前記ゲート電極２０と部分的にオーバーラップされるＰ-ボディー領域２２の表面にはチャネル領域(図示せず)が形成されている。
【０００６】
前記ゲート電極２０を含むＮ-エピタキシャル層１４の上部にはコンタクトホールを有する絶縁層３０が形成されている。前記絶縁層３０のコンタクトホールの上部にはＤＭＯＳトランジスタのゲート電極２０、Ｎ+ソース領域２４、ドレイン領域２６及びＰ-ボディー領域２２に各々接続される金属層３２が形成されている。
【０００７】
【発明が解決しようとする課題】
しかし、このような構造を有する従来のＤＭＯＳトランジスタでは、Ｎ+ソース領域２４とＰ-ボディー領域２２を同時にコンタクトするために別途にバルクバイアス領域２８を形成しなければならなく、全体にチップサイズが増大する。このため、図９の金属層３２の長さＬ1も大きくなり、チップの幅(図中奥行きを示す)Ｗを当該長さＬ1により除算したトランジスタの形状Ｗ／Ｌ1も大きくなるため、当該トランジスタの形状Ｗ／Ｌ1により変化するオン抵抗が上昇する問題が生じる。
【０００８】
本発明は、このような従来の課題に鑑みてなされたものであり、その目的は、チップサイズを縮めてオン抵抗を減少させるＤＭＯＳトランジスタを提供することにある。
【０００９】
本発明の他の目的は、ＤＭＯＳトランジスタの製造に最も好適なＤＭＯＳトランジスタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために、請求項１記載の第１の発明のＤＭＯＳトランジスタにおいて、半導体基板と、前記半導体基板の上部に形成された第１導電型の埋没層と、前記第１導電型の埋没層を含む前記半導体基板の上部に形成された第１導電型のエピタキシャル層と、前記第１導電型のエピタキシャル層の上部にゲート酸化膜を介在して形成されたゲート電極と、前記ゲート電極の形成された位置に合わせて前記第１導電型のエピタキシャル層の表面に形成された第１導電型のソース領域と、前記ゲート電極の形成された位置に合わせずに前記第１導電型のエピタキシャル層の表面に形成された第１導電型のドレイン領域と、前記第１導電型のソース領域の側面および下部に隣接して前記第１導電型のエピタキシャル層の表面に形成された第２導電型のボディー領域と、前記第１導電型のソース領域の下部の前記第２導電型のソース領域内に形成された第２導電型のバルクバイアス領域とを具備することを要旨とする。従って、チップサイズを縮めてオン抵抗を減少させる。
【００１１】
請求項２記載の第２の発明は、前記ドレイン抵抗を低減するために、前記第１導電型のドレイン領域の下部から前記第１導電型の埋没層まで形成された第１導電型のシンク領域をさらに具備しても良い。
【００１２】
請求項３記載の第３の発明は、前記ゲート電極を含む第１導電型のエピタキシャル層の上部に形成される絶縁層と、前記絶縁層の上部に形成され、前記ゲート電極、第１導電型のソース領域、ドレイン領域及び前記第２導電型のバルクバイアス領域にそれぞれ接続される金属層とをさらに具備しても良い。
【００１３】
前記他の目的を達成するために、請求項４記載の第４の発明は、半導体基板の上部に第１導電型の埋没層及び第１導電型のエピタキシャル層を順次に形成する段階と、前記第１導電型のエピタキシャル層の上部にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上部にゲート電極を形成する段階と、フォトマスクを用いて前記第２導電型の不純物をイオン注入することにより、前記第１導電型のエピタキシャル層の表面に第２導電型のボディー領域を形成する段階と、前記結果物の表面に第１導電型の不純物をイオン注入することにより、前記第１導電型のエピタキシャル層の表面に第１導電型のソース領域を形成する段階と、前記結果物の表面に第１導電型の不純物をイオン注入することにより、前記第１導電型のエピタキシャル層の表面に第１導電型のドレイン領域を形成する段階と、フォトマスクを用いて前記第１導電型のソース領域の幅より狭い幅の部位に第２導電型の不純物をイオン注入することにより、前記第１導電型のソース領域の下部に第２導電型のバルクバイアス領域を形成する段階とを具備することを要旨とする。従って、ＤＭＯＳトランジスタの製造に最も好適なＤＭＯＳトランジスタの製造方法を提供できる。
【００１４】
請求項５記載の第５の発明は、前記第１導電型の埋没層及び第１導電型のエピタキシャル層を順次に形成する段階の後に、ドレイン抵抗を低減するために前記第１導電型のドレイン領域に第１導電型の不純物をイオン注入することにより、第１導電型のシンク領域を形成し、前記第１導電型の埋没層までイオン注入された不純物を拡散する段階をさらに具備することを要旨とする。請求項６記載の第６の発明は、前記第１導電型のソース領域及びドレイン領域を形成する段階において、フォトマスクを用いないことを要旨とする。請求項７記載の第７の発明は、前記第２導電型のバルクバイアス領域を形成する段階の後に、前記結果物の表面の上部に絶縁層を形成する段階と、前記第１導電型のソース領域の幅より狭い幅の部位の前記絶縁層を食刻した後、露出された第１導電型のドレイン領域及びゲート電極の上部のエピタキシャル層を食刻する段階と、前記第１導電型のドレイン領域及びゲート電極の上部に前記絶縁層を食刻する段階と、前記結果物の表面の上部に金属層を形成する段階とをさらに具備することが好ましい。
【００１５】
請求項８記載の第８の発明は、第１導電型のエピタキシャル層と、前記第１導電型のエピタキシャル層の上部に形成されたゲート電極と、前記第１導電型のエピタキシャル層の表面に形成された第１導電型のソース領域と、前記第１導電型のエピタキシャル層の表面に形成された第１導電型のドレイン領域と、前記第１導電型のソース領域を取り囲むように前記第１導電型のエピタキシャル層の表面に形成された第２導電型のボディー領域と、前記第１導電型のソース領域の下部に形成された第２導電型のバルクバイアス領域とを具備することを要旨とする。従って、チップサイズを縮めてオン抵抗を減少させる。
【００１６】
前記ドレイン抵抗を低減するために前記第１導電型のドレイン領域の下部から前記第１導電型の埋没層まで形成された第１導電型のシンク領域をさらに具備してもよい。前記第１導電型のエピタキシャル層の上部に形成されて、前記ゲート電極、ソース領域、ドレイン領域及びバルクバイアス領域にそれぞれ接続される金属層をさらに具備してもよい。前記ソース領域は、前記ゲート電極の形成された位置に合わせていることを要旨とする。前記ドレイン領域は、前記ゲート電極の形成された位置に合わせていないことを要旨とする。前記金属層は、前記第２導電型のバルクバイアス領域、前記第２導電型のボディー領域及び前記第１導電型のソース領域に共通に接続することを要旨とする。
【００１７】
【発明の実施の形態】
以下、本発明に従う好適な一実施の形態を添付図面を参照しつつ詳細に説明する。
【００１８】
図１は本発明によるＤＭＯＳトランジスタの断面図である。図１を参照すれば、Ｎ+埋没層(第１導電型の埋没層)１０２は、ドレインコンタクトからトランジスタのアクティブ領域まで低抵抗経路を提供することによってＰ型半導体基板１００の上部に形成されてドレイン抵抗を低減させる。前記Ｎ+埋没層１０２を含むＰ型半導体基板１００の上部にはＮ-エピタキシャル層(第１導電型のエピタキシャル層)１０４が形成されている。前記Ｎ-エピタキシャル層１０４の上部には素子分離層１０７が形成され、ドレイン抵抗を低減させるために高濃度のＮ型不純物をドレイン領域の下部から前記Ｎ+埋没層１０２まで拡散させてなるＮ+シンク領域(第１導電型のシンク領域)１０６が形成されている。
【００１９】
前記Ｎ-エピタキシャル層１０４の上部にはゲート酸化膜１０８を介在してゲート電極１１０が形成されている。前記Ｎ-エピタキシャル層１０４の表面にはＰ-ボディー領域(第１導電型のボディー領域)１１２が形成され、Ｎ+ソース領域１１４の側面および下部が隣接して前記ゲート電極１１０の形成された位置に合わせて形成される自己整合法によりＰ-ボディー領域１１２に取り囲まれるよう形成されている。前記Ｎ+ドレイン領域１１６は、前記ゲート電極１１０の外部から当該ゲート電極１１０の形成された位置に合わされずに形成される非自己整合法によりＮ-エピタキシャル層１０４の表面に形成されている。これにより、前記ゲート電極１１０はＮ+ドレイン領域１１６とは重なり合わない、いわゆるオフセットゲート構造となる。一方、前記ゲート電極１１０と部分的にオーバーラップされるＰ-ボディー領域１１２の表面にはチャネル領域(図示せず)が形成される。
【００２０】
前記Ｎ+ソース領域１１４の下部のＰ-ボディー領域１１２内にはバルクバイアスのためのＰ+バルクバイアス領域１１８が形成されている。これにより、本発明では前記Ｐ+バルクバイアス領域１１８がＮ+ソース領域１１４の下部に形成されるため、バルクバイアスを形成するために別途に領域を設ける必要がない。
【００２１】
さらに、前記ゲート電極１１０を含むＮ-エピタキシャル層１０４の上部にはコンタクトホールを有する絶縁層１２０が形成されている。前記絶縁層１２０のコンタクトホールの上部にはＤＭＯＳトランジスタのゲート電極１１０、Ｎ+ソース領域１１４、ドレイン領域１１６及びＰ+バルクバイアス領域１１８に各々接続される金属層１２２が形成されている。前記金属層１２２の長さＬは、図９に示した従来の金属層３２の長さＬ1よりも短くなるため、当該金属層１２２の図中奥行きの長さを示すチップの幅Ｗを当該長さＬで除算したトランジスタの形状Ｗ／Ｌが大きくなる。前記トランジスタの形状Ｗ／Ｌが大きくなるとトランジスタの形状Ｗ／Ｌと反比例の関係にあるオン抵抗が減少する。
【００２２】
図２乃至図８は、図１に示した本発明のＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【００２３】
図２は、Ｎ-エピタキシャル層１０４を形成する段階を示す。まず、Ｐ型半導体基板を用意した後、ドレインコンタクトからトランジスタのアクティブ領域まで低抵抗経路を提供してドレイン抵抗を低減させるために、前記Ｐ型半導体基板１００の上部にＮ+埋没層１０２を形成する。好ましくは、前記Ｎ+埋没層１０２は拡散又はイオン注入工程により形成される。
【００２４】
次に、前記Ｎ+埋没層１０２を含むＰ型半導体基板１００の上部にエピタキシャル成長方法を通じてＮ-エピタキシャル層１０４を形成する。
【００２５】
図３はＮ+シンク領域１０６を形成する段階を示す。前記のようにＮ-エピタキシャル層１０４を形成した後、ドレイン抵抗を低減するために高濃度のＮ型不純物をドレイン領域１１６の下部から前記Ｎ+埋没層１０２まで拡散させてＮ+シンク領域１０６を形成する。ここで、ＶＤＭＯＳトランジスタの場合は前記Ｎ+シンク領域１１６を形成するが、ＬＤＭＯＳトランジスタの場合は前記Ｎ+シンク領域１１６を形成しない。
【００２６】
次に、通常の素子分離工程、例えば、微細素子分離技術のバースビークが零に近く改良されたシリコン部分酸化(local oxidation of silicon：以下、ＬＯＣＯＳという。)工程を通じて前記Ｎ-エピタキシャル層１０４の上部に素子分離層１０７を形成することによりトランジスタに形成されるアクティブ領域を限定する。
【００２７】
図４はＰ-ボディー領域１１２を形成する段階を示す。前述したようにアクティブ領域を限定した後、熱酸化工程を通じて前記アクティブ領域の上部にゲート酸化膜１０８を形成する。次に、前記ゲート酸化膜１０８の上部に導電物質、例えば不純物のドーピングされたポリシリコン膜を蒸着し、これを写真食刻工程でパターニングすることによりゲート電極１１０を形成する。
【００２８】
更に、写真工程を通じてＰ-ボディー領域１１２の形成される部位をオープンさせるようフォトレジストパターン１１１を形成した後、前記フォトレジストパターン１１１をイオン注入マスクとし、Ｐ型不純物をイオン注入する。イオン注入後、前記フォトレジストパターン１１１を取り除いた後に、所定の熱処理工程を通じて前記イオン注入されたＰ型不純物を拡散させることによりＰ-ボディー領域１１２を形成する。
【００２９】
図５はＮ+ソース領域１１４及びドレイン領域１１６を形成する段階を示す。前述したようにＰ-ボディー領域１１２を形成した後、結果物(Ｐ-ボディー領域１１２、Ｎ+シンク領域１０６)の表面にＮ型不純物をイオン注入する。この結果、前記ゲート電極１１０の形成された位置に合わせて形成される自己整合法によりＮ+ソース領域１１４と前記ゲート電極１１０の形成された位置に合わされずに形成される非自己整合法によりＮ+ドレイン領域１１６が同時に形成される。ここで、Ｎ+ソース領域１１４及びドレイン領域１１６の形成において、通常のＤＭＯＳ構造では、ソース領域のＮ+、Ｐ+がメタルと同時にコンタクトすることになる。これに対して、本発明では、Ｎ+ソース領域及びドレイン領域を形成する段階においてフォトマスクを用いなくても、Ｐ+イオン注入領域を他の方法で形成するので、第１導電型のイオン注入時に別のマスクを用いなくても全面にイオン注入が可能になる。
【００３０】
図６はＰ+バルクバイアス領域１１８を形成する段階を示す。前記のようにＮ+ソース領域１１４及びドレイン領域１１６を形成した後、写真工程を通じて前記Ｎ+ソース領域１１４の幅より狭い幅の部位をオープンするよう、フォトレジストパターン１１７を形成する。次に、前記フォトレジストパターン１１７をイオン注入マスクとし、Ｐ型不純物を前記Ｎ+ソース領域１１４の下部にイオン注入されるよう高エネルギーでイオン注入する。この結果、前記Ｎ+ソース領域１１４の下部にＰ+バルクバイアス領域１１８が形成される。なお、前記高エネルギーは通常のイオン注入で使用されるエネルギーで、Ｎ+ソース領域を貫通できる程度のエネルギーである。
【００３１】
図７は絶縁層１２０を形成する段階を示す。前記のようにＰ+バルクバイアス領域１１８を形成した後、フォトレジストパターン１１７を取り除く。次に、前記結果物(ゲート電極１１０、Ｐ+バルクバイアス領域１１８等)の上部に例えば、低温酸化膜(low temperature oxide：以下、ＬＴＯという。)を蒸着することによって絶縁膜１２０が形成される。更に、ソース及びボディーコンタクトを形成するために、前記絶縁層１２０は写真食刻工程を通じて前記Ｎ+ソース領域１１４の幅より狭い幅の部位が食刻された後、露出されたＮ-エピタキシャル層１０４をＰ-ボディー領域１１２まで食刻することにより、Ｎ+ソース領域１１４及びＰ-ボディー領域１１２を露出させる第１コンタクトホール１２１を形成する。
【００３２】
図８は金属層１２２を形成する段階を示す。前記のように第１コンタクトホール１２１を形成した後、写真食刻工程で前記Ｎ+ドレイン領域１１６及びゲート電極１１０の上部の絶縁層１２０を食刻することにより、Ｎ+ドレイン領域１１６を露出させる第２コンタクトホール及びゲート電極１１０を露出させる第３コンタクトホールを形成する。
【００３３】
前記第３コンタクトホールを形成後、前記結果物(Ｎ+ドレイン領域１１６、ゲート電極１１０およびＰ+バルクバイアス領域１１８)の上部に金属物質を蒸着し、これを写真食刻工程でパターニングする。これにより、第１コンタクトホール１２１を通じてＮ+ソース領域１１４及びＰ-ボディー領域１２０に接続され、第２コンタクトホールを通じてＮ+ドレイン領域１１６に接続され、第３コンタクトホールを通じてゲート電極１１０に接続される金属層１２２を形成する。この結果、ＤＭＯＳトランジスタが完成される。
【００３４】
以上のように、本発明の思想による好適な一実施の形態にあげて説明してきたが、本発明の技術的な思想を外れない範囲内では、多様な変化及び変形が実施可能で有るということは、通常の知識を有する者ならば自明に分かるであろう。
【００３５】
【発明の効果】
以上説明したように、本発明によるＤＭＯＳトランジスタによれば、第１導電型のソース領域の下部に第２導電型のバルクバイアス領域を形成するので、バルクバイアスのための別途の領域が要求されないため、チップサイズが縮められる。また、金属層の長さＬも短くなり、チップの幅Ｗを当該長さＬにより除算したトランジスタの形状Ｗ／Ｌが大きくなるため、トランジスタの形状Ｗ／Ｌにより変化するオン抵抗を減少できる。
【図面の簡単な説明】
【図１】本発明によるＤＭＯＳトランジスタの断面図である。
【図２】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図３】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図４】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図５】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図６】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図８】図１に示したＤＭＯＳトランジスタの製造方法を説明するための断面図である。
【図９】従来の方法によるＤＭＯＳトランジスタの断面図である。
【符号の説明】
１００ Ｐ型半導体基板
１０２ Ｎ+埋没層
１０４ Ｎ-エピタキシャル層
１０６ Ｎ+シンク領域
１０８ ゲート酸化膜
１１０ ゲート電極
１１２ Ｐ-ボディー領域
１１４ Ｎ+ソース領域
１１６ Ｎ+ドレイン領域
１１８ Ｐ+バルクバイアス領域
１２０ 絶縁層
１２２ 金属層
Claims (6)
- 半導体基板と、
前記半導体基板の上部に形成された第１導電型の埋没層と、
前記第１導電型の埋没層を含む前記半導体基板の上部に形成された前記第１導電型のエピタキシャル層と、
前記第１導電型のエピタキシャル層の上部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成されたゲート電極と、
前記ゲート電極の形成された位置に合わせて前記第１導電型のエピタキシャル層の表面に形成された第１導電型のソース領域と、
前記ゲート電極の形成された位置に合わせずに前記第１導電型のエピタキシャル層の表面に形成された第１導電型のドレイン領域と、
前記第１導電型のソース領域を取り囲み、前記第１導電型のドレイン領域は取り囲まないように、前記第１導電型のエピタキシャル層の表面に形成された第２導電型のボディー領域と、
前記第１導電型のソース領域の下部に形成された第２導電型のバルクバイアス領域と、
前記ドレイン抵抗を低減するために前記第１導電型のドレイン領域の下部から前記第１導電型の埋没層まで形成された第１導電型のシンク領域と、
を具備することを特徴とする二重拡散形ＭＯＳトランジスタ。 - 前記ゲート電極を含む第１導電型のエピタキシャル層の上部に形成される絶縁層と、
前記絶縁層の上部に形成され、前記ゲート電極、第１導電型のソース領域、ドレイン領域及び前記第２導電型のバルクバイアス領域にそれぞれ接続される金属層と、
をさらに具備することを特徴とする請求項１に記載の二重拡散形ＭＯＳトランジスタ。 - 半導体基板の上部に第１導電型の埋没層及び第１導電型のエピタキシャル層を順次に形成する段階と、
前記第１導電型のエピタキシャル層の上部にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部にゲート電極を形成する段階と、
フォトマスクを用いて前記第２導電型の不純物をイオン注入することにより、前記第１導電型のエピタキシャル層の表面に第２導電型のボディー領域を形成する段階と、
前記結果物の表面に第１導電型の不純物をイオン注入することにより、前記第１導電型のエピタキシャル層の表面の前記ボディー領域内に第１導電型のソース領域を形成する段階と、
前記結果物の表面に第１導電型の不純物をイオン注入することにより、前記第１導電型のエピタキシャル層の表面の前記ボディー領域を逸脱した位置に第１導電型のドレイン領域を形成する段階と、
フォトマスクを用いて前記第１導電型のソース領域の幅より狭い幅の部位に第２導電型の不純物をイオン注入することにより、前記第１導電型のソース領域の下部に第２導電型のバルクバイアス領域を形成する段階と、
を具備することを特徴とする二重拡散形ＭＯＳトランジスタの製造方法。 - 前記第１導電型の埋没層及び第１導電型のエピタキシャル層を順次に形成する段階の後に、ドレイン抵抗を低減するために前記第１導電型のドレイン領域に第１導電型の不純物をイオン注入することにより、第１導電型のシンク領域を形成し、前記第１導電型の埋没層までイオン注入された不純物を拡散する段階をさらに具備することを特徴とする請求項３に記載の二重拡散形ＭＯＳトランジスタの製造方法。
- 前記第１導電型のソース領域及びドレイン領域を形成する段階において、フォトマスクを用いないことを特徴とする請求項３に記載の二重拡散形ＭＯＳトランジスタの製造方法。
- 前記第２導電型のバルクバイアス領域を形成する段階の後に、前記結果物の表面の上部に絶縁層を形成する段階と、
前記第１導電型のソース領域の幅より狭い幅の部位の前記絶縁層を食刻した後、露出された第１導電型のドレイン領域及びゲート電極の上部のエピタキシャル層を食刻する段階と、
前記第１導電型のドレイン領域及びゲート電極の上部に前記絶縁層を食刻する段階と、
前記結果物の表面の上部に金属層を形成する段階と、
をさらに具備することを特徴とする請求項３に記載の二重拡散形ＭＯＳトランジスタの製造方法。
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