ITMI20121244A1 - Transistore con contatti di terminale auto-allineati - Google Patents

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mos transistor
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Andrea Paleari
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St Microelectronics Srl
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Description

DESCRIZIONE
La soluzione in accordo con una forma di realizzazione della presente invenzione riguarda in generale dispositivi a semiconduttore. In maggiore dettaglio, tale soluzione si riferisce a transistori ad effetto di campo.
Recentemente, la crescente tendenza di aumento della densità di integrazione dei dispositivi a semiconduttore ha portato alla riduzione della dimensione degli elementi usati nei circuiti integrati (processo definito “scaling†), fino a permettere la realizzazione di sistemi elettronici completi integrati. In particolare, hanno avuto grande sviluppo i sistemi elettronici comprendenti uno o più circuiti per la gestione e distribuzione dell’energia elettrica (denominati “circuiti di potenza†) accanto a circuiti di elaborazione dei segnali, come nel caso della tecnologia BCD (Bipolar CMOS DMOS).
Un elemento circuitale integrato di base à ̈ il transistore; in particolare, in circuiti ad alta densità d’integrazione, à ̈ predominate l’impiego di transistori ad effetto di campo, ed in particolare di tipo MOS. Inoltre, i transistori MOS integrati per formare il circuito di potenza (come in circuiti di pilotaggio per motori e simili) oltre a essere formati con piccole dimensioni devono anche essere in grado di sopportare tensioni relativamente elevate (ad esempio, 10V-70V) ed erogare alte correnti (ad esempio, 1 A-10 A) ai carichi.
Sfortunatamente, le limitazioni nella realizzazione di transistori MOS di piccole dimensioni spesso nascono da limiti tecnologici dei processi impiegati nella realizzazione degli stessi. Infatti, la riduzione delle dimensioni dei transistori (e più in generale, di ogni dispositivo elettronico) à ̈ ostacolata tanto da limiti cui sono soggette tecniche di integrazione impiegate quanto dalle tensioni da sopportare.
Come descritto nelle domande di brevetto statunitensi n. US 2011/0012267 e n. US 2011/0018068 presentate dalla medesima Richiedente (le quali sono incorporate nel presente documento per riferimento), nel caso di transistori MOS di potenza integrati, Ã ̈ noto formare regioni di contatto tra regioni e terminali di tali MOS di potenza integrati su piani a diverse quote e ravvicinati per aumentare la compattezza del transistore.
Tuttavia, un limite alla riduzione delle dimensioni à ̈ imposto dalla formazione di un’apertura – denominata apertura di source – per la definizione di regioni di source e di contatto di body (per connettere elettricamente una regione di body) del transistore MOS tramite processi fotolitografici.
Com’à ̈ noto, la litografia ottica o fotolitografia, utilizza una proiezione di radiazione elettromagnetica attraverso una maschera per definire regioni in materiali semiconduttori, materiali conduttivi e/o materiali isolanti necessarie a formare uno o più dispositivi elettronici (ad esempio, transistori) in una piastrina di materiale semiconduttore (chip).
Nel transistore MOS, l’apertura di source à ̈ formata su un piano ad una quota diversa (inferiore) rispetto ad un piano (corrispondente al piano focale della maschera) su cui sono formate altre porzioni del transistore stesso (come regioni di contatto di drain e parte di un elettrodo di gate) e porzioni di transistori a bassa tensione per l’elaborazione dei segnali digitali formati sulla stessa piastrina (nel caso di sistemi elettronici BCD).
Pertanto, le regioni di source e di contatto di body (definite attraverso una pluralità di maschere fotolitografiche) possono essere pesantemente affette da aberrazioni ottiche. Infatti, le aberrazioni ottiche sono accentuate nel caso in cui il piano su cui à ̈ definita una regione non si trova sul piano focale della maschera (ovverosia, sono fuori fuoco), come nel caso appena descritto. Di conseguenza, le zone fuori del piano focale della maschera sono definite in modo impreciso (in particolare di bordi delle regioni) in modo inversamente proporzionale alle dimensioni di tali regioni (per via delle aberrazioni ottiche). In altre parole, si ha un ridotto controllo sulle dimensioni delle regioni definite dalla maschera.
In genere, per compensare le deformazioni ottiche à ̈ noto aumentare dimensioni della maschera fotolitografica oppure à ̈ noto aumentare tolleranze nelle distanze tra regioni da definire. Sfortunatamente, ciò ha l’effetto di aumentare l’ingombro del transistore (rispetto al caso in cui si ha una superficie della piastrina uniforme); in altre parole, la riduzione delle dimensioni del transistore à ̈ limitata dalla necessità di correggere le deformazioni ottiche sopra menzionate.
In termini generali, la soluzione in accordo con una o più forme di realizzazione della presente invenzione si basa sull’idea di definire regioni di source e di contatto di body compatte tramite un processo di auto-allineamento.
In particolare, uno o più aspetti della soluzione in accordo con specifiche forme di realizzazione dell’invenzione sono indicati nelle rivendicazioni indipendenti, con caratteristiche vantaggiose della stessa soluzione che sono indicate nelle rivendicazioni dipendenti.
Più specificamente, un aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione fornisce un metodo per integrare un transistore MOS in una piastrina di materiale semiconduttore. Il metodo comprendendo fornire una struttura di piastrina a sua volta comprendente uno strato in materiale semiconduttore, in cui sono formate alternativamente regioni di drain con un primo tipo di conduttività e regioni di body con un secondo tipo di conduttività, un primo strato isolante disposto sopra la superficie del substrato, almeno una regione precursore di gate in materiale conduttore disposta sopra il primo strato isolante, un secondo strato isolante disposto sopra il primo strato isolante e la regione precursore di gate, ed un terzo strato isolante disposto sopra il secondo strato isolante. Il metodo comprende inoltre formare almeno un’apertura di source rimovendo porzioni sovrapposte, del secondo strato isolante, del terzo strato isolante, della regione precursore di gate e rimovendo almeno parzialmente una corrispondente porzione del primo strato isolante. Nella soluzione in accordo con una forma di realizzazione della presente invenzione, il metodo comprende ulteriormente formare almeno una regione precursore di source estendentesi nel substrato a partire da una porzione di superficie sottostante l’almeno un’apertura di source, formare almeno un quarto strato isolante su pareti del primo strato isolante, del secondo strato isolante, del terzo strato isolante, e della regione precursore di gate che si affacciano sull’apertura di source, prolungare l’almeno un’apertura di source all’interno del substrato rimovendo una porzione della regione precursore di source ed esponendo un’ulteriore porzione di substrato, la fase di prolungare l’almeno un’apertura di source all’interno del substrato definendo almeno due regioni di source separate dall’apertura di source, e formare almeno una regione di contatto body estendentesi nel substrato a partire dalla ulteriore porzione di substrato esposta dall’almeno un’apertura di source.
Un altro aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione fornisce un corrispondente transistore MOS integrato.
Una soluzione in accordo con una o più forme di realizzazione dell’invenzione, come pure ulteriori caratteristiche ed i relativi vantaggi, sarà meglio compresa con riferimento alla seguente descrizione dettagliata, data puramente a titolo indicativo e non limitativo, da leggersi congiuntamente alle figure allegate (in cui elementi corrispondenti sono indicati con riferimenti uguali o simili e la loro spiegazione non à ̈ ripetuta per brevità). A tale riguardo, à ̈ espressamente inteso che le figure non sono necessariamente in scala (con alcuni particolari che possono essere esagerati e/o semplificati) e che, a meno d’indicazione contraria, esse sono semplicemente utilizzate per illustrare concettualmente le strutture e le procedure descritte. In particolare:
la Figura 1 Ã ̈ una vista in sezione trasversale schematizzata di una porzione di transistore MOS in accordo con una forma di realizzazione della presente invenzione; e
le Figure 2A – 2I illustrano alcune fasi di un processo di formazione di un transistore MOS in accordo con una forma di realizzazione della presente invenzione.
Con riferimento alle figure, la Figura 1 Ã ̈ una vista in sezione trasversale schematizzata di una porzione di transistore 100 in accordo con una forma di realizzazione della presente invenzione.
Il transistore 100 à ̈ integrato in una piastrina che comprende uno strato – indicato nel complesso con il riferimento 105 – in materiale semiconduttore dove sono state realizzate regioni alternate, ciascuna con un drogaggio complementare al drogaggio delle regioni adiacenti. Nell’esempio considerato, sono formate una regione di drain 102 di tipo N (come nel caso di silicio drogato con Fosforo, Arsenico o Antimonio) ed una regione di body 104 di tipo P (come nel caso di silicio drogato con boro). Inoltre, il transistore 100 ha una struttura cellulare, comprendente una pluralità di celle unitarie 110 (di cui solo una cella 110 e porzioni di una cella precedente e di una cella successiva sono visibili nelle figure). Le celle unitarie 110 sono disposte in una o più sequenze, ciascuna comprendente almeno una coppia di celle 110, in cui ogni cella 110 à ̈ formata in modo speculare rispetto ad ogni cella 110 adiacente nella sequenza.
La struttura cellulare permette di ottenere un flusso di corrente elettrica di elevata intensità senza un eccessivo surriscaldamento del transistore 100 – durante il funzionamento dello stesso – interconnettendo tra loro corrispondenti terminali di ciascuna cella 110 (in quanto il flusso di corrente elettrica à ̈ suddiviso tra le celle 110 della struttura cellulare).
Ciascuna cella unitaria 110 forma un singolo transistore – ad esempio di tipo MOS – comprendente una regione di contatto di drain 115 formata in una porzione superiore della regione di drain 102. In particolare, la regione di contatto di drain 115 à ̈ di tipo N come la regione di drain 102, ma à ̈ caratterizzata da un drogaggio maggiore della stessa (ovverosia, nella regione di contatto di drain 115 à ̈ presente un numero maggiore di portatori di carica rispetto alla regione di drain 102 circostante).
Inoltre, ciascuna cella unitaria 110 comprende una regione di gate 120 in materiale conduttivo – ad esempio, di silicio policristallino o polisilicio – ed una regione di source 125 – di tipo N – ed una regione di contatto di body 130 – di tipo P. In particolare, la regione di source 125 e la regione di contatto di body 130 sono formate in una porzione superiore della regione di body 104, con la regione di contatto di body 130 caratterizzata da un drogaggio maggiore della regione di body 104.
In aggiunta, la regione di body 104 e la regione di contatto di body 130 sono condivise da una coppia di celle 110 formate adiacenti comprendente una cella 110 in posizione dispari nella sequenza ed una successiva cella 110 in posizione pari nella sequenza o, viceversa, da una coppia di celle 110 formate adiacenti comprendente una cella 110 in posizione pari nella sequenza ed una successiva cella 110 in posizione dispari nella sequenza (formate sostanzialmente simmetriche rispetto alla regione di body 104 ed alla regione di contatto di body 130). Analogamente, la regione di drain 102 e la regione di contatto di drain 115 sono condivise da una coppia alternativa di celle 110 formate adiacenti comprendente una cella 110 in posizione pari nella sequenza ed una precedente cella 110 in posizione dispari nella sequenza o, viceversa, da una coppia di celle 110 formate adiacenti comprendente una cella 110 in posizione dispari nella sequenza ed una precedente cella 110 in posizione pari nella sequenza (formate sostanzialmente simmetriche rispetto alla regione di drain 102 ed alla regione di contatto di drain 130).
In dettaglio, la regione di contatto di drain 115, à ̈ formata nella regione di drain 102, mentre le regioni di source 125 e di contatto di body 130 sono formate nella regione di body 104, comprese nello strato 105 in corrispondenza di una superficie 105a dello stesso (come sarà descritto in maggiore dettaglio nel seguito della presente). Si osservi che una prima quota y1 della superficie 105a dove à ̈ formata la regione di contatto di drain 115 à ̈ superiore ad una seconda quota y2 della superficie 105a dove sono formate le regioni di source 125 e di contatto di body 130; questo consente che, durante il funzionamento del transistore 100, si formi una regione di canale (in una porzione della regione di body 104 al di sotto dell’elettrodo di gate) e di estensione di drain sufficientemente lunga, al contempo contenendo un’estensione laterale x1 di ciascuna cella 110 (come à ̈ noto).
Sulla superficie 105a del substrato 105 à ̈ disposto un primo strato isolante (di campo) 135 – ad esempio, in ossido di silicio – sostanzialmente allo scopo di isolare il substrato 105 dalla regione di gate 120. Infatti, al di sopra dello strato isolante 135, sostanzialmente tra la regione di contatto di drain 115 e le regioni di source 125 e di contatto di body 130 à ̈ disposta la regione di gate 120.
In dettaglio, il primo strato isolante 135 ha un profilo di spessore massimo tra la regione di contatto di drain 115 ed una porzione centrale della regione di gate 120 che si assottiglia fino a raggiungere uno spessore minimo in prossimità della regione di source 125. La regione di gate 120 segue quindi il profilo del primo strato isolante 135 ma à ̈ formata con uno spessore sostanzialmente costante. Vantaggiosamente, il profilo e lo spessore del primo strato isolante possono essere disegnati per ottimizzare (durante il funzionamento del transistore 100) un andamento di un campo elettromagnetico generato nel substrato sottostante la regione di gate 120 tramite una polarizzazione di quest’ultima.
Sopra il primo strato isolante 135 e la regione di gate 120, sono disposti un secondo strato isolante (interno) 140– ad esempio, in nitruro di silicio – ed un terzo strato isolante (superficiale) 145 (preferibilmente con un elevato grado di resistenza a penetrazione di ioni) – ad esempio, in ossido di silicio drogato con Fosforo – allo scopo di isolare elettricamente e fisicamente la cella 105 da strati superiori quali ad esempio, strati di metallizzazione (non mostrati nelle figure).
Al fine di realizzare dei contatti elettrici per polarizzare (durante il funzionamento) le regioni di contatto di drain 115, di gate 120, di source 125 e di body 130 sono forniti corrispondenti contatti di drain 150, di gate 155, d i source/body 160 in materiale conduttore – ad esempio, tungsteno – che attraversano gli strati isolanti 135, 140 e 145 raggiungendo tali regioni.
Nella soluzione in accordo con una forma di realizzazione della presente invenzione, la regione di contatto di body 130 à ̈ fornita ad una profondità y3 dalla superficie 105a maggiore rispetto alla regione di source 125 che à ̈ formata sostanzialmente in corrispondenza della superficie 105a. Inoltre, la regione di contatto di body 130 (adatta a polarizzare la regione di body 104 durante il funzionamento del transistore 100) à ̈ formata con un’estensione laterale di body x2 contenuta (ad esempio, inferiore a 0,8 Î1⁄4m, più preferibilmente inferiore a 0,6 Î1⁄4m, come 0,4 Î1⁄4m). In aggiunta, il contatto di source/body 160 à ̈ circondato da uno strato isolante verticale 165 – ad esempio, ancora in ossido di silicio –, il quale isola il contatto di source/body 160 dalla regione di gate 120 adiacente. In questo modo, le regioni di source 125 e di contatto di body 130 risultano elettricamente interconnesse tra loro (in modo da operare al medesimo potenziale durante il funzionamento del transistore 100). In aggiunta, la disposizione della regione di contatto di body 130 adiacente alle regione di source 125, ma formata alla profondità y3 permette di fornire un contatto di source/body 160 con un’estensione laterale di contatto x3 contenuta (ad esempio, uguale o minore all’estensione laterale di body x2). Infatti, le regioni di source 125 sono contattate attraverso porzioni laterali del contatto di source/body 160, mentre la regione di contatto body 104 à ̈ connessa ad una porzione terminale dello stesso.
L’estensione laterale di body x2 e l’estensione laterale di contatto x3 contenute della regione di contatto di body 130 e del contatto di source/body 160 comportano che anche le celle 110 della sequenza hanno un’estensione laterale x1 proporzionalmente ridotta; pertanto, il transistore 100 integrato occuperà una porzione corrispondentemente ridotta della piastrina di materiale semiconduttore. Vantaggiosamente, un’ulteriore porzione della piastrina in materiale semiconduttore risulterà disponibile per integrare ulteriori componenti elettronici, ad esempio circuiti logici e/o altri componenti elettronici di potenza. In altre parole, l’impiego del transistore 100 in accordo con una forma di realizzazione della presente invenzione consente di ottenere una più densa integrazione di dispositivi elettronici sulla stessa piastrina.
Si osservi che il transistore 100 appena descritto à ̈ disegnato adatto ad operare in intervalli di tensione relativamente elevati (ad esempio, un intervallo di tensioni compreso tra 5V e 100V, più preferibilmente tra 8V e 70V, come tra 10V e 50V) ed adatto a essere integrato in una medesima piastrina in cui sono integrati anche dispositivi elettronici (ad esempio, ulteriori transistori) disegnati per operare in intervalli di tensione inferiori (ad esempio, un intervallo di tensioni compreso tra 5V e 0V, più preferibilmente tra 3V e 0V, come tra 1V e 0V).
Considerando ora le Figure 2A - 2H, congiuntamente, Ã ̈ descritto un processo di formazione di un transistore MOS in accordo con una forma di realizzazione della presente invenzione, di cui le figure illustrano alcune fasi.
Con particolare riferimento alla Figura 2A, il processo à ̈ descritto partendo da una struttura comprendente il substrato 105, la regione di contatto di drain 115, ed il primo il secondo ed il terzo strato isolante 135, 140 e 145 (formati in modo noto e pertanto non descritto in dettaglio). In particolare, la struttura comprende anche una regione di gate precursore 202, la quale à ̈ condivisa sostanzialmente equamente tra coppie alternate celle 110 adiacenti.
In questa fase, sulla struttura à ̈ disposta una maschera di source 205 in corrispondenza di una superficie 145a dello strato isolante 145 (ovverosia sulla sommità della struttura). Vantaggiosamente, la maschera di source 205 può comprendere un sottostrato antiriflesso o BARC (Bottom Anti-Reflective Coating, non mostrato nelle figure) adatto a ridurre deformazioni ottiche di un processo fotolitografico dovute a riflessioni in corrispondenza della superficie 145a.
Passando ora alla Figura 2B, la struttura à ̈ sottoposta ad un primo attacco anisotropo (concettualmente indicato tramite una freccia in figura; ad esempio, un attacco con plasma come la tecnica RIE, Reactive Ion Etching - attacco ionico reattivo) per formare un apertura di source 210 avente un’estensione laterale x3. In particolare, l’apertura 210 à ̈ formata rimovendo una porzione degli strati isolanti 140 e 145, della regione precursore di gate 202 ed almeno parzialmente una porzione dello strato isolante 135 determinata dalla maschera 205. In aggiunta, il primo attacco anisotropo definisce le due regioni di gate 120 delle coppie di celle 110 adiacenti.
Come illustrato schematicamente nella Figura 2C, una regione di source precursore 215 à ̈ formata nel substrato 105 a partire dalla superficie 105a dello stesso. Preferibilmente, sebbene non limitativamente, la regione di source precursore 215 à ̈ formata grazie ad una fase di impiantazione ionica (rappresentata concettualmente da una pluralità di frecce). Vantaggiosamente, una rimozione parziale dello strato isolante 135 riduce danni strutturali alla regione di body 104 dovuti alla forza di impatto degli ioni durante la loro impiantazione. Infatti, lo strato isolante 135 riduce tale forza di impatto degli ioni senza ridurre un’efficacia della fase di impiantazione ionica consentendo di formare un transistore 100 più robusto ed efficiente.
Con riferimento alla Figura 2D, la maschera di source 205 à ̈ rimossa dalla struttura (esponendo la superficie 145a dello strato isolante 145). Quindi, un materiale isolante 220 (ad esempio, ossido di silicio) à ̈ depositato su tutta la superficie esposta e penetra all’interno dell’apertura di source 210 (ad esempio, tramite una deposizione conforme in fase vapore). La deposizione avviene su pareti degli strati isolanti 135, 140 e 145 e della regione di gate 120 che delimitano l’apertura di source 210. In particolare, con questa fase di deposizione la regione di gate 120 à ̈ isolata elettricamente dall’apertura di source 210. Inoltre, un’estensione laterale dell’apertura di source 210 à ̈ ridotta proporzionalmente al materiale isolante 220 depositato (ad esempio, l’estensione laterale dell’apertura di source 210 si riduce rispetto al valore iniziale a 0,1-0,7, preferibilmente si riduce a 0,2-0,5, ed ancora più preferibilmente si riduce a 0,25-0,4, come una riduzione pari a 0,3 volte rispetto al valore iniziale dell’estensione laterale ) . Preferibilmente, sebbene non limitativamente, il materiale isolante 220 à ̈ depositato tramite una deposizione a fase vapore (quindi, la deposizione del materiale isolante 220 avviene rapidamente ed in modo economico).
Successivamente, un eccesso di materiale isolante 220 Ã ̈ rimosso dalla superficie 145a dello strato isolante 145; ad esempio, tramite una fase di planarizzazione chimico-meccanica o CMP (Chemical-Mechanical Planarization) definendo quindi lo strato isolante verticale 165.
Passando ora alla Figura 2E, la struttura à ̈ sottoposta ad un secondo attacco anisotropo (concettualmente indicato in figura da un’altra freccia; ad esempio, ancora una tecnica RIE) sostanzialmente ortogonale alla porzione di superficie 105a del substrato 105 esposta sul fondo dell’apertura di source 210. In questo modo, il secondo attacco anisotropo ha l’effetto di estendere l’apertura di source 210 all’interno del substrato 105 nella regione di body 104. In particolare, il secondo attacco anisotropo rimuove una porzione (centrale) della regione di source precursore 215 (sostanzialmente condivisa da due celle 110 adiacenti). Pertanto, sono contemporaneamente definite due regioni di source 125 appartenenti a due celle 110 adiacenti (sostanzialmente simmetriche rispetto all’apertura di source 210).
Si osservi che gli strati isolanti 145 e 165 suppliscono l’assenza di una maschera in questa fase; infatti, il secondo attacco anisotropo ha effetto solo sulla regione di source precursore 215 e sulla regione di substrato 105 sul fondo dell’apertura di source 210. Al contrario, la restante struttura risulta schermata dagli strati isolanti 145 e 165 e non subisce il secondo attacco.
Considerando ora la Figura 2F, la regione di contatto di body 130 à ̈ formata nel substrato 105 a partire dalla porzione dello stesso che delimita inferiormente l’apertura di source 210. Preferibilmente, sebbene non limitativamente, la regione di contatto di body 130 à ̈ formata grazie ad una fase di impiantazione ionica (rappresentata concettualmente da un’altra pluralità di frecce in figura).
In particolare, la fase di impiantazione della regione di contatto di body 130 à ̈ eseguita senza la necessità di disporre un’apposita maschera sulla struttura. Come nella fase precedente, gli strati isolanti 145 e 165 suppliscono l’assenza della maschera schermando regioni della struttura dall’impiantazione di materiale semiconduttore. Inoltre, un’estensione laterale dello strato isolante verticale 165 (definita dallo spessore deposto nella precedente fase di deposizione dello stesso) sostanzialmente determina l’estensione laterale x2 della regione di contatto di body 130 (determinando la riduzione dell’estensione laterale dell’apertura di source 210).
Questo comporta che la fase di impiantazione regione di contatto di body 130 – nella porzione di substrato 105 che delimita un’estremità dell’apertura di source 210 – non à ̈ soggetta a deformazioni ottiche precedentemente menzionate; di conseguenza, non à ̈ necessario imporre tolleranze significative alle distanze tra regioni da definire e si possono ottenere regioni di body 130 con l’estensione laterale di body x2 contenuta (ad esempio, pari a 0,9 - 0,1, come 0,5 volte l’estensione laterale di body x2 che si avrebbe utilizzando una maschera). In aggiunta, le fasi di impiantazione ionica, sostanzialmente, non introducono impurità (ovverosia, particelle indesiderate con numero atomico inadatto, ad esempio atomi di boro in una regione N) o indeboliscono la struttura di regioni attive (ad esempio, le regioni di drain 115, gate 120 e source 125) della struttura.
Passando ora alla Figura 2G, sulla struttura à ̈ disposta una maschera di contatto di gate e drain 230 in corrispondenza di una superficie 145a del terzo strato isolante 145 (ovverosia sulla sommità della struttura). La maschera di contatto di gate e drain 230 permette di definire corrispondenti aperture di gate 235 e di drain 240. Anche in questo caso, la maschera di contatto di gate e drain 230 può, vantaggiosamente, comprendere un sottostrato antiriflesso. Inoltre, tale maschera di contatto di gate e drain 230 può coincidere con una maschera utilizzata per definire contatti di altri dispositivielettronici presenti nella stessa piastrina (sia adatti ad elevati livelli di tensione sia adatti a livelli di tensione ridotti come del caso di un sistema integrato in tecnologia BCD). Successivamente, la struttura à ̈ sottoposta ad un terzo attacco anisotropo che rimuove porzioni degli strati isolanti 140 e 145 fino ad esporre rispettive porzioni della regione di gate 120 e della regione di drain 115.
Con riferimento alla Figura 2H, la maschera di contatto di gate e drain 230 à ̈ rimossa e si ha una fase di deposizione di materiale conduttivo 245 (generalmente comprendente una combinazione di diversi materiali; ad esempio,titanio, nitruro di titanio e tungsteno ) adatto a garantire un buon contatto elettrico con le superfici esposte delle regioni 115, 120, 125 e 130(ad esempio silicio o silicuri di materiali refrattari) ed adatto a garantire un buon riempimento delle aperture 210, 235 e 240. La quantità complessiva deposta à ̈ tale da riempire completamente l’apertura di source 210, l’apertura di gate 235 e l’apertura di drain 240 (ovverosia, dalle corrispondenti regioni di source 125 e di contatto di body 130, di gate 120 e di drain 115 fino alla superficie 145a del terzo strato isolante 145).
Passando ora alla Figura 2I, la struttura à ̈ sottoposta ad un’ulteriore fase di planarizzazione chimico-meccanica al fine di rimuovere un eccesso di materiale conduttivo 245 ed uniformare la superficie 145a dello strato isolante 145 seguita da un trattamento termico per assicurare un buon contatto tra la regione di source ed il contatto di body . Di conseguenza, il contatto di source/body 160, il contatto di gate 155 ed il contatto di drain 150 risultano completamente definiti.
Al termine di questa fase il transistore 100 precedentemente descritto risulta formato. Il contatto di source/body 160, il contatto di gate 155 ed il contatto di drain 150 sono esposti sulla superficie 145a dello strato isolante 145 in modo da permettere di formare una connessione elettrica delle corrispondenti di regioni di source 125 e di body 104 (attraverso la regione di contatto di body 130), di gate 125 e di drain 102 (attraverso la regione di contatto di drain 115) con strati superiori (ad esempio, da strati di metallizzazione, non mostrati nelle figure) e/o altri componenti elettronici integrati nella piastrina di materiale semiconduttore.
Si osservi che il processo sopra descritto richiede una sola maschera fotolitografica aggiuntiva rispetto ad un processo tradizionale per definire l’apertura di source 210; pertanto, il transistore 100 à ̈ soggetto ad imprecisioni dovute ad aberrazioni ottiche in misura inferiore rispetto a transistori realizzati con tecniche tradizionali.
Le fasi sopra descritte possono essere eseguite in parallelo, allo stesso tempo, su più celle unitarie 110 comprese nel transistore 100. Inoltre, le fasi sopra descritte possono essere eseguite in parallelo su più celle 110 appartenenti a più transistori 100. In generale, forme di realizzazione alternative in accordo con la presente invenzione possono essere implementate tramite uno o più metodi equivalenti (utilizzando passi simili con medesime funzioni di più passi o di porzioni degli stessi, rimovendo alcuni passi non essenziali, o aggiungendo ulteriori passi opzionali); inoltre i passi possono essere eseguiti in ordine differente, in parallelo o sovrapposti (almeno in parte).
Infine, si osservi che, sebbene nella descrizione si sia fatto riferimento solamente ad un transistore di tipo N, Ã ̈ possibile prevedere forme di realizzazione della presente invenzione comprendenti un transistore complementare di tipo P (ovverosia, con regioni di drain e di contatto di drain e di source di tipo P e con regioni di body e di contatto di body di tipo N).

Claims (10)

  1. RIVENDICAZIONI 1. Metodo per integrare un transistore MOS (100) in una piastrina di materiale semiconduttore, il metodo comprendendo: fornire una struttura di piastrina comprendente: uno strato (105) in materiale semiconduttore, in cui sono formate alternativamente regioni di drain (102) con un primo tipo di conduttività e regioni di body (104) con un secondo tipo di conduttività, un primo strato isolante (135) disposto sopra la superficie (105a) del substrato, almeno una regione precursore di gate (202) in materiale conduttore disposta sopra il primo strato isolante, un secondo strato isolante (140) disposto sopra il primo strato isolante e la regione precursore di gate, ed un terzo strato isolante (145) disposto sopra il secondo strato isolante, formare almeno un’apertura di source (210) rimovendo porzioni sovrapposte, del secondo strato isolante, del terzo strato isolante, della regione precursore di gate e rimovendo almeno parzialmente una corrispondente porzione del primo strato isolante, caratterizzato da formare almeno una regione precursore di source (215) estendentesi nel substrato a partire da una porzione di superficie (105a) sottostante l’almeno un’apertura di source, formare almeno un quarto strato isolante (165) su pareti del primo strato isolante, del secondo strato isolante, del terzo strato isolante, e della regione precursore di gate che si affacciano sull’apertura di source, prolungare l’almeno un’apertura di source all’interno del substrato rimovendo una porzione della regione precursore di source ed esponendo un’ulteriore porzione di substrato, la fase di prolungare l’almeno un’apertura di source all’interno del substrato definendo almeno due regioni di source (125) separate dall’apertura di source, e formare almeno una regione di contatto body (130) estendentesi nel substrato a partire dalla ulteriore porzione di substrato esposta dall’almeno un’apertura di source.
  2. 2. I l metodo per integrare un transistore MOS in accordo con la rivendicazione 1, in cui la fase di formare l’almeno un’apertura di source comprende definire almeno due regioni di gate (120) separate dall’almeno un’apertura di source.
  3. 3. Il metodo per integrare un transistore MOS in accordo con una qualsiasi rivendicazione precedente, in cui la fase di formare l’almeno un’apertura di source comprende formare l’almeno un’apertura di source mediante un attacco anisotropo.
  4. 4. Il metodo per integrare un transistore MOS in accordo con una qualsiasi rivendicazione precedente, in cui la fase di prolungare l’almeno un’apertura di source comprende prolungare l’almeno un’apertura di source mediante un ulteriore attacco anisotropo ortogonale alla superficie del substrato.
  5. 5. Il metodo per integrare un transistore MOS in accordo con una qualsiasi rivendicazione precedente, in cui la fase di formare l’almeno una regione precursore di source comprende ulteriormente fo rmare l ’ a lmeno una r eg ione p recu r so re d i sou rce med ian t e un’impiantazione ionica.
  6. 6. Il metodo per integrare un transistore MOS in accordo con una qualsiasi rivendicazione precedente, in cui la fase di formare almeno una regione di contatto body comprende formare l’almeno una regione di contatto di body mediante un’ulteriore impiantazione ionica.
  7. 7. Il metodo per integrare un transistore MOS in accordo con una qualsiasi rivendicazione precedente, in cui la fase di formare l’almeno un quarto strato isolante comprende formare l’almeno un quarto strato isolante tramite una deposizione in fase vapore di materiale isolante (220), e rimuovere un eccesso del materiale isolante tramite un’operazione di planarizzazione chimico-meccanica.
  8. 8 Il metodo per integrare un transistore MOS in accordo con una qualsiasi rivendicazione precedente, ulteriormente comprendente le fasi di depositare un materiale conduttivo (230) nell’almeno un’apertura di source per formare un contatto di source/body (160), e rimuovere un eccesso del materiale conduttivo tramite un’operazione di planarizzazione chimico-meccanica.
  9. 9. Il metodo per integrare un transistore MOS in accordo con una qualsiasi rivendicazione precedente, in cui la fase di fornire una struttura di piastrina comprende fornire almeno uno tra il secondo strato isolante ed il terzo strato isolante in materiale resistente ad impiantazione ionica.
  10. 10. Un transistore MOS (100) integrato in una piastrina di materiale semiconduttore, il transistore comprendendo: uno strato (105) in materiale semiconduttore, in cui sono formate alternativamente regioni di drain (102) con un primo tipo di conduttività e regioni di body (104) con un secondo tipo di conduttività, un primo strato isolante (135) disposto sopra la superficie del substrato, almeno una regione di gate (120) in materiale conduttore disposta sopra il primo strato isolante, un secondo strato isolante (140) disposto sopra il primo strato isolante, un terzo strato isolante (145) disposto sopra il secondo strato isolante, almeno un’apertura di source (210) formata attraverso porzioni sovrapposte, del secondo strato isolante, del terzo strato isolante, della regione precursore di gate e almeno parzialmente attraverso una corrispondente porzione del primo strato isolante, caratterizzato dal fatto che comprende ulteriormente almeno una regione di source (125) estendentesi nello strato a partire da una porzione di superficie (105a) dello strato, almeno un quarto strato isolante (165) fornito su pareti del primo strato isolante, del secondo strato isolante, del terzo strato isolante, e della regione precursore di gate che si affacciano sull’apertura di source, in cui l’almeno un’apertura di source si prolunga all’interno del substrato attraverso una porzione dell’almeno una regione di source ed espone un’ulteriore porzione di substrato, l’almeno un’apertura di source definendo almeno due regioni di source (125) separate dall’apertura di source, e almeno una regione di contatto body (130) estendentesi nel substrato a partire dall’ulteriore porzione di substrato esposta dall’apertura di source.
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