TWI514549B - 半導體元件與其形成方法 - Google Patents

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Jam Wem Lee
Cheng Hsiung Kuo
Tsung Che Tsai
Ming Hsiang Song
Hung Cheng Sung
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Taiwan Semiconductor Mfg Co Ltd
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Description

半導體元件與其形成方法
本發明係關於半導體元件與其形成方法，更特別關於形成低電壓元件區、中電壓元件區、與高電壓元件區於單一基板上。
半導體積體電路(IC)產業快速成長，新一代的IC具有較大的功能密度(比如固定晶片面積中的內連線元件數目)，與較小的尺寸(比如製程形成的最小構件或連線)。製程尺寸縮小往往有利於增加製程效率並降低相關成本，但亦增加製程複雜度。然而製程尺寸縮小的優點顯而易見，因此需要更小的IC製程。
舉例來說，當半導體產業採用奈米技術製程節點以達成更高元件密度、更高效能、與更低成本時，將同時面臨製作與設計的挑戰，比如製備不同的積體電路元件於單一基板上。然而，在元件尺寸持續縮小的情況下，形成不同積體電路元件於單一基板上將越來越困難。綜上所述，雖然現有的積體電路元件與其形成方法適用於特定目的，但仍難以完全符合所有方向的需求。
本發明一實施例提供一種半導體元件，包括：基 板，包括金氧元件，包括：第一掺雜區與第二掺雜區位於基板中，第一掺雜區與第二掺雜區交界於通道區中，第一掺雜區與第二掺雜區掺雜有第一型的掺質，且第一掺雜區與第二掺雜區之掺雜濃度不同；以及閘極結構橫越通道區與第一掺雜區及第二掺雜區之間的交界，閘極結構分隔源極區與汲極區，源極區係形成於第一掺雜區中，且汲極區係形成於第二掺雜區中，其中源極區與汲極區掺雜有第二型的掺質，且第一型的掺質與第二型的掺質之型態相反。
本發明一實施例提供一種半導體元件，包括：基板，包括第一部份與第二部份；第一閘極結構位於基板之第一部份中，第一閘極結構橫越第一通道區並分隔第一源極區與第一汲極區；第二閘極結構位於基板之第一部份中，第二閘極結構橫越第二通道區並分隔第二源極區與第二汲極區；以及共同源極與汲極區位於第一閘極結構與第二閘極結構之間，共同源極與汲極區包括第一源極與汲極區之汲極，與第二源極與汲極區之源極。
本發明一實施例提供一種半導體元件的形成方法，包括：提供基板，且該基板包括低電壓區、中電壓區，與高電壓區；形成第一圖案化遮罩於基板上；依第一圖案化遮罩，將第一型的掺質佈植至高電壓區之第一部份；形成第二圖案化遮罩於基板上；依第二圖案化遮罩，將第二型的掺質佈植至低電壓區、中電壓區、與高電壓區之第二部份；形成第三圖案化遮罩於基板上；以及依第三圖案化遮罩，將第三型之掺質佈植至低電壓區與中電壓區之第三部份。
L‧‧‧水平延伸距離
Vc‧‧‧固定電壓
Vd‧‧‧汲極電壓
Vg‧‧‧閘極電壓
Vs‧‧‧源極電壓
W‧‧‧寬度
100‧‧‧方法
102、104、106、108、110、112‧‧‧步驟
200‧‧‧半導體元件
201‧‧‧低電壓元件區
202‧‧‧中電壓元件區
203‧‧‧高電壓元件區
204‧‧‧低電壓NMOS元件區
205‧‧‧低電壓PMOS元件區
206‧‧‧中電壓PMOS元件區
207‧‧‧中電壓NMOS元件區
208‧‧‧高電壓NMOS元件區
209‧‧‧串接高電壓NMOS元件區
210‧‧‧快閃元件區
211‧‧‧基板
212‧‧‧淺溝槽隔離結構
214、254‧‧‧絕緣層
216‧‧‧第一圖案化遮罩層
218、222、228、232、236、242、246、250‧‧‧離子佈植製 程
220、224‧‧‧p型掺雜區
225‧‧‧浮置閘極
226‧‧‧第二圖案化遮罩層
227‧‧‧厚氧化層
230‧‧‧核心p型井區
234‧‧‧p型抗擊穿區
238‧‧‧p型臨界電壓區
240‧‧‧第三圖案化遮罩層
244‧‧‧核心n型井區
248‧‧‧n型抗擊穿區
252‧‧‧n型臨界電壓區
256‧‧‧第四圖案化遮罩層
258‧‧‧第五圖案化遮罩層
260‧‧‧低電壓NMOS元件
262‧‧‧低電壓PMOS元件
264‧‧‧中電壓PMOS元件
266‧‧‧低電壓NMOS元件
268‧‧‧高電壓NMOS元件
270‧‧‧串接高電壓NMOS元件
272‧‧‧快閃元件
280‧‧‧閘極
282‧‧‧源極/汲極區
284‧‧‧間隔物
286‧‧‧接點
288‧‧‧第一掺雜區
290‧‧‧第二掺雜區
292‧‧‧掺雜區
第1圖係本發明多個實施例中，多層元件之形成方法的流程圖；以及第2至21A及21B圖係對應第1圖所示之方法，形成半導體元件之製程剖視圖。
本發明提供多個不同實施例或實例，以實施多種實施例中的不同特徵。下述元件與組合的特定實例係用以簡化本發明，僅用以舉例而非侷限本發明。舉例來說，形成第一結構於第二結構上的敘述，包括第一與第二結構直接接觸或隔有額外結構的情況。此外，本發明之多個實例可重複採用相同標號以簡化說明，但具有相同標號的元件並不必然具有相同的對應關係。另一方面，下述構件的排列、組合、或形態，在不背離本發明範圍的情況下可不同於實施例。可以理解的是本技術領域中具有通常知識者，可用說明書未直接揭露的其他類似方式實施本發明概念。
現有的半導體元件可採用不同種類的積體電路元件、構件、與結構於單一基板上。舉例來說，不同的積體電路元件可包含低電壓元件、中電壓元件、與高電壓元件。這些元件可包含n型金氧半場效電晶體(NMOS)元件、p型金氧半場效電晶體(PMOS)元件、輸入/輸出(I/O)NMOS、I/O PMOS、與快閃記憶體等等。半導體元件之間可具有內連線結構，以操作基板上不同的積體電路元件、構件、與結構之間的電路，並電性 連接至外部元件。舉例來說，內連線結構可包含多個圖案化介電層與內連線導電層。內連線導電層可提供形成於半導體基板中的電路、輸出/輸入、及多種掺雜結構之間的內連線(或線路)。進一步而言，內連線結構可包含多個內連線層如金屬層(比如M1、M2、及M3等等)。每一內連線層包括多個內連線結構如金屬線路。層間介電層(ILD)結構可包含多個層間介電層，以作為金屬線路間的隔離結構。
半導體元件包含低電壓、中電壓、及高電壓元件區。低電壓區可包含多個金氧半元件，中電壓區可包含多個金氧半元件，而高電壓區可包含多個金氧半元件(如高電壓NMOS元件與串接高電壓NMOS元件)與快閃記憶元件。在本發明多個實施例中，高電壓NMOS元件與串接高電壓NMOS元件的形成方法比習知方法的製程步驟更少，可進一步控制製程並減少成本。舉例來說，同時形成高電壓區(包含高電壓NMOS元件與串接高電壓NMOS元件)與其他區的製程，其所需的光罩數目將從7個減少至4個。如此一來，可減少製程時間與光罩成本。不同實施例中的元件與方法將詳述於下。
第1圖將搭配第2至21A及21B圖，揭示方法100與半導體元件200。第1圖係本發明多個實施例中，形成積體電路元件之方法100的流程圖。在此實施例中，方法100製作積體電路元件。方法100之起始步驟102提供基板，其包含低電壓、中電壓、與高電壓之元件區。每一元件區包含多個元件，彼此以淺溝槽絕緣(STI)結構分隔。步驟104形成第一圖案化遮罩於基板上，並依第一圖案化遮罩進行佈植，將p型掺質佈植入高電壓 元件區之第一部份。離子佈植製程可為多重離子佈植製程，可採用相同(或不同)能量、相同(或不同)濃度、與相同(或不同)掺質。接著進行步驟106，形成第二圖案化遮罩於基板上，並依第二圖案化遮罩進行佈植，將p型掺質佈植入低電壓元件區、中電壓元件區、與高電壓元件區之第二部份。離子佈植製程可為多重離子佈植製程，可採用相同(或不同)能量、相同(或不同)濃度、與相同(或不同)掺質。接著進行步驟108，形成第三圖案化遮罩於基板上，並依第三圖案化遮罩進行佈植，將n型掺質佈植入低電壓元件區與中電壓元件區之第三部份。離子佈植製程可為多重離子佈植製程，可採用相同(或不同)能量、相同(或不同)濃度、與相同(或不同)掺質。在步驟110中，形成絕緣層於低電壓元件區、中電壓元件區、與高電壓元件區。在低電壓元件區、中電壓元件區、與高電壓元件區中的絕緣層可各自具有不同厚度。接著進行方法100之步驟112，即完成積體電路元件。在方法100之前、之中、或之後可進行額外步驟。在其他實施例中，額外步驟可取代上述方法中的某些步驟，甚至省略上述方法的某些步驟。下述內容將揭示第1圖之方法100如何製作多種實施例中的多層元件。
第2至21A及21B圖係依據第1圖之方法，形成半導體元件200之製程剖視圖。可以理解的是，半導體元件200可包含多種其他元件與結構，比如其他種類的電晶體如雙極接面電晶體、電阻、電容、二極體、或熔絲等等。綜上所述，第2至21A及21B圖為簡化圖式以利本技術領域中具有通常知識者理解本發明概念。半導體元件200可具有額外結構，而其他實施 例可省略或置換半導體元件200中的某些結構。
如第2圖所示，係半導體元件之剖視圖。半導體元件200包含基板211。舉例來說，基板211包含基體基板或絕緣層上矽(SOI)基板。基板211可包含半導體元素如結晶矽或結晶鍺，半導體化合物如矽鍺合金、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦，或上述之組合。絕緣層上矽基板的形成方法可為氧離子佈植隔離(SIMOX)、晶圓接合、及/或其他合適方法。在此實施例中，基板211為p型基板。在另一實施例中，基板211為n型基板。在此實施例中，後續之佈植製程可採用相反電性的掺質。可以理解的是，雖然本發明提供p型基板的實施例，但本發明範圍與申請專利範圍並未限縮至此特定實施例，除非有進一步說明。
如第2圖所示，基板211包含低電壓元件區201、中電壓元件區202、與高電壓元件區203。低電壓元件區201包含低電壓(LV)NMOS元件區204與低電壓PMOS元件區205。中電壓元件區202包含中電壓(MV)PMOS元件區206與中電壓NMOS元件區207。高電壓元件區203包含高電壓NMOS元件區208、與串接高電壓NMOS元件區209、與快閃元件區210。
多個淺溝槽隔離結構212係形成於基板211中以隔離多個元件/區域。淺溝槽隔離結構212之形成方法可為形成溝槽於基板211中後，將絕緣材料如氧化矽、氮化矽、氮氧化矽、其他合適材料、或上述之組合填入溝槽。淺溝槽隔離結構212可具有多層結構，比如熱氧化襯墊層與填入溝槽中的氮化矽。
絕緣層214係形成於基板211與淺溝槽隔離結構 212上。絕緣層214可具有任何合適厚度。舉例來說，絕緣層214之厚度可介於約50Å至約250Å之間。在此實施例中，絕緣層214之厚度為約90Å。絕緣層214可在後續製程中作為佈植遮罩。絕緣層214可包含介電材料如氧化矽或任何合適材料。絕緣層214之形成方法可為任何合適製程如化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)、高密度電漿CVD(HDPCVD)、電鍍、其他合適方法、及/或上述之組合。
如第3圖所示，形成第一圖案化遮罩層216於基板211上。第一圖案化遮罩層216之形成方法可為沉積光阻、進行曝光製程以定義第一圖案化遮罩層216之圖案、以及顯影曝光後的光阻。在另一實施例中，第一圖案化遮罩層216之形成方法可為沉積硬遮罩、沉積光阻層於硬遮罩上、曝光光阻以定義圖案、顯影光阻、以及依圖案化光阻蝕刻硬遮罩。
如第4圖所示，進行離子佈植製程218以定義p型掺雜區220於基板211中。依第一圖案化遮罩層216對基板211進行p型掺質之離子佈植製程218，可將p型掺質佈植至淺溝槽隔離結構212下方，比如中電壓元件區202與高電壓元件區203的邊界，與高電壓元件區203的第一部份。至此形成p型掺雜區220。
如第5圖所示，進行離子佈植製程222以定義p型掺雜區224於基板211中。依第一圖案化遮罩層216對基板211進行p型掺質之離子佈植製程222，可形成p型掺雜區224於高電壓元件區203中。如圖所示，p型掺雜區224接近基板211的表面，且位於p型掺雜區220上。
如第6圖所示，以任何合適製程移除第一圖案化遮 罩層216。舉例來說，移除第一圖案化遮罩層216的方法可為液態剝除劑，可化學轉變第一圖案化遮罩罩層216，使其不再黏附於絕緣層214上。在另一實施例中，移除第一圖案化遮罩層216的方法可為含氧電漿氧化法或任何合適製程。
在移除第一圖案化遮罩層216後，形成快閃元件的浮置閘極225於基板211之快閃元件區210上，再形成厚氧化層227於浮置閘極225上。
在形成浮置閘極225與厚氧化層227後，形成第二圖案化遮罩層226於基板211上。第二圖案化遮罩層226之形成方法可為沉積光阻、進行曝光製程以定義第二圖案化遮罩層226之圖案、以及顯影曝光後的光阻。在另一實施例中，第二圖案化遮罩層226之形成方法可為沉積硬遮罩、沉積光阻層於硬遮罩上、曝光光阻以定義圖案、顯影光阻、以及依圖案化光阻蝕刻硬遮罩。
如第7圖所示，進行離子佈植製程228以定義核心p型井區230於基板211中。依第二圖案化遮罩層226對基板211進行p型掺質之離子佈植製程228，可將p型掺質佈植至低電壓元件區201的第一部份、中電壓元件區202的第一部份、與高電壓元件區203的第二部份。至此形成核心p型井區230。
如第8圖所示，進行離子佈植製程232以定義p型抗擊穿區234於基板211中。依第二圖案化遮罩層226對基板211進行p型掺質的離子佈植製程232，可形成p型抗擊穿區234於低電壓元件區201之第一部份、中電壓元件區202之第一部份、與高電壓元件區203之第二部份中。
如第9圖所示，進行離子佈植製程236以定義p型臨界電壓區238於基板211中。依第二圖案化遮罩層226對基板211進行p型掺質的離子佈植製程236，可形成p型臨界電壓區238於低電壓元件區201之第一部份、中電壓元件區202之第一部份、與高電壓元件區203之第二部份中。
核心p型井區230之掺質濃度，大於p型抗擊穿區234與p型臨界電壓區238之掺質濃度。p型抗擊穿區234之掺質濃度大於p型臨界電壓區238之掺質濃度。
如第10圖所示，以任何合適製程移除第二圖案化遮罩層226。舉例來說，移除第二圖案化遮罩層226的方法可為液態剝除劑，可化學轉變第二圖案化遮罩罩層226，使其不再黏附於絕緣層214上。在另一實施例中，移除第二圖案化遮罩層226的方法可為含氧電漿氧化法或任何合適製程。
在移除第二圖案化遮罩層226後，形成第三圖案化遮罩層240於基板211上。第三圖案化遮罩層240之形成方法可為沉積光阻、進行曝光製程以定義第三圖案化遮罩層240之圖案、以及顯影曝光後的光阻。在另一實施例中，第三圖案化遮罩層240之形成方法可為沉積硬遮罩、沉積光阻層於硬遮罩上、曝光光阻以定義圖案、顯影光阻、以及依圖案化光阻蝕刻硬遮罩。
如第11圖所示，進行離子佈植製程242以定義核心n型井區244於基板211中。依第三圖案化遮罩層240對基板211進行n型掺質的離子佈植製程242，可將n型掺質佈植入低電壓元件區201之第二部份與中電壓元件區202之第二部份。至此形 成核心n型井區244。
如第12圖所示，進行離子佈植製程246以定義n型抗擊穿區248於基板211中。依第三圖案化遮罩層240對基板211進行n型掺質的離子佈植製程246，可形成n型抗擊穿區248於低電壓元件區201之第二部份與中電壓元件區202之第二部份中。
如第13圖所示，進行離子佈植製程250以定義n型臨界電壓區252於基板211中。依第三圖案化遮罩層240對基板211進行n型掺質的離子佈植製程250，可形成n型臨界電壓區252於低電壓元件區201之第二部份與中電壓元件區202之第二部份中。
核心n型井區244之掺質濃度，大於n型抗擊穿區248與n型臨界電壓區252之掺質濃度。n型抗擊穿區248之掺質濃度大於n型臨界電壓區252之掺質濃度。
如第14圖所示，以任何合適製程移除第三圖案化遮罩層240。舉例來說，移除第三圖案化遮罩層240的方法可為液態剝除劑，可化學轉變第三圖案化遮罩罩層240，使其不再黏附於絕緣層214上。在另一實施例中，移除第三圖案化遮罩層240的方法可為含氧電漿氧化法或任何合適製程。
在移除第三圖案化遮罩層240後，可採用任何合適製程移除絕緣層214。舉例來說，移除絕緣層214的方法為蝕刻製程，比如濕蝕刻、乾蝕刻、或上述之組合。在一實例中，用以移除絕緣層214之濕蝕刻製程包含氫氟酸化學品。
如第15圖所示，形成絕緣層254於基板211與厚氧化層227上。絕緣層254可具有任何合適厚度。舉例來說，絕緣 層254之厚度可介於約50Å至約250Å之間。在此實施例中，絕緣層254之厚度為約200Å。絕緣層254可包含介電材料如氧化矽或高介電常數層如HfO2 ,TiO2 ,HfZrO,Ta2 O3 ,HfSiO4 ,ZrO2 ,ZrSiO2 、或上述之組合、或其他合適材料。絕緣層254之形成方法可為任何合適製程如化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)、高密度電漿CVD(HDPCVD)、電鍍、其他合適方法、及/或上述之組合。
在形成絕緣層254後，形成第四圖案化遮罩層256於基板211上。第四圖案化遮罩層256之形成方法可為沉積光阻、進行曝光製程以定義第四圖案化遮罩層256之圖案、以及顯影曝光後的光阻。經上述步驟後，第四圖案化遮罩層256只位於高電壓元件區203上。在另一實施例中，第四圖案化遮罩層256之形成方法可為沉積硬遮罩、沉積光阻層於硬遮罩上、曝光光阻以定義圖案、顯影光阻、以及依圖案化光阻蝕刻硬遮罩。
如第16圖所示，在形成第四圖案化遮罩層256後，進行蝕刻製程以移除低電壓元件區201與中電壓元件區202上的部份絕緣層254。在一實施例中，移除部份絕緣層254的方法為蝕刻製程，比如濕蝕刻、乾蝕刻、或上述之組合。在一實例中，用以移除絕緣層254之濕蝕刻製程包含氫氟酸化學品。移除部份絕緣層254的步驟亦使其厚度由約200Å縮小至約115Å。可以理解的是，上述蝕刻製程可讓絕緣層254之厚度縮小至設計所需之任何厚度。
如第17圖所示，以任何合適製程移除第四圖案化 遮罩層256。舉例來說，移除第四圖案化遮罩層256的方法可為液態剝除劑，可化學轉變第四圖案化遮罩罩層256，使其不再黏附於絕緣層254上。在另一實施例中，移除第四圖案化遮罩層256的方法可為含氧電漿氧化法或任何合適製程。
在移除第四圖案化遮罩層256後，形成第五圖案化遮罩層258於基板211上。第五圖案化遮罩層258之形成方法可為沉積光阻、進行曝光製程以定義第五圖案化遮罩層258之圖案、以及顯影曝光後的光阻。經上述步驟後，第五圖案化遮罩層258只位於中電壓元件區202與高電壓元件區203上。在另一實施例中，第五圖案化遮罩層258之形成方法可為沉積硬遮罩、沉積光阻層於硬遮罩上、曝光光阻以定義圖案、顯影光阻、以及依圖案化光阻蝕刻硬遮罩。
如第18圖所示，在形成第五圖案化遮罩層258後，進行蝕刻製程以進一步移除位於低電壓元件區201上的部份絕緣層254。在一實例中，移除部份絕緣層254之方法為蝕刻製程，比如濕蝕刻、乾蝕刻、或上述之組合。在一實例中，用以移除絕緣層254之濕蝕刻製程包含氫氟酸化學品。移除部份絕緣層254的步驟亦使其厚度由約115Å縮小至約32Å。在另一實施例中。低電壓元件區201中的絕緣層254其最終厚度介於約40Å至約25Å之間，中電壓元件區202中的絕緣層254其厚度介於約75Å至65Å之間，且高電壓元件區203中的絕緣層254其厚度介於約205 Å至175Å之間。可以理解的是，上述蝕刻製程可讓絕緣層254之厚度縮小至設計所需之任何厚度。
如第19圖所示，以任何合適製程移除第五圖案化 遮罩層258。舉例來說，移除第五圖案化遮罩層258的方法可為液態剝除劑，可化學轉變第五圖案化遮罩罩層258，使其不再黏附於絕緣層254上。在另一實施例中，移除第五圖案化遮罩層258的方法可為含氧電漿氧化法或任何合適製程。
如第20圖所示，進一步形成多個元件於基板211上。在低電壓元件區201中，低電壓NMOS元件260係形成於低電壓NMOS元件區204中，而低電壓PMOS元件262係形成於低電壓PMOS元件區205中。在中電壓元件區202中，中電壓PMOS元件264係形成於中電壓PMOS元件區206中，而低電壓NMOS元件266係形成於中電壓NMOS元件區207中。在高電壓元件區203中，高電壓NMOS元件268係形成於高電壓NMOS元件區208中，串接高電壓NMOS元件270係形成於串接高電壓NMOS元件區209中，而快閃元件272係形成於快閃元件區210中。
多種元件(如低電壓NMOS元件260、低電壓PMOS元件262、中電壓PMOS元件264、中電壓NMOS元件266、高電壓NMOS元件268、與串接高電壓NMOS元件270)的形成方法包含形成閘極280於絕緣層254上，移除多種元件之源極/汲極區282上的絕緣層254，以及形成間隔物284於閘極280之側壁上。多種元件之源極/汲極區282可包含重掺雜區與輕掺雜區，其掺雜型態與基板211之掺雜型態相反以符合元件需求。在特定實施例中，基板211掺雜有p型掺質，而源極/汲極區282掺雜有n型掺質。當基板211掺雜有n型掺質時，源極/汲極區282將掺雜有p型掺質。
形成快閃元件272的方法包含形成接點286於絕緣 層254上，移除快閃元件272之源極/汲極區282上的絕緣層254、以及形成間隔物284於浮置閘極225與接點286之側壁上。
第21A圖為高電壓NMOS元件268之示意圖，其具有第一掺雜區288(來自上述的某些或所有佈植製程)與第二掺雜區290(即部份基板211)。第一掺雜區288具有漸變式的掺雜濃度，而第二掺雜區290具有一致的掺雜濃度。第一掺雜區288於閘極280下方具有水平延伸距離L。第一掺雜區288延伸至半導體元件200之通道區中，並與第二掺雜區290交界。第一掺雜區288在通道區中的水平延伸距離L介於約0.3nm至0.7nm之間，端視設計需求而定。包含閘極280與絕緣層254之閘極結構具有寬度W。與閘極結構之寬度W相較，第一掺雜區288之水平延伸距離L介於寬度W的約30%至約70%，端視設計需求而定。在此實施例中，閘極結構之寬度W為約1μm，而第一掺雜區288於閘極280下方之通道區中的水平延伸距離L為約0.4μm。
在操作過程中，施加可變的閘極電壓Vg至閘極280，施加源極電壓Vs至第一掺雜區288側上方的源極/汲極區282，並施加汲極電壓Vd至另一側上方的源極/汲極區282。高電壓NMOS元件之結構可提供高崩潰電壓(比如14伏特)與低電流(比如1mA/μm)。藉由改變閘極結構之寬度W及/或第一掺雜區288於閘極結構下方的水平延伸距離L，可調整元件的崩潰電壓。
第21B圖為串接高電壓NMOS元件270之示意圖，其具有兩個串接閘極結構，各自具有閘極280與絕緣層254。兩個串接閘極結構係形成於掺雜區292(來自上述的某些或所有佈 植製程)上。掺雜區292可具有漸變式的掺雜濃度。
在操作過程中，施加可變的閘極電壓Vg至一閘極280，施加固定電壓Vc至另一閘極280。在此實施例中，固定電壓Vc為5伏特。在另一實施例中，固定電壓Vc為其他電壓數值。
源極電壓Vs係施加至接收閘極電壓Vg的閘極280側之源極/汲極區282。汲極電壓Vd係施加至接收固定電壓Vc的閘極280側之源極/汲極區282。中心區域的源極/汲極區282位於兩個閘極280之間，且不施加任何電壓訊號(如浮置電壓)。串接高電壓NMOS元件之結構可提供高崩潰電壓(比如14伏特)與低電流(比如1mA/μm)。
上述半導體元件200可包含後續製程形成的額外結構。舉例來說，後續製程可進一步形成多種接點/穿孔/線路與多層內連線結構(比如金屬層與層間介電層)於基板上，以連接半導體元件200之多種元件與結構。額外結構可電性內連線至半導體元件200。舉例來說，多層內連線包含垂直內連線如習知的穿孔或接點，與水平內連線如金屬線路。不同內連線結構可採用不同導電材料如銅、鎢、及/或矽化物。
上述半導體元件200可具有多種應用，比如數位電路、影像感測元件、異質半導體元件、動態隨機存取記憶體(DRAM)單元、單電子電晶體(SET)、及/或其他微電子元件(統稱為微電子元件)。本案之實施例亦可應用及/或採用其他電晶體，比如單閘極電晶體、雙閘極電晶體、與其他多閘極電晶體。本案實施例亦可應用於多種不同領域如感測單元、記憶單元、邏輯單元、及其他單元。
上述方法100改良含有多種元件於單一基板上的半導體元件其形成製程。與習知製程相較，上述方法100可改良所有元件效能並減少製作成本。舉例來說，以共同遮罩與佈植製程形成低電壓元件區、中電壓元件區、與高電壓元件區，可避免形成遮罩與佈植個別元件的多重步驟。此外，由於低電壓元件區、中電壓元件區、與高電壓元件區係整合至單一基板上，半導體元件具有較高的整體效能。此外，方法100提供的高電壓NMOS元件與串接高電壓NMOS元件具有新穎結構與改良的功能。上述方法可輕易整合至現有製程技術，可降低製程成本與複雜性。不同實施例具有不同優點，而任一實施例不必然具有特定優點。
本發明一實施例提供一種半導體元件。此多層結構元件包括基板，其包括金氧元件。金氧元件包括第一掺雜區與第二掺雜區於基板中，且第一掺雜區與第二掺雜區交界於通道區中。第一掺雜區與第二掺雜區掺雜有第一型的掺質。第一掺雜區與第二掺雜區之掺雜濃度不同。金氧元件更包含閘極結構，其橫越通道區與第一掺雜區及第二掺雜區之間的交界，並分隔源極區與汲極區。源極區係形成於第一掺雜區中，且汲極區係形成於第二掺雜區中。源極區與汲極區掺雜有第二型的掺質，且第一型的掺質與第二型的掺質之型態相反。
在某些實施例中，基板包括串接金氧元件，且串接金氧元件包括：第一閘極結構橫越第一通道區，並分隔第一源極區與第一汲極區；第二閘極結構橫越第二通道區，並分隔第二源極區與第二汲極區；以及共同源極與汲極區位於第一閘 極結構與第二閘極結構之間。共同源極與汲極區包含第一源極與汲極區之汲極區，與第二源極與汲極區之源極區。串接金氧元件與金氧元件之間隔有隔離結構。在多種實施例中，第一掺雜區包含漸變式的掺雜濃度，且第二掺雜區包含一致的掺雜濃度。在此實施例中，第一型的掺質為p型，且第二型的掺質為n型。在其他實施例中，第一型的掺質為n型，且第二型的掺質為p型。在某些實施例中，第一掺雜區於通道區中的水平延伸距離介於約0.3μm至約0.6μm之間。在多種實施例中，閘極結構包括閘極介電層與閘極，且閘極介電層之厚度介於約100Å至約200Å之間。
本發明另一實施例提供半導體元件。半導體元件包括基板，其包括第一部份與第二部份。半導體元件更包括第一閘極結構於基板之第一部份中。第一閘極結構橫越第一通道區並分隔第一源極區與第一汲極區。半導體元件更包括第二閘極結構於基板之第一部份中。第二閘極結構橫越第二通道區並分隔第二源極區與第二汲極區。半導體元件更包括共同源極與汲極區於第一閘極結構與第二閘極結構之間。共同源極與汲極區包括第一源極與汲極區之汲極，與第二源極與汲極區之源極。
在某些實施例中，半導體元件更包括第三閘極結構於基板之第二部份中。第三閘極結構橫越第三通道並分隔第三源極區與第三汲極區。半導體元件更包括第一掺雜區延伸於第三通道區中。半導體元件更包括第二掺雜區延伸於第三通道區中。第二掺雜區之掺雜濃度不同於第一掺雜區之掺雜濃度。 第一掺雜區與第二掺雜區於第三通道區中的交界處為垂直延伸界面。第一部份與第二部份之間隔有隔離結構。
在某些實施例中，第一閘極結構係用以接收可變電壓，第二閘極結構係用以接收固定電壓，第一源極與汲極區之源極係用以接收可變電壓，以及第二源極與汲極區之汲極係用以接收可變電壓。在多種實施例中，第三源極與汲極區之源極區係位於第一掺雜區中，第三源極與汲極區之汲極係位於第二掺雜區中，第一掺雜區包含漸變式掺雜濃度，且第二掺雜區包含一致的掺雜濃度。在此實施例中，第一與第二源極與汲極區係位於掺雜區，且掺雜區具有漸變式掺雜濃度並掺雜有第一型的掺質。第一與第二源極與汲極區掺雜有第二型的掺質，且第一型的掺質不同於第二型的掺質。
本發明亦提供半導體元件的形成方法。上述方法包括提供基板，且基板包括低電壓區、中電壓區，與高電壓區。上述方法更包括形成第一圖案化遮罩於基板上，並依第一圖案化遮罩，將第一型的掺質佈植至高電壓區之第一部份。上述方法更包括形成第二圖案化遮罩於基板上，並依第二圖案化遮罩，將第二型的掺質佈植至低電壓區、中電壓區、與高電壓區之第二部份。上述方法更包括形成第三圖案化遮罩於基板上，並依第三圖案化遮罩，將第三型之掺質佈植至低電壓區與中電壓區之第三部份。
在某些實施例中，上述方法更包括形成低電壓絕緣層於低電壓區；形成中電壓絕緣層於中電壓區；以及形成高電壓絕緣層於高電壓區。在多種實施例中，上述方法更包括形 成多個元件於低電壓區中的低電壓絕緣層上；形成多個元件於中電壓區中的中電壓絕緣層上；以及形成多個元件於高電壓區中的高電壓絕緣層上。
在某些實施例中，高電壓絕緣層上的多個元件包括高電壓金氧元件、串接高電壓金氧元件、與記憶單元元件。在多種實施例中，第一型的掺質與第二型的掺質為相同型態，且第一型的掺質與第三型的掺質為相反型態。在此實施例中，第一型的掺質與第二型的掺質為相同型態，第一型的掺質為p型，且第三型的掺質為n型。在另一實施例中，低電壓絕緣層之厚度小於約32Å，中電壓絕緣層之厚度小於約115Å，且高電壓絕緣層之厚度小於約200Å。
本發明亦提供半導體元件的其他形成方法，包括提供基板，其包含第一部份與第二部份。上述方法更包括形成第一掺雜區於第一部份中，並形成第二掺雜區於第第一部份中。第一掺雜區與第二掺雜區於第一通道區中交界，形成垂直延伸交界區。第一掺雜區與第二掺雜區掺雜有第一型的掺質，第一掺雜區之掺雜濃度不同於第二掺雜區之掺雜濃度。上述方法更包括形成閘極結構於第一部份上，閘極結構橫越第一通道區並分隔第一源極區與第一汲極區。第一源極與汲極區之源極區係形成於第一掺雜區中，且第一源極與汲極區之汲極區係形成於第二掺雜區中。第一源極與第一汲極區掺雜有第二型的掺質，且第二型的掺質與第一型的掺質之型態相反。
在某些實施例中，上述方法更包含形成第三掺雜區於基板的第二部份中。上述方法更包含形成第二閘極結構於 第二部份中。第二閘極結構橫越第三掺雜區中的第二通道區，並分隔第三掺雜區中的第二源極區與第二汲極區。上述方法更包括形成第三閘極結構於第二部份中，第三閘極結構橫越第三掺雜區中的第三通道區，並分隔第三掺雜區中的第三源極區與第三汲極區。上述方法更包括形成共同源極與汲極區於第二閘極結構與第三閘極結構之間。共同源極與汲極區包括第二源極與汲極區之汲極區，與第三源極與汲極區之源極區。
在某些實施例中，第一掺雜區包括漸變式掺雜濃度，第二掺雜區包括一致的掺雜濃度，且第三掺雜區包括漸變式掺雜濃度。第三掺雜區掺雜有第一型的掺質，且第二與第三源極與汲極區掺雜有第二型的掺質。在多種實施例中，第二閘極結構係用以接收可變電壓，第三閘極結構係用以接收固定電壓，第二源極與汲極區之源極區係用以接收可變電壓，且第三源極與汲極區之汲極區係用以接收可變電壓。在此實施例中，第一型的掺質為p型，且第二型的掺質為n型。在其他實施例中，第一型的掺質為n型，且第二型的掺質為p型。在另一實施例中，第一掺雜區於第一閘極下方的水平延伸距離，為閘極結構寬度之約30%至約60%之間。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體元件
201‧‧‧低電壓元件區
202‧‧‧中電壓元件區
203‧‧‧高電壓元件區
204‧‧‧低電壓NMOS元件區
205‧‧‧低電壓PMOS元件區
206‧‧‧中電壓PMOS元件區
207‧‧‧中電壓NMOS元件區
208‧‧‧高電壓NMOS元件區
209‧‧‧串接高電壓NMOS元件區
210‧‧‧快閃元件區
211‧‧‧基板
212‧‧‧淺溝槽隔離結構
214、254‧‧‧絕緣層
220、224‧‧‧p型掺雜區
225‧‧‧浮置閘極
227‧‧‧厚氧化層
230‧‧‧核心p型井區
234‧‧‧p型抗擊穿區
238‧‧‧p型臨界電壓區
244‧‧‧核心n型井區
248‧‧‧n型抗擊穿區
252‧‧‧n型臨界電壓區
260‧‧‧低電壓NMOS元件
262‧‧‧低電壓PMOS元件
264‧‧‧中電壓PMOS元件
266‧‧‧低電壓NMOS元件
268‧‧‧高電壓NMOS元件
270‧‧‧串接高電壓NMOS元件
272‧‧‧快閃元件
280‧‧‧閘極
282‧‧‧源極/汲極區
284‧‧‧間隔物
286‧‧‧接點

Claims (10)

  1. 一種半導體元件，包括：一基板，包括一金氧元件，包括：一第一掺雜區與一第二掺雜區位於該基板中，該第一掺雜區與該第二掺雜區交界於一通道區中，部份該第一掺雜區位於一第一淺溝槽隔離結構下，部份該第二掺雜區位於一第二淺溝槽隔離結構下，該第一掺雜區與該第二掺雜區掺雜有一第一型的掺質，且該第一掺雜區與該第二掺雜區之掺雜濃度不同；以及一閘極結構橫越該通道區與該第一掺雜區及該第二掺雜區之間的交界，該閘極結構分隔一源極區與一汲極區，該源極區係形成於該第一掺雜區中，且該汲極區係形成於該第二掺雜區中，其中該源極區與該汲極區掺雜有一第二型的掺質，且該第一型的掺質與該第二型的掺質之型態相反。
  2. 如申請專利範圍第1項所述之半導體元件，其中該基板包括一串接金氧元件，且該串接金氧元件包括：一第一閘極結構橫越一第一通道區，且該第一閘極結構分隔一第一源極區與一第一汲極區；一第二閘極結構橫越一第二通道區，且該第二閘極結構分隔一第二源極區與一第二汲極區；以及一共同源極與汲極區位於該第一閘極結構與該第二閘極結構之間，該共同源極與汲極區包含該第一源極與汲極區之該汲極區，與該第二源極與汲極區之該源極區，其中該串接金氧元件與該金氧元件之間隔有一隔離結構。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第一掺雜區包含漸變式的掺雜濃度，以及其中該第二掺雜區包含一致的掺雜濃度。
  4. 一種半導體元件，包括：一基板，包括一第一部份與一第二部份；一第一閘極結構位於該基板之該第一部份中，該第一閘極結構橫越一第一通道區並分隔一第一源極區與一第一汲極區；一第二閘極結構位於該基板之該第一部份中，該第二閘極結構橫越一第二通道區並分隔一第二源極區與一第二汲極區；一共同源極與汲極區位於該第一閘極結構與該第二閘極結構之間，該共同源極與汲極區包括該第一源極與汲極區之該汲極，與該第二源極與汲極區之該源極；一第三閘極結構位於該基板之該第二部份中，該第三閘極結構橫越一第三通道並分隔一第三源極區與一第三汲極區；一第一掺雜區延伸於該第三通道區中；以及一第二掺雜區延伸於該第三通道區中，該第二掺雜區之掺雜濃度不同於該第一掺雜區之掺雜濃度，且該第一掺雜區與該第二掺雜區於該第三通道區中的交界處為一垂直延伸界面，其中該第一部份與該第二部份之間隔有一隔離結構，且該垂直延伸界面延伸至該基板中的深度大於該隔離結構的深 度。
  5. 如申請專利範圍第4項所述之半導體元件，其中該第三源極與汲極區之該源極區係位於該第一掺雜區中，其中該第三源極與汲極區之該汲極係位於該第二掺雜區中，其中該第一掺雜區包含漸變式掺雜濃度，以及其中該第二掺雜區包含一致的掺雜濃度。
  6. 如申請專利範圍第4項所述之半導體元件，其中該第一與第二源極與汲極區係位於一掺雜區，且該掺雜區具有漸變式掺雜濃度並掺雜有一第一型的掺質，其中該第一與第二源極與汲極區掺雜有一第二型的掺質，以及其中該第一型的掺質不同於該第二型的掺質。
  7. 一種半導體元件的形成方法，包括：提供一基板，且該基板包括一低電壓區、一中電壓區，與一高電壓區；形成一第一圖案化遮罩於該基板上；依該第一圖案化遮罩，將一第一型的掺質佈植至該高電壓區之第一部份；形成一第二圖案化遮罩於該基板上；依該第二圖案化遮罩，將一第二型的掺質佈植至該低電壓區、該中電壓區、與該高電壓區之第二部份；形成一第三圖案化遮罩於該基板上；以及依第三圖案化遮罩，將一第三型之掺質佈植至該低電壓區 與該中電壓區之第三部份，其中該高電壓區之部份第一部份位於一第一淺溝槽隔離結構下，且該高電壓區之部份該第二部份位於一第二淺溝槽隔離結構下。
  8. 如申請專利範圍第7項所述之半導體元件的形成方法，更包括：形成一低電壓絕緣層於該低電壓區；形成一中電壓絕緣層於該中電壓區；形成一高電壓絕緣層於該高電壓區；形成多個元件於該低電壓區中的該低電壓絕緣層上；形成多個元件於該中電壓區中的該中電壓絕緣層上；以及形成多個元件於該高電壓區中的該高電壓絕緣層上，其中該高電壓絕緣層上的該些元件包括一高電壓金氧元件、一串接高電壓金氧元件、與一記憶單元元件。
  9. 如申請專利範圍第7項所述之半導體元件的形成方法，其中該第一型的掺質與該第二型的掺質為相同型態，以及其中該第一型的掺質與該第三型的掺質為相反型態。
  10. 如申請專利範圍第7項所述之半導體元件的形成方法，其中依該第二圖案化遮罩，將該第二型的掺質佈植至該低電壓區、該中電壓區、與該高電壓區之第二部份的步驟，包括形成漸變式掺雜濃度區於該基板中的該低電壓區、該中電壓區、與該高電壓區。
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