TWI625828B - 基於溝槽之充電幫浦裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，包括全耗盡絕緣體上矽(FDSOI)基板及充電幫浦裝置，其中，該FDSOI基板包括半導體塊體基板，且該充電幫浦裝置包括形成於該FDSOI基板中及上的電晶體裝置，以及形成於該半導體塊體基板中並與該電晶體裝置電性連接的溝槽電容器。本發明還提供一種半導體裝置，包括：半導體塊體基板，包括第一源/汲區的第一電晶體裝置，包括第二源/汲區的第二電晶體裝置，包括第一內電容器電極及第一外電容器電極的第一溝槽電容器，以及包括第二內電容器電極及第二外電容器電極的第二溝槽電容器，其中，該第一內電容器電極與該第一源/汲區連接，且該第二內電容器電極與該第二源/汲區連接。

Description

基於溝槽之充電幫浦裝置
本發明大致關於積體電路及半導體裝置領域，尤係關於充電幫浦裝置的形成，尤其是用以對FDSOI(全耗盡絕緣體上矽)電晶體裝置反偏壓(back-biasing)的充電幫浦裝置的形成。
製造例如CPU(中央處理單元)、儲存裝置、ASIC(專用積體電路；application specific integrated circuit)等先進積體電路需要依據特定的電路佈局在給定的晶片面積上形成大量電路元件。在多種電子電路中，場效電晶體代表一種重要類型的電路元件，其基本確定該積體電路的性能。一般來說，目前實施多種製程技術來形成場效電晶體(field effect transistor；FET)，其中，對於許多類型的複雜電路，金屬氧化物半導體(metal-oxide-semiconductor；MOS)技術因在操作速度和/或功耗和/或成本效率方面的優越特性而成為目前最有前景的方法之一。在使用例如CMOS技術製造複雜積體電路期間，在包括結晶半導體層的基板上形成數百萬個N通道電晶體和P通道電晶體。
目前，作為塊體裝置的替代，FET也構建於 絕緣體上矽(silicon-on-insulator；SOI)基板上，尤其全耗盡絕緣體上矽(fully depleted silicon-on-insulator；FDSOI)基板上。該FET的通道形成於通常包括或由矽材料製成的薄半導體層中，其中，該半導體層形成於絕緣層、掩埋氧化物(buried oxide；BOX)層上，該絕緣層、掩埋氧化物層形成於半導體塊體基板上。由半導體裝置激進的尺寸縮小引起的一個嚴重問題必定是漏電流的發生。由於漏電流依賴於FET的閾值電壓，因此基板偏壓(反偏壓(back biasing))可降低洩漏功率。通過這種先進的技術，對基板或適當的阱進行偏壓以提升電晶體閾值，從而降低漏電流。在P通道MOS(PMOS)裝置中，電晶體的基體(body)被偏壓為高於正供應電壓VDD的電壓。在N通道MOS(NMOS)裝置中，電晶體的基體被偏壓為低於負供應電壓VSS的電壓。與標準單元的網格類似，連接單元(tap cell)的網格通常被用於積體電路設計中，以提供電晶體的基體偏壓。該連接單元必須在提供偏壓電壓的網絡與駐留於SOI(尤其FDSOI)基板的BOX層下方的P+/N+區之間建立電性連接。各標準單元列必須具有至少一個(基體-或阱-)連接單元。不過，設計人員通常習慣以規則間隔每一特定距離在標準單元列中佈置一個連接單元。
為偏壓NMOS及PMOS電晶體裝置的背閘極(back gate)，需要通過充電幫浦來產生電壓，該充電幫浦是輸出VSS及VOUT的定制塊(custom block)。第1圖顯示在無需任何電感器或二極體的情況下提供DC-DC轉換的 原型電路元件。這裡所述的充電幫浦專用於產生低達-VDD的電壓(其中VDD是外部供應電壓)，因而對於實現從-VDD至VDD的背閘極範圍是必須的。從本實施例可容易地導出延伸該範圍超過這些設置的其它充電幫浦。
如第1圖中所示的電路元件包括四個開關S1、S2、S3及S4，電容器C1及C2，以及二極體D，以及電壓輸入源V+及電壓輸出VOUT。振盪器(第1圖中未顯示)提供控制信號，從而驅動四個開關S1、S2、S3及S4的週期性開關。於操作時，在第一半週期中，閉合S1及S3將電容器C1充電至V+。在第二半週期中，S1及S3打開且S2及S4閉合。由此，C1的正端接地且負端與VOUT連接。然後，C1與電容C2並聯。如果C2兩端的電壓小於C1兩端的電壓，則電荷從C1流向C2，直至C2兩端的電壓達到V+的負值(在不存在負載的情況下)。通過在外部連接中作適當改變，該輸出電壓可例如為該輸入電壓的倍數或分數。
在現有技術中，例如，基於第1圖中所示的配置實現的充電幫浦包括平面電容器以及額外的電晶體裝置。形成於半導體裝置的SOI區域中的隔離平面電容器的確需要大量空間(大間距規則)。對大空間的需求在半導體技術激進的總體縮小過程中變得越來越不利。
針對上述情形，本發明提供一種設置包括電容器的充電幫浦裝置的技術，與現有技術相比，其對SOI裝置中所覆蓋的空間面積具有較低需求。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化形式的概念，作為後面所討論的更詳細說明的前序。
一般來說，本文所揭示的發明主題涉及形成包括電晶體裝置的半導體裝置，尤其是具有(MOS)FET的積體電路，其包括用以反偏壓(back biasing)該電晶體裝置的構件。
本發明提供一種半導體裝置，該半導體裝置包括全耗盡絕緣體上矽(fully depleted silicon-on-insulator；FDSOI)基板及充電幫浦裝置，其中，該FDSOI基板包括半導體塊體基板。該充電幫浦裝置包括形成於該FDSOI基板中及上的電晶體裝置，以及形成於該半導體塊體基板中並與該電晶體裝置電性連接的溝槽電容器。通過該連接的電晶體裝置與溝槽電容器來形成該充電幫浦裝置，從而可實現該充電幫浦裝置的小型化設計，其與現有技術中已知的充電幫浦相比所需要的空間較少。
另外，本發明提供一種半導體裝置(尤其充電幫浦裝置)，該半導體裝置具有：半導體塊體基板，包括第一源/汲區的第一電晶體裝置，包括第二源/汲區的第二電晶體裝置，包括第一內電容器電極及第一外電容器電極的第一溝槽電容器，以及包括第二內電容器電極及第二外電容器電極的第二溝槽電容器。該第一內電容器電極與該 第一源/汲區連接，且該第二內電容器電極與該第二源/汲區連接，該第一外電容器電極及該第二外電容器電極可與該半導體塊體基板連接。
而且，本發明提供一種半導體裝置(尤其充電幫浦裝置)，該半導體裝置具有：包括第一內電容器電極及第一外電容器電極的第一溝槽電容器，包括第二內電容器電極及第二外電容器電極的第二溝槽電容器，第一開關裝置，以及第二開關裝置。該第一內電容器電極與該第二外電容器電極通過該第一開關裝置可相互連接，且該第一外電容器電極與該第二內電容器電極通過該第二開關裝置可相互連接。該第一與該第二溝槽電容器通過該第一及第二開關裝置相互電性交叉耦接。該第一內電容器電極與該第二外電容器電極之間的電性連接通過閉合該第一開關裝置建立，且該第一外電容器電極與該第二內電容器電極之間的電性連接通過閉合該第二開關裝置建立。該第一開關裝置可包括或由電晶體裝置組成，且該第二溝槽電容器可包括或由另一個電晶體裝置組成，其中，尤其，該些電晶體裝置可共用共閘極電極(多晶線)。
而且，本發明提供一種製造半導體裝置(尤其充電幫浦裝置)的方法，該方法包括步驟：提供半導體基板，該半導體基板包括半導體塊體基板、形成於該半導體塊體基板上的掩埋氧化物層以及形成於該掩埋氧化物層上的半導體層；在該半導體基板中及上方形成第一電晶體裝置及第二電晶體裝置；以及至少部分地在該半導體基板中 形成第一及第二溝槽電容器。形成該第一電晶體裝置包括在該半導體層上形成第一抬升式源/汲區且形成該第二電晶體裝置包括在該半導體層上形成第二源/汲區，以及形成該第一溝槽電容器包括形成與該第一源/汲區接觸的第一內電容器電極以及至少部分位於該半導體基板中的第一外電容器電極，且形成該第二溝槽電容器包括形成與該第二源/汲區接觸的第二內電容器電極以及至少部分位於該半導體基板中的第二外電容器電極。
10‧‧‧充電幫浦配置
11‧‧‧第一溝槽電容器
11a‧‧‧內電極
11b‧‧‧外電極
12‧‧‧第二溝槽電容器
12a‧‧‧內電極
12b‧‧‧外電極
13‧‧‧第一開關、開關
14‧‧‧第二開關、開關
15‧‧‧第三開關、開關
16‧‧‧第四開關、開關
17‧‧‧共閘極電極
21‧‧‧第一電晶體開關、電晶體開關
22‧‧‧第二電晶體開關、電晶體開關
23‧‧‧第一半導體層、半導體層
24‧‧‧共閘極、閘極
25‧‧‧第一電容器、電容器
26‧‧‧第二電容器、電容器
27‧‧‧內電極
28‧‧‧源或汲區、源/汲區
29‧‧‧外電極
30‧‧‧晶圓塊體
31‧‧‧外電極
32‧‧‧內電極
33‧‧‧源或汲區、源/汲區
34‧‧‧掩埋氧化物層
35‧‧‧第二半導體層、半導體層
36‧‧‧電容器介電層
37‧‧‧電容器介電層
40‧‧‧隔離區
50‧‧‧電性接觸、接觸
100‧‧‧半導體裝置
101‧‧‧半導體塊體基板
102‧‧‧半導體層
103‧‧‧閘極電極、閘極電極層、金屬電極層
104‧‧‧抬升式源/汲區
105‧‧‧矽化物層
106‧‧‧隔離結構
107‧‧‧淺溝槽隔離、STI
108‧‧‧掩埋氧化物層、BOX層
110‧‧‧硬遮罩
111‧‧‧光阻層
120‧‧‧溝槽
130‧‧‧外電容器電極層
150‧‧‧電容器介電層
160‧‧‧內電容器電極層
200‧‧‧SOI基板
210‧‧‧半導體塊體基板
220‧‧‧掩埋氧化物層、隔離層
225‧‧‧半導體層
230‧‧‧抬升式源/汲區
235‧‧‧額外部分源/汲區
240‧‧‧矽化物層
250‧‧‧可選氮化物層、電漿增強型氮化物層
260‧‧‧隔離層
270‧‧‧隔離層
280‧‧‧矩形接觸、Carec
284‧‧‧規則接觸
286‧‧‧規則接觸、接觸
288‧‧‧導電結構
結合附圖參照下面的說明可理解本發明，這些附圖中相同的元件符號識別類似的元件，以及其中：第1圖顯示依據現有技術可用於充電幫浦中的基本電路元件；第2圖顯示依據本發明的一個例子的充電幫浦配置；第3a至3d圖顯示實現與第2圖中所示的配置類似的配置的半導體裝置的例子；第4a至4f圖顯示依據本發明的一個例子製造半導體裝置的流程；以及第5a至5e圖顯示形成於示例半導體裝置的晶圓塊體與抬升式源/汲區之間的電性接觸的例子。
儘管本文所揭示的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的特定實施例，並在此進行詳細說明。不過，應當理解，本文對 特定實施例的說明並非意圖將本發明限於所揭示的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以實現開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些決定將因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域的普通技術人員借助本發明所執行的常規程序。
下面的實施例經充分詳細說明以使本領域的技術人員能夠使用本發明。應當理解，基於本發明，其它實施例將顯而易見，並可作系統、結構、製程或機械的改變而不背離本發明的範圍。在下面的說明中，給出具體標號的細節以供充分理解本發明。不過，顯而易見的是，本發明的實施例可在不具有該些特定細節的情況下實施。為避免模糊本發明，一些已知的電路、系統配置、結構配置以及製程步驟未作詳細揭示。
現在將參照附圖來說明本發明。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆，但仍包括該些附圖以說明並解釋本發明的示例。本文中所使用的詞語和詞 組的意思應當被理解並解釋為與相關領域技術人員對這些詞語及詞組的理解一致。本文中的術語或詞組的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或詞組意圖具有特定意思，亦即不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或詞組的特定定義的定義方式明確表示於說明書中。
在完整閱讀本申請以後，本領域的技術人員很容易瞭解，本方法可應用於各種技術，例如NMOS、PMOS、CMOS等，並很容易應用於各種裝置，包括但不限於邏輯裝置、SRAM裝置等，尤其是在用以製造積體電路(IC)的FDSOI技術的背景下。一般來說，本文中說明其中可形成反(基板)偏壓N通道電晶體和/或P通道電晶體的製造技術及半導體裝置。該製造技術可集成於CMOS製程中。本文中所述的技術及工藝可用以製造MOS積體電路裝置，包括NMOS積體電路裝置、PMOS積體電路裝置，以及CMOS積體電路裝置。尤其，本文中所述的製程步驟與形成積體電路(包括平面式及非平面式積體電路)的閘極結構的任意半導體裝置製程結合使用。儘管術語“MOS”通常是指具有金屬閘極電極及氧化物閘極絕緣體的裝置，但該術語在全文中用以指包括位於半導體塊體基板上方的閘極絕緣體(無論是氧化物還是其它絕緣體)上方的導電閘極電極(無論是金屬還是其它導電材料)的任意半導體裝置。
一般來說，本發明提供包括溝槽電容器的 充電幫浦裝置，其尤其適於動態反偏壓電晶體裝置，例如動態反偏壓FDSOI(MOS)FET。
第2圖顯示依據本發明的一個例子的充電幫浦配置10。充電幫浦配置10包括具有內電極11a及外電極11b的第一溝槽電容器11，以及具有內電極12a及外電極12b的第二溝槽電容器12。另外，充電幫浦配置10包括第一開關13、第二開關14、第三開關15以及第四開關16。全部四個開關13、14、15及16都可通過電晶體裝置實現。第三及第四(電晶體)開關15及16可通過共閘極電極17耦接。第一開關13提供與VDD的電性連接且第二開關14提供與地的電性連接。第三開關15提供第一溝槽電容器11的內電極11a與第二溝槽電容器12的外電極12b的電性連接，且第四開關16提供第一溝槽電容器11的外電極11b與第二溝槽電容器12的內電極12a的電性連接。換句話說，第一及第二溝槽電容器11及12的內外電極11a、11b、12a及12b通過第三及第四開關15及16而彼此交叉耦接。於操作時，可控制開關13、14、15及16以獲得例如-VDD的輸出電壓VOUT。
第3a至3d圖中顯示實現第2圖中所示的配置的半導體裝置100的例子。第3a圖顯示半導體裝置100的頂視圖，且第3b、3c及3d圖顯示半導體裝置100的剖視圖。半導體裝置100包括分別形成於第一半導體層23及第二半導體層35上及中的第一電晶體開關(開關電晶體)21及第二電晶體開關(開關電晶體)22。第一半導體層23 及第二半導體層35提供電晶體開關21及22的通道區。要注意的是，半導體層23和/或半導體層35可分別在電晶體開關21及22的通道區中包括嵌埋SiGe材料。電晶體開關21及22共用共閘極(多晶線)24。可設置位於電晶體開關21及22的閘極24的側壁處的側壁間隔物，例如多層側壁間隔物，以及位於閘極24與主動半導體層22及35之間的閘極介電質(出於簡化而未顯示)。
而且，半導體層100包括第一電容器25及第二電容器26。第一電容器25的內電極27與第一開關電晶體21的(抬升式)源或汲區28電性連接，且第二電容器26的外電極29與晶圓塊體30電性連接。類似地，第一電容器25的外電極31與晶圓塊體30電性連接，且第二電容器26的內電極32與第二開關電晶體22的(抬升式)源或汲區33電性連接。該整個結構通過隔離區40(例如包括形成於該晶圓中的淺溝槽隔離(shallow trench isolation；STI))與其它裝置隔離。尤其，半導體裝置100可為具有形成於掩埋氧化物層34上的全耗盡半導體層35的FDSOI裝置。掩埋氧化物層34可由與隔離區40相同的材料製成，例如二氧化矽。第一及第二電容器25及26的內電極27、32與外電極29、31分別通過電容器介電層36及37而相互隔離。
而且，在晶圓塊體30與第一開關電晶體21及第二開關電晶體22的源/汲區28、33之間形成電性接觸50。下面參照第5a至5c圖詳細說明該些接觸。由於接觸50，第二電容器26的外電極29得以與第一電晶體開關21 的源/汲區33電性連接，且第一電容器25的外電極31得以與第二電晶體開關22的源/汲區28電性連接。總之，電容器25與26通過第一及第二電晶體開關21及22交叉耦接(也參見第2圖)。
依據第2及3a至3d圖中所示的例子，可設置充電幫浦，其包括通過共用共控制閘極的電晶體開關交叉耦接的溝槽電容器。通過所提供的配置，充電幫浦裝置所佔據的SOI晶圓中的空間面積與傳統技術相比可顯著降低。
第4a至4f圖中顯示依據本發明製造包括充電幫浦的半導體裝置的流程。例如，通過此流程可形成與第3a至3c圖中所示的半導體裝置100類似的半導體裝置。第4a圖顯示處於一個製造階段中的半導體裝置100，其中，該半導體裝置包括半導體塊體基板101以及形成於半導體塊體基板101上方的半導體層102。塊體半導體基板101可為矽基板，尤其單晶矽基板。在半導體塊體基板101中可注入N阱和/或P阱區。也可使用其它材料來形成該半導體基板，例如鍺、矽鍺、磷酸鎵、砷化鎵等。半導體層102可由任意適當的半導體材料組成，例如矽、矽/鍺、矽/碳、其它II-VI或III-V族半導體化合物以及類似物。半導體層102可具有適於形成全耗盡場效電晶體的厚度，例如在約5至8奈米範圍內的厚度。尤其，半導體層102可包括嵌埋式應變誘發或應變材料，例如SiGe材料，以在FET的通道區中誘發應變。
在半導體層102上方形成FET的閘極電極103。在閘極電極103與半導體層102之間可形成閘極介電質(未顯示)。閘極電極層103可包括金屬閘極。該金屬閘極的材料可依賴於將要形成的該電晶體裝置是P通道電晶體還是N通道電晶體。在該電晶體裝置為N通道電晶體的實施例中，該金屬可包括La、LaN或TiN。在該電晶體裝置為P通道電晶體的實施例中，該金屬可包括Al、AlN或TiN。該金屬閘極可包括功函數調整材料，例如TiN。尤其，該金屬閘極可包括包括適當過渡金屬氮化物的功函數調整材料，例如週期表中第4-6族的那些，包括例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、氮化鋁鉭(TaAlN)、氮化鈮(NbN)、氮化釩(VN)、氮化鎢(WN)以及類似物，具有約1至60奈米的厚度。而且，通過添加雜質例如Al、C或F可調整該金屬閘極的有效功函數。此外，金屬電極層103可包括位於該金屬閘極的頂部的多晶矽閘極。在閘極電極103的側壁可形成例如包括二氧化矽和/或氮化矽的側壁間隔物(未顯示)。
在半導體層102上形成抬升式源/汲區104。抬升式源/汲區104的形成可包括在半導體層102上磊晶生長半導體材料，以及在該磊晶生長之後或期間對該半導體材料適當摻雜。應當注意，可阻止抬升式源/汲區104的材料在半導體層102被移除的區域中的半導體塊體基板101的表面上的磊晶生長(見第4a圖的右側)，以可靠地避免將要構建的電容器短路(另見下面的說明)。
在抬升式源/汲區104上可形成例如由NiSi組成的矽化物層105。為此目的，可在抬升式源/汲區104上沉積金屬層並可執行退火製程以啟動該金屬層的金屬與抬升式源/汲區104的半導體材料之間的化學反應。已知該矽化製程改進抬升式源/汲區104的電性接觸。在所示例子中，矽化物層105也形成於半導體塊體基板101的部分上。原則上，它也可形成於閘極電極103的頂部上。
而且，半導體裝置100包括隔離結構106，該隔離結構包括淺溝槽隔離(STI)107。掩埋氧化物層108也有助於隔離結構106，該隔離結構在所有所示區域中可由相同材料例如二氧化矽形成。掩埋氧化物層108可包括介電材料，例如二氧化矽，且可為具有約10至20奈米範圍內的厚度的超薄掩埋氧化物(ultra-thin buried oxide；UT-BOX)。半導體塊體基板101、掩埋氧化物層108以及半導體層102可構成FDSOI基板。
例如，可提供包括半導體塊體基板101、掩埋氧化物層108以及半導體層102的(FD)SOI晶圓，在該(FD)SOI晶圓上方可形成閘極電極103，抬升式源/汲區104及矽化物層105以及STI 107可通過蝕刻溝槽進入該半導體層102、BOX層108以及半導體塊體基板101並用介電材料填充該溝槽來形成，隨後，在整個配置上方沉積隔離層並拋光，以形成隔離結構106。
如第4b圖中所示，在第4a圖中所示的配置上方(例如在隔離結構106上)形成硬遮罩110，例如氮化物 遮罩。在硬遮罩110上形成光阻層111，以通過微影圖案化該硬遮罩，也就是，例如通過蝕刻移除透過光阻層111的開口暴露的硬遮罩110的材料，並通過使用圖案化硬遮罩110作為蝕刻遮罩在該結構中蝕刻溝槽120，如第4c圖中所示。
第4c圖顯示移除圖案化硬遮罩110及光阻層111以後的半導體裝置100。硬遮罩110經圖案化以形成穿過隔離結構106而不接觸抬升式源/汲區104的右側溝槽120並部分形成穿過抬升式源/汲區104的左側溝槽120。形成該右側溝槽120以使其右側壁與形成於半導體塊體基板101上的矽化物層105接觸。
第4d圖顯示處於進一步發展的製造階段中的半導體裝置100。在第4c圖中所示的溝槽120內形成外電容器電極層130，例如包括或由金屬材料組成的層。例如，沉積TiN材料來形成外電容器電極層130。在形成外電容器電極層130以後，在溝槽中填充偽材料140，凹入該填充溝槽至約掩埋氧化物層108的高度，以及移除外電容器電極層130的多餘材料，從而獲得如第4d圖中所示的半導體裝置100。
在移除外電容器電極層130的多餘材料以後，移除偽材料140。在移除偽材料140以後，在外電容器電極層130上形成電容器介電層(節點)150，在電容器介電層150上形成內電容器電極層160(例如金屬層)，以及在凹入至掩埋氧化層108的上表面並移除電容器介電層150 的多餘材料以後，形成處於如第4e圖中所示的製造階段中的半導體裝置100。電容器介電層150可由具有高於二氧化矽的介電常數的高k材料形成，例如k>3或5。外電容器電極層130及內電容器電極層160都與半導體層102隔離。該右側電容器結構的外電容器電極層130與形成於半導體塊體基板101上的矽化物層105接觸，該矽化物層可表示用以反偏壓電晶體裝置的連接單元(tap cell)的阱連接接觸(well tap contact)。
在移除電容器介電層150的多餘材料以後，沉積內電容器電極160的額外材料(或者不同的含金屬材料)，以延伸內電容器電極160，使其與抬升式源/汲區104以及形成於源/汲區104上的矽化物層105接觸，如第4f圖中所示。由於在內電容器電極160與抬升式源/汲區104之間形成直接(電性)接觸，因此無須形成現有技術的充電幫浦裝置中所必須的額外金屬橋。與傳統形成的充電幫浦裝置相比，以溝槽電容器的形式實現電容器可節約空間。
如上面參照第2圖所述，在示例充電幫浦配置的晶圓塊體30與第一開關電晶體21及第二開關電晶體22的源/汲區28、33之間形成電性接觸50。此類接觸必須例如在第4a至4f圖中所示的半導體塊體基板101的表面上所形成的矽化物層105與抬升式源/汲區104之間形成。
第5a至5e圖顯示實現這些電性接觸(例如第2圖中所示的電性接觸50)的例子。第5a圖顯示包括SOI基板200的配置，該SOI基板包括半導體塊體基板210、 形成於半導體塊體基板210上的掩埋氧化物層220、以及形成於掩埋氧化物層220上的半導體層225。在半導體層225上形成抬升式源/汲區230。在抬升式源/汲區230上以及在半導體塊體基板210的暴露表面上設置通過電漿增強型原子沉積形成的矽化物層240及可選氮化物層250。SOI基板200與移除掩埋氧化層220及半導體層225的半導體塊體基板210的區域通過隔離層260相互隔開。隔離層260可為STI的部分。在電漿增強型氮化物層250上形成另一個隔離層270。例如，可如上參照第4a圖所述選擇該些不同層的材料(同樣適用於下面參照第5b至5e圖所述的例子)。尤其，半導體塊體基板210、半導體層225以及抬升式源/汲區230可包括矽，隔離層220、260、270可包括二氧化矽，以及矽化物層240可包括NiSi。
在第5a圖中所示的例子中，半導體塊體基板210的暴露表面上所形成的矽化物層240與抬升式源/汲區230上所形成的矽化物層240之間的接觸通過矩形接觸(Carec)280形成。例如，在打開隔離層270並部分移除電漿增強型氮化物層250以暴露分別形成於抬升式源/汲區230及半導體塊體基板210上的矽化物層240的部分以後，可通過沉積含金屬材料來形成Carec 280。第5b圖顯示一個替代版本，其中，半導體塊體基板210與抬升式源/汲區230之間的電性接觸通過兩個規則接觸284設置，該兩個規則接觸通過形成於上方金屬化層例如第一金屬化(互連)層中的導電結構288相互電性連接。
第5c及5d圖顯示替代例子，其中，半導體塊體基板210與抬升式源/汲區230之間的電性接觸透過單個規則接觸286設置。第5c及5d圖分別顯示包括SOI基板200的配置，該SOI基板包括半導體塊體基板210、形成於半導體塊體基板210上的掩埋氧化物層220、以及形成於掩埋氧化物層220上的半導體層225。在半導體層225上形成抬升式源/汲區230。在抬升式源/汲區230上以及半導體塊體基板210的暴露表面上設置矽化物層240及氮化物層250。例如，氮化物層250可為通過原子層沉積形成的TiN層或通過電漿增強型化學氣相沉積形成的Si3N4。在氮化物層250上方形成隔離層270。在第5c圖中所示的例子中，穿過隔離層270、電漿增強型氮化物層250、半導體層225以及掩埋氧化物層220形成規則接觸286。
而且，形成與矽化物層240接觸的規則接觸286，該接觸的一部分形成於掩埋氧化物層220及半導體層225的側表面上。矽化抬升源/汲區230與半導體塊體基板210的矽化表面之間的電性接觸通過經由矽化物層240及電漿增強型氮化物層250的接觸286實現。其同樣適用於第5d圖中所示的例子，其中，接觸286部分形成於SOI基板200的側壁上、抬升式源/汲區230上所形成的矽化物層240的表面上，以及部分形成於半導體塊體基板210的表面上所形成的矽化物層240的表面上。
第5e圖顯示一個替代例子，其中，在沒有額外接觸元件的情況下設置半導體塊體基板210與抬升式 源/汲區230之間的電性接觸。此例子與前面例子的基本不同之處在於在半導體塊體基板210的表面上形成表示接觸元件的額外部分源/汲區235並在額外部分源/汲區235上設置例如通過電漿增強型原子沉積形成的矽化物層240及可選氮化物層250。換句話說，在此情況下的電性接觸通過在抬升式源/汲區230、額外部分源/汲區235及半導體塊體基板210上方連續形成的矽化物層240及可選氮化物層250來設置。
由於本領域的技術人員借助這裡的教導可以很容易地以不同但等同的方式修改並實施本發明，因此上面所揭示的特定實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明不限於本文所示架構或設計的細節，而是如下面的申請專利範圍所述。因此，顯然，可對上面揭示的特定實施例進行修改或變更，且所有此類變更落入本發明的範圍及精神內。要注意的是，用於說明本說明書以及所附申請專利範圍中的各種製程或結構的“第一”、“第二”、“第三”或者“第四”等術語的使用僅用作此類步驟/結構的快捷參考，並不一定意味著按排列順序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。因此，下面的申請專利範圍規定本發明的保護範圍。

Claims (17)

  1. 一種半導體裝置，包括：半導體塊體基板；第一電晶體裝置，包括第一源/汲區；第二電晶體裝置，包括第二源/汲區；第一溝槽電容器，包括第一內電容器電極及第一外電容器電極；以及第二溝槽電容器，包括第二內電容器電極及第二外電容器電極；其中，該第一內電容器電極與該第一源/汲區連接，且該第二內電容器電極與該第二源/汲區連接；其中，該第一外電容器電極與形成於該半導體塊體基板的第一部分上的第一矽化物層連接，且該第二外電容器電極與形成於該半導體塊體基板的第二部分上的第二矽化物層連接。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，該第一外電容器電極及該第二外電容器電極與該半導體塊體基板連接。
  3. 如申請專利範圍第1項所述的半導體裝置，其中，該第一及第二電晶體裝置共用共閘極電極。
  4. 如申請專利範圍第1項所述的半導體裝置，其中，該第一及第二電晶體裝置包括通道區，且該通道區形成於在該半導體塊體基板上形成的掩埋氧化物層上所形成的半導體層中。
  5. 如申請專利範圍第1項所述的半導體裝置，其中，該第一及第二源/汲區的至少其中一個為抬升式源/汲區。
  6. 如申請專利範圍第1項所述的半導體裝置，其中，該第一及第二電晶體裝置形成於該半導體塊體基板中及上方，且該第一及第二溝槽電容器至少部分形成於該半導體塊體基板中。
  7. 一種半導體裝置，包括：半導體塊體基板；第一電晶體裝置，包括第一源/汲區；第二電晶體裝置，包括第二源/汲區；第一溝槽電容器，包括第一內電容器電極及第一外電容器電極；以及第二溝槽電容器，包括第二內電容器電極及第二外電容器電極；其中，該第一內電容器電極與該第一源/汲區連接，且該第二內電容器電極與該第二源/汲區連接；以及其中，該第一內電容器電極與形成於該第一源/汲區上的第一矽化物層連接，且該第二內電容器電極與形成於該第二源/汲區上的第二矽化物層連接。
  8. 一種半導體裝置，包括：半導體塊體基板；第一電晶體裝置，包括第一源/汲區；第二電晶體裝置，包括第二源/汲區； 第一溝槽電容器，包括第一內電容器電極及第一外電容器電極；以及第二溝槽電容器，包括第二內電容器電極及第二外電容器電極；其中，該第一內電容器電極與該第一源/汲區連接，且該第二內電容器電極與該第二源/汲區連接；以及其中，在該半導體塊體基板的部分上形成矽化物層，且該矽化物層通過第一電性接觸與該第一源/汲區連接，並通過第二電性接觸與該第二源/汲區連接。
  9. 一種具有依據申請專利範圍第1項所述的半導體裝置的積體電路，還包括形成於該半導體塊體基板中及上方的第三電晶體裝置，以及其中，該半導體裝置可操作成反偏壓該第三電晶體裝置。
  10. 一種半導體裝置，包括：第一溝槽電容器，包括第一內電容器電極及第一外電容器電極；第二溝槽電容器，包括第二內電容器電極及第二外電容器電極；第一開關裝置；以及第二開關裝置；其中，該第一內電容器電極與該第二外電容器電極通過該第一開關裝置可相互連接；以及其中，該第一外電容器電極與該第二內電容器電 極通過該第二開關裝置可相互連接。
  11. 如申請專利範圍第10項所述的半導體裝置，其中，該第一開關裝置為第一電晶體裝置且該第二開關裝置為第二電晶體裝置，以及其中，該第一及第二開關裝置共用共閘極電極。
  12. 如申請專利範圍第10項所述的半導體裝置，還包括輸入電壓源、第三開關裝置及第四開關裝置，以及其中，該第一內電容器電極及該第一開關裝置通過該第三開關裝置可與該輸入電壓源連接，且該第一外電容器電極通過該第四開關裝置可與地連接。
  13. 一種製造半導體裝置的方法，包括：提供半導體基板，該半導體基板包括半導體塊體基板、形成於該半導體塊體基板上的掩埋氧化物層以及形成於該掩埋氧化物層上的半導體層；在該半導體基板中及上方形成第一電晶體裝置及第二電晶體裝置；以及至少部分地在該半導體基板中形成第一及第二溝槽電容器；其中，形成該第一電晶體裝置包括在該半導體層上形成第一源/汲區且形成該第二電晶體裝置包括在該半導體層上形成第二源/汲區；以及其中，形成該第一溝槽電容器包括形成與該第一源/汲區接觸的第一內電容器電極以及至少部分位於該半導體基板中的第一外電容器電極，且形成該第二溝 槽電容器包括形成與該第二源/汲區接觸的第二內電容器電極以及至少部分位於該半導體基板中的第二外電容器電極；且還包括形成該第一源/汲區上的第一矽化物層與該第一內電容器電極接觸以及形成該第二源/汲區上的第二矽化物層與該第二內電容器電極接觸。
  14. 如申請專利範圍第13項所述的方法，其中，形成該第一電晶體裝置包括在該半導體基板上方形成第一閘極介電質且形成該第二電晶體裝置包括在該半導體基板上方形成第二閘極介電質，以及其中，形成該第一及第二電晶體裝置包括在該第一及第二閘極介電質上方形成連續電極層。
  15. 如申請專利範圍第13項所述的方法，其中，在形成該第一及第二電晶體裝置以後形成該第一及第二溝槽電容器，以及其中，所述形成該第一及第二溝槽電容器包括在該半導體基板中形成第一及第二溝槽，在該第一溝槽中形成該第一內外電容器電極，以及在該第二溝槽中形成該第二內外電容器電極，以使該第一內電容器電極與該第一源/汲區接觸且該第二內電容器電極與該第二源/汲區接觸。
  16. 一種製造半導體裝置的方法，包括：提供半導體基板，該半導體基板包括半導體塊體基板、形成於該半導體塊體基板上的掩埋氧化物層以及形成於該掩埋氧化物層上的半導體層；在該半導體基板中及上方形成第一電晶體裝置及 第二電晶體裝置；以及至少部分地在該半導體基板中形成第一及第二溝槽電容器；其中，形成該第一電晶體裝置包括在該半導體層上形成第一源/汲區且形成該第二電晶體裝置包括在該半導體層上形成第二源/汲區；以及其中，形成該第一溝槽電容器包括形成與該第一源/汲區接觸的第一內電容器電極以及至少部分位於該半導體基板中的第一外電容器電極，且形成該第二溝槽電容器包括形成與該第二源/汲區接觸的第二內電容器電極以及至少部分位於該半導體基板中的第二外電容器電極，還包括在該半導體塊體基板的第一部分上形成第一矽化物層，在該半導體塊體基板的第二部分上形成第二矽化物層，在該第一源/汲區與該第一矽化物層之間形成第一電性接觸，以及在該第二源/汲區與該第二矽化物層之間形成第二電性接觸。
  17. 一種製造半導體裝置的方法，包括：提供半導體基板，該半導體基板包括半導體塊體基板、形成於該半導體塊體基板上的掩埋氧化物層以及形成於該掩埋氧化物層上的半導體層；在該半導體基板中及上方形成第一電晶體裝置及第二電晶體裝置；以及至少部分地在該半導體基板中形成第一及第二溝 槽電容器；其中，形成該第一電晶體裝置包括在該半導體層上形成第一源/汲區且形成該第二電晶體裝置包括在該半導體層上形成第二源/汲區；以及其中，形成該第一溝槽電容器包括形成與該第一源/汲區接觸的第一內電容器電極以及至少部分位於該半導體基板中的第一外電容器電極，且形成該第二溝槽電容器包括形成與該第二源/汲區接觸的第二內電容器電極以及至少部分位於該半導體基板中的第二外電容器電極，還包括在該半導體基板中及上方形成第三電晶體裝置，形成至該半導體基板中所形成的該第三電晶體裝置的區域用以反偏壓該第三電晶體裝置的連接單元的連接接觸，以及將該第一溝槽電容器的該第一外電容器電極或該第二溝槽電容器的該第二外電容器電極與該連接接觸接觸。
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