TWI524434B - 積體電路及其製作方法 - Google Patents

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黃昱方
謝奇勳
吳偉成
楊寶如
學理 莊
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Description

積體電路及其製作方法
本發明係有關於一種積體電路元件的製作，特別是有關於一種具有不同組成之閘極元件之積體電路的製作方法。
積體電路(integrated circuit，以下簡稱IC)工業經歷快速的成長。在積體電路發展的過程中，功能密度(亦即每晶片區域之內連線元件之數量)係成長，而幾何尺寸係減小(亦即使用製造程序可製作出的最小構件或線寬)。此微縮製程一般藉由增加產出效率和降低相關的製造成本提供利益。此微縮亦增加製程和製作IC的複雜性，且為了達成這些優點，IC製程需要相關的發展。
舉一範例，在一些應用中，可藉由使構成電路單元適用於其特定的角色，使IC全面的表現改善。例如，可藉由改變閘極堆疊的組成，調整電路單元。然而，隨著單一IC中不同電路單元數量的成長，製造IC的複雜度亦因此增加。隨著製造過程中額外步驟的增加，良率風險係增加。所遇到的困難包括：使用許多先進的材料(包括例如在閘極堆疊中使用高介電常數材料或金屬閘極)是很敏感的，且傳統的製程可能對改變組成製作結構層中造成損害。因此，雖然現今的半導體製程一般來說已能適任，但 其無法在各方面上得到全面的滿足。
根據上述，本發明於一觀點提供一種積體電路之製作方法，包括：提供一基底，具有一第一元件區、一第二元件區和一第三元件區；形成一第一界面層於至少各第一元件區、第二元件區和第三元件區之一部分上方；圖案化第一界面層，其中第一界面層之圖案化於第三元件區中定義一閘極堆疊；形成一第二界面層於至少第二元件區之一部分上方；圖案化第二界面層，其中第二界面層之圖案化於第二元件區中定義一閘極堆疊；及形成一第三界面層於至少第一元件區之一部分上方，其中第三界面層之形成於第一元件區中定義一閘極堆疊。
本發明於一觀點提供一種積體電路之製作方法，包括：提供一基底，基底上定義有一第一區、一第二區和一第三區；形成一第一界面層於第一區、第二區和第三區上方；蝕刻第一界面層，以從第一區移除第一界面層之一部分，從第二區移除第一界面層之一部分，其中蝕刻第一界面層之步驟於第三區中定義一閘極堆疊；在蝕刻第一界面層之後，形成一第二界面層於至少第二區之一部分上方；蝕刻第二界面層，以於第二區中定義一閘極堆疊；在蝕刻第二界面層之後，形成一第三界面層於基底上和至少第一區之一部分上方，以於第一區中定義一閘極堆疊。
本發明於一觀點提供一種積體電路，包括：一基底，包括一第一元件區、一第二元件區和一第三元件區； 一第一元件閘極，設置於第一元件區上方，第一元件閘極包括一第一界面層和一第一介電層；一第二元件閘極，設置於第二元件區上方，第二元件閘極包括一第二界面層和一第二介電層；及一第三元件閘極，設置於第三元件區上方，第三元件閘極包括一第三界面層和一第三介電層，其中第一界面層、第二界面層和第三界面層至少在厚度和界面材料之一者彼此不同。
102A‧‧‧電路元件
102B‧‧‧電路元件
102C‧‧‧電路元件
104‧‧‧基底
106A‧‧‧閘極結構
106B‧‧‧閘極結構
106C‧‧‧閘極結構
110A‧‧‧介電層
110B‧‧‧介電層
110C‧‧‧介電層
108B‧‧‧界面層
108C‧‧‧界面層
110A‧‧‧閘極介電層
110B‧‧‧閘極介電層
110C‧‧‧閘極介電層
112A‧‧‧蓋層
112B‧‧‧蓋層
112C‧‧‧蓋層
114A‧‧‧閘電極層
114B‧‧‧閘電極層
114C‧‧‧閘電極層
116A‧‧‧間隙壁
116B‧‧‧間隙壁
116C‧‧‧間隙壁
200‧‧‧方法
300‧‧‧積體電路元件
202-218‧‧‧步驟
302A‧‧‧薄IL元件
302B‧‧‧厚IL元件
302C‧‧‧輸入輸出IL元件
402‧‧‧光阻
304‧‧‧第一界面層
604‧‧‧第二界面層
702‧‧‧第二光阻
904‧‧‧第三界面層
1202‧‧‧源極/汲極區
1300‧‧‧方法
1302-1318‧‧‧步驟
1400‧‧‧積體電路
1402A‧‧‧薄IL元件
1402B‧‧‧厚IL元件
1402C‧‧‧輸入輸出IL元件
1404‧‧‧第一界面層
1502‧‧‧光阻
1704‧‧‧第二界面層
1802‧‧‧第二光阻層
2004‧‧‧第三界面層
第1圖顯示本揭示各觀點包括多個電路元件之積體電路的剖面圖。
第2圖顯示根據本揭示不同觀點形成多電路元件閘極結構流程圖。
第3,4A,4B,5A,5B,6,7A,7B,8A,8B,9-12圖顯示包括多電路元件之積體電路元件之概要剖面圖，其採用根據本揭示各觀點形成多個電路元件閘極結構的方法。
第13圖是根據本揭示不同觀點形成多電路元件閘極結構流程圖。
第14,15A,15B,16A,16B,17,18A,18B,19A,19B,20-23圖顯示包括多電路元件之積體電路元件之概要剖面圖，其採用根據本揭示各觀點形成多個電路元件閘極結構的方法。
以下的揭示提供了許多不同的實施例或範例，以執行本揭示不同的特徵。構件的範例和設置的具體 實例描述如下，以簡化本揭示。當然，這些僅是範例，而不是為了進行限制。例如，形成的第一圖樣於第二圖樣上在以下的說明中可包括的第一和第二圖樣形成直接接觸，並且還可以包括額外的圖樣可能被形成在第一和第二圖樣之間，所以第一和第二圖樣可能並不直接接觸。此外，本揭示於各種實施例中可重複數字及/或文字。這種重複是為了簡化和清楚的目的，本身並不決定討論的各種實施例及/或配置之間的關係。
另外，空間相對用語，如“在...之下”、“在下面”、“較低”、“以上”、“上”和類似的用語可以使用本文中，為了便於說明描述圖中所示一單元與另一單元或圖樣的關係。空間相對用語用在包含除了在附圖中描述的方位之外的使用或操作中的元件的不同方位。例如，如果附圖中的元件被翻轉朝上，則被描述為“下方”或“之下”的元件或圖樣將被定向為其它元件或圖樣“上方”。因此，示範性用語“在...下面”可以包括上方和下方兩種方位。該元件可被另外定位(旋轉90度或者在其它方位)，並且同樣可以相應地解釋本揭示所用的空間相對描述。
第1圖顯示本揭示各觀點包括複合電路元件102A、102B和102C之積體電路100的剖面圖。其將會在以下更詳細的討論，電路元件102A、102B和102C係在結構上具有不同，所以各電路元件適用其元件的操作環境。可理解的是，本揭示的主旨可適用於任何和所有的電路元件。 例如，本揭示的主旨可應用於P通道場效電晶體(PFET)、N通道場效電晶體(NFET)、金氧半導體場效電晶體(MOSFET)、互補式金氧半導體場效電晶體(CMOS)、電晶體、鰭式場效電晶體(FinFET)、高電壓電晶體、高頻電晶體、其他適合的元件或上述的組合。
電路元件102A、102B和102C係形成半導體基底104上。在一些實施例中，基底104包括元素半導體(例如矽或鍺)、及/或化合物半導體(例如鍺化矽、碳化矽、砷化鎵、砷化銦、氮化鎵、及磷化銦，或其他的示範性半導體材料，例如包括合金半導體(例如碳化矽鍺、磷化鎵砷和磷化鎵銦)。基底104亦可包含非半導體材料，包括鈉鈣玻璃、熔凝矽土(fused silica)、熔凝石英(fused quartz)、氟化鈣及/或其他適合的材料。在一些實施例中，基底104可具有定義於其中的一層或多層(例如磊晶層)。例如，在此實施例中，基底104包括主體半導體上之磊晶層。基底104亦可以為其他疊層基底(包括絕緣層上有半導體(SOI)基底)。在此絕緣層上有半導體基底中，基底104包括以例如氧離子佈植隔離(separation by implanted oxygen，簡稱SIMOX)形成之埋氧化層(buried oxide，簡稱BOX)。在各實施例中，基底104可具有以下型態：平面基底、鰭、奈米線及/或其他熟悉本技術領域人士所知的結構。
在一些實施例中，各積體電路元件102A、102B和102C包括閘極結構(亦即閘極結構106A、106B和106C)。在使用先閘極製程的實施例中，閘極結構106A、106B和 106C包括功能閘極。在使用後閘極製程之另一實施例中，閘極結構106A、106B和106C包括虛設(dummy)閘極。一示範性之閘極結構(亦即閘極結構106A、106B和106C之一者)可包括界面層(interfacial layer，簡稱IL)(亦即界面層108B和108C)、一閘極介電層(亦即介電層110A、110B和110C)、一或多個蓋層(亦即蓋層112A、112B和112C)、一閘電極層(亦即閘電極層114A、114B和114C)及/或一或更多個閘電極層上之硬式罩幕層(未繪示)。在一些實施例中，間隙壁(亦即間隙壁116A、116B和116C)形成於閘極結構之一個或多個側表面上。
更詳細的，界面層108B、108C可包括界面材料，例如氧化矽、氮化矽、氮氧化矽、其他半導體氧化物、其他適合的界面材料及/或上述之組合。界面層108B、108C可以任何適合之厚度，以任何適合的製程形成，包括熱成長、原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、旋轉塗佈沉積及/或其他適合的沉積製程。
閘極介電層110A、110B和110C可包括相對於二氧化矽具有介電常數特徵之介電材料。各閘極介電層110A、110B和110C可包括高介電常數材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、其他適合之高介電材料及/或上述之組合。此外，在另一實施例中，閘極介電層可包括其他閘極介電物，例如氧化矽、氮化矽、氮氧化矽、碳化 矽、非晶碳、四乙基矽氧烷(TEOS)為前驅物形成之氧化物、其他適合的介電材料及/或上述之組合。閘極介電層110A、110B和110C可使用任何適合之製程形成至任何適合之厚度，適合之製程包括原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、旋轉塗佈沉積及/或其他適合的沉積製程。
示範的閘極結構包括蓋層112A、112B和112C。蓋層可包括氧化矽、氮化矽、其他氧化物半導體、其他氮化物半導體、其他適合的材料及/或上述之組合。在一示範之實施例中，蓋層112A包括以電漿輔助化學氣相沈積法(PECVD)形成之氮化矽。在另一實施例中，蓋層112B包括以化學氣相沈積法(CVD)形成之以四乙基矽氧烷(TEOS)為前驅物形成之氧化物。再又另一實施例中，蓋層112C包括高深寬比(high aspect ratio，簡稱HARP)製程或其他適合製程形成之氧化物。
示範的閘極結構亦可包括閘電極層114A、114B和114C。不管例如金氧半導體場效電晶體(MOSFET)之命名慣例，積體電路100包括含多晶矽閘電極層和含金屬閘電極層之實施例。因此，閘電極層114A、114B和114C可包括任何適合的材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合的材料及/或上述之組合。在一些使用後閘極製程的實施例中，閘電極層114A、114B和114C之一者是虛設閘電極，且其包括多晶矽、罩幕材料 或其他適合的材料。在此實施例中，虛設閘電極可於後續製程全部或部分以適合的乾式或濕式製程移除，且以其他的閘電極層(例如金屬閘極材料)取代。含金屬之閘電極層中的功函數金屬閘極材料可以是p型或n型功函數材料。示範的p型功函數材料包括TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN其他適合的p型功函數材料及/或上述之組合。示範的n型功函數材料包括Ti、Ag、TaAl、TaAlC、TaAlN、TaC、TaCN、TaSiN、Mn、Zr其他適合的n型功函數材料及/或上述之組合。功函數層可包括複數個層。閘電極層114A、114B和114C可以化學氣相沉積(CVD)、物理氣相沉積(PVD)及/或其他適合的製程沉積至適合之厚度。
在一將硬式罩幕層併入一或多個閘極結構106A、106B和106C之實施例中，硬式罩幕層適合之材料包括，例如氧化矽、氮化矽、氮氧化矽、SiC、SiOC、旋轉塗佈玻璃(SOG)、低介電常數薄膜、以四乙基矽氧烷(TEOS)為前驅物形成之氧化物、電漿輔助化學氣相沈積(PECVD)形成之氧化物、高深寬比製程形成之氧化物，及/或其他適合之材料。硬式罩幕層可使用任何適合之製程形成至任何適合之厚度，適合之製程包括原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、旋轉塗佈沉積及/或其他適合的沉積製程。
如第1圖所揭示，各閘極結構之構成可調整各層的厚度、改變各層的材料、省略其中的層、增加或複製其中的層、其他適合的技術或上述之組合，使對應的電路 元件因應於特殊的操作環境最佳化。在一範例中，元件之效能部分係依照基底和閘電極間的一個層或數個層的性質。因此，可藉由改變介電層之特徵，調整元件之效能。然而，一些介電材料(包括許多高介電常數介電層)不能承受於單一基底上形成不同厚度之光罩和蝕刻製程。因此，在一些實施例中，額外增加或將界面層取代為不同的介電層，藉以調整元件之效能。例如，具有閘極結構之元件當具有較薄之界面層或沒有界面層可表現出較低的起始電壓和減少的開啟時間，但所形成的元件較易受到閘極漏電流、靜電放電和對應介電層中缺陷造成之效能異常的影響。在一些實施例中，快速開關、高漏電閘極係用具有時間關鍵性的元件，而較慢速度、較高效率的閘極則用在較不關鍵的元件。
因此，在一實施例中，元件102A係設定為具有第一起始電壓，且相應地於基底104和介電層110A間具有最少的界面層。在一實施例中，元件102B係設定為相較於元件102A具有較高起始電壓和較低漏電流，因此元件102B包括較元件102A有較厚的界面層。最後，元件102C設定為輸入/輸出元件。輸入/輸出元件通常比相同電路中其他元件以較大的電壓操作，且設計為閘極可承受較顯著的電壓差。因此，在一實施例中，元件102C相較於元件102A或元件102B，具有較大厚度的界面層108C。界面層108C相較於層108B亦可包括不同的界面材料。在一實施例中，界面層108B包括氮氧化矽，而界面層108C包括氧化矽。這樣，各 元件102A、102B和102C的效能可適用於對應的操作環境。
藉由調整層厚度、層材料或其他特徵，將單一電路之多個元件適用於其特殊之操作環境之原理，可用於閘極結構界面層108B和108C以外之其他層，且本發明亦考量和提供這些實施例。
以下根據第2~12圖揭示形成適用於不同效能之多元件閘極結構的方法。第2圖是根據本揭示不同觀點形成多電路元件閘極結構流程圖。可理解的是，在方法200中前、之中，或之後可提供額外的步驟，且一些所描述步驟可被取代或刪除，以作為方法200之其他實施例。第3-12圖顯示包括多電路元件(亦即薄(界面層interfacial layer，以下簡稱IL)元件302A、厚IL元件302B和輸入輸出IL元件302C)之積體電路元件300之概要剖面圖，其採用根據本揭示各觀點形成多個電路元件閘極結構的方法200。
請參照第3圖和步驟202，提供一基底104，基底104可大體上類似於第1圖描述之基底104。據此，基底104可包括元素半導體、化合物半導體、合金半導體、非半導體材料及/或上述之組合。在各實施例中，基底104可具有以下型態：平面基底、鰭、奈米線及/或其他熟悉本技術領域人士所知的結構。在步驟204中，形成一第一界面層304於基底104上，所以其延伸於對應元件302A、302B和302C之至少一部分上方。第一界面層304可大體上類似於第1圖描述之界面層108B和108C。據此，第一界面層304可包括一界面材料，例如氧化矽、氮化矽、氮氧化矽、其他半導 體氧化物、其他適合的界面材料及/或上述之組合。第一界面層304可以具有任何適合之厚度，且以任何適合的製程形成，包括熱成長、原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、旋轉塗佈沉積及/或其他適合的沉積製程。在一實施例中，第一界面層304具有輸入/輸出界面層之特徵，且包括氧化矽，其形成之厚度介於約25埃至40埃之間。
請參照第4A圖和步驟206，形成第一光阻層402於基底104上，且可用於定義輸入/輸出IL元件302C之閘極結構。光阻402可於微影製程中曝光、烘烤和顯影，以圖案化至第4B圖所示之圖案。在所揭示之實施例中，圖案化步驟移除對應於厚IL元件302B上之光阻402的一部分，但留下對應於薄IL元件302A和輸入/輸出IL元件302C上之光阻402的一部分。
請參照第5A圖和步驟208，圖案化第一界面層304。在一些實施例中，經由蝕刻，圖案化第一界面層304未被第一光阻層402保護之區域。在所揭示之實施例中，圖案化移除對應於厚IL元件320B之部分區域的第一界面層304，而留下對應於薄IL元件320B和對應於輸入/輸出IL元件320C之部分區域的第一界面層304。第一界面層304之圖案化更定義對應於輸入/輸出IL元件320C之區域中的閘極結構106C。可使用濕蝕刻、乾蝕刻、反應離子蝕刻及/或其他適合的蝕刻製程進行圖案化，且在一實施例中，使用稀釋的氫氟酸溶液蝕刻第一界面層304。在另一實施例中，使 用無光罩製程(例如電子束或雷射蝕刻)圖案化第一界面層304。在圖案化第一界面層304之後，如第5B圖所示，移除基底104上任何剩下的光阻402。
請參照第6圖和步驟210，於基底104上形成第二界面層604，所以其延伸於對應厚IL元件302B之區域上方。第一界面層304可防止第二界面層604形成對應元件302A和302C之區域上方。例如，第一界面層304可防止第二界面層604形成於元件302A之閘極結構106A和元件302C之閘極結構106C上方。第二界面層604可大體上類似於第1圖所描述之界面層108B和108C。據此，第二界面層604可包括一界面材料，例如氧化矽、氮化矽、氮氧化矽、其他半導體氧化物、其他適合的界面材料及/或上述之組合。第二界面層604可以任何適合之厚度，以任何適合的製程形成，包括熱成長、原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、旋轉塗佈沉積及/或其他適合的沉積製程。
第二界面層604之組成可不同於第一界面層304。在一實施例中，第二界面層604之厚度與第一界面層304不同。在另一實施例中，第二界面層604包括之界面材料不包括於第一界面層304中。在又另一實施例中，第二界面層604之厚度與第一界面層304不同，且第二界面層604包括之界面材料不包括於第一界面層304中。在一實施例中，第二界面層604包括一半導體氮氧化物，且其形成之厚度介於約10埃至約20埃之間。
請參照第7A圖和步驟212，形成第二光阻層702於基底104上方，且使用其定義厚IL元件302B之閘極結構。以一微影製程隊第二光阻702進行曝光、烘烤和顯影，以暴露第7B圖之圖案化的區域。在所揭示的實施例中，圖案化步驟移除對應薄IL元件302A區域之一部分的光阻702，而留下對應厚IL元件302B區域之一部分的光阻702和對應輸入/輸出IL元件302C區域之一部分的光阻。
請參照第8A圖和步驟214，圖案化第二界面層604。在一些實施例中，經由蝕刻，圖案化第二界面層604未被第二光阻層702保護之區域。在所揭示之實施例中，圖案化移除對應於薄IL元件302A之部分區域的第二界面層604，而留下對應於厚IL元件302B和對應於輸入/輸出IL元件302C區域之部分第二界面層604。第二界面層604之圖案化亦定義對應於厚IL元件302B之區域中的閘極結構106B。可使用濕蝕刻、乾蝕刻、反應離子蝕刻及/或其他適合的蝕刻製程圖案化第二界面層604，且在一實施例中，使用稀釋的氫氟酸溶液蝕刻第二界面層604。在另一實施例中，使用無光罩製程(例如電子束或雷射蝕刻)圖案化第二界面層604。在圖案化第二界面層604之後，如第8B圖所示，移除基底104上任何剩下的光阻702。
請參照第9圖和步驟216，於基底104上形成第三界面層904，所以其延伸於對應薄IL元件302A之區域上方。第一界面層304和第二界面層604可防止第三界面層904分別形成對應元件302C和302B之區域上方。例如，第一界 面層304和第二界面層604可防止第三界面層904分別形成於元件302C和302B之閘極結構106C和106B上方。第三界面層904可大體上類似於第1圖所描述之界面層108B和108C。據此，第三界面層904可包括一界面材料，例如氧化矽、氮化矽、氮氧化矽、其他半導體氧化物、其他適合的界面材料及/或上述之組合。第三界面層904可具有任何適合之厚度，以任何適合的製程形成，包括熱成長、原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、旋轉塗佈沉積及/或其他適合的沉積製程。第三界面層904之形成定義對應於薄IL元件302A之區域中的閘極結構106A。
第三界面層904之組成可不同於第一界面層304和第二界面層604。在一實施例中，第三界面層904之厚度與第一和第二界面層不同。在另一實施例中，第三界面層904包括之界面材料不包括於第一界面層304和第二界面層604之一者或更多中。在又另一實施例中，第三界面904之厚度與第一界面層304和第二界面層604不同，且第三界面層904包括之界面材料不包括於第一界面層304中和第二界面層604之一者或更多中。在一實施例中，第三界面層904包括一半導體氮氧化物，且其形成之厚度小於第二界面層604約1埃至約5埃之厚度。易言之，在上述的實施例中，第三界面層904之形成厚度介於約5埃至20埃之間，且小於第二界面層604之厚度。因為較薄的界面層具有較敏感的傾向，且第三界面層904相較於第一界面層和第二界面層受到 較少的光阻和後續蝕刻步驟，在一些實施例中，第三界面層904選擇最薄的界面層。
請參照第10-12圖和步驟218，進行後續的步驟以完成第一、第二和第三元件(例如薄IL元件302A、厚IL元件302B和輸入/輸出IL元件302C)。首先請參照第10圖，在一些實施例中，分別形成一閘極介電物於薄IL元件302A、厚IL元件302B和輸入/輸出IL元件302C之界面層904、604和304上方，以形成介電層110A、110B和110C，且其大體上與第1圖所揭示之閘極介電層類似。在一些實施例中，介電層110A、110B和110C大體上具有相同的厚度，且大體上有相同的組成。在一實施例中，各介電層包括相同的高介電常數材料，且大體上形成至相同的厚度(介於約10埃至約15埃之間)。這些步驟218後續的製程亦包括形成一或是多個蓋層(例如蓋層112A、112B和112C)、閘電極層(例如閘電極層114A、114B和114C)及/或一或多個硬式罩幕層(未繪示)，且各層大體上與第1圖對應的結構層相類似。
請參照第11圖，步驟218之後續的製程步驟可包括使用微影圖案化和蝕刻之製程形成閘極106A、106B和106C之圖案。在一實施例中，以適合之製程(例如旋轉塗佈)形成光阻的層於對應元件302A、302B和302C之區域。後續進行微影製程對光阻進行曝光、烘烤和顯影。進行乾蝕刻製程，將光阻的圖案轉印至其下的層，以於後續複數個製成步驟和各適合的程序中形成閘電極和閘極介電層。後續可移除光阻層。
請參照第12圖，步驟218之製程步驟亦可包括於閘極結構之一或多個側向表面上形成間隙壁116A、116B和116C，及/或形成源極/汲極區1202。源極/汲極區1202可摻雜例如硼或BF2之p型摻雜物(P+)，及/或例如磷或砷之n型摻雜物(N+)。在一些實施例中，形成源極/汲極區1202之製程包括環型佈植(Halo Implant)、蝕刻、離子佈值、磊晶及/或退火步驟。可理解的是，元件302A、302B和302C之一些單元可以傳統的製程形成，且因此一些製程在此不詳細描述。
以下根據第13~23圖揭示形成適用於不同效能之多元件閘極結構的另一方法1300。第13圖是根據本揭示不同觀點形成多電路元件閘極結構流程圖。可理解的是，在方法1300中前、之中，或之後可提供額外的步驟，且一些所描述步驟可被取代或刪除，以作為方法1300之其他實施例。第14-23圖顯示包括多電路元件(亦即薄(界面層interfacial layer，以下簡稱IL)元件1402A、厚IL元件1402B和輸入輸出IL元件1402C)之積體電路1400之概要剖面圖，其採用根據本揭示各觀點形成多個電路元件閘極結構的方法1300。
請參照第14圖和步驟1302，提供一基底104，基底104可大體上類似於第1圖描述之基底104。據此，基底104可包括元素半導體、化合物半導體、合金半導體、非半導體材料及/或上述之組合。在各實施例中，基底104可具有以下型態：平面基底、鰭、奈米線及/或其他熟悉本技術 領域人士所知的結構。在步驟1304中，形成一第一界面層1404於基底104上，所以其延伸於對應元件1402A、1402B和1402C之至少一部分上方。第一界面層1404可大體上類似於第1圖描述之界面層108B和108C。據此，第一界面層1404可包括一界面材料，例如氧化矽、氮化矽、氮氧化矽、其他半導體氧化物、其他適合的界面材料及/或上述之組合。第一界面層可具有任何適合之厚度，且以任何適合的製程形成，包括熱成長、原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、旋轉塗佈沉積及/或其他適合的沉積製程。在一實施例中，第一界面層1404具有輸入/輸出界面層之特徵，且包括氧化矽，其形成之厚度介於約25埃至40埃之間。
請參照第15A圖和步驟1306，形成第一光阻層1502於基底104上，且可用於定義輸入/輸出IL元件1402C之閘極結構。光阻1502可於微影製程中曝光、烘烤和顯影，以圖案化至第15B圖所示之圖案。在所揭示之實施例中，圖案化步驟移除對應於薄IL元件1402A上之光阻1502的一部分和對應於厚IL元件1402B上之光阻1502的一部分，但留下對應於和輸入/輸出IL元件1402C上之光阻1502的一部分。
請參照第16A圖和步驟1308，圖案化第一界面層1404。在一些實施例中，經由蝕刻，圖案化第一界面層1404未被第一光阻層1502保護之區域。在所揭示之實施例中，圖案化移除對應於薄IL元件1402A之部分區域的第一界面層1404和對應於厚IL元件1402B之部分區域的第一界面 層1404，而留下對應於輸入/輸出IL元件1402C之部分區域的第一界面層1404。第一界面層1404之圖案化更定義對應於輸入/輸出IL元件1402C之區域中的閘極結構106C。可使用濕蝕刻、乾蝕刻、反應離子蝕刻及/或其他適合的蝕刻製程進行圖案化，且在一實施例中，使用稀釋的氫氟酸溶液蝕刻第一界面層1404。在另一實施例中，使用無光罩製程(例如電子束或雷射蝕刻)圖案化第一界面層1404。在圖案化第一界面層1404之後，如第5B圖所示，移除基底104上任何剩下的光阻1502。
請參照第17圖和步驟1310，於基底104上形成第二界面層1704，所以其延伸於對應薄IL元件1402A和厚IL元件1402B之區域上方。第一界面層1404可防止第二界面層1704形成對應元件1402C之區域上方。例如，第一界面1404可防止第二界面層1704形成於元件1402C之閘極結構106C上方。第二界面層1704可大體上類似於第1圖所描述之界面層108B和108C。據此，第二界面層1704可包括一界面材料，例如氧化矽、氮化矽、氮氧化矽、其他半導體氧化物、其他適合的界面材料及/或上述之組合。第二界面層1704可以任何適合之厚度，以任何適合的製程形成，包括熱成長、原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、旋轉塗佈沉積及/或其他適合的沉積製程。
第二界面層1704之組成可不同於第一界面層1404。在一實施例中，第二界面層1704之厚度與第一界面 層1404不同。在另一實施例中，第二界面層1704包括之界面材料不包括於第一界面層1404中。在又另一實施例中，第二界面層1704之厚度與第一界面層1404不同，且第二界面層1704包括之界面材料不包括於第一界面層1404中。在一實施例中，第二界面層1704包括一半導體氮氧化物，且其形成之厚度介於約10埃至約20埃之間。
請參照第18A圖和步驟1312，形成第二光阻層1802於基底104上方，且使用其定義厚IL元件1402B之閘極結構。以一微影製程隊第二光阻1802進行曝光、烘烤和顯影，以暴露第18B圖之圖案化的區域。在所揭示的實施例中，圖案化步驟移除對應薄IL元件1402A區域之部分光阻1802，而留下對應厚IL元件1402B區域之部分光阻1802和對應輸入/輸出IL元件1402C區域之部分光阻1802。
請參照第19A圖和步驟1314，圖案化第二界面層1704。在一些實施例中，經由蝕刻，圖案化第二界面層1704未被第二光阻層1802保護之區域。在所揭示之實施例中，圖案化移除對應於薄IL元件1402A之部分區域的第二界面層1704，而留下對應於厚IL元件1402B和對應於輸入/輸出IL元件1402C區域之部分第二界面層1704。第二界面層1704之圖案化亦定義對應於厚IL元件1402B之區域中的閘極結106B。可使用濕蝕刻、乾蝕刻、反應離子蝕刻及/或其他適合的蝕刻製程圖案化第二界面層1704，且在一實施例中，使用稀釋的氫氟酸溶液蝕刻第二界面層。在另一實施例中，使用無光罩製程(例如電子束或雷射蝕刻)圖案化第 二界面層1704。在圖案化第二界面層1704之後，如第19B圖所示，移除基底104上任何剩下的光阻1802。
請參照第20圖和步驟1316，於基底104上形成第三界面層2004，所以其延伸於對應薄IL元件1402A之區域上方。第一界面層1404和第二界面層1704可防止第三界面層2004分別形成對應元件1402C和1402B之區域上方。例如，第一界面層1404和第二界面層1704可防止第三界面層2004分別形成於元件1402C和1402B之閘極結構106C和106B上方。第三界面層2004可大體上類似於第1圖所描述之界面層108B和108C。據此，第三界面層2004可包括一界面材料，例如氧化矽、氮化矽、氮氧化矽、其他半導體氧化物、其他適合的界面材料及/或上述之組合。第三界面層2004可具有任何適合之厚度，以任何適合的製程形成，包括熱成長、原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、旋轉塗佈沉積及/或其他適合的沉積製程。第三界面層2004之形成定義對應於薄IL元件1402A之區域中的閘極結構106A。
第三界面層2004之組成可不同於第一界面層1404和第二界面層1704。在一實施例中，第三界面層2004之厚度與第一和第二界面層1404和1704不同。在另一實施例中，第三界面層2004包括之界面材料不包括於第一界面層1404和第二界面層1704之一者或更多中。在又另一實施例中，第三界面層2004之厚度與第一界面層1404和第二界 面層1704不同，且第三界面層2004包括之界面材料不包括於第一界面層1404中和第二界面層1704之一者或更多中。在一實施例中，第三界面層2004包括一半導體氮氧化物，且其形成之厚度小於第二界面層1704約1埃至約5埃之厚度。易言之，在上述的實施例中，第三界面層2004之形成厚度介於約5埃至20埃之間，且小於第二界面層1704之厚度。因為較薄的界面層具有較敏感的傾向，且第三界面層2004相較於第一界面層和第二界面層受到較少的光阻和後續蝕刻步驟，在一些實施例中，第三界面層2004選擇最薄的界面層。
請參照第21-23圖和步驟1318，進行後續的步驟以完成第一、第二和第三元件(例如薄IL元件1402A、厚IL元件1402B和輸入/輸出IL元件1402C)。首先請參照第21圖，在一些實施例中，分別形成一閘極介電物於薄IL元件1402A、厚IL元件1402B和輸入/輸出IL元件1402C之界面層2004、1704和1404上方，以形成介電層110A、110B和110C，且其大體上與第1圖所揭示之閘極介電層類似。在一些實施例中，介電層110A、110B和110C大體上具有相同的厚度，且大體上有相同的組成。在一實施例中，各介電層110A、110B和110C包括相同的高介電常數材料，且大體上形成至相同的厚度(介於約10埃至約15埃之間)。這些步驟1318後續的製程亦包括形成一或是多個蓋層(例如蓋層112A、112B和112C)、閘電極層(例如閘電極層114A、114B和114C)及/或一或多個硬式罩幕層(未繪示)，且各層大體上與第1圖對 應的結構層相類似。
請參照第22圖，步驟1318之後續的製程步驟可包括使用微影圖案化和蝕刻之製程形成閘極106A、106B和106C之圖案。在一實施例中，以適合之製程(例如旋轉塗佈)形成光阻的層於對應元件1402A、1402B和1402C之區域。後續進行微影製程對光阻進行曝光、烘烤和顯影。進行乾蝕刻製程，將光阻的圖案轉印至其下的層，以於後續複數個製成步驟和各適合的程序中形成閘電極和閘極介電層。後續可移除光阻層。
請參照第23圖，步驟1318之製程步驟亦可包括於閘極結構之一或多個側向表面上形成間隙壁116A、116B和116C，及/或形成源極/汲極區1202。源極/汲極區1202可摻雜例如硼或BF2之p型摻雜物(P+)，及/或例如磷或砷之n型摻雜物(N+)。在一些實施例中，形成源極/汲極區1202之製程包括環型佈植(Halo Implant)、蝕刻、離子佈值、磊晶及/或退火步驟。可理解的是，元件1402A、1402B和1402C之一些單元可以傳統的製程形成，且因此這些製程在此不詳細描述。
因此，本揭示提供一包括複數個元件閘極結構之積體電路和製作積體電路之方法。在一些實施例中，本揭示提供一種積體電路之製作方法，包括：提供一基底，具有一第一元件區、一第二元件區和一第三元件區；形成一第一界面層於至少各第一元件區、第二元件區和第三元件區之一部分上方；圖案化第一界面層，其中第一界面層 之圖案化於第三元件區中定義一第三閘極堆疊；形成一第二界面層於至少第二元件區之一部分上方；圖案化第二界面層，其中第二界面層之圖案化於第二元件區中定義一閘極堆疊；及形成一第三界面層於至少第一元件區之一部分上方，其中第三界面層之形成於第一元件區中定義一閘極堆疊。
本揭示於另一實施例提供一種積體電路之製作方法，包括：提供一基底，基底上定義有一第一區、一第二區和一第三區；形成一第一界面層於第一區、第二區和第三區上方；蝕刻第一界面層，以從第一區移除第一界面層之一部分，從第二區移除第一界面層之一部分，其中蝕刻第一界面層之步驟於第三區中定義一第三閘極堆疊；在蝕刻第一界面層之後，形成一第二界面層於至少第二區之一部分上方；蝕刻第二界面層，以於第二區中定義一閘極堆疊；在蝕刻第二界面層之後，形成一第三界面層於基底上和至少第一區之一部分上方，以於第一區中定義一閘極堆疊。
本揭示於另一實施例一種積體電路，包括：一基底，包括一第一元件區、一第二元件區和一第三元件區；一第一元件閘極，設置於第一元件區上方，第一元件閘極包括一第一界面層和一第一介電層；一第二元件閘極，設置於第二元件區上方，第二元件閘極包括一第二界面層和一第二介電層；及一第三元件閘極，設置於第三元件區上方，第三元件閘極包括一第三界面層和一第三介電層，其 中第一界面層、第二界面層和第三界面層至少在厚度和界面材料之一者彼此不同。
雖然本發明之較佳實施例說明如上，然其並非用以限定本發明，任何熟習此領域技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
104‧‧‧基底
106A‧‧‧閘極結構
106B‧‧‧閘極結構
106C‧‧‧閘極結構
110A‧‧‧閘極介電層
110B‧‧‧閘極介電層
110C‧‧‧閘極介電層
112A‧‧‧蓋層
112B‧‧‧蓋層
112C‧‧‧蓋層
114A‧‧‧閘電極層
114B‧‧‧閘電極層
114C‧‧‧閘電極層
116A‧‧‧間隙壁
116B‧‧‧間隙壁
116C‧‧‧間隙壁
302A‧‧‧薄IL元件
302B‧‧‧厚IL元件
302C‧‧‧輸入輸出IL元件
300‧‧‧積體電路元件
304‧‧‧第一界面層
604‧‧‧第二界面層
904‧‧‧第三界面層
1202‧‧‧源極/汲極區

Claims (16)

  1. 一種積體電路之製作方法，包括：提供一基底，具有一第一元件區、一第二元件區和一第三元件區；形成一第一界面層於至少各該第一元件區、該第二元件區和該第三元件區之一部分上方；圖案化該第一界面層，其中該第一界面層之圖案化於該第三元件區中定義一閘極堆疊；形成一第二界面層於至少該第二元件區之一部分上方；圖案化該第二界面層，其中該第二界面層之圖案化於該第二元件區中定義一閘極堆疊；及形成一第三界面層於至少該第一元件區之一部分上方，其中該第三界面層之形成於該第一元件區中定義一閘極堆疊，其中該第一界面層、該第二界面層和該第三界面層之界面材料彼此不同。
  2. 如申請專利範圍第1項所述之積體電路之製作方法，其中該第二界面層之圖案化從該第一元件區移除該第二界面層之一部分。
  3. 如申請專利範圍第1項所述之積體電路之製作方法，其中該第一界面層之圖案化並未從該第一元件區完全移除該第一界面層。
  4. 如申請專利範圍第1項所述之積體電路之製作方法，其中該第一界面層、該第二界面層和該第三界面層之厚度 彼此不同。
  5. 如申請專利範圍第1項所述之積體電路之製作方法，其中形成該第一界面層之步驟製作出包括氧化矽之第一界面層。
  6. 如申請專利範圍第1項所述之積體電路之製作方法，更包括形成一介電層於該第一、該第二和該第三元件區之各閘極堆疊上方。
  7. 如申請專利範圍第6項所述之積體電路之製作方法，其中該第一元件區之該閘極堆疊、該第二元件區之該閘極堆疊和該第三元件區之該閘極堆疊上方之該介電層具有大體上相同之厚度和相同之介電材料的組成。
  8. 一種積體電路，包括：一基底，包括一第一元件區、一第二元件區和一第三元件區；一第一元件閘極，設置於該第一元件區上方，該第一元件閘極包括一第一界面層和一第一介電層；一第二元件閘極，設置於該第二元件區上方，該第二元件閘極包括一第二界面層和一第二介電層；及一第三元件閘極，設置於該第三元件區上方，該第三元件閘極包括一第三界面層和一第三介電層；其中該第一界面層、該第二界面層和該第三界面層之界面材料彼此不同。
  9. 如申請專利範圍第8項所述之積體電路，其中該第一界面層之厚度小於該第二界面層之厚度，且小於該第三界 面層之厚度。
  10. 如申請專利範圍第8項所述之積體電路，其中該第一介電層、該第二介電層和該第三介電層具有大體上相同的厚度和大體上相同的介電組成。
  11. 一種積體電路之製作方法，包括：提供一基底，該基底上定義有一第一區、一第二區和一第三區；形成一第一界面層於該第一區、該第二區和該第三區上方；蝕刻該第一界面層，以從該第一區移除該第一界面層之一部分，從該第二區移除該第一界面層之一部分，其中蝕刻該第一界面層之步驟於該第三區中定義一第一閘極堆疊，該第一閘極堆疊具有該第一閘極堆疊高度，且包括；該第一界面層，具有一第一厚度；一第一介電層，位於該第一界面層上；一第一蓋層，位於該第一介電層上；以及一第一電極層，位於該第一蓋層上；在蝕刻該第一界面層之後，形成一第二界面層於至少該第二區之一部分上方；蝕刻該第二界面層，以於該第二區中定義一第二閘極堆疊，該第二閘極堆疊具有該第一閘極高度，且包括：該第二界面層，具有一第二厚度；一第二閘極介電層，位於該第二界面層上； 一第二蓋層，位於該第二閘極介電層上；以及一第二電極層，位於該第二蓋層上；以及在蝕刻該第二界面層之後，形成一第三界面層於該基底上和至少該第一區之一部分上方，以於該第一區中定義一第三閘極堆疊，該第三閘極堆疊具有該第一閘極堆疊高度，且包括：該第三界面層，具有一第三厚度；一第三閘極介電層，位於該第三界面層上；一第三蓋層，位於該第三閘極介電層上；以及一第三電極層，位於該第三蓋層上，其中該第一厚度大於該第二厚度，且該第二厚度大於該第三厚度。
  12. 如申請專利範圍第11項所述之積體電路之製作方法，其中蝕刻該第一界面層之步驟從該第一區完全移除該第一界面層。
  13. 如申請專利範圍第11項所述之積體電路之製作方法，其中該第一界面層、該第二界面層和該第三界面層之界面材料彼此不同。
  14. 如申請專利範圍第11項所述之積體電路之製作方法，其中形成該第一界面層之步驟製作出包括氧化矽之第一界面層。
  15. 如申請專利範圍第11項所述之積體電路之製作方法，其中該第一閘極介電層、該第二閘極介電層、與該第三閘極介電層具有大體上相同之厚度和相同之介電材料 的組成。
  16. 如申請專利範圍第15項所述之積體電路之製作方法，其中該第一、第二、與第三閘極介電層包括高介電常數材料。
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