TWI601186B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本揭露是關於半導體裝置及其製造方法，特別是關於鰭式場效電晶體的隔離結構及其製造方法。
當半導體裝置(例如：金氧半場效電晶體(MOSFETs))經過多個技術世代的尺度縮小時，裝置填充密度及裝置效能受到元件佈局及隔離的挑戰。為了避免介於相鄰裝置(單元)的漏電電流(leakage)，標準單元佈局採用形成在氧化定義區(oxide definition，OD)(例如：標準單元的主動區)之邊緣的虛擬多晶矽(poly)部分，例如：多晶矽在氧化定義區邊緣(poly-on-OD-edge，PODE)。
當半導體積體電路產業已進入奈米科技製程節點以追求更高的元件密度、更高效能及較低成本時，來自製程及設計的挑戰導致如鰭式場效電晶體之三維裝置的發展。鰭式場效電晶體裝置的優勢包括減少短通道效應及較高的電流。然而，習知的鰭式場效電晶體裝置及其製造方法已無法完全滿足對於採用PODE以分隔二相鄰裝置(單元)的製程。
本揭露的一態樣係在提供一種半導體裝置，其包含半導體基材、在半導體基材上的中止層、在中止層上的半導體鰭片，及在半導體鰭片上彼此相鄰接的二單元，其中半導體鰭片在二單元所共有之共同邊界上具有鰭片隔離結構。鰭片隔離結構具有介電部，此介電部從半導體鰭片之頂部延伸至中止層，其中介電部將半導體鰭片分離成二部分之半導體鰭片。
本揭露的另一態樣係在提供一種半導體裝置，其包含半導體基材、在半導體基材上的中止層、在中止層上的半導體鰭片，其中在半導體鰭片之二相對端之每一者具有一鰭片隔離結構。鰭片隔離結構具有介電部，此介電部從半導體鰭片之頂部延伸至中止層，且介電部將半導體鰭片分離成二部分之半導體鰭片。
本揭露的再一態樣係提供一種半導體裝置的製造方法。此製造方法中，首先形成中止層在半導體基材上。接著，形成半導體鰭片在中止層上。然後，形成彼此相鄰接的二單元在半導體鰭片上。接著，形成閘極導體在半導體鰭片之頂部上，其中半導體鰭片係在二單元所共有之共同邊界上。然後，形成周邊地包圍閘極導體的閘極間隙壁。接著，蝕刻閘極導體及半導體鰭片，以形成裂隙，此裂隙從半導體鰭片之頂部延伸至中止層，藉以將半導體鰭片分離成二部分之半導體鰭片。然後，以介電填充物填充此裂隙。
100‧‧‧半導體裝置
110‧‧‧半導體基材
112‧‧‧中止層
120‧‧‧半導體鰭片
120a/120b‧‧‧半導體鰭片部分
122a/122b‧‧‧磊晶層
130a/130b‧‧‧閘極結構
140a/140b/140c‧‧‧虛擬閘極結構
142a/142b‧‧‧虛擬閘極介電質
144a/144b‧‧‧虛擬閘極間隙壁
146a/146b‧‧‧介電層
150‧‧‧鰭片隔離結構
152‧‧‧空氣間隙
154‧‧‧介電部
154a‧‧‧第一介電部
154b‧‧‧第二介電部
154c‧‧‧介電部
154d‧‧‧介電部
200‧‧‧半導體裝置
210‧‧‧半導體基材
212‧‧‧中止層
220‧‧‧半導體鰭片
220a/220b‧‧‧半導體鰭片部分
222a/222b‧‧‧磊晶層
230a/230b/230c/230d/230e‧‧‧閘極結構
242‧‧‧閘極介電質
244‧‧‧閘極間隙壁
244a/244b‧‧‧虛擬閘極間隙壁
246a/246b‧‧‧介電層
248‧‧‧閘極導體
250‧‧‧光阻
252‧‧‧裂隙
254‧‧‧介電填充物
306‧‧‧形成中止層在半導體基材上
310‧‧‧形成半導體鰭片在中止層上
320‧‧‧形成彼此相鄰接的二單元在半導體鰭片上
330‧‧‧形成閘極導體在二單元所共有之共同邊界上的半導體鰭片之頂部上
340‧‧‧形成周邊地包圍閘極導體的閘極間隙壁
350‧‧‧蝕刻閘極導體及半導體鰭片以形成裂隙
360‧‧‧以介電填充物填充裂隙
370‧‧‧形成磊晶層在每一個半導體鰭片部分的一側
D1/D2/D3‧‧‧距離
H1/H2/H3/H4‧‧‧高度
L1/L2‧‧‧深度
根據以下詳細說明並配合附圖閱讀最能理解本揭露的態樣。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1A]係繪示根據本揭露一些實施例之半導體裝置的三維示意圖；[圖1B]係圖1A所示之半導體裝置的上視示意圖；[圖1C]至[圖1F]係由圖1A之A1-A1’線觀之的半導體裝置之不同型式的鰭片隔離結構之剖面示意圖；[圖2A]至[圖2B]係繪示根據本揭露一些實施例之半導體裝置的製造方法之中間階段的三維示意圖；[圖2C]至[圖2G]係繪示根據本揭露一些實施例中，由圖2B之B1-B1’線觀之的半導體裝置的製造方法之中間階段的剖面示意圖；[圖2F’]至[圖2G’]係繪示根據本揭露一些實施例中，由圖2B之B1-B1’線觀之的半導體裝置的製造方法之中間階段的剖面示意圖；以及[圖3]係繪示根據本揭露一些實施例之半導體裝置的製造方法之流程圖。
以下揭露提供許多不同實施例，或例示，以建 置所提供之標的物的不同特徵。下述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。
本文此處的用語其目的僅是為了描述特定實施例，非用以限制申請專利範圍。例如：除非被另外限制，單數形式的「一」或「該」用語也可用來表示複數形式。另外，本揭露可能會在各種具體例中重複元件符號及/或字母。此重複是為了簡化和明確的目的，其本身並不表示所討論的各種實施例及/或配置之間有任何關係。空間相對性用語的使用是為了說明元件在使用或操作時的不同方位，而不只限於圖示所繪示的方向。元件也可以其他方式定向(旋轉90度或在其他方向)，而在此使用的空間相對性的描述語也可以如此解讀。
本揭露實施例係針對介於設置為多晶矽在氧化定義區邊緣(poly-on-OD-edge，PODE)的鰭片隔離結構之間的鰭式場效電晶體(Fin-like field-effect transistor，FinFET)裝置，其中PODE係用以防止介於相鄰裝置(單元)間的漏電電流。PODE有助於達到更佳的裝置效能及更好的多晶矽輪廓(poly profile)控制。鰭片隔離結構具有介電部，其中介電部係在半導體鰭片內以分開二相鄰單元，且介電部係為了如金屬接著(Metal Landing)的後續製程而準 備。介電部具有相當低的介電常數，且為極佳的電隔離體。由於介電部係形成在半導體鰭片之內，不需要額外的區域形成鰭片隔離結構，因此可縮小裝置尺寸。
請參閱圖1A及圖1B，圖1A係繪示根據本揭露一些實施例之半導體裝置100的三維示意圖，而圖1B係圖1A所示之半導體裝置100的上視示意圖。半導體裝置100包含半導體基材110、在半導體基材110上的中止層112、在中止層112上的半導體鰭片120、跨越過半導體鰭片120的閘極結構130a和閘極結構130b，以及跨越過半導體鰭片120的虛擬閘極結構140a、虛擬閘極結構140b和虛擬閘極結構140c。半導體基材110定義為任何包含半導體材料的結構，其中半導體材料包含但不限於主體矽、半導體晶圓或矽鍺基材。亦可使用其他包含III族、IV族及V族元素的半導體材料。中止層112包含但不限於SiGeOx、SiGe、SiOx、SiP或SiPOx，其中x為大於0。中止層112之厚度的範圍為約1nm至約50nm。半導體鰭片120從半導體基材110突出。為了形成半導體鰭片120，半導體層係形成在半導體基材110上，且被蝕刻至暴露出中止層112。由於蝕刻係在中止層112的頂部上停止，半導體鰭片120的高度大約等於半導體層的厚度，如此可良好地控制半導體層的厚度。因此，在考慮電路設計的需求下，可良好地控制半導體鰭片120的高度和FinFET(半導體裝置100)的通道寬度，藉以得到良好的裝置效能。
閘極結構130a及閘極結構130b在此可稱為有 功能性或操作性的閘極結構。如圖1B所示，單元A和與單元A相鄰接的單元B係設在半導體鰭片120上。在製程中，虛擬閘極結構140a及虛擬閘極結構140b係用以覆蓋並保護單元A之半導體鰭片120的末端，而虛擬閘極結構140b及虛擬閘極結構140c係用以覆蓋並保護單元B之半導體鰭片120的末端，藉以在製程處理中提供額外的可靠度。換言之，虛擬閘極結構140a、虛擬閘極結構140b和虛擬閘極結構140c並未電性連接成FinFET裝置的閘極，且在電路中並不具有功能。每一個虛擬閘極結構140a、虛擬閘極結構140b及虛擬閘極結構140c具有鰭片隔離結構150。單元A是以虛擬閘極結構140b的鰭片隔離結構150與單元B電性隔離，其中虛擬閘極結構140b的鰭片隔離結構150係做為PODE，以防止單元A與單元B之間的漏電電流。在一些實施例中，其他單元可透過虛擬閘極結構140a與單元A連接，而其他單元可透過虛擬閘極結構140c與單元B連接。
須注意的是，本揭露實施例也可應用在只有單元A或單元B，即只有單元A或單元B的半導體鰭片，其中半導體鰭片之二相對端分別具有鰭片隔離結構。
由於虛擬閘極結構140a、虛擬閘極結構140b和虛擬閘極結構140c具有相同結構，在此以虛擬閘極結構140b為例，詳細說明鰭片隔離結構150。如圖1B所示，在虛擬閘極結構140b的半導體鰭片120在單元A及單元B所共有之共同邊界上具有鰭片隔離結構150。請參閱圖1C，圖1C係由圖1A之A1-A1’線觀之的半導體裝置100之一種型 式的鰭片隔離結構150的剖面示意圖。如圖1C所示，鰭片隔離結構150具有介電部154，此介電部154將半導體鰭片120分離成二部分120a及120b之半導體鰭片120(以下稱為半導體鰭片部分120a和120b)。介電部154從二半導體鰭片部分120a和120b之頂部延伸至中止層112。介電部154包含氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氧化矽或類似物。介電部154具有相當低的介電常數，且為極佳的電隔離體，因此可藉由介電部154的較小寬度避免單元A及單元B之間的漏電電流。在一些實施例中，二半導體鰭片部分120a和120b相隔的距離D1(介電部154之寬度)之範圍為約5nm至約50nm，而本揭露的申請專利範圍不以此為限。由於介電部154係形成在半導體鰭片120內，不需額外的區域來形成鰭片隔離結構150，因此可縮小裝置尺寸。
鰭片隔離結構150包含在半導體鰭片部分120a上的虛擬閘極介電質142a、在半導體鰭片部分120b上的虛擬閘極介電質142b、在虛擬閘極介電質142a上的虛擬閘極間隙壁144a、在虛擬閘極介電質142b上的虛擬閘極間隙壁144b及介電部154，其中介電部154填充介於虛擬閘極間隙壁144a及虛擬閘極間隙壁144b之間的裂隙、介於虛擬閘極介電質142a及虛擬閘極介電質142b之間的裂隙、以及介於二半導體鰭片部分120a和120b之間的裂隙。介電部154可用以做為如金屬接著之後續製程的支撐。除此之外，介電部154的上表面可為平坦，且與虛擬閘極間隙壁144a及虛擬閘極間隙壁144b共平面，因此有益於後續製程。
在一些實施例中，每一個虛擬閘極間隙壁144a和虛擬閘極間隙壁144b包含介電材料，例如氮化矽、碳化矽、氮氧化矽、其他合適的材料及/或上述之任意組合，但本揭露實施例不以此為限。在一些實施例中，每一個虛擬閘極介電質142a和虛擬閘極介電質142b可由一或多種如氧化矽、氮化矽、低介電常數介電材料(例如：碳摻雜氧化物)、極低介電常數介電材料(例如：多孔碳摻雜二氧化矽)、高分子(例如：聚乙醯胺)、類似物或上述任意組合等合適的介電材料組成。在其他實施例中，虛擬閘極介電質142包含具有高介電常數(k值)的介電材料，例如k值大於3.9。材料可包含氮化矽、氮氧化物、例如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx、其類似物或上述任意組合及多層的金屬氧化物。
半導體裝置100更包含在半導體基材110上的磊晶層122a及磊晶層122b。磊晶層122a是設在二半導體鰭片部分120a和120b的一側，且為單元A的源/汲極部分。磊晶層122b是設在二半導體鰭片部分120a和120b的另一側，且為單元B的源/汲極部分。磊晶層122a及磊晶層122b可藉由佈植製程植入適當的摻質進行摻雜，以補充半導體鰭片120的摻質。在一些實施例中，磊晶層122a及磊晶層122b可藉由在半導體鰭片120內形成凹陷(圖未繪示)，並在凹陷內磊晶成長材料而形成。可透過如上所述之佈植方法摻雜磊晶層122a及磊晶層122b，或在材料成長時原位摻雜。半導體裝置100更包含分別在磊晶層122a及磊晶層122b上的介 電層146a及介電層146b，其中介電層146a及介電層146b包夾虛擬閘極間隙壁144a和虛擬閘極間隙壁144b和介電部154。介電層146a和介電層146b包含氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氧化物及類似物。
本揭露實施例更提供以下多種鰭片隔離結構的型式。請參閱圖1D，圖1D係沿著圖1A的A1-A1’線觀之的半導體裝置100之鰭片隔離結構150的剖面示意圖。如圖1D所示，鰭片隔離結構150具有在中止層112上的第一介電部154a，並具有在第一介電部154a上的第二介電部154b。第一介電部154a具有梯形的剖面外型，而第二介電部154b具有矩形的剖面外型，即第一介電部154a的底部寬度D2係大於第二介電部154b的底部寬度D1。第二介電部154b之高度H2相對於第一介電部154a和第二介電部154b之總高度H1的比例範圍為約0.05至約0.95。第一介電部154a和第二介電部154b將半導體鰭片120分離成二半導體鰭片部分120a和120b。第一介電部154a和第二介電部154b係由氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氧化物或類似物所形成，其具有相當低的介電常數，且為極佳的電隔離體，因此以具有小寬度的第一介電部154a及第二介電部154b可避免單元A及單元B之間的漏電電流。在一些實施例中，二半導體鰭片部分120a和120b相隔之距離D1(第二介電部154b的寬度)的範圍為約5nm至約50nm，而本揭露的申請專利範圍不以此為限。由於第一介電部154a及第二介電部154b係形成在半導體鰭片120內，不需額外的區域來形成鰭 片隔離結構150，因此可縮小裝置的尺寸。
請參閱圖1E，圖1E係沿著圖1A的A1-A1’線觀之的半導體裝置100之另一型式之鰭片隔離結構150的剖面圖。如圖1E所示，鰭片隔離結構150具有介電部154c，此介電部154c係延伸至半導體基材110之一部分，並穿過中止層112一深度L1。介電部154c具有矩形的剖面外型。深度L1相對介電部154c之高度H3的比例之範圍為約0.05至約1。介電部154c將半導體鰭片120分離成二半導體鰭片部分120a和120b。介電部154c係由氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氧化物或類似物所形成，其具有相當低的介電常數，且為極佳的電隔離體，因此可藉由較小寬度的介電部154c即可避免單元A和單元B之間的漏電電流。在一些實施例中，二半導體鰭片部分120a和120b相隔之距離D1(介電部154c的寬度)的範圍為約5nm至約50nm，而本揭露的申請專利範圍不以此為限。由於介電部154c係形成在半導體鰭片120內，不需額外的空間形成鰭片隔離結構150，因此可縮小裝置的尺寸。
請參閱圖1F，圖1F係沿著圖1A的A1-A1’線觀之的半導體裝置100之另一型式之鰭片隔離結構150的剖面示意圖。如圖1F所示，鰭片隔離結構150具有介電部154d，此介電部154d係延伸至半導體基材110之一部分，並穿過中止層112一深度L2。介電部154d具有被弧形表面包圍的平坦底部，其中介電部154d之平坦底部的寬度D3係小於介電部154d之頂部的寬度D1。深度L2相對介電部154d之高度 H4的比例之範圍為約0.03至約1。介電部154d將半導體鰭片120分離成二半導體鰭片部分120a和120b。介電部154d係由氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氧化物或類似物所形成，其具有相當低的介電常數，且為極佳的電隔離體，因此可藉由較小寬度的介電部154d即可避免單元A及單元B之間的漏電電流。在一些實施例中，二半導體鰭片部分120a和120b相隔之距離D1(介電部154d的寬度)的範圍為約5nm至約50nm，而本揭露的申請專利範圍不以此為限。由於介電部154d係形成在半導體鰭片120內，不需額外的空間形成鰭片隔離結構150，因此可縮小裝置的尺寸。
請參閱圖2A至圖2G，圖2A和圖2B係繪示根據本揭露一些實施例之半導體裝置200的製造方法之中間階段的三維示意圖，而圖2C至圖2G係繪示根據本揭露一些實施例中，沿著圖2B之B1-B1’線觀之的半導體裝置200的製造方法之中間階段的剖面示意圖。
如圖2A所示，提供半導體基材210，且中止層212係藉由例如佈植法或原子層沉積法，形成在半導體基材210上。接著，矽層(圖未繪示)係磊晶成長在中止層212上，且利用光微影技術將其圖案化並蝕刻，以形成半導體鰭片220。半導體基材210定義為包含半導體材料的任何結構，半導體材料包含，但不限於主體矽、半導體晶圓或矽鍺基材。也可利用其他包含III族、IV族及V族元素的半導體材料。中止層212係由包含但不限於SiGeOx、SiGe、SiOx、 SiP或SiPOx所形成，其中x為大於0。中止層212之厚度的範圍為約1nm至約50nm。在一些實施例中，光阻材料層(圖未繪示)係沉積在矽層上，且根據所要的圖案照射(曝光)，並顯影以移除部分光阻材料。剩餘的光阻材料保護下方材料免於後續的製程操作(例如：蝕刻)。須注意的是，蝕刻製程中也可利用其他罩幕，例如氧化物或氮化矽罩幕。在磊晶成長製程中，可利用一罩幕來控制半導體鰭片220的形狀。
如圖2B所示，閘極結構230a、閘極結構230b、閘極結構230c、閘極結構230d和閘極結構230e係形成為跨越過半導體鰭片220，其中閘極結構230b和閘極結構230d是功能性或操作性閘極結構，而閘極結構230a、閘極結構230c和閘極結構230e會在後續處理以形成虛擬閘極結構。單元A和與單元A相鄰接的單元B係限定為在半導體鰭片220上。在製程中，虛擬閘極結構(閘極結構230a和閘極結構230c)係用以覆蓋並保護單元A的半導體鰭片220之末端，而虛擬閘極結構(閘極結構230c和閘極結構230e)係用以覆蓋並保護單元B的半導體鰭片220之末端，藉以在製程中提供額外的可靠度。換言之，(虛擬)閘極結構230a、(虛擬)閘極結構230c及(虛擬)閘極結構230e會在後續處理，以使其在電路中不具功能。在此階段，閘極結構230a、閘極結構230b、閘極結構230c、閘極結構230d及閘極結構230e具有相同結構，因此，利用閘極結構230c為例做詳細說明。
如圖2C所示，閘極介電質242係形成在半導體鰭片220上。防止電子空乏(electron depletion)的閘極介 電質242可包含，舉例而言，如金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽或上述之任意組合的高介電常數介電材料。一些實施例可包含氧化鉿(HfO2)、矽氧化鉿(HfSiO)、矽氮氧化鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO2)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3，STO)、鈦酸鋇(BaTiO3，BTO)、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化矽(SiON)及上述之任意組合。閘極介電質242可具有如一層氧化矽(例如：界面層)及其他高介電材料層的多層結構，閘極介電質242可利用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化、臭氧氧化、其他合適的製程或上述之任意組合。
如圖2C所示，閘極導體248及閘極間隙壁244係形成在閘極介電質242上，其中閘極間隙壁244係周邊地包圍閘極導體248。閘極導體248可由導體材料所形成，且可選自於由多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬、上述任意組合及其類似物所組成的族群。金屬氮化物例如包含氮化鎢、氮化鉬、氮化鈦及氮化鉭或上述任意組合。金屬矽化物例如包 含矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺或上述任意組合。金屬氧化物例如包含氧化釕、氧化銦錫或上述任意組合。金屬例如包含鎢、鈦、鋁、銅、鉬、鎳、鉑等。可藉由化學氣相沉積、濺鍍沉積或其他本領域用於沉積導體材料的習知技術沉積閘極導體248。
如圖2C所示，磊晶層222a及磊晶層222b係形成在中止層212上。磊晶層222a係形成在半導體鰭片220之一側，且為單元A的源/汲極部分。磊晶層222b係形成在半導體鰭片220之另一側，且為與單元A相鄰接之另一單元的源/汲極部分。磊晶層222a及磊晶層222b可藉由佈植製程植入適合的摻質進行摻雜，以補充半導體鰭片220的摻質。在一些實施例中，磊晶層222a及磊晶層222b可藉由在半導體鰭片220內形成凹陷(圖未繪示)，並在凹陷內磊晶成長材料而形成。可透過如上所述之佈植方法摻雜磊晶層222a及磊晶層222b，或在材料成長時做原位摻雜。介電層246a及介電層246b係分別形成在磊晶層222a及磊晶層222b上，其中介電層246a及介電層246b包夾閘極間隙壁244。介電層246a及介電層246b可包含氮化矽(SiN)、氮氧化物、碳化矽(SiC)、氮氧化矽(SiON)、氧化物及類似物，且可藉由用來形成層的方法而形成，例如化學氣相沉積、電漿增強CVD、濺鍍、及其他本領域中的習知方法。
然後，當利用閘極結構230b及閘極結構230d做為單元A及單元B的功能性或操作性閘極結構，在後續步驟中，再處理閘極結構230a、閘極結構230c、閘極結構 230e，以成為虛擬閘極結構，其中每一者具有隔離單元A及單元B的鰭片隔離結構。
如圖2D所示，光阻250係形成並圖案化在閘極導體248、閘極間隙壁244、介電層246a及介電層246b上。在一些實施例中，光阻250係藉由沉積、曝光、及顯影光阻材料層而形成。將光阻250圖案化，以暴露出閘極導體248。閘極導體248可藉合適的濕式蝕刻或乾式蝕刻製程而移除。舉例而言，蝕刻溶液可利用例如NH4OH、稀釋HF及/或其他合適的蝕刻劑。接著，移除光阻250以製得如圖2E所示之結構。
然後，如圖2F所示，利用閘極間隙壁244做為罩幕，蝕刻閘極介電質242的暴露部分及下方的半導體鰭片220，以形成裂隙(開口)252。利用反應性離子蝕刻(Reactive Ion Etch，RIE)及/或其他合適的製程，蝕刻閘極介電質242和半導體鰭片220。許多其他形成裂隙(開口)252之實施例的方法皆適合。裂隙252將半導體鰭片220分離成二個半導體鰭片部分220a和220b，並在中止層212上結束。接著，如圖2G所示，介電填充物254填充裂隙252，且可用為如金屬接著之後續製程中的支撐。因此，介於二個半導體鰭片部分220a和220b間的區域之介電常數小。介電填充物254可包含氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氧化物及其類似物，且可藉由用來形成層的方法而形成，例如化學氣相沉積、電漿增強化學氣相沉積(plasma enhanced CVD)、濺鍍及其他本領域中的習知方 法。
請參閱圖2F’及圖2G’，圖2F’及圖2G’係繪示根據本揭露的特定實施例中，沿著圖2B之B1-B1’線觀之的半導體裝置200的製造方法之中間階段的剖面示意圖。在特定實施例中，亦蝕刻在半導體鰭片下方的中止層212，因此裂隙252從半導體鰭片部分220a和220b之頂部穿過中止層212延伸至半導體基材210的一部分。深入到半導體基材210的深度愈大，則可在單元A和單元B的漏電電流這方面達到愈高的性能。蝕刻中止層212可藉由利用CxFy、NFx、N2、O2、Cl2、Ar、SFx、CxHyFz或HBr做為蝕刻劑，其中x及y為大於0。
然後，如圖2G’所示，介電填充物254填充裂隙252，並做為如金屬接著之後續製程的支撐。由於介電填充物254具有低介電常數，且為極佳電隔離體，因此可藉由較小寬度的介電填充物254避免單元A及單元B之間的漏電電流。在一些實施例中，半導體鰭片部分220a和220b相隔的距離之範圍為約5nm至約50nm，而本揭露的申請專利範圍不以此為限。由於介電填充物254係形成在半導體鰭片220之內，不需額外的區域來形成鰭片隔離結構，因此可縮小裝置的尺寸。
須注意的是，介電填充物254可形成為具有不同剖面輪廓。在一些例示中，介電填充物254可包含在中止層212上的第一介電部和在第一介電部上的第二介電部，其中第一介電部具有梯形的剖面外型，而第二介電部具有矩形 的剖面外型，如圖1D所示。在特定例示中，介電填充物254可形成為具有被弧形表面包圍的平坦底部，如圖1F所示。
請參閱圖3及圖2A至圖2F，圖3係繪示根據本揭露一些實施例之半導體裝置的製造方法之流程圖。上述方法首先進行步驟306，在半導體鰭片220上形成中止層212，如圖2A所示。接著，進行步驟310，在中止層212上形成半導體鰭片220，如圖2A所示。進行步驟320，在半導體鰭片220上形成彼此相鄰接的二單元A和B，如圖2B所示。形成閘極結構230a、閘極結構230b、閘極結構230c、閘極結構230d和閘極結構230e跨越過半導體鰭片220。閘極結構230b係做為單元A的功能性或操作性閘極結構，且在步驟350及步驟360中，處理閘極結構230a及閘極結構230c，以成為虛擬閘極結構，其中虛擬閘極結構係在製程中做為保護單元A的半導體鰭片220之末端的PODE。閘極結構230d係做為單元B的功能性或操作性閘極結構，且在步驟350及步驟360中，處理閘極結構230c及閘極結構230e，以成為虛擬閘極結構，其中虛擬閘極結構係在製程中做為保護單元B的半導體鰭片220之末端的PODE。閘極結構230c做為PODE，以防止單元A及單元B之間的漏電電流。
步驟330中，在單元A及單元B所共有之共同邊界上之半導體鰭片220的頂部上形成閘極結構230c的閘極導體248，如圖2C所示。步驟340中，在半導體鰭片220上形成周邊地包圍閘極導體248的閘極間隙壁244，如圖2C所示。在步驟350中，蝕刻閘極導體248及半導體鰭片220， 以形成裂隙252，藉以將半導體鰭片220分離成二半導體鰭片部分220a和220b，如圖2D至圖2F所示。在一些實施例中，蝕刻閘極導體248、半導體鰭片220、中止層212及半導體基材210之一部分，以形成裂隙252，如圖2D及圖2E’至圖2F’所示。在步驟360中，沉積介電填充物254至裂隙252內，以填充裂隙252，如圖2G或圖2G’所示。介電填充物254可包含氮化矽(SiN)、氮氧化物、碳化矽(SiC)、氮氧化矽(SiON)、氧化物及其類似物，且可藉由用來形成層的方法而形成，例如化學氣相沉積、電漿增強CVD、濺鍍及其他本領域中的習知方法。利用介電填充物254做為如金屬接著之後續製程中的支撐。利用介電填充物254防止單元A和單元B之間的漏電電流。在步驟370中，在每一個半導體鰭片部分220a和220b的一側形成磊晶層222a或磊晶層222b，如圖2G所示。磊晶層222a為單元A的源/汲極部分，而磊晶層222b為與單元A相鄰接的其他單元的源/汲極部分。
根據本揭露一實施例，本揭露係揭露一種半導體裝置，其包含半導體基材、在半導體基材上的中止層、在中止層上的半導體鰭片，及在半導體鰭片上彼此相鄰接的二單元，其中半導體鰭片在二單元所共有之共同邊界上具有鰭片隔離結構。鰭片隔離結構具有介電部，此介電部從半導體鰭片之頂部延伸至中止層，其中介電部將半導體鰭片分離成二部分之半導體鰭片。
根據本揭露的另一實施例，本揭露係揭露一種 半導體裝置，其包含半導體基材、在半導體基材上的中止層、在中止層上的半導體鰭片，其中半導體鰭片之二相對端之每一者具有鰭片隔離結構。鰭片隔離結構具有介電部，此介電部從半導體鰭片之頂部延伸至中止層，且介電部將半導體鰭片分離成二部分之半導體鰭片。
根據本揭露的再一實施例，本揭露係揭露一種半導體裝置的製造方法。此製造方法中，首先形成中止層在半導體基材上。接著，形成半導體鰭片在中止層上。然後，形成彼此相鄰接的二單元在半導體鰭片上。接著，形成閘極導體在半導體鰭片之頂部上，其中半導體鰭片係在二單元所共有之共同邊界上。然後，形成周邊地包圍閘極導體的閘極間隙壁。接著，蝕刻閘極導體及半導體鰭片，以形成裂隙，此裂隙從半導體鰭片之頂部延伸至中止層，藉以將半導體鰭片分離成二部分之半導體鰭片。然後，以介電填充物填充此裂隙。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
110‧‧‧半導體基材
112‧‧‧中止層
120‧‧‧半導體鰭片
120a/120b‧‧‧半導體鰭片部分
122a/122b‧‧‧磊晶層
142a/142b‧‧‧虛擬閘極介電質
144a/144b‧‧‧虛擬閘極間隙壁
146a/146b‧‧‧介電層
150‧‧‧鰭片隔離結構
154‧‧‧介電部
D1‧‧‧距離

Claims (10)

  1. 一種半導體裝置，包含：一半導體基材；一中止層，在該半導體基材上；一半導體鰭片，在該中止層上；以及彼此相鄰之二單元，在該半導體鰭片上，其中該半導體鰭片在該些單元所共有之一共同邊界上具有一鰭片隔離結構，該鰭片隔離結構具有一介電部，該介電部從該半導體鰭片之一頂部延伸至該中止層，且該介電部將該半導體鰭片分離成二部分之半導體鰭片。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該些部分之半導體鰭片相隔有一距離，該距離的範圍實質為5奈米(nm)至50奈米；或該中止層具有一厚度，該厚度之範圍實質為1奈米至50奈米。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該介電部包含氧化矽或氮化矽；或該中止層包含SiGeOx、SiGe、SiOx、SiP或SiPOx，x係大於0。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該介電部具有在該中止層上之一第一介電部及在該第一介電部上之一第二介電部，該第一介電部之一底部的一寬度係大於該第二介電部之一底部的一寬度；或該介電部從該半導體鰭片之一頂部穿過該中止層延伸至該半導 體基材之一部分；或該介電部從該半導體鰭片之一頂部穿過該中止層延伸至該半導體基材之一部分，且該介電部具有被一弧形表面包圍之一平坦底部，該介電部之該平坦底部的一寬度係小於該介電部之一頂部的一寬度。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該鰭片隔離結構更包含二虛擬閘極間隙壁，分別在該半導體鰭片之該些部分上，並包夾該介電部，且該介電部延伸在介於部分之該些虛擬閘極間隙壁之間。
  6. 一種半導體裝置，包含：一半導體基材；一中止層，在該半導體基材上；以及一半導體鰭片，在該中止層上，其中該半導體鰭片之二相對端之每一者具有一鰭片隔離結構，該鰭片隔離結構具有一介電部，該介電部從該半導體鰭片之一頂部延伸至該中止層，且該介電部將該半導體鰭片分離成二部分之該半導體鰭片。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該中止層具有一厚度，該厚度之範圍實質為1奈米至50奈米；或該些部分之半導體鰭片相隔有一距離，該距離的範圍實質為5奈米至50奈米。
  8. 如申請專利範圍第6項所述之半導體裝 置，其中該介電部具有在該中止層上之一第一介電部，以及在該第一介電部上之一第二介電部，且該第一介電部之一底部的一寬度係大於該第二介電部之一底部的一寬度；或該介電部從半導體鰭片之一頂部穿過該中止層延伸至該半導體基材之一部分；或該介電部從該半導體鰭片之一頂部穿過該中止層延伸至該半導體基材之一部分，且該介電部具有被一弧形表面包圍之一平坦底部，且該介電部之該平坦底部的一寬度係小於該介電部之一頂部的一寬度。
  9. 一種半導體裝置的製造方法，該方法包含：形成一中止層在一半導體基材上；形成一半導體鰭片在該中止層上；形成彼此相鄰之二單元在該半導體鰭片上；形成一閘極導體在該半導體鰭片之一頂部上，其中該半導體鰭片在該些單元所共有之共同邊界上；形成周邊地包圍該閘極導體之一閘極間隙壁；蝕刻該閘極導體及該半導體鰭片，以形成一裂隙，該裂隙從該半導體鰭片之一頂部延伸至該中止層，藉以將該半導體鰭片分離成該二部分之半導體鰭片，以及以介電填充物填充該裂隙。
  10. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中蝕刻該閘極導體及該半導體鰭片之操作更蝕刻該中止層及該半導體鰭片之一部分；或蝕刻該中止層之操作係利用CxFy、NFx、N2、O2、Cl2、Ar、SFx、 CxHyFz或HBr做為蝕刻劑，x及y係大於0；或形成該中止層之操作係以佈植法或原子層沉積法進行。
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