CN106684116B - FinFET隔离结构及其制造方法 - Google Patents

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Abstract

半导体器件包括半导体衬底以及位于半导体衬底上的半导体鳍，其中，该半导体鳍在由两个单元共有的共同边界处具有鳍隔离结构。该鳍隔离结构具有从半导体鳍的顶部延伸至位于半导体衬底上的停止层的介电部分。该介电部分将半导体鳍分成半导体鳍的两部分。本发明的实施例还涉及FinFET隔离结构及其制造方法。

Description

FinFET隔离结构及其制造方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及FinFET隔离结构及其制造方法。
背景技术
当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各个技术节点按比例缩小时，器件封装密度和器件性能受到器件布局和隔离的挑战。为了避免相邻的器件(单元)之间的泄漏，标准单元布局采用形成在诸如标准单元的有源区域的氧化硅定义(OD)区域的边缘上的伪多晶硅(poly)段(即，OD边缘上多晶硅(PODE))。
随着半导体IC工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。FinFET器件的优势包括减小的短沟道效应和更高的电流。然而，现有的FinFET器件和制造FinFET器件的方法在采用隔离两个相邻的器件(单元)的PODE方面不是都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：半导体衬底；停止层，位于所述半导体衬底上；半导体鳍，位于所述停止层上；以及彼此邻近的两个单元，位于所述半导体鳍上，所述半导体鳍在由所述两个单元共有的共同边界处具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的介电部分，其中，所述介电部分将所述半导体鳍分成所述半导体鳍的两部分。
本发明的另一实施例提供了一种半导体器件，包括：半导体衬底；停止层，位于所述半导体衬底上；以及半导体鳍，位于所述停止层上，所述半导体鳍的两个相对端部的每个均具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的介电部分，其中，所述介电部分将所述半导体鳍分成所述半导体鳍的两部分。
本发明的又一实施例提供了一种用于形成半导体器件的方法，所述方法包括：在半导体衬底上形成停止层；在所述停止层上形成半导体鳍；在所述半导体鳍上形成彼此邻近的两个单元；在由所述两个单元共有的共同的边界处的所述半导体鳍的顶部上形成栅极导体；形成外围包围所述栅极导体的栅极间隔件；蚀刻所述栅极导体和所述半导体鳍以形成从所述半导体鳍的顶部延伸至所述停止层的间隙，从而将所述半导体鳍分成所述半导体鳍的两部分；以及用介电填料填充所述间隙。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的一些实施例的示出半导体器件的示意性三维图。
图1B是图1A中所示的半导体器件的示意性顶视图。
图1C至图1F是示出沿着图1A中的线A1-A1’观察的用于半导体器件的各个类型的鳍隔离结构的示意性截面图。
图2A至图2B是根据本发明的一些实施例的示出用于制造半导体器件的方法的中间阶段的示意性三维图。
图2C至图2G是根据本发明的一些实施例的示出沿着图2B中的线B1-B1’观察的用于制造半导体器件的方法的中间阶段的示意性截面图。
图2F’和图2G’是根据本发明的某些实施例的示出沿着图2B中的线B1-B1’观察的用于制造半导体器件的方法的中间阶段的示意性截面图。
图3是根据本发明的一些实施例的示出用于制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。
此处使用的术语进用于描述特定的实施例，因此，该术语不用于限定要求所附加的。例如，除非另有限定，否则单数形式的术语“一”或“这”也可以代表复数形式。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“底部”、“顶部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明的实施例针对鳍式场效应晶体管(FinFET)器件，该鳍隔离结构设置在FinFET器件之间作为用于防止相邻的器件(单元)之间的泄漏的PODE。该PODE有助于获得更好的器件性能和更好的多晶硅轮廓控制。鳍隔离结构具有位于半导体鳍中的介电部分以分隔开两个相邻的单元，其中，制备的介电部分用于诸如金属定位的随后的工艺。该介电部分具有低介电常数，并且是极好的电隔离件。因为介电部分形成在半导体鳍内，因此不需要额外的区域来形成鳍隔离结构，并且因此可以缩小器件的尺寸。
参照图1A和图1B，图1A是根据本发明的一些实施例的半导体器件100的示意性三维图，并且图1B是图1A中所示的半导体器件100的示意性顶视图。半导体器件100包括半导体衬底110、位于半导体衬底110上的停止层112、位于停止层112上的半导体鳍120、横跨在半导体鳍120上方的栅极结构130a和130b以及横跨在半导体鳍120上方的伪栅极结构140a、140b和140c。半导体衬底110定义为包括半导体材料(包括但不限于块状硅、半导体晶圆或硅锗衬底)的任何结构。也可以使用包括III族、IV族、V族元素的其它半导体材料。停止层112包括但是不限于SiGeOx、SiGe、SiOx、SiP或SiPOx，其中，x大于0。停止层112的厚度在从约1nm至约50nm的范围内。半导体鳍120突出于半导体衬底110。为了形成半导体鳍120，可以在半导体衬底110上形成半导体层并且蚀刻半导体层直至暴露停止层112。因为蚀刻停止在停止层112的顶部处，因此半导体鳍120的高度近似等于半导体层的厚度，从而使得可以较好地控制半导体层的厚度。因此，鉴于电路设计需求，可以较好地控制半导体鳍120的高度以及FinFET(半导体器件100)的沟道宽度，从而获得良好的器件性能。
此处可以将栅极结构130a和130b称为功能的和操作的栅极结构。如图1B所示，单元A和邻接单元A的单元B设置在半导体鳍120上。伪栅极结构140a和140b用于在处理期间覆盖和保护单元A的半导体鳍120的端部，并且伪栅极结构140b和140c用于在处理期间覆盖和保护单元B的半导体鳍120的端部，从而在处理期间提供额外的可靠性。也就是说，伪栅极结构140a、140b和140c没有电连接为用于FinFET器件的栅极，并且在电路中不具有功能。伪栅极结构140a、140b和140c的每个均具有鳍隔离结构150。单元A与单元B通过伪栅极结构140b的鳍隔离结构150电隔离，伪栅极结构140b的鳍隔离结构150用作防止单元A和单元B之间的泄漏的PODE。在一些实施例中，另一单元可以通过伪栅极结构140a连接至单元A，并且另一单元可以通过伪栅极结构140c连接至单元B。
应该注意，本发明的实施例也可仅适用于单元A或单元B(即，半导体鳍仅具有单元A或单元B)，其中，半导体鳍的两个相对端部分别具有鳍隔离结构。
因为伪栅极结构140a、140b和140c具有相同的结构，因此为了解释鳍隔离结构150的细节，此处使用伪栅极结构140b作为实例。如图1B所示，伪栅极结构140b处的半导体鳍120在单元A和单元B共有的共同边界处具有鳍隔离结构150。参照图1C，图1C是示出沿着图1A中的线A1-A1’观察的用于半导体器件100的鳍隔离结构150的类型的示意性截面图。如图1C所示，鳍隔离结构150具有介电部分154，该介电部分154将半导体鳍120分成半导体鳍120的两部分120a和120b。介电部分154从半导体鳍120的两部分120a和120b的顶部延伸至停止层112。介电部分154包括氮化硅(SiN)、硅碳(SiC)、氮氧化硅(SiON)、氧化硅等。该介电部分154具有低介电常数，并且是极好的电隔离件，从而使得可以用小宽度的介电部分154避免单元A和单元B之间的泄漏。在一些实施例中，半导体鳍120的两部分120a和120b间隔开的距离D1(介电部分154的宽度)在从约5nm至约50nm的范围内，并且本发明要求的范围不限于这个方面。因为介电部分154形成在半导体鳍120内，因此不需要额外的区域形成鳍隔离结构150，并且因此可以缩小器件的尺寸。
鳍隔离结构150包括位于部分120a上的伪栅极电介质142a、位于部分120b上的伪栅极电介质142b、位于伪栅极电介质142a上的伪栅极间隔件144a、位于伪栅极电介质142b上的伪栅极间隔件144b以及填充位于伪栅极间隔件144a和伪栅极间隔件144b之间的间隙、位于伪栅极电介质142a和伪栅极电介质142b之间的间隙与位于半导体鳍120的两部分120a和120b之间的间隙的介电部分154。介电部分154可以用作诸如金属定位的随后工艺的支持件。此外，介电部分154的顶面可以是平坦的并且与伪栅极间隔件144a和144b的顶面共面，从而促进随后的工艺。
在一些实施例中，伪栅极间隔件144a和144b的每个均包括诸如氮化硅、碳化硅、氮氧化硅、其它合适的材料和/或组合的介电材料，但是本发明的实施例不限于此。在一些实施例中，伪栅极电介质142a和142b的每个均可以由一种或多种合适的介电材料制成，诸如氧化硅、氮化硅、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)等或它们的组合。在其它实施例中，伪栅极电介质142a、142b包括具有高介电常数(k值)的介电材料，例如，大于3.9。该材料可以包括氮化硅、氮氧化物、诸如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx的金属氧化物等或它们的组合以及它们的多层。
半导体器件100还可以包括位于半导体衬底110上的外延层122a和122b。外延层122a位于半导体鳍120的两部分120a和120b的一侧处，并且是单元A的源极/漏极部分。外延层122b位于半导体鳍120的两部分120a和120b的另一侧处，并且是单元B的源极/漏极部分。外延层122a和122b可以通过实施注入工艺掺杂以注入适当的掺杂剂以补充半导体鳍120中的掺杂剂。在一些实施例中，可以通过在半导体鳍120中形成凹槽(未示出)并且在凹槽中外延生长材料来形成外延层122a和122b。要么可以通过上述讨论的注入方法，要么通过在生长材料时原位掺杂来掺杂外延层122a和122b。半导体器件100还可以包括分别位于外延层122a和122b上的介电层146a和146b，其中，介电层146a和146b将伪栅极间隔件144a和144b以及介电部分154夹在中间。介电层146a和146b可以包括氮化硅(SiN)、硅碳(SiC)、氮氧化硅(SiON)、氧化物等。
以下本发明的实施例还提供了若干类型的鳍隔离结构150。参照图1D，图1D是示出沿着图1A中的线A1-A1’观察的用于半导体器件100的鳍隔离结构150的另一类型的示意性截面图。如图1D所示，鳍隔离结构150具有位于停止层112上的第一介电部分154a以及位于第一介电部分154a上的第二介电部分154b。第一介电部分154a具有梯形截面，并且第二介电部分154b具有矩形截面(即，第一介电部分154a的底部的宽度D2大于第二介电部分154b的底部的宽度D1)。第二介电部分154b的高度H2与第一介电部分154a和第二介电部分154b的总高度H1的比率在从约0.05至约0.95的范围内。第一介电部分154a和第二介电部分154b将半导体鳍120分成半导体鳍120的两部分120a和120b。第一介电部分154a和第二介电部分154b由氮化硅(SiN)、硅碳(SiC)、氮氧化硅(SiON)、氧化物等形成，该介电部分具有低介电常数并且是极好的电隔离件，从而使得可以用小宽度的第一介电部分154a和第二介电部分154b避免单元A和单元B之间的泄漏。在一些实施例中，半导体鳍120的两部分120a和120b间隔开的距离D1(第二介电部分154b的宽度)在从约5nm至约50nm的范围内，并且本发明要求的范围不限于这个方面。因为第一介电部分154a和第二介电部分154b形成在半导体鳍120内，因此不需要额外的区域形成鳍隔离结构150，并且因此可以缩小器件的尺寸。
参照图1E，图1E是示出沿着图1A中的线A1-A1’观察的用于半导体器件100的鳍隔离结构150的另一类型的示意性截面图。如图1E所示，鳍隔离结构150具有穿过停止层112深度L1延伸至部分半导体衬底110的介电部分154c。介电部分154c具有矩形截面。深度L1和介电部分154c的高度H3的比率在从约0.05至约1的范围内。介电部分154c将半导体鳍120分成半导体鳍120的两部分120a和120b。介电部分154c由氮化硅(SiN)、硅碳(SiC)、氮氧化硅(SiON)、氧化物等形成，该介电部分154c具有低介电常数并且是极好的电隔离件，从而使得可以用小宽度的介电部分154c避免单元A和单元B之间的泄漏。在一些实施例中，半导体鳍120的两部分120a和120b间隔开的距离D1(介电部分154c的宽度)在从约5nm至约50nm的范围内，并且本发明要求的范围不限于这个方面。因为介电部分154c形成在半导体鳍120内，因此不需要额外的区域形成鳍隔离结构150，并且因此可以缩小器件的尺寸。
参照图1F，图1F是示出沿着图1A中的线A1-A1’观察的用于半导体器件100的鳍隔离结构150的另一类型的示意性截面图。如图1F所示，鳍隔离结构150具有穿过停止层112深度L2延伸至部分半导体衬底110的介电部分154d。介电部分154d具有由弧面包围的平坦底部，其中，介电部分154d的平坦底部的宽度D3小于介电部分154d的顶部的宽度D1。深度L2和介电部分154d的高度H4的比率在从约0.03至约1的范围内。介电部分154d将半导体鳍120分成半导体鳍120的两部分120a和120b。介电部分154d由氮化硅(SiN)、硅碳(SiC)、氮氧化硅(SiON)、氧化物等形成，该介电部分154d具有低介电常数并且是极好的电隔离件，从而使得可以用小宽度的介电部分154d避免单元A和单元B之间的泄漏。在一些实施例中，半导体鳍120的两部分120a和120b间隔开的距离D1(介电部分154d的宽度)在从约5nm至约50nm的范围内，并且本发明要求的范围不限于这个方面。因为介电部分154d形成在半导体鳍120内，因此不需要额外的区域形成鳍隔离结构150，并且因此可以缩小器件的尺寸。
参照图2A至图2G，图2A和图2B是根据本发明的一些实施例的示出用于制造半导体器件200的方法的中间阶段的示意性三维图，并且图2C至图2G是根据本发明的一些实施例的示出沿着图2B中的线B1-B1’观察的用于制造半导体器件200的方法的中间阶段的示意性截面图。
如图2A所示，提供了半导体衬底210，并且例如，通过注入或原子层沉积(ALD)在半导体衬底210上形成停止层212。之后，在停止层212上外延生长Si层(未示出)，并且使用光刻技术图案化和蚀刻Si层以形成半导体鳍220。半导体衬底210定义为包括半导体材料(包括但不限于块状硅、半导体晶圆或硅锗衬底)的任何结构。也可以使用包括III族、IV族和V族元素的其它半导体材料。停止层212不限于由SiGeOx、SiGe、SiOx、SiP或SiPOx形成，其中，x大于0。停止层212的厚度在从约1nm至约50nm的范围内。在一些实施例中，在Si层上方沉积光刻胶层(未示出)，并且根据期望的图案辐照(曝光)以及显影以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受诸如蚀刻的随后的工艺操作的损害。应该注意，在蚀刻工艺中可以使用诸如氧化物或氮化硅掩模的其它掩模。在外延生长工艺期间，掩模可以用于控制半导体鳍220的形状。
如图2B所示，形成栅极结构230a、230b、230c、230d和230e以横跨在半导体鳍220上方，其中，栅极结构230b和230d是功能的或操作的栅极结构，并且之后将处理栅极结构230a、230c和230e以变成伪栅极结构。单元A和邻接单元A的单元B限定在半导体鳍220上。伪栅极结构(栅极结构230a和230c)用于在处理期间覆盖和保护单元A的半导体鳍220的端部，并且伪栅极结构(栅极结构230c和230e)用于在处理期间覆盖和保护单元B的半导体鳍220的端部，从而在处理期间提供额外的可靠性。也就是说，之后将处理(伪)栅极结构230a、230c和230e以在电路中不具有功能。这时，栅极结构230a、230b、230c、230d和230e具有相同的结构，并且因此为了解释其细节，此处使用栅极结构230c作为实例。
如图2C所示，在半导体鳍220上形成栅极电介质242。例如，防止电子损耗的栅极电介质242可以包括诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或它们的组合的高k介电材料。一些实施例可以包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3,STO)、钛酸钡(BaTiO3,BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)和它们的组合。栅极电介质242可以具有诸如一层氧化硅(例如，界面层)和另一层高k材料的多层结构。可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、臭氧氧化、其它合适的工艺或它们的组合形成栅极电介质242。
如图2C所示，在栅极电介质242上形成栅极导体248和栅极间隔件244，其中，栅极间隔件244外围包围栅极导体248。栅极导体248可以由导电材料形成并且可以从多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属、它们的组合等组成的组中选择。金属氮化物的实例包括氮化钨、氮化钼、氮化钛和氮化钽或它们的组合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或它们的组合。金属氧化物的实例包括氧化钌、氧化铟锡或它们的组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。可以通过化学汽相沉积(CVD)、溅射沉积或其它已知的并且在本领域中用于沉积导电材料的技术来沉积栅极导体248。
如图2C所示，在停止层212上形成外延层222a和222b。外延层222a形成在半导体鳍220的一侧处，并且是单元A的源极/漏极部分。外延层222b形成在半导体鳍220的另一侧处，并且是邻接单元A的单元B的源极/漏极部分。可以通过实施注入工艺掺杂外延层222a和222b以注入适当的掺杂剂以补充半导体鳍220中的掺杂剂。在一些实施例中，外延层222a和222b可以通过在半导体鳍220中形成凹槽(未示出)并且在凹槽中外延生长材料形成。要么可以通过上述讨论的注入方法，要么通过在生长材料时原位掺杂来掺杂外延层222a和222b。可以分别在外延层222a和222b上形成介电层246a和246b，其中，介电层246a和246b将栅极间隔件244夹在中间。介电层246a和246b可以包括氮化硅(SiN)、氮氧化物、硅碳(SiC)、氮氧化硅(SiON)、氧化物等并且可以通过诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射以及本领域中已知的其它方法的用于形成这样的层的方法形成。
之后，当栅极结构230b和230d用作单元A和单元B的功能的或操作的栅极结构时，在随后的操作中进一步处理栅极结构230a、230c和230e以变成伪栅极结构，该伪栅极结构的每个均具有用于隔离单元A和单元B的鳍隔离结构。
如图2D所示，在栅极导体248、栅极间隔件244和介电层246a和246b上方形成并且图案化光刻胶250。在一些实施例中，通过沉积、曝光以及显影光刻胶材料层形成光刻胶250。图案化光刻胶250以暴露栅极导体248。栅极导体248可以通过合适的湿蚀刻或干蚀刻工艺去除。例如，可以使用诸如，例如NH4OH、稀释的HF和/或其它合适的蚀刻剂的蚀刻溶液。之后，去除光刻胶250以获得如图2E所示的结构。
之后，如图2F所示，通过使用栅极间隔件244作为掩模蚀刻栅极电介质242的暴露的部分和下面的半导体鳍220以形成间隙(开口)252。可以使用反应离子蚀刻(RIE)和/或其它合适的工艺蚀刻栅极电介质242和半导体鳍220。用于形成间隙(开口)252的方法的许多其它实施例可以是合适的。间隙252将半导体鳍220分成半导体鳍220的两部分220a和220b并且终止在停止层212上。之后，如图2G所示，介电填料254填充间隙252，并且用作诸如金属定位的随后的工艺的支持件。因此，位于半导体鳍220的两部分220a和220b之间的区域的介电常数小。介电填料254可以包括氮化硅(SiN)、硅碳(SiC)、氮氧化硅(SiON)、氧化物等并且可以通过诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射以及本领域中已知的其它方法的用于形成这样的层的方法形成。
参照图2F’和图2G’，图2F’和图2G’是根据本发明的某些实施例的示出沿着图2B中的线B1-B1’观察的用于制造半导体器件的方法的中间阶段的示意性截面图。在某些实施例中，也蚀刻了半导体鳍220下面的停止层212，从而使得间隙252从半导体鳍220的两部分220a和220b的顶部穿过停止层212延伸至部分半导体衬底210。在单元A和单元B的电流的泄漏方面，至半导体衬底210的更大的深度可以获得更高的性能。可以通过使用CxFy、NFx、N2、O2、Cl2、Ar、SFx、CxHyFz或HBr作为蚀刻剂蚀刻停止层212，其中，x和y大于0。
之后如图2G’所示，介电填料254填充间隙252，并且用作诸如金属定位的随后的工艺的支持件。因为介电调料254具有低介电常数，并且是极好的电隔离件，从而使得甚至可以用小宽度的介电填料254避免单元A和单元B之间的泄漏。在一些实施例中，半导体鳍220的两部分220a和220b间隔开的距离在从约5nm至约50nm的范围内，并且本发明要求的范围不限于这个方面。因为介电填料254形成在半导体鳍220内，因此不需要额外的区域形成鳍隔离结构，并且因此可以缩小器件的尺寸。
应该注意，介电填料254可以形成有不同的截面轮廓。在一些实例中，如图1D所示，介电填料254可以包括位于停止层212上的第一介电部分以及位于第一介电部分上的第二介电部分，其中，第一介电部分具有梯形截面，并且第二介电部分具有矩形截面。在某些实例中，如图1F所示，介电填料254可以形成有由弧面包围的平坦底部。
参照图3和图2A至图2F，图3是根据本发明的一些实施例的示出用于制造半导体器件200的方法的流程图。该方法开始于操作306，其中，如图2A所示，在半导体衬底210上形成停止层212。之后，在操作310中，如图2A所示，在停止层212上形成半导体鳍220。在操作320中，如图2B所示，在半导体鳍220上形成彼此邻近的两个单元A和B。形成栅极结构230a、230b、230c、230d和230e以横跨在半导体鳍220上方。栅极结构230b是用于单元A的功能的或操作的栅极结构，并且将在操作350和360中处理栅极结构230a和230c以变成用作PODE的伪栅极结构以在处理期间保护单元A的半导体鳍220的端部。栅极结构230d是用于单元B的功能的或操作的栅极结构，并且将在操作350和360中处理栅极结构230c和230e以变成用作PODE的伪栅极结构以在处理期间保护单元B的半导体鳍220的端部。栅极结构230c用作防止单元A和单元B之间的泄漏的PODE。
在操作330中，如图2C所示，在由两个单元A和B共有的共同边界处的半导体鳍220的顶部上形成栅极结构230c的栅极导体248。在操作340中，如图2C所示，在半导体鳍220上形成外围包围栅极导体248的栅极间隔件244。在操作350中，如图2D和图2F所示，蚀刻栅极导体248和半导体鳍220以形成间隙252，从而将半导体鳍220分成半导体鳍的两部分220a和220b。在一些实施例中，如图2D和图2E至图2F’所示，蚀刻栅极导体248、半导体鳍220、停止层212和部分半导体衬底210以形成间隙252。在操作360中，如图2G或图2G’所示，在间隙252中沉积介电填料254以填充间隙252。介电填料254可以包括氮化硅(SiN)、氮氧化物、硅碳(SiC)、氮氧化硅(SiON)、氧化物等并且可以通过诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射以及本领域中已知的其它方法的用于形成这样的层的方法形成。介电填料254用作诸如金属定位的随后的工艺的支持件。介电填料254用于防止单元A和单元B之间的泄漏。在操作370中，如图2G所示，在半导体鳍220的两部分220a和220b的每个的一侧处形成外延层222a或222b。外延层222a是单元A的源极/漏极部分，并且外延层222b是邻接单元A的单元B的源极/漏极部分。
根据本发明的实施例，本发明公开了半导体器件，该半导体器件包括半导体衬底、位于半导体衬底上的停止层、位于停止层上的半导体鳍以及位于半导体鳍上的彼此邻近的两个单元，其中，半导体鳍在由两个单元共有的共同边界处具有鳍隔离结构。该鳍隔离结构具有从半导体鳍的顶部延伸至停止层的介电部分，其中，该介电部分将半导体鳍分成半导体鳍的两部分。
在上述半导体器件中，其中，所述半导体鳍的所述两部分间隔开的距离在从5nm至50nm的范围内。
在上述半导体器件中，其中，所述介电部分包括氧化硅或氮化硅。
在上述半导体器件中，其中，所述停止层包括SiGeOx、SiGe、SiOx、SiP或SiPOx，其中，x大于0。
在上述半导体器件中，其中，所述停止层的厚度在从1nm至50nm的范围内。
在上述半导体器件中，其中，所述介电部分具有位于所述停止层上的第一介电部分以及位于所述第一介电部分上的第二介电部分，并且所述第一介电部分的底部的宽度大于所述第二介电部分的底部的宽度。
在上述半导体器件中，其中，所述介电部分从所述半导体鳍的顶部穿过所述停止层延伸至部分所述半导体衬底。
在上述半导体器件中，其中，所述停止层的厚度在从1nm至50nm的范围内，所述介电部分具有由弧面包围的平坦底部，并且所述介电部分的所述平坦底部的宽度小于所述介电部分的顶部的宽度。
在上述半导体器件中，其中，所述鳍隔离结构还包括：两个伪栅极间隔件，分别位于所述半导体鳍的所述两部分上并且将所述介电部分夹在中间。
在上述半导体器件中，其中，所述鳍隔离结构还包括：两个伪栅极间隔件，分别位于所述半导体鳍的所述两部分上并且将所述介电部分夹在中间，其中，所述介电部分在部分所述伪栅极间隔件之间延伸。
根据本发明的另一实施例，本发明公开了半导体器件，该半导体器件包括半导体衬底、位于半导体衬底上的停止层以及位于停止层上的半导体鳍，其中，半导体鳍的两个相对端部的每个均具有鳍隔离结构。该鳍隔离结构具有从半导体鳍的顶部延伸至停止层的介电部分，其中，该介电部分将半导体鳍分成半导体鳍的两部分。
在上述半导体器件中，其中，所述半导体鳍的所述两部分间隔开的距离在从5nm至50nm的范围内。
在上述半导体器件中，其中，所述停止层的厚度在从1nm至50nm的范围内。
在上述半导体器件中，其中，所述介电部分具有位于所述停止层上的第一介电部分以及位于所述第一介电部分上的第二介电部分，并且所述第一介电部分的底部的宽度大于所述第二介电部分的底部的宽度。
在上述半导体器件中，其中，所述介电部分从所述半导体鳍的顶部穿过所述停止层延伸至部分所述半导体衬底。
在上述半导体器件中，其中，所述介电部分从所述半导体鳍的顶部穿过所述停止层延伸至部分所述半导体衬底，所述介电部分具有由弧面包围的平坦底部，并且所述介电部分的所述平坦底部的宽度小于所述介电部分的顶部的宽度。
根据本发明的又一实施例，本发明公开了用于形成半导体器件的方法。在这种方法中，在半导体衬底上形成停止层，并且在停止层上形成半导体鳍。在半导体鳍上形成彼此邻近的两个单元。在由两个单元共有的共同边界处的半导体鳍的顶部上形成栅极导体。形成栅极间隔件以外围包围栅极导体。蚀刻栅极导体和半导体鳍以形成从半导体鳍的顶部延伸至停止层的间隙，从而将半导体鳍分成半导体鳍的两部分。介电填料填充间隙。
在上述方法中，其中，蚀刻所述栅极导体和所述半导体鳍的操作还蚀刻所述停止层和部分所述半导体衬底。
在上述方法中，其中，蚀刻所述栅极导体和所述半导体鳍的操作还蚀刻所述停止层和部分所述半导体衬底，通过使用CxFy、NFx、N2、O2、Cl2、Ar、SFx、CxHyFz或HBr作为蚀刻剂实施蚀刻所述停止层的操作，其中，x和y大于0。
在上述方法中，其中，通过注入或原子层沉积(ALD)实施形成所述停止层的操作。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (21)

1.一种半导体器件，包括：
半导体衬底；
停止层，位于所述半导体衬底上；
半导体鳍，位于所述停止层上；以及
彼此邻近的两个单元，位于所述半导体鳍上，所述半导体鳍在由所述两个单元共有的共同边界处具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的介电部分，其中，所述介电部分将所述半导体鳍分成所述半导体鳍的两部分、并且所述介电部分的底面与所述停止层接触所述两部分的接触面齐平或者低于所述停止层的底面，并且所述鳍隔离结构还包括两个伪栅极间隔件，所述两个伪栅极间隔件分别位于所述半导体鳍的所述两部分上并且将所述介电部分夹在中间。
2.根据权利要求1所述的半导体器件，其中，所述半导体鳍的所述两部分间隔开的距离在从5nm至50nm的范围内。
3.根据权利要求1所述的半导体器件，其中，所述介电部分包括氧化硅或氮化硅。
4.根据权利要求1所述的半导体器件，其中，所述停止层包括SiGeOx、SiGe、SiOx、SiP或SiPOx，其中，x大于0。
5.根据权利要求1所述的半导体器件，其中，所述停止层的厚度在从1nm至50nm的范围内。
6.根据权利要求1所述的半导体器件，其中，所述介电部分具有位于所述停止层上的第一介电部分以及位于所述第一介电部分上的第二介电部分，并且所述第一介电部分的底部的宽度大于所述第二介电部分的底部的宽度。
7.根据权利要求1所述的半导体器件，其中，所述介电部分从所述半导体鳍的顶部穿过具有一致厚度的所述停止层延伸至部分所述半导体衬底。
8.根据权利要求5所述的半导体器件，其中，所述介电部分具有由弧面包围的平坦底部，并且所述介电部分的所述平坦底部的宽度小于所述介电部分的顶部的宽度。
9.根据权利要求1所述的半导体器件，其中，所述介电部分在部分所述伪栅极间隔件之间延伸。
10.一种半导体器件，包括：
半导体衬底；
停止层，位于所述半导体衬底上；以及
半导体鳍，位于所述停止层上，所述半导体鳍的两个相对端部的每个均具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的介电部分，其中，所述介电部分将所述半导体鳍分成邻近所述介电部分设置的所述半导体鳍的两部分，所述半导体鳍的所述两部分最接近所述鳍隔离结构的部分的底面与所述停止层直接接触。
11.根据权利要求10所述的半导体器件，其中，所述半导体鳍的所述两部分间隔开的距离在从5nm至50nm的范围内。
12.根据权利要求10所述的半导体器件，其中，所述停止层的厚度在从1nm至50nm的范围内。
13.根据权利要求10所述的半导体器件，其中，所述介电部分具有位于所述停止层上的第一介电部分以及位于所述第一介电部分上的第二介电部分，并且所述第一介电部分的底部的宽度大于所述第二介电部分的底部的宽度。
14.根据权利要求10所述的半导体器件，其中，所述介电部分从所述半导体鳍的顶部穿过具有一致厚度的所述停止层延伸至部分所述半导体衬底。
15.根据权利要求14所述的半导体器件，其中，所述介电部分具有由弧面包围的平坦底部，并且所述介电部分的所述平坦底部的宽度小于所述介电部分的顶部的宽度。
16.一种用于形成半导体器件的方法，所述方法包括：
在半导体衬底上形成停止层；
在所述停止层上形成半导体鳍；
在所述半导体鳍上形成彼此邻近的两个单元；
在由所述两个单元共有的共同的边界处的所述半导体鳍的顶部上形成栅极导体；
形成外围包围所述栅极导体的栅极间隔件；
蚀刻所述栅极导体和所述半导体鳍以形成从所述半导体鳍的顶部延伸至所述停止层的间隙，从而将所述半导体鳍分成所述半导体鳍的两部分，在形成所述间隙的过程中所述停止层作为蚀刻停止层使用；以及
用介电填料填充所述间隙。
17.根据权利要求16所述的方法，其中，蚀刻所述栅极导体和所述半导体鳍的操作还蚀刻所述停止层和部分所述半导体衬底。
18.根据权利要求17所述的方法，其中，通过使用CxFy、NFx、N2、O2、Cl2、Ar、SFx、CxHyFz或HBr作为蚀刻剂实施蚀刻所述停止层的操作，其中，x和y大于0。
19.根据权利要求16所述的方法，其中，通过注入或原子层沉积(ALD)实施形成所述停止层的操作。
20.一种半导体器件，包括：
半导体衬底；
停止层，位于所述半导体衬底上；
半导体鳍，位于所述停止层上；以及
彼此邻近的两个单元，位于所述半导体鳍上，所述半导体鳍在由所述两个单元共有的共同边界处具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的介电部分，其中，所述介电部分将所述半导体鳍分成所述半导体鳍的两部分；
其中，所述介电部分具有位于所述停止层上的第一介电部分以及位于所述第一介电部分上的第二介电部分，并且所述第一介电部分的底部的宽度大于所述第二介电部分的底部的宽度，
并且所述介电部分的底面与所述停止层接触所述两部分的接触面齐平。
21.一种半导体器件，包括：
半导体衬底；
停止层，位于所述半导体衬底上；
半导体鳍，位于所述停止层上；以及
彼此邻近的两个单元，位于所述半导体鳍上，所述半导体鳍在由所述两个单元共有的共同边界处具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的介电部分，其中，所述介电部分将所述半导体鳍分成邻近所述介电部分设置的所述半导体鳍的两部分；
其中，所述介电部分从所述半导体鳍的顶部穿过所述停止层延伸至部分所述半导体衬底，所述半导体鳍的所述两部分最接近所述鳍隔离结构的部分的底面与所述停止层直接接触。
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