CN220731535U - 半导体结构 - Google Patents

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Abstract

一种半导体结构，包括第一晶体管，第一晶体管包括从基板突出并由隔离特征隔开的第一鳍片和第二鳍片、在第一鳍片和第二鳍片的通道区上方的第一栅极结构、设置并跨越第一鳍片和第二鳍片的第一源极/漏极特征。半导体结构还包括第二晶体管，第二晶体管包括从基板突出并由隔离特征隔开的第三鳍片和第四鳍片、在第三鳍片和第四鳍片的通道区上方的第二栅极结构、设置并跨越第三鳍片和第四鳍片的第二源极/漏极特征。半导体结构还包括鳍片隔离结构，鳍片隔离结构设置在第一栅极结构和第二栅极结构之间，并沿着平行于第一栅极结构和第二栅极结构的方向延伸。鳍片隔离结构提供第一晶体管和第二晶体管之间的隔离。鳍片隔离结构的底表面整体与基板直接接触。

Description

半导体结构
技术领域
本实用新型涉及一种半导体结构，尤其涉及具有CPODE结构的半导体结构。
背景技术
半导体集成电路(integrated circuit；IC)工业呈指数成长。在IC材料及IC设计的技术进步产生多个IC世代，每一个IC世代比上一个IC世代有更小及更复杂的电路。在IC发展过程中，工艺可作出的几何尺寸(例如：最小部件(或线路))会下降，而功能密度(例如:每一芯片区域的相连元件数量)通常都会增加。此微缩过程通过增加生产效率及降低相关成本提供了优势。
此微缩亦增加了IC工艺及制造的复杂性，并且为了实现这些进步，需要在IC工艺及制造中进行相似的发展。举例来说，已经发展了各种方法来形成隔离结构以将有源区分成多个片段。尽管现有的隔离结构通常足以隔离有源区片段，但它们并非在各个方面都令人满意。
实用新型内容
本公开的目的在于提出一种半导体结构，以解决上述至少一个问题。
本实用新型提供一种半导体结构。半导体结构包括第一晶体管、第二晶体管、以及鳍片隔离结构。第一晶体管包括第一鳍片、第二鳍片、第一栅极结构、以及第一源极/漏极特征。第一鳍片和第二鳍片从基板突出，并且由隔离特征隔开。第一栅极结构在第一鳍片和第二鳍片的多个通道区上方。第一源极/漏极特征设置并且跨越第一鳍片和第二鳍片上方。第二晶体管包括第三鳍片、第四鳍片、第二栅极结构、以及第二源极/漏极特征。第三鳍片和第四鳍片从基板突出，并且由隔离特征隔开。第二栅极结构在第三鳍片和第四鳍片的多个通道区上方。第二源极/漏极特征设置并且跨越第三鳍片和第四鳍片上方。鳍片隔离结构设置在第一栅极结构和第二栅极结构之间，并且沿着平行于第一栅极结构和第二栅极结构的方向延伸。鳍片隔离结构提供第一晶体管和第二晶体管之间的隔离。鳍片隔离结构的底表面整体与基板直接接触。
根据本公开其中一个实施方式，还包括：一第一栅极隔离结构；以及一第二栅极隔离结构，其中上述第一栅极结构、上述第二栅极结构和上述鳍片隔离结构中的每一者与上述第一栅极隔离结构和上述第二栅极隔离结构两者直接接触。
根据本公开其中一个实施方式，上述鳍片隔离结构的上述底表面低于上述第一栅极隔离结构的一底表面，并且上述第一栅极隔离结构的上述底表面低于上述隔离特征的一底表面。
根据本公开其中一个实施方式，上述鳍片隔离结构的上述底表面与上述隔离特征的上述底表面之间的一距离在25nm和100nm之间。
根据本公开其中一个实施方式，上述鳍片隔离结构的一厚度大于上述第一栅极隔离结构和上述第二栅极隔离结构的一厚度。
根据本公开其中一个实施方式，鳍片隔离结构沿着垂直于上述第一栅极结构和上述第二栅极结构的一方向具有在15nm和30nm之间的一宽度。
根据本公开其中一个实施方式，上述鳍片隔离结构的上述底表面是非平面的。
根据本公开其中一个实施方式，上述鳍片隔离结构具有一气隙。
根据本公开其中一个实施方式，上述鳍片隔离结构在沿着平行于上述第一栅极结构和上述第二栅极结构的上述方向的一剖面具有一倒梯形。
根据本公开其中一个实施方式，上述第一鳍片与上述第三鳍片对齐，并且上述第二鳍片与上述第四鳍片对齐。
附图说明
本公开实施例可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
图1根据本公开的各种实施例显示了用于制造半导体结构的示例性方法的流程图。
图2根据本公开的各个方面显示了在图1的方法中经历各个操作站点的示例性工件的局部俯视图。
图3A、图4A、图5A、图7A、图8A、图9A、图11A、图12A、图13A、图14A、图15A、图16A、以及图19A根据本公开的各个方面显示了在图1的方法的各个工艺站点期间沿着图2中所示的线段A-A’截取的工件的局部剖面图。
图3B、图4B、图5B、图7B、图8B、图9B、图11B、图12B、图13B、图14B、图15B、图16B、以及图19B根据本公开的各个方面显示了在图1的方法的各个工艺站点期间沿着图2中所示的线段B-B’截取的工件的局部剖面图。
图6根据本公开的各种实施例显示了图5A和图5B中所示的示例性半导体结构的局部俯视图。
图10根据本公开的各种实施例显示了图9A和图9B中所示的示例性半导体结构的局部俯视图。
图17根据本公开的各种实施例显示了图16A和图16B中所示的示例性半导体结构的局部俯视图。
图18显示了沿着图17中所示的线段C-C’截取的工件的局部剖面图。
图20和图21根据本公开的各个方面显示了在图1的方法的各个工艺站点期间沿着图2中所示的线段B-B’截取的替代工件的局部剖面图。
附图标记如下：
100:方法
102～122:操作
200:工件
202:基板
205a:鳍状结构
205b:鳍状结构
205c:鳍状结构
205d:鳍状结构
202t:顶部
205C:通道区
205SD:源极/漏极区
208:源极/漏极特征
204a:隔离特征、浅沟槽隔离特征
204b:隔离特征、浅沟槽隔离特征
204c:隔离特征、浅沟槽隔离特征
204d:隔离特征、浅沟槽隔离特征
204e:隔离特征、浅沟槽隔离特征
210a:栅极结构
210b:栅极结构
210c:栅极结构
210d:栅极结构
A-A’:线段
B-B’:线段
212:界面层
213:高k介电层
214:栅极电极
216:栅极间隔物
218:接触蚀刻停止层
220:层间介电层
222:掩模结构
222a:第一层
222b:第二层
222c:第三层
224:掩模元件
226a:第一开口
226b:第二开口
210b-1:第一部分
210b-2:第二部分
228a:第一栅极隔离沟槽
228b:第二栅极隔离沟槽
210b-3:第三部分
210b-4:第四部分
210b-5:第五部分
229:介电层
229t:顶表面
230a:第一栅极隔离结构
230b:第二栅极隔离结构
232:图案化掩模薄膜
234:开口
236:蚀刻工艺
238:开口
240:蚀刻工艺
242:沟槽
242’:扩散边缘上连续多晶硅沟槽
243:蚀刻工艺
D1:深度
244:扩散边缘上连续多晶硅结构
244s:底表面
230s:底表面
W1:宽度
T1:厚度
T2:厚度
T3:距离
C-C’:线段
200’:工件
200”:工件
W2:宽度
229t’:顶表面
244s”:底表面
290:气隙
具体实施方式
本公开提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
此外，当数字或数字范围以“约”、“近似”等描述时，该术语旨在涵盖包括考虑到如本技术领域中技术人员所理解的制造过程中固有地出现的变化的合理范围内的数字。举例来说，基于与制造具有与该数字相关的特性的特征相关的已知制造公差，该数字的数字范围包括所述的数字的合理范围，例如在所述的数字的+/-10％内。举例来说，具有“约5nm”厚度的材料层可以涵盖从4.25nm到5.75nm的尺寸范围，其中与沉积材料层相关的制造公差被本技术领域中技术人员已知为+/-15％。
引入多栅极装置以通过增加栅极-通道耦合、减小关闭状态电流(off-statecurrent)、以及减小短通道效应(short-channel effect；SCE)来改善栅极控制。多栅极装置通常是指具有设置在通道区的多于一侧上方的栅极结构或其一部分的装置。鳍式场效晶体管(Fin-like field effect transistor；FinFET)和多桥通道(multi-bridge-channel；MBC)晶体管是多栅极装置的示例，其已成为高效能和低漏电应用的热门和有望的候选。FinFET的升高通道(elevated channel)在多于一侧上被栅极包裹(例如：栅极包裹从基板延伸的半导体材料的“鳍片”的顶部和侧壁)。MBC晶体管具有可以部分或全部围绕通道区延伸的栅极结构，以在两侧或更多侧上对通道区提供访问。由于MBC晶体管的栅极结构围绕通道区，因此MBC晶体管也可以称为围绕栅极晶体管(surrounding gate transistor：SGT)或环绕式栅极(gate-all-around；GAA)晶体管。MBC晶体管的通道区可以由纳米线、纳米片、其他纳米结构及/或其他合适结构形成。通道区的形状也赋予了MBC晶体管替代名称，例如纳米片晶体管或纳米线晶体管。
已经发展出扩散边缘上连续多晶硅(continuous poly on diffusion edge；CPODE)工艺以形成隔离结构(可以称为CPODE结构或介电栅极)，以将有源区分成多个片段。CPODE结构和其他相似结构是提高装置(例如：晶体管)密度的微缩工具。为了在保持装置正常功能(例如：避免电性短路)的同时实现所期望的微缩效果，CPODE结构可以形成在这种装置的边界之间(即在源极/漏极接点及/或源极/漏极特征之间)，使得可以在不妥协(compromising)装置效能的情况下减小或最小化相邻装置之间的分开距离。在一些实施例中，可以通过形成具有多个分支(branch)的沟槽以将多个相邻的有源区分开成多个片段，并且接着用介电材料填充沟槽(“CPODE沟槽”)来形成CPODE结构。举例来说，对于双鳍片装置，其源极/漏极跨越(span over)两个鳍状有源区(fin-shaped active region)。为了隔离两个相邻的双鳍片装置，CPODE沟槽的形成可以包括移除浅沟槽隔离(shallow trenchisolation；STI)特征上方的栅极结构的至少一部分，以形成CPODE沟槽的上部，并且移除其下方的通道区，以形成分支作为CPODE沟槽的下部。这些分支由STI特征分开。随着集成电路(IC)技术向更小的技术节点发展，通道区的尺寸减小，导致CPODE沟槽的高深宽比(即高宽比)。形成具有高深宽比的CPODE沟槽可能会不利地增加，例如不同有源区的蚀刻难度和不均匀的蚀刻深度(并因此导致底切(undercut)问题)，并且降低装置的电性效能(例如：击穿电压(breakdown voltage))。在一些其他现有技术中，形成CPODE沟槽可能不利地蚀刻相邻的栅极结构及/或源极/漏极特征。
本公开涉及形成具有减小的深宽比的CPODE结构的方法。在一些实施例中，示例性方法包括形成两个栅极隔离以将金属栅极结构切割成三个片段、执行第一蚀刻工艺以选择性地使与两个鳍状有源区相交的三个片段中的一者凹陷，以形成暴露两个鳍状有源区上的栅极介电层的顶表面的沟槽、以及执行第二蚀刻工艺以将沟槽垂直向下延伸至基板的顶表面下方，从而形成CPODE沟槽。第二蚀刻工艺不仅移除了三个片段中的中间一者的剩余部分，两个鳍状有源区的通道区，而且还移除了围绕两个鳍状有源区的STI特征。也就是说，CPODE沟槽的底表面整体不会暴露STI特征。接着可以沉积介电材料以填充CPODE沟槽以形成CPODE结构。通过移除STI特征以扩大CPODE沟槽的底部，可以增加蚀刻工艺窗口，可以进一步增加CPODE沟槽的深度以增强相邻装置之间的隔离，并且可以有利地减少在STI特征的尖角的放电。本公开的方法可以适用于形成CPODE结构以切割任何合适数量的鳍状有源区。
现在将参照附图更详细地描述本公开的各个方面。在这方面，图1根据本公开实施例显示了形成半导体结构的方法100的流程图。下面结合图2、图3A至图5A、图3B至图5B、图6、图7A至图9A、图7B至图9B、图10、图11A至图16A、图11B至图16B、图17、图18、图19A、图19B、图20和图21来描述方法100，其是根据方法100的实施例在不同工艺站点的工件200的局部剖面图或俯视图。方法100仅仅是一个示例，并不旨在将本公开限制为其中明确显示的内容。可以在方法100之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换、消除或移动所描述的一些操作。为了简单起见，此处并未详细描述所有操作。因为工件200将在工艺结束时被制造成半导体结构200，所以工件200可以根据上下文需要被称为半导体结构200。为了避免疑义，附图中的X、Y和Z方向相互垂直，并且一致使用。在整个本公开开中，相似的附图标记表示相似的特征，除非另有反驳。
参照图1、图2和图3A至图3B，方法100包括接收工件200的操作102。工件200包括基板202(如图3A至图3B所示)。在一个实施例中，基板202是块体(bulk)硅基板(即包括块体单晶硅)。在各种实施例中，基板202可以包括其他半导体材料，例如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、磷砷化镓铟(GaInAsP)或其组合。在一些替代实施例中，基板202可以是绝缘体上半导体基板，例如绝缘体上硅(silicon-on-insulator；SOI)基板、绝缘体上硅锗(silicon germanium-on-insulator；SGOI)基板或绝缘体上锗(germanium-on-insulator；GOI)基板，并且包括载体(carrier)、载体上的绝缘体和绝缘体上的半导体层。基板202可以包括根据半导体结构200的设计要求配置的各种掺杂区(未显示)，例如P型掺杂区、N型掺杂区或其组合。P型掺杂区(例如；P型井)包括P型掺杂物，例如硼(B)、镓(Ga)、其他P型掺杂物或其组合。N型掺杂区(例如：N型井)包括N型掺杂物，例如磷(P)、砷(As)、其他N型掺杂物或其组合。在一些实施方式中，基板202包括由P型掺杂物和N型掺杂物的组合形成的掺杂区。可以执行离子注入工艺、扩散工艺及/或其他合适掺杂工艺以形成各种掺杂区。
工件200还包括设置在基板202上的多个鳍状结构/鳍状有源区(例如鳍状结构205a、205b、205c、205d)。图2所示的鳍状结构205a至205d的数量只是一个例子。工件200可以包括任何合适数量的鳍状结构。在一些实施例中，鳍状结构205a至205d可以由图案化基板202的顶部202t来形成。如图2所示，鳍状结构205a至205d中的每一者沿着Z方向垂直突出，沿着X方向细长延伸，并且沿着Y方向相互分开。在本实施例中，鳍状结构205a至205d可以包括沿着Z轴的均匀半导体成分，并且工件200的最终结构包括FinFET。在附图中未明确显示的一些替代实施例中，可以制造工件200以形成MBC晶体管，并且鳍状结构205a至205d可以包括MBC晶体管的至少一纳米结构。鳍状结构205a至205d可以由图案化沉积在基板202上的一或多个外延层(例如：交替的通道层和牺牲层的垂直叠堆)来形成。通道层和牺牲层具有不同的成分。接着选择性地移除鳍状结构的通道区中的牺牲层以将通道层释放到悬浮纳米结构中以形成通道区。
如图3A所示，鳍状结构205a至205d中的每一者包括通道区205C和源极/漏极区205SD。每一个通道区205C被栅极结构包裹并且在栅极结构下方，而源极/漏极区205SD不与栅极结构重叠。如以下将进一步描述的，源极/漏极特征208将形成在源极/漏极区205SD中。源极/漏极特征208可以称为源极或漏极，单独或共同地取决于上下文。
工件200还包括围绕鳍状结构205a至205b形成的多个隔离特征(例如图3B中所示的隔离特征204a、204b、204c、204d、204e)以隔离两个相邻的鳍状结构。隔离特征204a至204e也可以称为浅沟槽隔离(STI)特征。在一些实施例中，STI特征204a至204e可以包括氧化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluorine-doped silicate glass；FSG)、低k电介质、其组合及/或其他合适材料。
如图2和图3A所示，工件200还包括形成在源极/漏极区205SD中及/或上方并且耦接至通道区205C的源极/漏极特征208。根据将形成晶体管的导电类型，源极/漏极特征208可以是N型源极/漏极特征或P型源极/漏极特征。示例性N型源极/漏极特征可以包括硅、掺杂磷的硅、掺杂砷的硅、掺杂锑的硅或其他合适材料，并且可以在外延工艺期间通过引入磷、砷或锑的N型掺杂物来被原位(in-situ)掺杂，或者使用接面注入工艺(junctionimplant process)来被异位(ex-situ)掺杂。示例性P型源极/漏极特征可以包括锗、掺杂镓的硅锗、掺杂硼的硅锗或其他合适材料，并且可以在外延工艺期间通过引入硼或镓的P型掺杂物来被原位掺杂，或者使用接面注入工艺来被异位掺杂。
仍然参照图2和图3A至图3B，工件200包括设置在鳍状结构205a至205d的通道区205C上方的栅极结构(例如：栅极结构210a、210b、210c、210d)。在图2和图3B所示的实施例中，栅极结构210b包裹鳍状结构205a至205d的通道区。每一个栅极结构210a至210d包括栅极介电层和在栅极介电层上方的栅极电极214。栅极介电层包括界面层212和高k介电层213。在一些情况下，界面层212可以通过热氧化形成，并且可以包括氧化硅。高k介电层213由具有高介电常数的介电材料形成，例如大于氧化硅的介电常数(k≈3.9)。用于高k介电层的示例性高k介电材料包括二氧化钛(TiO2)、氧化铪锆(HfZrO)、五氧化二钽(Ta2O5)、硅酸铪(HfSiO4)、二氧化锆(ZrO2)、二氧化锆硅(ZrSiO2)、三氧化二镧(La2O3)、三氧化二铝(Al2O3)、一氧化锆(ZrO)、三氧化二钇(Y2O3)、钛酸锶(SrTiO3(STO))、钛酸钡(BaTiO3(BTO))、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、钛酸锶钡((Ba，Sr)TiO3(BST))、氮化硅(SiN)、其组合或其他合适材料。在一个实施例中，高k介电层213由氧化铪(HfO)形成。栅极电极214可以包括多个层，例如功函数层、黏合/阻挡层及/或金属填充(或块体)层。功函数层包括被调节以具有期望的功函数(例如N型功函数或P型功函数)的导电材料，例如N型功函数材料及/或P型功函数材料。P型功函数材料包括氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、二硅化锆(ZrSi2)、二硅化钼(MoSi2)、二硅化钽(TaSi2)、二硅化镍(NiSi2)、其他P型功函数材料或其组合。N型功函数材料包括钛(Ti)、铝(Al)、银(Ag)、锰(Mn)、锆(Zr)、钛铝(TiAl)、碳化钛铝(TiAlC)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、钽铝(TaAl)、碳化钽铝(TaAlC)、氮化钛铝(TiAlN)、其他N型功函数材料或其组合。黏合/阻挡层可包括促进相邻层(例如功函数层和金属填充层)之间的黏合的材料，及/或包括阻挡及/或减少栅极层(例如功函数层和金属填充层)之间的扩散的材料。举例来说，黏合/阻挡层包括金属(例如：钨(W)、铝(Al)、钽(Ta)、钛(Ti)、镍(Ni)、铜(Cu)、钴(Co)、其他合适金属或其组合)、金属氧化物、金属氮化物(例如：氮化钛(TiN))或其组合。金属填充层可以包括合适导电材料，例如铝(Al)、铜(Cu)、钨(W)、钌(Ru)、钛(Ti)、合适金属或其组合。栅极结构210a至210d的侧壁衬垫有栅极间隔物216。在一些实施例中，栅极间隔物216可以包括氮碳化硅、碳氧化硅、氮碳氧化硅或氮化硅。
仍然参照图3A，工件200还包括接点蚀刻停止层(contact etch stop layer；CESL)218和沉积在源极/漏极特征208上方的层间介电(interlayer dielectric；ILD)层220。CESL 218被配置以在后续工艺期间保护各种下方的部件，并且可以包括氮化硅、氮氧化硅及/或其他合适材料，并且可以通过原子层沉积(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)工艺及/或其他合适沉积或氧化工艺来形成。如图3A所示，CESL 218可以沉积在源极/漏极特征208的顶表面和栅极间隔物216的侧壁上。在沉积CESL 218之后，通过CVD工艺、PECVD工艺或其他合适沉积技术在工件200上方沉积ILD层220。ILD层220可以包括氧化硅、低k介电材料、四乙氧基硅烷(tetraethylorthosilicate；TEOS)、掺杂的氧化硅(例如：硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、氟硅酸盐玻璃(fluorosilicate glass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG))、其他合适介电材料或其组合。在沉积ILD层220之后，可执行一或多个化学机械平坦化(chemical mechanical planarization；CMP)工艺以平坦化工件200的顶表面。
在一些实施例中，可以采用栅极替换工艺(或后栅极工艺)，其中一些冗余栅极叠堆(未显示)用作那些功能性栅极结构210a至210d的占位符(placeholder)。在示例后栅极工艺中，冗余栅极叠堆(未显示)形成在鳍状结构205a至205b的通道区上方。每一个冗余栅极叠堆可以包括栅极介电层(例如：氧化硅(SiO2))和形成在其上的冗余栅极电极层(例如：多晶硅)。接着在工件200上方沉积栅极间隔物216，包括在冗余栅极叠堆的侧壁上方。源极/漏极特征件208可以在形成冗余栅极叠堆之后形成。在形成CESL 218和ILD层220之后，可以执行平坦化工艺(例如CMP工艺)，以移除多余的材料以暴露冗余栅极叠堆。接着移除冗余栅极叠堆并且用栅极结构210a至210d代替，栅极结构210a至210d的成分已在上面描述。
参照图1、图4A和图4B，方法100包括操作104，其中在工件200上方形成掩模结构222。在本实施例中，掩模结构222为多层结构，并且包括直接形成在ILD层220和栅极结构210a至210d上的第一层222a、直接形成在第一层222a上的第二层222b和形成在第二层222b上方的第三层222c。第一层222a可以包括氧化铝、氧化硅、氮化硅、氮碳化硅、碳氧化硅、氮氧化硅、氮碳氧化硅、其他合适材料或其组合，并且可以通过CVD、ALD、物理气相沉积(physical vapor deposition；PVD)形成、其他合适方法或其组合形成。第二层222b可以由与第一层222a的材料不同的材料形成，以为后续的平坦化工艺(例如：一或多个CMP工艺)提供终点信号(end point signal)。第三层222c可以包括氧化铝、氧化硅、氮化硅、氮碳化硅、碳氧化硅、氮氧化硅、氮碳氧化硅、其他合适材料或其组合，并且可以通过CVD、ALD、PVD、其他合适方法或其组合形成。在一个实施例中，第一层222a由氮化硅形成，第二层222b由硅(Si)形成，第三层222c由氮化硅形成，并且用作硬掩模。
参照图1、图5A、图5B和图6，方法100包括操作106，其中掩模结构222被图案化以形成第一开口226a和第二开口226b。掩模结构222的图案化可以包括多个工艺。举例来说，可以在掩模结构222上方形成包括光刻胶层的掩模元件224，通过图案化掩模暴露于辐射源，并且后续被显影以形成图案化的掩模元件224。接着可以使用图案化的掩模元件224作为蚀刻掩模来蚀刻掩模结构222以形成暴露栅极结构210b的第一部分210b-1的第一开口226a和暴露栅极结构210b的第二部分210b-2的第二开口226b。在形成第一开口226a和第二开口226b之后，可以移除图案化的掩模元件224。图6显示了在形成第一开口226a和第二开口226b之后的工件200的局部俯视图。在图6所示的实施例中，第一开口226a还暴露栅极结构210a、210c和210d的沿着X方向与栅极结构210b的第一部分210b-1对齐的多个部分，并且第二开口226b还暴露栅极结构210a、210c和210d的沿着X方向与栅极结构210b的第二部分210b-2对齐的多个部分。
参照图1、图7A和图7B，方法100包括操作108，其中执行蚀刻工艺以形成第一栅极隔离沟槽228a和第二栅极隔离沟槽228b以将栅极结构210b切割成多个片段。在形成包括第一开口226a和第二开口226b的图案化的掩模结构222之后，以图案化的掩模结构222作为蚀刻掩模，对工件200执行蚀刻工艺以形成第一栅极隔离沟槽228a和第二栅极隔离沟槽228b。在图7B所示的实施例中，此蚀刻工艺移除了栅极结构210b的第一部分210b-1、直接设置在栅极结构210b的第一部分210b-1下方的STI特征204a的一部分、栅极结构210b的第二部分210b-2、以及直接设置在栅极结构210b的第二部分210b-2下方的STI特征204c的一部分。在本实施例中，第一栅极隔离沟槽228a和第二栅极隔离沟槽228b两者延伸穿过栅极结构210b和STI特征，并且向下延伸到基板202中。第一栅极隔离沟槽228a和第二栅极隔离沟槽228b将栅极结构210b的剩余部分分成三个部分：第三部分210b-3、第四部分210b-4和第五部分210b-5。在图7B所示的实施例中，第一栅极隔离沟槽228a设置在鳍状结构205a和鳍状结构205b之间，并且第二栅极隔离沟槽228b设置在鳍状结构205c和鳍状结构205d之间。栅极结构210b的第三部分210b-3包裹鳍状结构205a，栅极结构210b的第四部分210b-4包裹鳍状结构205b和205c，以及栅极结构210b的第五部分210b-5包裹鳍状结构205d。可以理解工件200可以包括任何合适数量的鳍状结构，并且栅极结构210b的第四部分210b-4可以包裹任何合适数量(例如：1、2、3、4或更多)的鳍状结构。尽管未显示，但在工件200的俯视图中，第一栅极隔离沟槽228a和第二栅极隔离沟槽228b中的每一者沿着X方向纵向延伸，并且进一步将栅极结构210a、210c和210d分开。
参考图1、图8A、图8B、图9A、图9B和图10，方法100包括操作110，其中第一栅极隔离结构230a形成在第一栅极隔离沟槽228a中，并且第二栅极隔离结构230b形成在第二栅极隔离沟槽228b中。第一栅极隔离结构230a和第二栅极隔离结构230b的形成可以包括在工件200上方沉积介电层229(如图8A至图8B所示)，以大抵填充第一栅极隔离沟槽228a和第二栅极隔离沟槽228b。介电层229可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅、氮碳化硅、低k介电材料、其他合适材料或其组合，并且可以通过CVD、PECVD、流动式CVD、PVD、ALD、其他合适方法或其组合来沉积。在一个实施例中，介电层229包括炉管(furnace)氮化硅。由于第一栅极隔离沟槽228a和第二栅极隔离结构230b的存在，介电层229的顶表面229t可能不是平坦的。举例来说，直接在第一/第二栅极隔离结构230a/230b上方的顶表面229t的一部分可以是凹面，并且在顶表面229t的剩余部分下方。
在本实施例中，如图9A至图9B所示，在沉积介电层229之后，执行平坦化工工艺(例如：一或多个CMP工艺)以移除介电层229的多余部分，以暴露掩模结构222的顶表面，从而形成第一栅极隔离结构230a和第二栅极隔离结构230b。如此处所示，栅极结构210b的第三部分210b-3和第四部分210b-4通过第一栅极隔离结构230a电性隔离和物理隔离，并且栅极结构210b的第四部分210b-4和第五部分210b-5通过第二栅极隔离结构230b电性隔离和物理隔离。在本实施例中，第一栅极隔离结构230a和第二栅极隔离结构230b的底表面低于浅沟槽隔离特征204a至204e的底表面。图10显示了图9A至图9B中所示的工件200的局部俯视图。第一栅极隔离结构230a和第二栅极隔离结构230b各自沿着X方向(其大抵垂直于栅极结构210b的方向)纵向延伸，并且共同将宅极结构210b切割成三个部分210b-3、210b-4和210b-5。在本实施例中，第一栅极隔离结构230a和第二栅极隔离结构230b进一步将栅极结构210a、210c和210d的每一者切割成三个部分。
参考图1、图11A和图11B，方法100包括操作112，其中在工件200上方形成图案化掩模薄膜232。图案化掩模薄膜232可以包括一或多个材料层，例如底层、形成在底层上的中间层、以及形成在中间层上的顶部光刻胶层。在一些实施例中，底层可以包括硬掩模材料，例如含碳材料。中间层可以包括抗反射材料(例如：背面抗反射涂布(backside anti-reflective coating；BARC)层)以帮助顶部光刻胶层的曝光和聚焦。图案化掩模薄膜232包括开口234，开口234被配置以有助于移除栅极结构210b的一部分。在本实施例中，开口234暴露直接设置在栅极结构210b的第四部分210b-4上方的掩模结构222的一部分，如图11A和图11B示例性所示。如图11B所示，开口234进一步部分地暴露第一栅极隔离结构230a和第二栅极隔离结构230b。
参照图1、图12A和图12B，方法100包括操作114，其中移除掩模结构222的未被图案化掩模薄膜232覆盖的部分。在使用图案化掩模薄膜232作为蚀刻掩模的同时，执行蚀刻工艺236以移除掩模结构222中未被图案化掩模薄膜232覆盖的部分。蚀刻工艺236的执行形成暴露栅极结构210b的第四部分210b-4的栅极电极214的顶表面的开口238。蚀刻工艺236可以包括干式蚀刻工艺、湿式蚀刻工艺或另一其他合适蚀刻工艺。在本实施例中，第一和第二栅极隔离结构230a和230b的成分与掩模结构222的第三层222c的成分相同，并且蚀刻工艺236进一步移除图案化掩模薄膜232的开口234所暴露的第一和第二栅极隔离结构230a和230b的部分。如图12B所示，开口238的剖面形状包括倒梯形(inverted trapezoid)。在一些其他实施方式中，开口238的剖面图可以成形为矩形。在暴露栅极结构210b的第四部分210b-4的闸电极214的顶表面之后，可以选择性地移除图案化掩模薄膜232。
参照图1、图13A和图13B，方法100包括操作116，其中执行蚀刻工艺240以选择性地使栅极结构210b凹陷。更具体来说，执行蚀刻工艺240以选择性地使栅极结构210b的第四部分210b-4的栅极电极214凹陷以形成沟槽242。蚀刻工艺240选择性地使栅极电极214凹陷，而大抵不蚀刻掩模结构222、第一和第二栅极隔离结构230a和230b、栅极间隔物216和高k介电层213。如图13A至图13B所示，在执行蚀刻工艺240之后，形成在鳍状结构205b和205c的顶表面上的高k介电层213的部分暴露在沟槽242中。工件200仍然包括直接形成在STI特征204a、204b和204c上的栅极结构210b的第四部分210b-4的剩余部分。在一个实施例中，蚀刻工艺240是湿式蚀刻工艺。
参照图1、图14A和图14B，方法100包括操作116，其中栅极结构210b的第四部分210b-4的剩余部分，以及直接设置在栅极结构210b的第四部分210b-4下方的鳍状结构205b至205c和STI特征被选择性地移除以延伸沟槽242。在本实施例中，在形成沟槽242之后，进行蚀刻工艺243以将沟槽242垂直向下延伸到基板202中，而大抵不蚀刻第一和第二栅极隔离结构230a和230b。延伸的沟槽242可以被称为CPODE沟槽242’。CPODE沟槽242’的延伸部分具有可以在约100nm和约200nm之间的深度D1。
关于图14B，蚀刻工艺243选择性地移除设置在第一栅极隔离结构230a和第二栅极隔离结构230b之间的特征。更具体来说，蚀刻工艺243选择性地移除栅极结构210b的第四部分210b-4的剩余部分(例如：栅极电极214、高k介电层213、界面层212的剩余部分)、直接设置在栅极结构210b的第四部分210b-4下方的鳍状结构205b至205c的多个部分、设置在第一栅极隔离结构230a和鳍状结构205b之间的STI特征204a的一部分、STI特征204b、以及设置在第二栅极隔离结构230b和鳍状结构205c之间的STI特征204c的一部分。换句话说，蚀刻工艺243不仅移除直接设置在栅极结构210b的第四部分210b-4下方的鳍状结构205b至205c的多个部分，而且移除围绕鳍状结构205b至205c的STI特征。与蚀刻工艺移除鳍状结构205b至205c而不移除周围的STI特征以形成具有高深宽比(深宽比是指高度与宽度的比率)的个别分支的CPODE沟槽的实施例相比，连同鳍状结构205b至205c一起移除STI特征将形成具有减小的深宽比的单一沟槽(即CPODE沟槽242’)。在本实施例中，蚀刻工艺243进一步使直接在栅极结构210b的第四部分210b-4下方的基板202的部分凹陷。如图14B所示，在蚀刻工艺243之后，CPODE沟槽242’的底表面仅暴露基板202，并且低于第一栅极隔离结构230a和第二栅极隔离结构230b的底表面。
参照图1、图15A至图15B、图16A至图16B、图17和图18，方法100包括操作120，其中在CPODE沟槽242’中形成CPODE结构244。在一些实施例中，CPODE结构244是单层结构。CPODE结构244的形成可以包括在工件200上方沉积介电材料层(未显示)以大抵填充CPODE沟槽242’。举例来说，介电材料层可以包括氮化硅、氮碳氧化硅、氮碳化硅、氮氧化硅、氧化铪、氧化锆、氧化铝、氧化硅、掺杂的氧化硅、其组合或其他合适材料，并且可以通过任何合适方法形成，包括CVD、ALD、PVD、其他方法或其组合。在一个实施例中，介电材料层包括氧化硅。在替代实施例中，CPODE结构244是多层结构。举例来说，CPODE结构244可以包括沿着第二介电层的侧壁和底表面延伸的第一介电层。第一介电层和第二介电层具有不同的成分。在本实施例中，在沉积介电材料层之后，执行第一平坦化工艺(例如：CMP)以移除多余的材料以暴露掩模结构222的第一层222a的顶表面。换句话说，当第一层222a的顶表面暴露时，第一平坦化工艺停止。在第一平坦化工艺之后，CPODE结构244的顶表面以及第一和第二栅极隔离结构230a和230b的顶表面与第一层222a的顶表面共平面。在图15A所示的实施例中，CPODE结构244通过高k介电层213与栅极间隔物216隔开。在图15B所示的实施例中，CPODE结构244与第一和第二栅极隔离结构230a和230b两者直接接触。CPODE结构244的底表面244s低于第一和第二栅极隔离结构230a和230b的底表面230s。
如图16A至图16B所示，在形成CPODE结构244之后，接着对工件200执行第二平坦化工艺(例如：CMP)以定义CPODE结构244的最终高度和栅极结构210a至210d的最终高度。CPODE结构244沿着X方向具有宽度W1。在本实施例中，宽度W1小于栅极结构210和沿着栅极结构210a的侧壁延伸的栅极间隔物216的总宽度。在一个实施例中，宽度W1可以在约15nm和30nm之间。沿着Z方向，CPODE结构244的厚度T2大于第一/第二栅极隔离结构230a/230b的厚度T1。在本实施例中，CPODE结构244的底表面244s整体与基板202直接接触。在一个实施例中，CPODE结构244的底表面244s与STI结构204a至204e的最底表面之间的距离T3可以大于5nm。举例来说，距离T3可以在约25nm和约100nm之间。图17显示了图16A至图16B中所示的工件200的局部俯视图。图18显示了沿着图17中所示的线段C-C’截取的工件200的局部剖面图。在图16A至图16B和图17所示的实施例中，CPODE结构244沿着Y方向纵向延伸，并且将连续的鳍状结构205b切割成两个电性和物理隔离的片段，并且也将连续的鳍状结构205c切割成两个电性和物理隔离的片段。在一些其他实施方式中，CPODE结构244可以切割一个鳍形结构，或者两个或更多(例如：三个、四个、五个…)鳍状结构。在图17和图18所示的实施例中，每一个源极/漏极特征208跨越两个鳍状结构205b和205c，并且CPODE结构244隔离两个相邻的双鳍片装置。在一些实施例中，每一个源极/漏极特征208跨越任何合适数量(例如：1、3、4、…)的鳍状有源结构。在一些实施例中，沿着Z方向，形成在鳍状结构205b和205c之间的STI特征204b的厚度可以小于STI特征204a/204c的厚度。
参照图1，方法100包括操作122，其中执行进一步的工艺以完成制造。这种进一步的工艺可以包括在源极/漏极特征208上方形成硅化物层(未显示)和在工件200上方形成多层互连(multi-layer interconnect；MLI)结构(未显示)。MLI可以包括设置在的介电层(例如蚀刻停止层和ILD层(例如ILD层220))中的各种互连特征，例如通孔和导线。在一些实施例中，通孔是被配置为互连装置级接点(interconnect device-level contact)的垂直互连特征，例如形成在源极/漏极特征208上方的源极/漏极接点和形成在栅极结构210a至210d上方的栅极接点(未显示)。
在参照图1至图18所述的上述实施例中，每一个栅极结构210a至210d包括界面层212、形成在界面层212上并且在剖面图中具有U形的高k介电层213、以及包括功函数层的栅极电极214。CPODE结构244和栅极隔离结构230a至230b在形成栅极结构210a至210d之后形成。在一些替代实施例中，采用栅极替换工艺(或后栅极工艺)，其中一些冗余栅极叠堆(包括栅极介电层(例如：氧化硅(SiO2))和栅极介电层上的冗余栅极电极(例如：多晶硅)，未显示)用作那些功能性栅极结构210a至210d的占位符，并且在形成冗余栅极叠堆之后和形成栅极结构210a至210d之前形成CPODE结构244’及/或栅极隔离结构230a至230b。换句话说，冗余栅极叠堆和其下方的特征(例如：鳍状结构的通道区和围绕鳍状结构的STI)中的一者的至少一部分将被CPODE结构244’(如图19A至图19B所示)代替，以提供相邻有源区之间的隔离。接着可以用功能性栅极结构210a至210d替换那些冗余栅极叠堆的剩余部分。换句话说，在形成功能性栅极结构210a至210d之前形成CPODE结构244’。代替具有U形轮廓，冗余栅极叠堆中的栅极介电层可以仅具有平坦部分，其将被大抵移除以形成CPODE沟槽。图19A和图19B显示了包括CPODE结构244’的工件200’的截面图。工件200’与图16A和图16B所示的工件200相似，除了CPODE结构244’与栅极间隔物216直接接触，并且由于在形成CPODE结构244’期间没有高k介电层而具有大于宽度W1的宽度W2。在一些实施例中，在形成CPODE结构244’期间，可以轻微蚀刻栅极间隔物216。
在参照图8A至图8B和图9A至图9B所述的上述实施例中，在工件200上沉积介电层229之后，执行平坦化工艺(例如：一或多个CMP工艺)以移除介电层229的多余部分以暴露掩模结构222的顶表面。在图20和图21所示的一些其他实施方式中，在工件200上沉积介电层229之后，可以执行蚀刻工艺以回蚀介电层229，以减小形成在掩模结构222的顶表面上的介电层229的厚度。在蚀刻工艺之后，介电层229仍然具有非平面或不平坦的顶表面229t’，如图20所示。接着可以执行方法100的操作112至122中的操作以完成工件的制造。与图16A和图16B所示的CPODE结构244不同，图21所示的工件200”的CPODE结构244”具有底表面244s”。由于介电层229的非平面的顶表面229t’以及因此不同的蚀刻深度，CPODE 244”的底表面244s”也是非平面的。在一些实施例中，气隙(air gap)290可以形成在栅极隔离结构及/或CPODE结构中。
尽管不旨在进行限制，但本公开的一或多个实施例为半导体结构及其形成提供了许多益处。举例来说，本公开提供了一种隔离结构及其形成方法，设置在两个装置区之间。在本实施例中，除了提供微缩能力以相容先进技术节点上的装置制造，还具有减小深宽比的CPODE结构允许改善蚀刻工艺窗口，减少对栅极结构和源极/漏极特征的损害，从而提高装置的整体效能。此外，移除多个鳍状结构而不移除其周围的STI特征将导致STI特征产生尖角，这将导致在这些STI特征的尖角放电。然而，本公开提供了通过移除鳍状结构及其周围的STI两者而形成的CPODE结构，从而提供具有增加的击穿电压的半导体结构。在一些实施例中，本公开可以应用于形成用于隔离相邻N型晶体管的第一CPODE结构和用于隔离相邻P型晶体管的装置区中的第二CPODE结构。即使N型晶体管和P型晶体管可以有具有不同成分(例如硅(Si)、硅锗(SiGe))的有源区，第一CPODE结构和第二CPODE结构也可以具有大抵相同的深度。在一些实施例中，本公开的方法可以容易地结合到GAA晶体管和其他合适结构中的CPODE结构的形成中。
本公开提供了许多不同的实施例。此处公开了半导体结构及其制造方法。在一个示例性方面，本公开涉及一种半导体结构的形成方法。半导体结构的形成方法包括接收工件，工件包括由在基板上方的第一隔离特征分开的第一半导体鳍片和第二半导体鳍片，以及包括与第一半导体鳍片和第二半导体鳍片相交，并且直接设置在第一隔离特征上方的第一部分的栅极结构。半导体结构的形成方法还包括移除栅极结构的第一部分和直接设置在栅极结构的第一部分下方的第一半导体鳍片、第二半导体鳍片、以及第一隔离特征的多个部分，以形成鳍片隔离沟槽；在工件上方形成介电层，以大抵填充鳍片隔离沟槽；以及平坦化介电层以在鳍片隔离沟槽中形成鳍片隔离结构，其中鳍片隔离结构的底表面低于栅极结构的最底部分，并且低于第一隔离特征的最底部分。
在一些实施例中，工件还可以包括跨越第一半导体鳍片和第二半导体鳍片两者的第一源极/漏极特征，以及跨越第一半导体鳍片和第二半导体鳍片两者的第二源极/漏极特征，其中鳍片隔离结构设置在第一源极/漏极特征和第二源极/漏极特征之间。在一些实施例中，第一半导体鳍片和第二半导体鳍片可以各自沿着第一方向纵向延伸，栅极结构沿着与第一方向大抵垂直的第二方向纵向延伸，并且鳍片隔离结构沿着第二方向纵向延伸。在一些实施例中，半导体结构的形成方法还可以包括形成延伸穿过栅极结构并且相邻于第一半导体鳍片设置的第一栅极隔离结构；以及形成延伸穿过栅极结构并且相邻于第二半导体鳍片设置的第二栅极隔离结构，其中鳍片隔离结构沿着第二方向设置在第一栅极隔离结构和第二栅极隔离结构之间。在一些实施例中，鳍片隔离结构可以与第一栅极隔离结构和第二栅极隔离结构两者直接接触。在一些实施例中，鳍片隔离结构的厚度可以大于第一栅极隔离结构的厚度。在一些实施例中，形成第一栅极隔离结构和第二栅极隔离结构的操作可以包括形成延伸穿过栅极结构并且相邻于第一半导体鳍片的第一沟槽和延伸穿过栅极结构并且相邻于第二半导体鳍片的第二沟槽；在工件上方沉积介电材料层，以大抵填充第一沟槽和第二沟槽；以及回蚀介电材料层，从而在第一沟槽中形成第一栅极隔离结构，并且在第二沟槽中形成第二栅极隔离结构。在一些实施例中，移除栅极结构的第一部分、直接设置在栅极结构的第一部分下方的第一半导体鳍片、第二半导体鳍片、以及第一隔离特征的部分的操作可以包括执行第一蚀刻工艺以选择性地使栅极结构的第一部分凹陷以形成开口，其中栅极结构的凹陷的第一部分的顶表面在第一半导体鳍片和第二半导体鳍片的多个顶表面上方；以及执行第二蚀刻工艺以选择性地移除栅极结构的第一部分的剩余部分，以及在其下方的第一半导体鳍片、第二半导体鳍片和第一隔离特征的部分以延伸上述开口，从而形成鳍片隔离沟槽。在一些实施例中，工件还可以包括从基板穿透的第三半导体鳍片，其中栅极结构还包括包裹第三半导体鳍片的第二部分，半导体结构的形成方法还可以包括在鳍片隔离沟槽中形成鳍片隔离结构之后，用栅极叠堆代替栅极结构的第二部分，其中栅极叠堆包括高k介电层和设置在高k介电层上方的功函数层。
在另一个示例性方面，本公开涉及一种半导体结构的形成方法。半导体结构的形成方法包括接收工件，工件包括沿着第一方向纵向延伸并且在基板上方的多个鳍片，多个隔离特征，其中鳍片中的两个相邻鳍片被隔离特征的相应隔离特征分开，以及沿着第二方向纵向延伸，并且直接在鳍片和隔离特征上方的栅极结构，第二方向大抵垂直于第一方向。半导体结构的形成方法还包括形成第一沟槽和第二沟槽，以将栅极结构分成第一部分、第二部分和第三部分，其中第一部分通过第一沟槽和第二沟槽个别与第二部分和第三部分分开；在第一沟槽和第二沟槽中个别形成第一隔离结构和第二隔离结构；在形成第一隔离结构和第二隔离结构之后，选择性地移除栅极结构的第一部分和直接设置在栅极结构的第一部分下方的鳍片的多个部分和隔离特征的多个部分，以形成第三沟槽；以及在第三沟槽中形成第三隔离结构。
在一些实施例中，栅极结构的第一部分可以直接设置在鳍片的多个鳍片上方。在一些实施例中，第三隔离结构的厚度可以大于第一隔离结构的厚度。在一些实施例中，形成第一沟槽和第二沟槽的操作可以包括：在工件上方沉积第一介电层；在第一介电层上方沉积材料层，其中材料层的成分不同于第一介电层的成分；在材料层上方沉积硬掩模层；图案化硬掩模层、材料层和第一介电层以形成第一开口和第二开口；以及执行第一蚀刻工艺以选择性地移除由第一开口和第二开口暴露栅极结构的多个部分，以形成第一沟槽和第二沟槽。在一些实施例中，第一沟槽和第二沟槽中的每一者可以延伸穿过隔离特征的多个部分，并且延伸到基板中。在一些实施例中，半导体结构的形成方法还可以包括在形成第一隔离结构和第二隔离结构之后，在工件上方形成图案化掩模薄膜，其中图案化掩模薄膜包括第三开口，其中第三开口直接在栅极结构的第一部分上方，并且进一步暴露第一隔离结构和第二隔离结构两者；以及执行第二蚀刻工艺以移除直接设置在栅极结构的第一部分上方的硬掩模层、材料层和第一介电层的多个部分，以暴露栅极结构的第一部分。在一些实施例中，栅极结构是第一栅极结构，工件还可以包括沿着第二方向纵向延伸，并且相邻于第一栅极结构设置的第二栅极结构，其中第一隔离结构和第二隔离结构进一步将第二栅极结构切割成三片段。
在又一个示例性方面，本公开涉及一种半导体结构。半导体结构包括第一晶体管，第一晶体管包括从基板突出并且由隔离特征隔开的第一鳍片和第二鳍片、在第一鳍片和第二鳍片的多个通道区上方的第一栅极结构、设置并且跨越第一鳍片和第二鳍片的第一源极/漏极特征。半导体结构还包括第二晶体管，第二晶体管包括从基板突出并且由隔离特征隔开的第三鳍片和第四鳍片、在第三鳍片和第四鳍片的多个通道区上方的第二栅极结构、设置并且跨越第三鳍片和第四鳍片的第二源极/漏极特征。半导体结构还包括鳍片隔离结构，鳍片隔离结构设置在第一栅极结构和第二栅极结构之间，并且沿着平行于第一栅极结构和第二栅极结构的方向延伸，其中鳍片隔离结构提供第一晶体管和第二晶体管之间的隔离，以及鳍片隔离结构的底表面整体与基板直接接触。
在一些实施例中，半导体结构还可以包括第一栅极隔离结构和第二栅极隔离结构，其中第一栅极结构、第二栅极结构和鳍片隔离结构中的每一者与第一栅极隔离结构和第二栅极隔离结构两者直接接触。在一些实施例中，鳍片隔离结构的底表面低于第一栅极隔离结构的底表面，并且第一栅极隔离结构的底表面低于隔离特征的底表面。在一些实施例中，第一鳍片与第三鳍片对齐，并且第二鳍片与第四鳍片对齐。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (10)

1.一种半导体结构，其特征在于，包括：
一第一晶体管，包括：
一第一鳍片和一第二鳍片，从一基板突出，并且由一隔离特征隔开；
一第一栅极结构，在上述第一鳍片和上述第二鳍片的多个通道区上方；以及
一第一源极/漏极特征，设置并且跨越上述第一鳍片和上述第二鳍片上方；
一第二晶体管，包括：
一第三鳍片和一第四鳍片，从上述基板突出，并且由上述隔离特征隔开；
一第二栅极结构，在上述第三鳍片和上述第四鳍片的多个通道区上方；以及
一第二源极/漏极特征，设置并且跨越上述第三鳍片和上述第四鳍片上方；以及
一鳍片隔离结构，设置在上述第一栅极结构和上述第二栅极结构之间，并且沿着平行于上述第一栅极结构和上述第二栅极结构的一方向延伸，
其中上述鳍片隔离结构提供上述第一晶体管和上述第二晶体管之间的隔离，以及
其中上述鳍片隔离结构的一底表面整体与上述基板直接接触。
2.如权利要求1所述的半导体结构，其特征在于，还包括：
一第一栅极隔离结构；以及
一第二栅极隔离结构，
其中上述第一栅极结构、上述第二栅极结构和上述鳍片隔离结构中的每一者与上述第一栅极隔离结构和上述第二栅极隔离结构两者直接接触。
3.如权利要求2所述的半导体结构，其特征在于，上述鳍片隔离结构的上述底表面低于上述第一栅极隔离结构的一底表面，并且上述第一栅极隔离结构的上述底表面低于上述隔离特征的一底表面。
4.如权利要求3所述的半导体结构，其特征在于，上述鳍片隔离结构的上述底表面与上述隔离特征的上述底表面之间的一距离在25nm和100nm之间。
5.如权利要求2所述的半导体结构，其特征在于，上述鳍片隔离结构的一厚度大于上述第一栅极隔离结构和上述第二栅极隔离结构的一厚度。
6.如权利要求1所述的半导体结构，其特征在于，鳍片隔离结构沿着垂直于上述第一栅极结构和上述第二栅极结构的一方向具有在15nm和30nm之间的一宽度。
7.如权利要求1所述的半导体结构，其特征在于，上述鳍片隔离结构的上述底表面是非平面的。
8.如权利要求1所述的半导体结构，其特征在于，上述鳍片隔离结构具有一气隙。
9.如权利要求1所述的半导体结构，其特征在于，上述鳍片隔离结构在沿着平行于上述第一栅极结构和上述第二栅极结构的上述方向的一剖面具有一倒梯形。
10.如权利要求1所述的半导体结构，其特征在于，上述第一鳍片与上述第三鳍片对齐，并且上述第二鳍片与上述第四鳍片对齐。
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