CN220856585U - 多栅极装置 - Google Patents

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Abstract

一种多栅极装置包括多个栅极结构在一半导体基板上方，其中所述多个栅极结构包含一长通道栅极结构及一短通道栅极结构。该长通道栅极结构具有一第一深度的一深沟槽，且该短通道栅极结构具有小于该第一深度的一第二深度的一浅沟槽。

Description

多栅极装置
技术领域
本揭露关于多栅极装置。
背景技术
电子工业对更小、更快且同时能够支持愈来愈复杂及精密的功能的电子装置的需求愈来愈大。相应地，半导体工业中制造低成本、高效能且低功耗集成电路的趋势仍在继续。迄今为止，通过缩减半导体集成电路尺寸(例如，最小特征尺寸)且从而提高生产效率及降低相关联的成本，这些目标在很大程度上已经实现。然而，此类尺寸缩减亦增加半导体制造工艺的复杂性。因此，半导体集成电路及装置的持续进步的实现需要半导体制造工艺及技术的类似进步。
为了通过增加栅极-通道耦合、降低截止状态电流及降低短通道效应(short-channel effect，SCE)来改善栅极控制，引入多栅极装置。已经引入的一种此类多栅极装置为鳍式场效晶体管(fin field-effect transistor，FinFET)。FinFET得名自鳍状结构，鳍状结构自其形成的基板延伸且用于形成FET通道。另一种用于解决与FinFET相关联的效能挑战的部分引入的多栅极装置为全环绕栅极(gate-all-around，GAA)晶体管。GAA装置得名自完全围绕通道延伸的栅极结构，提供比FinFET更好的静电控制。FinFET及GAA装置与习知互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)工艺相容，且其三维结构允许FinFET及GAA装置在保持栅极控制及缓解SCE的同时进行积极尺寸缩减。
实用新型内容
根据本揭露的一些实施例，一种多栅极装置包括：多个栅极结构，在一半导体基板上方，其中所述多个栅极结构包含一第一长通道栅极结构、一第二长通道栅极结构、一第一短通道栅极结构及一第二短通道栅极结构；一第一隔离结构，在该第一长通道栅极结构与该第二长通道栅极结构之间的一深沟槽中，其中该深沟槽具有一第一深度；以及一第二隔离结构，在该第一短通道栅极结构与该第二短通道栅极结构之间的一浅沟槽中，其中该浅沟槽具有一第二深度，且该第二深度小于该第一深度。
根据本揭露的一些实施例，一种多栅极装置包括：一半导体基板，具有一直流装置区及一交流装置区；一第一直流栅极及一第二直流栅极，位于该半导体基板上，且位于该直流装置区中；一直流区隔离结构，位于该第一直流栅极与该第二直流栅极之间；一第一交流栅极及一第二交流栅极，位于该半导体基板上，且位于该交流装置区中；及一交流区隔离结构，位于该第一交流栅极与该第二交流栅极之间，其中该直流区隔离结构的底部较该交流区隔离结构的底部低。
根据本揭露的一些实施例，一种多栅极装置包括：一半导体基板，具有一直流装置区及一交流装置区；一第一直流栅极及一第二直流栅极，位于该直流装置区中；一直流区隔离结构，位于该第一直流栅极与该第二直流栅极之间的一深沟槽中，其中该深沟槽具有一第一深度；一第一交流栅极及一第二交流栅极，位于该交流装置区中；及一交流区隔离结构，位于该第一交流栅极与该第二交流栅极之间的一浅沟槽中，其中该浅沟槽具有小于该第一深度的一第二深度。
附图说明
当结合随附附图阅读时，根据以下详细描述最佳地理解本揭露的态样。应注意，根据行业中的标准实践，未按比例绘制各种特征。实务上，为论述清楚起见，各种特征的尺寸可以任意增加或减小。
图1为根据一些实施例的多栅极装置的布局的平面图；
图2为根据一些实施例的说明方法的流程图；
图3至图6为根据一些实施例的包含连续制造阶段期间的直流(direct current，DC)装置区及交流(alternating current，AC)装置区的多栅极装置的横截面图；
图7为根据一些实施例的例如来自图3的多栅极装置的DC装置区中的栅极结构及AC装置区中的栅极结构的聚焦横截面图；
图8及图9为根据一些实施例的例如来自图5的多栅极装置的DC装置区中蚀刻的沟槽及AC装置区中蚀刻的沟槽的聚焦横截面图。
【符号说明】
10:基板
11:单元胞
12:鳍片
13:基板部分
15:通道(层)
20:平行主动区
30:平行栅极线
40:隔离
70:源极/漏极特征
100:装置
110:间隔物层
120:内部间隔物
130:层间介电层
140:硬光罩
141、241:开口
151、251:通道(层)
152、252:通道(层)
153、253:通道(层)
160、260:栅极结构
161、261:高K栅极介电层
162、262:金属(层)
170、171、172、173、270、271、272、273:部分
180、280:沟槽
190:层
200:方法
202、204、206、208、210:方块
310:装置区
311、321:第一主动区
312、322:第二主动区
313、323:主动边缘
315、325:装置结构
316、326:装置结构
317、327:虚设结构
320:装置区
LC1、LC2、LC3、LG0、LG1、LG2、LG3、SG0、SG1、SG2、SG3:
长度
LD、SD:深度
SC1、SC2、SC3:孔隙长度
具体实施方式
以下揭露内容提供用于实施本揭露的不同特征的许多不同的实施例或实例。下文描述元件及配置的特定实例以简化本揭露。当然，这些特定实例仅为实例，而不旨在进行限制。例如，在以下描述中第一特征在第二特征上方或上的形成可以包含第一特征及第二特征直接接触地形成的实施例，且亦可以包含额外特征可以形成于第一特征与第二特征之间以使得第一特征及第二特征可以不直接接触的实施例。另外，本揭露可以在各种实例中重复附图标记及/或字母。此重复是出于简单及清楚的目的，且其本身并不指示所论述的各种实施例及/或组态之间的关系。
另外，为了便于描述，本文中可以使用空间相对术语(例如“在...上方”、“上覆于”、“在...上面”、“上部”、“顶部”、“在...下”、“下伏于”、“在...下面”、“在...下方”、“下部”、“底部”、“侧面”及其类似者)，以描述如附图中所说明的一个部件或特征与另一部件或特征的关系。除了在附图中所描绘的定向之外，空间相对术语亦旨在涵盖装置在使用或操作中的不同定向。设备可以以其他方式定向(旋转90度或处于其他定向)，且因此可以相应地解释本文中所使用的空间相对描述词。
在本文中的某些实施例中，“材料层”为包含至少50wt.％的标识出的材料(例如至少60wt.％的标识出的材料，或至少75wt.％的标识出的材料，或至少90wt.％的标识出的材料)的层；且“材料”的层包含至少50wt.％的标识出的材料，例如至少60wt.％的标识出的材料，至少75wt.％的标识出的材料，或至少90wt.％的标识出的材料。例如，在某些实施例中，氮化钛层及氮化钛的层中的每一者为至少50wt.％、至少60wt.％、至少75wt.％氮化钛或至少90wt.％氮化钛的层。
为简洁起见，本文中可以不详细描述与习知半导体装置制造相关的习知技术。此外，本文中所描述的各种任务及工艺可以并入具有本文中未详细描述的额外功能性的更全面的流程或工艺中。特定而言，半导体装置制造中的各种工艺为公知的，且因此，为简洁起见，本文中仅简单地提及或完全省略许多习知工艺，而不提供公知的工艺细节。如熟悉此项技术者在完全阅读本揭露后显而易见的，本文中揭露的结构可以采用各种技术，且可以并入各种半导体装置及产品中。另外，应注意，半导体装置结构包含不同数目的元件，且说明中所示的单个元件可以代表多个元件。
亦应注意，本揭露以多栅极晶体管的形式呈现实施例。多栅极晶体管包含在通道区的至少两侧形成栅极结构的晶体管。这些多栅极装置可以包含P型金属氧化物半导体装置或N型金属氧化物半导体多栅极装置。基于多栅极装置的鳍状结构，具体示例可以在本文中呈现且称为FINFET。本文中亦呈现称为全环绕栅极(gate-all-around，GAA)装置的一种多栅极晶体管的实施例。GAA装置包含在通道区(例如，围绕通道区的一部分)的四面形成有其栅极结构或其一部分的任何装置。本文中呈现的装置亦包含具有安置在纳米片通道、纳米线通道、条形通道及/或其他合适的通道组态中的通道区的实施例。在本文中，“纳米片通道”旨在包含纳米线通道及条形通道组态。
本文中呈现可能具有与单一连续栅极结构相关联的一个或多个通道区(例如，纳米片)的装置的实施例。然而，一般技艺人士会认识到，教示可以应用于单一通道(例如，单纳米片)或任意数目的通道。一般技艺人士可以认识到可能受益于本揭露的态样的半导体装置的其他实例。
如本文中所描述，蚀刻工艺用于在半导体基板的不同装置区中形成针对电效能的适当深度的沟槽。具体而言，在某些实施例中，连续的扩散边缘上多晶硅(continuous polyon diffusion edge，CPODE)工艺在相邻的长通道装置之间及相邻的短通道装置之间提供隔离。对半导体基板的未经遮罩部分同时执行此工艺，以选择性地在长通道装置之间形成深沟槽，同时在短通道装置之间形成浅沟槽。
出于本揭露的目的，“扩散边缘”可以等效地称为主动边缘，其中，例如，主动边缘邻接相邻的主动区。另外，主动区包含形成晶体管结构(例如，包含源极、漏极及栅极/通道结构)的区。在一些实例中，主动区可以安置在绝缘区之间。CPODE工艺可以通过沿着主动边缘(例如，在相邻的主动区的边界处)执行干式蚀刻工艺以形成切割区及用例如氮化硅(SiN)的介电质填充切割区来提供相邻的主动区之间的隔离区，且因此提供相邻晶体管。
在CPODE工艺之前，主动边缘可以包含具有栅极堆叠及多个通道(例如，纳米片通道)的GAA虚设结构。多个通道可以各自包含形成在其上的化学氧化物层，且高K介电/金属栅极层可以形成在多个通道的化学氧化物层上方及相邻通道之间。此外，内部间隔物可以安置在多个通道的侧端处的相邻通道之间。在各种实例中，相邻的主动区的源极/漏极磊晶(epi)层安置在GAA虚设结构(形成于主动边缘处)的任一侧上，以使得相邻源极/漏极磊晶层与GAA虚设结构的内部间隔物及多个通道接触。
本揭露的实施例提供超过现有技术的优点，尽管应理解，其他实施例可以提供不同的优点，但不一定在本文中论述所有优点，且所有实施例皆不需要特定优点。例如，本文中论述的实施例包含用于执行CPODE工艺而不损坏与主动边缘相邻的主动区的源极/漏极磊晶层的结构及相关方法以及相关结构。在各种实施例中，如上所述，GAA虚设结构可以形成在主动边缘处(例如，相邻的主动区的边界处)，其中相邻的主动区的源极/漏极磊晶层安置在GAA虚设结构的任一侧上。在某些实施例中，相对于彼此，长通道装置形成为在长通道的侧端具有较窄的内部间隔物，而短通道装置形成为在通道的侧端具有较宽的内部间隔物。使用具有内部间隔物的慢蚀刻速率的蚀刻工艺允许选择性地蚀刻长通道装置区中的深沟槽，同时选择性地蚀刻短通道装置区中的浅沟槽。
出于以下论述的目的，图1提供多栅极装置100的简化的自上而下的布局视图。在各种实施例中，多栅极装置100可以包含FinFET装置、GAA晶体管或其他类型的多栅极装置。多栅极装置100形成于基板10上方。在一些实施例中，基板10可以为半导体基板，例如硅基板。基板10可以包含各种层，包含在半导体基板上形成的导电层或绝缘层。基板10可包含取决于此项技术中已知的设计要求的各种掺杂组态。基板10亦可以包含其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可替代地，基板10可以包含化合物半导体及/或合金半导体。另外，基板10可以视情况包含磊晶层，可以用于增强效能，可以包含绝缘体上硅(silicon-on-insulator，SOI)结构，且/或具有其他合适的增强特征。
图1说明单元胞11，即半导体基板10的一部分。如图所示，平行主动区20彼此间隔开且在X方向上延伸。另外，平行栅极线30彼此间隔开，且在垂直于X方向的Y方向上延伸。例示性栅极线30由例如金属的导电材料形成，且形成用于多栅极装置100的栅极结构。
进一步如图1中所示，切口区或沟槽形成在一个栅极线30中，且填充有隔离40。此隔离40可以如下所述将相邻装置彼此隔离。
参见图2，本文中说明根据各种实施例的使用CPODE工艺制造半导体装置(例如多栅极装置)的方法200。下面结合具有可称为纳米片且可包含各种几何形状(例如圆柱形、条形)及尺寸的通道区的GAA装置论述方法200。然而，应理解，包含所揭露的CPODE工艺的方法200的态样可以平等地应用于其他类型的多栅极装置，而不脱离本揭露的范畴。在一些实施例中，方法200可用于制造上文结合图1所描述的多栅极装置100。因此，上文结合多栅极装置100论述的一个或多个态样亦可以应用于方法200。应理解，方法200包含具有互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)技术工艺流程的特征的步骤，且因此在本文中仅进行简要描述。此外，可以在方法200之前、之后及/或期间执行额外步骤。
下面结合说明根据方法200的在不同制造阶段的多栅极装置100的图3至图6描述方法200。图3至图6提供沿着与在图1中由X轴定义的平面大致平行的平面的半导体装置100的实施例的横截面图。
另外，半导体装置100可以包含各种其他装置及特征，例如其他类型的装置，例如额外晶体管、双极接合面晶体管、电阻器、电容器、电感器、二极管、保险丝、静态随机存取记忆体(static random-access memory，SRAM)及/或其他逻辑电路等，但是为较佳地理解本揭露的新型性概念而简化。在一些实施例中，半导体装置100包含可以互连的多个半导体装置(例如，晶体管)，包含PFET、NFET等。此外，应注意，包含结合附图给出的任何描述的方法200的工艺步骤仅为例示性的，而不旨在限制在以下申请专利范围中具体描述的范围之外。
方法200自方块202开始，其中提供部分制造的多栅极装置。参见图3的实例，在方块202的实施例中，装置100包含直流(direct current，DC)装置区310及交流(alternatingcurrent，AC)装置区320。在某些实施例中，DC装置区310可以被视为长通道(long channel，LC)装置区310，而AC装置区320可以被视为短通道(short channel，SC)装置区320。
如图所示，每一装置区310/320包含第一主动区311/321、第二主动区312/322及定义在第一主动区311/321与第二主动区312/322之间的边界处的主动边缘313/323。在一些实施例中，每一第一主动区311/321包含第一GAA装置结构315/325，每一第二主动区312/322包含第二GAA装置结构316/326，且每一主动边缘313/323包含GAA虚设结构317/327，如下所述。根据本揭露的实施例，CPODE工艺可以通过沿着主动边缘313及323执行干式蚀刻工艺以形成切割区及用介电质填充切割区来在每一第一主动区311/321与每一相应的相邻第二主动区312/322之间以及DC装置区310中的一对GAA装置结构315及316之间以及AC装置区320中的一对GAA装置结构325及326之间提供隔离区，如下文更详细地描述。更具体而言，在两个主动边缘313及323上同时执行蚀刻工艺，以使得利用普通的蚀刻工艺。
每一第一GAA装置结构315/325、每一第二GAA装置结构316/326及每一GAA虚设结构317/327形成在具有在X方向上延伸的鳍片12的基板10上。在一些实施例中，基板10可以为半导体基板，例如硅基板。基板10可以包含各种层，包含在半导体基板上形成的导电层或绝缘层。基板10可包含取决于此项技术中已知的设计要求的各种掺杂组态。基板10亦可以包含其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可替代地，基板10可以包含化合物半导体及/或合金半导体。另外，基板10可以视情况包含磊晶层，可以用于增强效能，可以包含绝缘体上硅(silicon-on-insulator，SOI)结构，且/或具有其他合适的增强特征。
鳍片12可以包含由附图标记15共同标识的纳米片通道层。在一些实施例中，纳米片通道层15可以包含硅(Si)。然而，在一些实施例中，纳米片通道层15可以包含其他材料，例如锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP；或其组合。例如，纳米片通道层15可以利用分子束磊晶(molecular beam epitaxy，MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)工艺及/或其他合适的磊晶生长工艺来磊晶生长。
在各种实施例中，鳍片12中的每一者包含由基板10及纳米片通道层15形成的基板部分13。应注意，尽管将鳍片12说明为包含三(3)个纳米片通道层15，但这仅是出于说明性目的，而不旨在限制在申请专利范围中具体描述的范围之外。应了解，可以形成任意数目的纳米片通道层15，其中，例如，纳米片通道层15的数目取决于GAA装置(例如，装置100)所需的通道区的数目。在一些实施例中，纳米片通道层15的数目为2至10。
浅沟槽隔离(shallow trench isolation，STI)特征亦可以形成为插入鳍片12，其中，STI特征在Y方向上的鳍片12的前面及后面(即，在图3至图6的X方向横截面图中不可见)。在一些实施例中，STI特征包含SiO2、氮化硅、氧氮化硅、经氟掺杂硅酸盐玻璃(FSG)、低k介电质、其组合及/或此项技术中已知的其他合适材料。在各种实例中，用于形成STI特征的介电层可以利用CVD工艺、次大气CVD(subatmospheric CVD，SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺及/或其他合适的工艺沉积。
在各种实例中，每一GAA装置结构315、316及317包含栅极结构160，且每一GAA装置结构325、326及327包含栅极结构260。栅极结构160/260可以包含高K栅极介电层161/261及高K/金属栅极堆叠160/260中的导电金属162/262。在一些实施例中，栅极结构160/260可以形成与由第一GAA装置结构315/325及第二GAA装置结构316/326的通道区中的纳米片通道层15提供的多通道相关联的栅极。栅极结构160/260可以包含介面层(interfacial layer，IL)(未示出)，其中，高K栅极介电层161/261形成在介面层上方。在一些实施例中，栅极介电质具有1纳米(nm)至5纳米的总厚度。如本文中所使用及描述的高K栅极介电质包含具有例如大于热氧化硅(约3.9)的介电常数的高介电常数的介电材料。
在一些实施例中，介面层可以包含介电材料，例如二氧化硅(SiO2)、HfSiO或氧氮化硅(SiON)。介面层可以利用化学氧化、热氧化、原子层沉积(atomic layer deposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)及/或其他合适的方法形成。在一些实例中，介面层包含上述的化学氧化物层。
例示性的高K栅极介电层161/261可以包含高K介电材料，例如氧化铪(HfO2)。可替代地，高K栅极介质层161/261可以包含其他高K介电材料，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)、其组合或其他合适的材料。高K栅极介电层161/261可以利用ALD、物理气相沉积(PVD)、CVD、氧化及/或其他合适的方法形成。
栅极结构160/260可以进一步包含形成在栅极介电层161/261上方的金属栅极材料162/262。金属层162/262可以包含金属、金属合金或金属硅化物。金属层162/262可以包含单层或可替代地包含多层结构，例如具有选定的功函数以提高装置效能(功函数金属层)的金属层与衬垫层、润湿层、黏着层、金属合金或金属硅化物的各种组合。例如，金属层162/262可以包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或其组合。在各种实施例中，金属层162/262可以利用ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。另外，可以针对可以采用不同的金属层的N型及P型晶体管分别形成金属层162/262。另外，金属层162/262可以提供N型或P型功函数，可以用作晶体管栅极电极，且在至少一些实施例中，金属层162/262可以包含多晶硅层。
将图3与图7交互参照，这提供DC装置区310中的GAA结构及AC装置区320中的GAA结构的栅极结构的聚焦视图，DC装置区310中的GAA结构包含各自在相对的源极/漏极区70之间延伸的最上纳米片通道151、中间纳米片通道152及最低纳米片通道153。此外，AC装置区320中的GAA结构包含各自在相对的源极/漏极区70之间延伸的最上纳米片通道251、中间纳米片通道252及最低纳米片通道253。
另外，可以看出，每一栅极结构160/260包含位于最上纳米片通道层151/251上方的部分170/270以及最上纳米片通道层151/251与中间纳米片通道152/252之间的部分171/271、中间纳米片通道152/252与最低纳米片通道153/253之间的部分172/272及在最低纳米片通道153/253下的部分173/273。每一纳米片通道层15为第一GAA装置结构315/325及第二GAA装置结构316/326提供半导体通道层。
在一些实例中，可以在金属层162/262上方形成额外金属层(未示出)。在一些实施例中，额外金属层包含选择性生长的钨(W)，但亦可以使用其他合适的金属。在至少一些实例中，额外金属层包含无氟W(fluorine-free W，FFW)层。在各种实例中，额外金属层可用作蚀刻终止层，且亦可提供降低的接触电阻(例如，对金属层162/262)。
在一些实施例中，间隔物层110可以形成在第一GAA装置结构315/325、第二GAA装置结构316/326及GAA虚设结构317/327中的每一者的栅极结构160/260的顶部部分的侧壁上。间隔物层110可以在形成栅极结构的高K/金属栅极堆叠之前形成。例如，在一些情况下，间隔物层110可以形成在先前形成的虚设(牺牲)栅极堆叠的侧壁上，该虚设(牺牲)栅极堆叠由上述高K/金属栅极堆叠移除及替换，作为替换栅极(栅极最后)工艺的一部分。在一些情况下，间隔物层110可以具有2纳米(nm)至10纳米的厚度。在各种实施例中，可以选择间隔物层110的厚度，以在随后的CPODE干式蚀刻工艺之后提供期望的侧壁轮廓，如下文更详细地论述。在一些实例中，间隔物层110可以包含介电材料，例如氧化硅、氮化硅、碳化硅、氧氮化硅、SiCN、氧碳化硅、SiOCN、SiOHCN、低K材料(例如，具有介电常数“k”<7)及/或其组合。在一些实施例中，间隔物层110包含多个层，例如主间隔物层、衬垫层及其类似者。
在各种实例中，装置100的第一GAA装置结构315/325、第二GAA装置结构316/326及GAA虚设结构317/327中的每一者进一步包含内部间隔物120。内部间隔物120可以安置在纳米片通道层15的相邻通道之间、纳米片通道层15的侧端处以及与栅极结构的插入纳米片通道层15中的每一者的部分接触。在一些实施例中，内部间隔物120包含SiOCN。在一些实例中，内部间隔物120可以包含氧化硅、氮化硅、碳化硅、氧氮化硅、SiCN、氧碳化硅、低K材料(例如，具有介电常数“k”<7)及/或其组合。在各种实例中，内部间隔物120可以延伸在如上所述的间隔物层110下面，同时邻接下文描述的相邻源极/漏极特征。
如图7所示，与DC装置区310中的内部间隔物120的长度相比，AC装置区320中的内部间隔物120具有更大的长度。如下所述，AC装置区320中较大的内部间隔物120导致具有较短的金属部分271至273，而DC装置区310中较短的内部间隔物120导致具有较长的金属部分171至173。
在一些实施例中，源极/漏极特征70形成在与第一GAA装置结构315/325及第二GAA装置结构316/326中的每一者的栅极结构的任一侧相邻及在该任一侧上的源极/漏极区中以及基板部分13上方。因此，GAA虚设结构317/327安置在第一GAA装置结构315/325的第一源极/漏极特征70(在第一主动区311中)与第二GAA装置结构316/326的第二源极/漏极特征70(在第二主动区312中)之间。如图所示，第一GAA装置结构315/325的源极/漏极特征70与第一GAA装置结构315/325的内部间隔物120及纳米片通道层15接触，且第二GAA装置结构316/326的源极/漏极特征70与第二GAA装置结构316/326的内部间隔物120及纳米片通道层15接触。此外，安置在GAA虚设结构317/327的任一侧上的源极/漏极特征70(第一GAA装置结构315/325及第二GAA装置结构316/326)与GAA虚设结构317/327的内部间隔物120及纳米片通道层15接触。
在各种实例中，源极/漏极特征70包含可以利用一个或多个磊晶工艺形成的半导体磊晶层，例如Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。在一些实施例中，源极/漏极特征70可以在磊晶工艺期间原位掺杂。例如，在一些实施例中，磊晶生长的SiGe源极/漏极特征可以掺杂硼。在一些情况下，磊晶生长的Si源极/漏极特征可以掺杂碳以形成Si:C源极/漏极特征，掺杂磷以形成Si:P源极/漏极特征，或掺杂碳及磷两者以形成SiCP源极/漏极特征。在一些实施例中，源极/漏极特征70并非原位掺杂，而是执行植入工艺以掺杂源极/漏极特征70。在一些实施例中，源极/漏极特征70的形成可以针对N型及P型源极/漏极特征中的每一者以单独的处理顺序执行。
层间介电(inter-layer dielectric，ILD)层130亦可以形成在装置100上方。在一些实施例中，在形成ILD层130之前，接触蚀刻终止层(contact etch stop layer，CESL)(未示出)形成在装置100上方。在一些实例中，CESL包含氮化硅层、氧化硅层、氧氮化硅层及/或此项技术中已知的其他材料。CESL可以利用电浆增强化学气相沉积(plasma-enhancedchemical vapor deposition，PECVD)工艺及/或其他合适的沉积或氧化工艺形成。在一些实施例中，ILD层130包含例如四乙氧基硅烷(TEOS)氧化物、未掺杂硅酸盐玻璃或例如硼磷硅玻璃(BPSG)、FSG、磷硅玻璃(PSG)、硼硅玻璃(BSG)及/或其他合适的介电材料的经掺杂氧化硅的材料。ILD层130可以利用PECVD工艺或其他合适的沉积技术沉积。在一些实施例中，硬光罩层(图3及图7中未示出)可以形成在ILD层130上方。在一些情况下，硬光罩层可以包含SiN。
在图7中，标识栅极的各个部分。如图所示，DC装置区310中的GAA结构包含位于最上纳米片通道151上方的栅极的主部分170、直接位于最上纳米片通道151下的部分171、直接位于中间纳米片通道152下的部分172及直接位于最低纳米片通道153下的部分173。栅极的主部分170在间隔物层110的相对部分之间延伸。栅极的每一部分171、172及173在相对的内部间隔物120之间延伸。
在DC装置区310中，栅极部分170在X方向上具有14.0纳米(nm)至17.9纳米的长度LG0，且具有约15.9纳米(nm)的平均长度LG0。
在DC装置区310中，栅极部分171在X方向上具有13.6纳米(nm)至18.1纳米的长度LG1，且具有约15.8纳米(nm)的平均长度LG1。
在DC装置区310中，栅极部分172在X方向上具有13.9纳米(nm)至17.5纳米的长度LG2，且具有约15.6纳米(nm)的平均长度LG2。
在DC装置区310中，栅极部分173在X方向上具有15.9纳米(nm)至19.6纳米的长度LG3，且具有约17.5纳米(nm)的平均长度LG3。
在例示性实施例中，在DC装置区中，长度LC1与长度LG1的比值为1.2:1，长度LC2与长度LG2的比值为1.2:1，且长度LC3与长度LG3的比值为1.1:1。总体而言，DC装置区的通道长度与栅极长度的比值为1.167:1。
如图所示，AC装置区320中的GAA结构包含位于最上纳米片通道251上方的栅极的主部分270、直接位于最上纳米片通道251下的部分271、直接位于中间纳米片通道252下的部分272及直接位于最低纳米片通道253下的部分273。栅极的主部分270在间隔物层110的相对部分之间延伸。栅极的每一部分271、272及273在相对的内部间隔物120之间延伸。
在例示性实施例中，AC装置区320中的GAA结构的尺寸与DC装置区310中的GAA结构的尺寸不同。
在AC装置区320中，栅极部分270在X方向上具有14.4纳米(nm)至17.6纳米的长度SG0，且具有约15.9纳米(nm)的平均长度SG0。
在AC装置区320中，栅极部分271在X方向上具有5.9纳米(nm)至11.2纳米的长度SG1，且具有约8.4纳米(nm)的平均长度SG1。
在AC装置区320中，栅极部分272在X方向上具有4.3纳米(nm)至11.3纳米的长度SG2，且具有约7.7纳米(nm)的平均长度SG2。
在AC装置区320中，栅极部分273在X方向上具有6.9纳米(nm)至12.3纳米的长度SG3，且具有约9.8纳米(nm)的平均长度SG3。
在例示性实施例中，在AC装置区中，长度LC1与长度LG1的比值为2.2:1，长度LC2与长度LG2的比值为2.2:1，且长度LC3与长度LG3的比值为1.6:1。总体而言，AC装置区的通道长度与栅极长度的比值为2:1。
自上文可以看出，栅极部分171、172及173具有大于13纳米(nm)的平均栅极长度，例如大于13.5纳米(nm)、或大于14纳米、或大于14.5纳米、或大于15纳米、或大于15.5纳米或大于16纳米。栅极部分271、272及273具有小于11纳米(nm)的平均栅极长度，例如小于10.5纳米(nm)、或小于10纳米、或小于9.5纳米、或小于9纳米或小于8.7纳米。
在例示性实施例中，栅极部分171、172及173的平均栅极长度大于栅极部分271、272及273的平均栅极长度，例如至少大1.1倍、大1.2倍、大1.3倍、大1.4倍、大1.5倍、大1.6倍、大1.7倍或大1.8倍。
在例示性实施例中，栅极部分171的平均栅极长度大于栅极部分271的平均栅极长度，例如至少大1.1倍、大1.2倍、大1.3倍、大1.4倍、大1.5倍、大1.6倍、大1.7倍或大1.8倍。
在例示性实施例中，栅极部分172的平均栅极长度大于栅极部分272的平均栅极长度，例如至少大1.1倍、大1.2倍、大1.3倍、大1.4倍、大1.5倍、大1.6倍、大1.7倍、大1.8倍、大1.9倍或大2.0倍。
在例示性实施例中，栅极部分173的平均栅极长度大于栅极部分273的平均栅极长度，例如至少大1.1倍、大1.2倍、大1.3倍、大1.4倍、大1.5倍、大1.6倍、大1.7倍或大1.75倍。
参见图2，在方块202之后，方法200进行至切割金属栅极(cut metal gate，CMG)工艺。在例示性实施例中，执行切割金属栅极工艺以隔离相邻结构的金属层162/262。
具体而言，方法200包含：在方块204处，形成覆盖非选定结构的图案化光罩，如图4所示。例如，可以执行微影及蚀刻工艺以形成位于第一GAA装置结构315/325及第二GAA装置结构316/326上方的图案化硬光罩140，而不覆盖虚设结构317/327。具体而言，图案化硬光罩140定义上覆于虚设栅极结构317的开口141及上覆于虚设栅极结构327的开口241。在例示性实施例中，硬光罩为氮化硅。在某些实施例中，硬光罩层可以经图案化形成，从而产生图4的结构，作为用于移除先前形成的牺牲栅极堆叠且形成替换高K/金属栅极堆叠的工艺的一部分。
此后，方法200包含在方块206处在DC装置区310及AC装置区320两者上方执行选择性蚀刻工艺以移除选定结构，以使得同时蚀刻及移除虚设栅极结构317及虚设栅极结构327。应注意，此蚀刻工艺不包含遮罩装置区310或装置区320，而另一装置区320或310未经遮罩。具体而言，在蚀刻虚设结构327时不遮罩虚设结构317，且在蚀刻虚设结构317时不遮罩虚设结构327。
如图5所示，在蚀刻工艺期间，对金属栅极材料162/262、高k栅极介电质161/261、纳米片通道15及基板10的在虚设结构317/327下的一部分进行蚀刻，以在切割金属栅极区中形成沟槽180/280。在各种实例中，沟槽180/280可以使用干式蚀刻(例如，反应离子或电浆蚀刻)来蚀刻。
蚀刻工艺可包含在硬光罩140上方的衬垫(未示出)的初始选择性沉积。例如，可以执行CH4沉积工艺，以选择性地将衬垫沉积在硬光罩140上(如图4所示)。
蚀刻工艺可以利用选择性地在氧化硅或氮化硅上方蚀刻硅的任何高方向性蚀刻工艺来执行。
例示性蚀刻工艺包含具有例如HBr基电浆的高选择性蚀刻剂的Si蚀刻步骤，Si蚀刻步骤可有效移除Si，而对内部间隔物具有微小损伤，内部间隔物可由硅、碳、氮及氧组成。蚀刻速率及选择性可以通过在HBr电浆中加入O2或CO2来微调。在蚀刻工艺期间，可以使用侧壁钝化步骤来保持沟槽的CD，而不被Si蚀刻步骤加宽。例如，利用SiCl4、HBr及O2前驱物的侧壁钝化步骤可用于为此目的形成侧壁氧化物。此外，为了避免蚀刻被蚀刻副产物或氧化物钝化层终止，可以使用利用例如CF4的低选择性蚀刻剂的穿透步骤来移除蚀刻副产物或氧化物钝化层。
如图5所示，在DC装置区310中蚀刻的沟槽180比在AC装置区320中蚀刻的沟槽280延伸得更深。深度差异相信是由虚设结构317及327的不同结构引起的。具体而言，通道区、内部间隔物及通道间导电部分的尺寸不同，且导致不同的蚀刻结果，如下所述。
图8提供利用蚀刻工艺形成的沟槽180/280的聚焦视图。如图所示，每一沟槽180/280的深度可以自最上纳米片通道151/251的顶表面量测。如图所示，DC装置区310中的沟槽180在Z方向上具有119.1纳米(nm)至153.2纳米的深度LD，且具有约141.6纳米(nm)的平均深度。另外，AC装置区320中的沟槽280在Z方向上具有53.6纳米(nm)至76.3纳米的深度SD，且具有约63.1纳米(nm)的平均深度。
在例示性实施例中，深度LD大于深度SD，例如至少大1.5倍、大1.6倍、大1.7倍、大1.8倍、大1.9倍、大2倍、大2.1倍、大2.2倍或大2.25倍。
在例示性实施例中，在DC装置区中，如由平均深度/平均片长度确定的沟槽深宽比为5至10，例如6至9，例如7至8，例如7.5。另外，在例示性实施例中，在AC装置区中，如由平均深度/平均片长度确定的沟槽深宽比为1至6，例如2至5，例如3至4，例如3.7。
图9提供利用蚀刻工艺形成的沟槽180/280的聚焦视图。如图所示，沟槽180/280的宽度不同。更具体而言，每一沟槽在每一相应的通道层中包含孔隙，且每一通道层151、152、153、251、252及253中的孔隙的临界尺寸或宽度可为唯一的。
在DC装置区310中，最上纳米片通道151在X方向上具有17.3纳米(nm)至19.4纳米的孔隙长度LC1，且具有约19.4纳米(nm)的平均孔隙长度LC1。在DC装置区310中，中间纳米片通道152在X方向上具有16.7纳米(nm)至19.0纳米的孔隙长度LC2，且具有约18.1纳米(nm)的平均孔隙长度LC2。在DC装置区310中，最低纳米片通道153在X方向上具有17.6纳米(nm)至19.0纳米的孔隙长度LC3，且具有约19.0纳米(nm)的平均孔隙长度LC3。
在例示性实施例中，DC装置区310中的平均纳米片通道孔隙长度大于16纳米(nm)，例如大于16.5纳米(nm)、或大于17纳米、或大于17.5纳米、或大于18纳米或大于18.5纳米。在例示性实施例中，DC装置区310中的平均纳米片通道孔隙长度小于21纳米(nm)，例如小于20.5纳米(nm)、或小于20纳米、或小于19.5纳米或小于19纳米。在例示性实施例中，DC装置区310中的平均纳米片通道孔隙长度为约18.83纳米(nm)。
在AC装置区320中，最上纳米片通道251在X方向上具有16.9纳米(nm)至20.2纳米的孔隙长度SC1，且具有约18.4纳米(nm)的平均孔隙长度SC1。在AC装置区320中，中间纳米片通道252在X方向上具有15.9纳米(nm)至17.8纳米的孔隙长度SC2，且具有约16.9纳米(nm)的平均孔隙长度SC2。在AC装置区320中，最低纳米片通道253在X方向上具有13.4纳米(nm)至18.6纳米的孔隙长度SC3，且具有约15.4纳米(nm)的平均孔隙长度SC3。
在例示性实施例中，AC装置区320中的平均纳米片通道孔隙长度大于14纳米(nm)，例如大于14.5纳米(nm)、或大于15纳米、或大于15.5纳米、或大于16纳米或大于16.5纳米。在例示性实施例中，AC装置区320中的平均纳米片通道孔隙长度小于19纳米(nm)，例如小于18.5纳米(nm)、或小于18纳米、或小于17.5纳米或小于17纳米。在例示性实施例中，AC装置区320中的平均纳米片通道孔隙长度为约16.9纳米(nm)。
在例示性实施例中，DC装置区310中的平均纳米片通道孔隙长度大于AC装置区320中的平均纳米片通道孔隙长度，例如至少大1.1倍。
应注意，对于最低纳米片通道153及253，平均孔隙长度LC3大于平均长度SC3。例如，平均孔隙长度LC3可以比平均孔隙长度SC3大至少1.1倍、大至少1.15倍或大至少1.2倍。
返回参见图2，方法200进行至方块208，方块208包含在沟槽中形成隔离区，例如执行再填充工艺。结合图6，在方块208的实施例中，再填充工艺用于在装置100上方形成层190。例示性层190为氮化物。层190亦用于填充先前形成的沟槽180/280且电隔离相邻结构的金属层162/262。在一些实施例中，层190包含SiN。可替代地，在一些情况下，层190可以包含SiO2、氧氮化硅、FSG、低k介电质、其组合及/或此项技术中已知的其他合适材料。在各种实例中，层190可以利用CVD工艺、SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺及/或其他合适的工艺来沉积。在一些情况下，在沉积层190之后，可以执行化学机械研磨(chemicalmechanical polishing，CMP)工艺以移除多余的材料且平坦化装置100的顶表面。
方法200可以在方块210继续，其中可以执行进一步的处理。通常，进一步的处理可以形成此项技术中已知的各种特征及区。例如，后续处理可在基板10上形成用于连接各种特征以形成可包含一个或多个多栅极装置的功能电路的接触开口、接触金属以及各种触点/通孔/线路及多层互连特征(例如，金属层及层间介电质)。为进一步实现该实例，多层互连可以包含：垂直互连，例如通孔或触点；及水平互连，例如金属线。各种互连特征可采用各种导电材料，包含铜、钨及/或硅化物。在一个实例中，使用镶嵌及/或双镶嵌工艺形成铜相关的多层互连结构。此外，根据方法200的各种实施例，可以在方法200之前、期间及之后实现额外的工艺步骤，且可以替换或消除上述的一些工艺步骤。
利用上述蚀刻之前及之后的纳米片通道15的结构及尺寸，可以理解蚀刻工艺提供具有不同期望深度的沟槽的能力。具体而言，为了向纳米片通道251、252及253下的金属部分271、272及273提供更短的长度，AC装置区320中的内部间隔物120具有比DC装置区310中的内部间隔物120的长度更长的长度。
在某些实施例中，在AC装置区中，总内部间隔物长度(包含两个内部间隔物的长度)与栅极长度的比值大于1.2，例如大于1.5，例如大于1.75，例如大于2。另一方面，在DC装置区中，总内部间隔物长度与栅极长度比值小于2，例如小于1.5，例如小于1，例如小于0.75，或小于0.5。另外，在某些实施例中，AC装置区中的内部间隔物的最小长度为DC装置区中的内部间隔物的最大长度的至少两倍。
当移除每一相应栅极部分171、172、173、271、272、273时，相应内部间隔物之间形成间隙。此间隙基本上等于经移除的栅极部分的长度，直至工艺蚀刻内部间隔物的内面为止。
已发现，相对较宽的内部间隔物与以比蚀刻其他栅极元件慢的速率蚀刻内部间隔物的选择性蚀刻化学物质的使用的组合有效地为AC装置区320中的虚设结构的蚀刻提供瓶颈。具体而言，内部间隔物120的增加的相对长度部分地阻断内部间隔物120下的更多材料的蚀刻，即，更多材料被内部间隔物屏蔽。另外，内部间隔物的较慢蚀刻速率意谓内部间隔物中的大部分承受蚀刻工艺，且在较长持续时间内屏蔽其他材料免于蚀刻。
因此，在对DC装置区中的结构进行蚀刻期间，其中结构具有相对窄的内部间隔物，且从而在内部间隔物之间具有较大间隙，蚀刻工艺在内部间隔物之间的间隙下接触的材料愈多，且持续的时间愈长。因此，在DC装置区中形成深沟槽。另一方面，在蚀刻AC装置区中的结构期间，其中结构具有相对宽的内部间隔物及内部间隔物之间的相对窄的间隙，蚀刻工艺接触位于内部间隔物之间的间隙下的材料愈慢，且持续时间愈短。因此，在DC装置区中形成浅沟槽。
本文中的实施例利用不同的蚀刻轮廓在具有长通道的DC装置之间形成较深的隔离区，且在具有短通道的AC装置之间形成较浅的隔离区。此是有益的，此是因为寄生电容与隔离深度成比例。
高寄生电容提供较佳直流效能，此是因为所有通道皆打开。另一方面，小寄生电容提供较差DC效能，此是因为通道仅部分打开。相反，低寄生电容提供较差DC效能，但较佳AC效能。
本文中的实施例为DC装置提供针对大寄生电容及提高的效能的长通道及深沟槽。同时，本文中的实施例为AC装置提供针对小寄生电容及提高的效能的短通道及浅沟槽。
本文中的实施例利用DC区及AC区两者上方的共享蚀刻工艺形成针对每种类型装置的提高的效能的期望深度的沟槽。
通过采用所揭露的工艺，可以扩大工艺窗，且将增强在相邻主动区中形成的晶体管的装置效能及可靠性。熟悉此项技术者将容易了解，本文中描述的方法及结构可应用于各种其他半导体装置，以有利地在不脱离本揭露的范畴的情况下自此类其他装置获得相似的益处。
因此，本揭露的实施例中的一者描述一种方法，包含：在半导体材料上方形成栅极结构，其中栅极结构包含长通道(long channel，LC)栅极结构及短通道(short channel，SC)栅极结构；在半导体材料上方形成图案化光罩，其中，LC栅极结构及SC栅极结构不被图案化光罩覆盖；及通过图案化光罩对LC栅极结构及SC栅极结构执行蚀刻工艺，以移除LC栅极结构及SC栅极结构，其中LC栅极结构的移除在半导体基板中形成具有第一深度的深沟槽，且其中SC栅极结构的移除在半导体基板中形成具有小于第一深度的第二深度的浅沟槽。在某些实施例中，一种多栅极装置包括多个栅极结构在一半导体基板上方，其中所述多个栅极结构包含一第一长通道栅极结构、一第二长通道栅极结构、一第一短通道栅极结构及一第二短通道栅极结构；一第一隔离结构，在第一长通道栅极结构与第二长通道栅极结构之间的一深沟槽中，其中深沟槽具有一第一深度；以及一第二隔离结构在第一短通道栅极结构与第二短通道栅极结构之间的一浅沟槽中，其中浅沟槽具有一第二深度，且第二深度小于第一深度。
在某些实施例中，方法进一步包含在深沟槽中及浅沟槽中形成隔离结构。
在某些实施例中，执行蚀刻工艺包含执行HBr/O2电浆蚀刻；执行HBr/CO2蚀刻；及执行HBr/Ar蚀刻。
在某些实施例中，第一深度大于第二深度的1.5倍。
在某些实施例中，深沟槽具有至少6的深宽比，且其中浅沟槽具有不大于5的深宽比。
在某些实施例中，深沟槽具有第一深宽比，浅沟槽具有第二深宽比，且第一深宽比为第二深宽比的至少1.2倍。
在某些实施例中，在半导体材料上方形成栅极结构包括：利用定义通道区的平行间隔开的纳米片形成每一栅极结构；在相邻的纳米片之间垂直形成高k材料且在内部间隔物之间横向形成高k材料，其中内部间隔物具有总内部间隔物长度；及在相邻的纳米片之间形成导电栅极，其中在最上纳米片下的高k材料及导电栅极材料定义栅极长度；其中在LC栅极结构中，总内部间隔物长度与栅极长度的比值小于2；且其中在SC栅极结构中，总内部间隔物长度与栅极长度的比值大于2。
在某些实施例中，在执行蚀刻工艺之前：LC栅极结构包含形成最上LC通道区的最上LC纳米片；LC栅极材料的下伏部分与最上LC纳米片的底面接触；LC栅极材料的下伏部分具有第一长度；SC栅极结构包含形成最上SC通道区的最上SC纳米片；SC栅极材料的下伏部分与最上SC纳米片的底面接触；SC栅极材料的下伏部分具有第二长度；且第一长度大于第二长度的1.8倍。
在某些实施例中，在执行蚀刻工艺之前：LC栅极结构定义至少一个LC通道区；LC源极/漏极区位于至少一个LC通道区的每一端；LC内部间隔物位于每一相应的LC源极/漏极区与至少一个LC通道区之间；每一LC内部间隔物具有LC最大长度；SC栅极结构定义至少一个SC通道区；SC源极/漏极区位于至少一个SC通道区的每一端；SC内部间隔物位于每一相应的SC源极/漏极区与至少一个SC通道区之间；每一SC内部间隔物具有SC最小长度；且SC最小长度为LC最大长度的至少两倍。
在另一实施例中，提供一种方法，且方法包含：向半导体基板提供直流(directcurrent，DC)装置区及交流(alternating current，AC)装置区；在DC装置区中形成三个DC栅极，且在AC装置区中形成三个AC栅极；其中三个DC栅极包含第一DC栅极、第二DC栅极及第一DC栅极与第二DC栅极之间的中间DC栅极；且其中三个AC栅极包含第一AC栅极、第二AC栅极及第一AC栅极与第二AC栅极之间的中间AC栅极；在半导体基板上执行蚀刻工艺以同时移除中间DC栅极及中间AC栅极，其中蚀刻工艺在DC装置区中形成具有第一深度的深沟槽，且其中蚀刻工艺在AC装置区中形成具有小于第一深度的第二深度的浅沟槽；及在深沟槽中及浅沟槽中形成隔离材料，以将第一DC栅极与第二DC栅极隔离，且将第一AC栅极与第二AC栅极隔离。在某些实施例中，一半导体基板，具有一直流装置区及一交流装置区；一第一直流栅极及一第二直流栅极，位于该半导体基板上，且位于该直流装置区中；一直流区隔离结构，位于该第一直流栅极与该第二直流栅极之间；一第一交流栅极及一第二交流栅极，位于该半导体基板上，且位于该交流装置区中；及一交流区隔离结构，位于该第一交流栅极与该第二交流栅极之间，其中该直流区隔离结构的底部较该交流区隔离结构的底部低。
在某些实施例中，执行蚀刻工艺包含执行HBr/O2电浆蚀刻；执行HBr/CO2蚀刻；及执行HBr/Ar蚀刻。
在某些实施例中，形成每一栅极包括在上覆于半导体基板的介电材料中及在上覆于半导体基板的源极/漏极区之间形成每一栅极，其中每一栅极包含位于间隔开的纳米片上方及位于间隔开的纳米片之间的栅极材料，纳米片延伸在相对的源极/漏极区之间；且其中内部间隔物位于栅极材料与相对的源极/漏极区之间。
在某些实施例中，栅极材料包含高k材料及导电填充材料。
在某些实施例中，第一DC栅极及第二DC栅极包含下伏于纳米片通道且具有大于13纳米(nm)的平均栅极长度的栅极部分；且第一AC栅极及第二AC栅极包含下伏于纳米片通道且具有小于11纳米(nm)的平均栅极长度的栅极部分。
在某些实施例中，第一DC栅极及第二DC栅极包含下伏于第一纳米片通道且具有平均DC栅极长度的栅极部分；第一AC栅极及第二AC栅极包含下伏于第二纳米片通道且具有平均AC栅极长度的栅极部分；且平均DC栅极长度大于平均AC栅极长度的1.5倍。
在其他实施例中，提供一种多栅极装置，且多栅极装置包含：半导体基板，具有直流(direct current，DC)装置区及交流(alternating current，AC)装置区；第一DC栅极及第二DC栅极，处于DC装置区中；DC区隔离结构，处于位于第一DC栅极与第二DC栅极之间的深沟槽中，其中深沟槽具有第一深度；第一AC栅极及第二AC栅极，处于AC装置区中；及AC区隔离结构，处于位于第一AC栅极与第二AC栅极之间的浅沟槽中，其中浅沟槽具有小于第一深度的第二深度。
在某些实施例中，第一深度为第二深度的至少1.5倍。
在某些实施例中，第一DC栅极及第二DC栅极包含下伏于纳米片通道且具有大于13纳米(nm)的平均栅极长度的栅极部分；且第一AC栅极及第二AC栅极包含下伏于纳米片通道且具有小于11纳米(nm)的平均栅极长度的栅极部分。
在某些实施例中，第一DC栅极及第二DC栅极包含下伏于纳米片通道且具有平均DC栅极长度的栅极部分；第一AC栅极及第二AC栅极包含下伏于纳米片通道且具有平均AC栅极长度的栅极部分；且平均DC栅极长度大于平均AC栅极长度的1.5倍。
在某些实施例中，第一DC栅极及第二DC栅极包含由平均DC通道孔隙长度隔开的纳米片通道；第一AC栅极及第二AC栅极包含由平均AC通道孔隙长度隔开的纳米片通道；且平均DC通道孔隙长度比平均AC通道孔隙长度大至少1.1倍。
前述概述若干实施例的特征，以使得熟悉此项技术者可以较佳地理解本揭露的态样。熟悉此项技术者应当了解，其可以容易地将本揭露用作设计或修改其他工艺及结构的基础，以供实现本文中所引入的实施例的相同目的及/或达成相同优点。熟悉此项技术者亦应认识到，这类等效构造不脱离本揭露的精神及范畴，且在不脱离本揭露的精神及范畴的情况下，熟悉此项技术者可以进行各种改变、取代及变更。

Claims (10)

1.一种多栅极装置，其特征在于，包括：
多个栅极结构，在一半导体基板上方，其中所述多个栅极结构包含一第一长通道栅极结构、一第二长通道栅极结构、一第一短通道栅极结构及一第二短通道栅极结构；
一第一隔离结构，在该第一长通道栅极结构与该第二长通道栅极结构之间的一深沟槽中，其中该深沟槽具有一第一深度；以及
一第二隔离结构，在该第一短通道栅极结构与该第二短通道栅极结构之间的一浅沟槽中，其中该浅沟槽具有一第二深度，且该第二深度小于该第一深度。
2.如权利要求1所述的多栅极装置，其特征在于，其中该第一深度大于该第二深度的1.5倍。
3.如权利要求1所述的多栅极装置，其特征在于，其中该深沟槽具有至少6的一深宽比，且其中该浅沟槽具有不大于5的一深宽比。
4.如权利要求1～3其中任一所述的多栅极装置，其特征在于，其中该深沟槽具有一第一深宽比，其中该浅沟槽具有一第二深宽比，且其中该第一深宽比为该第二深宽比的至少1.2倍。
5.一种多栅极装置，其特征在于，包括：
一半导体基板，具有一直流装置区及一交流装置区；
一第一直流栅极及一第二直流栅极，位于该半导体基板上，且位于该直流装置区中；
一直流区隔离结构，位于该第一直流栅极与该第二直流栅极之间；
一第一交流栅极及一第二交流栅极，位于该半导体基板上，且位于该交流装置区中；及
一交流区隔离结构，位于该第一交流栅极与该第二交流栅极之间，其中该直流区隔离结构的底部较该交流区隔离结构的底部低。
6.一种多栅极装置，其特征在于，包括：
一半导体基板，具有一直流装置区及一交流装置区；
一第一直流栅极及一第二直流栅极，位于该直流装置区中；
一直流区隔离结构，位于该第一直流栅极与该第二直流栅极之间的一深沟槽中，其中该深沟槽具有一第一深度；
一第一交流栅极及一第二交流栅极，位于该交流装置区中；及
一交流区隔离结构，位于该第一交流栅极与该第二交流栅极之间的一浅沟槽中，其中该浅沟槽具有小于该第一深度的一第二深度。
7.如权利要求6所述的多栅极装置，其特征在于，其中该第一深度为该第二深度的至少1.5倍。
8.如权利要求6所述的多栅极装置，其特征在于，其中：
该第一直流栅极及该第二直流栅极包含下伏于一纳米片通道且具有大于13纳米的一平均栅极长度的多个栅极部分；且
该第一交流栅极及该第二交流栅极包含下伏于一纳米片通道且具有小于11纳米的一平均栅极长度的多个栅极部分。
9.如权利要求6所述的多栅极装置，其特征在于，其中：
该第一直流栅极及该第二直流栅极包含下伏于一纳米片通道且具有一平均直流栅极长度的多个栅极部分；
该第一交流栅极及该第二交流栅极包含下伏于一纳米片通道且具有一平均交流栅极长度的多个栅极部分；且
该平均直流栅极长度大于该平均交流栅极长度的1.5倍。
10.如权利要求6～9其中任一所述的多栅极装置，其特征在于，其中：
该第一直流栅极及该第二直流栅极包含由一平均直流通道孔隙长度隔开的多个纳米片通道；
该第一交流栅极及该第二交流栅极包含由一平均交流通道孔隙长度隔开的多个纳米片通道；且
该平均直流通道孔隙长度比该平均交流通道孔隙长度大至少1.1倍。
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