TW202416350A

TW202416350A - 多閘極裝置及其形成方法

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Publication number: TW202416350A
Application number: TW112122772A
Authority: TW
Inventors: 林子敬; 楊舜惠
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-10-06
Filing date: 2023-06-16
Publication date: 2024-04-16

Abstract

本申請提供多閘極裝置及其製造方法。例示性方法包含：在半導體材料上方形成閘極結構，其中閘極結構包含長通道閘極結構及短通道閘極結構；在半導體材料上方形成圖案化光罩，其中，LC閘極結構及SC閘極結構不被圖案化光罩覆蓋；及通過圖案化光罩對LC閘極結構及SC閘極結構執行蝕刻製程，以移除LC閘極結構及SC閘極結構，其中LC閘極結構的移除在半導體基板中形成具有第一深度的深溝槽，且其中SC閘極結構的移除在半導體基板中形成具有小於第一深度的第二深度的淺溝槽。

Description

長通道和短通道裝置的隔離

無

電子工業對更小、更快且同時能夠支援愈來愈複雜及精密的功能的電子裝置的需求愈來愈大。相應地，半導體工業中製造低成本、高效能且低功耗積體電路的趨勢仍在繼續。迄今為止，藉由縮減半導體積體電路尺寸(例如，最小特徵尺寸)且從而提高生產效率及降低相關聯的成本，這些目標在很大程度上已經實現。然而，此類尺寸縮減亦增加半導體製造製程的複雜性。因此，半導體積體電路及裝置的持續進步的實現需要半導體製造製程及技術的類似進步。

為了藉由增加閘極-通道耦合、降低截止狀態電流及降低短通道效應(short-channel effect，SCE)來改善閘極控制，引入多閘極裝置。已經引入的一種此類多閘極裝置為鰭式場效電晶體(fin field-effect transistor，FinFET)。FinFET得名自鰭狀結構，鰭狀結構自其形成的基板延伸且用於形成FET通道。另一種用於解決與FinFET相關聯的效能挑戰的部分引入的多閘極裝置為全環繞閘極(gate-all-around，GAA)電晶體。GAA裝置得名自完全圍繞通道延伸的閘極結構，提供比FinFET更好的靜電控制。FinFET及GAA裝置與習知互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程相容，且其三維結構允許FinFET及GAA裝置在保持閘極控制及緩解SCE的同時進行積極尺寸縮減。

無

以下揭露內容提供用於實施本揭露的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。

另外，為了便於描述，本文中可以使用空間相對術語(例如「在...上方」、「上覆於」、「在...上面」、「上部」、「頂部」、「在...下」、「下伏於」、「在...下面」、「在...下方」、「下部」、「底部」、「側面」及其類似者)，以描述如圖式中所說明的一個部件或特徵與另一部件或特徵的關係。除了在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。

在本文中的某些實施例中，「材料層」為包含至少50 wt. %的標識出的材料(例如至少60 wt. %的標識出的材料，或至少75 wt. %的標識出的材料，或至少90 wt. %的標識出的材料)的層；且「材料」的層包含至少50 wt. %的標識出的材料，例如至少60 wt. %的標識出的材料，至少75 wt. %的標識出的材料，或至少90 wt. %的標識出的材料。例如，在某些實施例中，氮化鈦層及氮化鈦的層中的每一者為至少50 wt. %、至少60 wt. %、至少75 wt. %氮化鈦或至少90 wt. %氮化鈦的層。

為簡潔起見，本文中可以不詳細描述與習知半導體裝置製造相關的習知技術。此外，本文中所描述的各種任務及製程可以併入具有本文中未詳細描述的額外功能性的更全面的流程或製程中。特定而言，半導體裝置製造中的各種製程為公知的，且因此，為簡潔起見，本文中僅簡單地提及或完全省略許多習知製程，而不提供公知的製程細節。如熟習此項技術者在完全閱讀本揭露後顯而易見的，本文中揭露的結構可以採用各種技術，且可以併入各種半導體裝置及產品中。另外，應注意，半導體裝置結構包含不同數目的元件，且說明中所示的單個元件可以代表多個元件。

亦應注意，本揭露以多閘極電晶體的形式呈現實施例。多閘極電晶體包含在通道區的至少兩側形成閘極結構的電晶體。這些多閘極裝置可以包含P型金屬氧化物半導體裝置或N型金屬氧化物半導體多閘極裝置。基於多閘極裝置的鰭狀結構，具體示例可以在本文中呈現且稱為FINFET。本文中亦呈現稱為全環繞閘極(gate-all-around，GAA)裝置的一種多閘極電晶體的實施例。GAA裝置包含在通道區(例如，圍繞通道區的一部分)的四面形成有其閘極結構或其一部分的任何裝置。本文中呈現的裝置亦包含具有安置在奈米片通道、奈米線通道、條形通道及/或其他合適的通道組態中的通道區的實施例。在本文中，「奈米片通道」旨在包含奈米線通道及條形通道組態。

本文中呈現可能具有與單一連續閘極結構相關聯的一個或多個通道區(例如，奈米片)的裝置的實施例。然而，一般技藝人士會認識到，教示可以應用於單一通道(例如，單奈米片)或任意數目的通道。一般技藝人士可以認識到可能受益於本揭露的態樣的半導體裝置的其他實例。

如本文中所描述，蝕刻製程用於在半導體基板的不同裝置區中形成針對電效能的適當深度的溝槽。具體而言，在某些實施例中，連續的擴散邊緣上多晶矽(continuous poly on diffusion edge，CPODE)製程在相鄰的長通道裝置之間及相鄰的短通道裝置之間提供隔離。對半導體基板的未經遮罩部分同時執行此製程，以選擇性地在長通道裝置之間形成深溝槽，同時在短通道裝置之間形成淺溝槽。

出於本揭露的目的，「擴散邊緣」可以等效地稱為主動邊緣，其中，例如，主動邊緣鄰接相鄰的主動區。另外，主動區包含形成電晶體結構(例如，包含源極、汲極及閘極/通道結構)的區。在一些實例中，主動區可以安置在絕緣區之間。CPODE製程可以藉由沿著主動邊緣(例如，在相鄰的主動區的邊界處)執行乾式蝕刻製程以形成切割區及用例如氮化矽(SiN)的介電質填充切割區來提供相鄰的主動區之間的隔離區，且因此提供相鄰電晶體。

在CPODE製程之前，主動邊緣可以包含具有閘極堆疊及複數個通道(例如，奈米片通道)的GAA虛設結構。複數個通道可以各自包含形成在其上的化學氧化物層，且高K介電/金屬閘極層可以形成在複數個通道的化學氧化物層上方及相鄰通道之間。此外，內部間隔物可以安置在複數個通道的側端處的相鄰通道之間。在各種實例中，相鄰的主動區的源極/汲極磊晶(epi)層安置在GAA虛設結構(形成於主動邊緣處)的任一側上，以使得相鄰源極/汲極磊晶層與GAA虛設結構的內部間隔物及複數個通道接觸。

本揭露的實施例提供超過現有技術的優點，儘管應理解，其他實施例可以提供不同的優點，但不一定在本文中論述所有優點，且所有實施例皆不需要特定優點。例如，本文中論述的實施例包含用於執行CPODE製程而不損壞與主動邊緣相鄰的主動區的源極/汲極磊晶層的結構及相關方法以及相關結構。在各種實施例中，如上所述，GAA虛設結構可以形成在主動邊緣處(例如，相鄰的主動區的邊界處)，其中相鄰的主動區的源極/汲極磊晶層安置在GAA虛設結構的任一側上。在某些實施例中，相對於彼此，長通道裝置形成為在長通道的側端具有較窄的內部間隔物，而短通道裝置形成為在通道的側端具有較寬的內部間隔物。使用具有內部間隔物的慢蝕刻速率的蝕刻製程允許選擇性地蝕刻長通道裝置區中的深溝槽，同時選擇性地蝕刻短通道裝置區中的淺溝槽。

出於以下論述的目的，第1圖提供多閘極裝置100的簡化的自上而下的佈局視圖。在各種實施例中，多閘極裝置100可以包含FinFET裝置、GAA電晶體或其他類型的多閘極裝置。多閘極裝置100形成於基板10上方。在一些實施例中，基板10可以為半導體基板，例如矽基板。基板10可以包含各種層，包含在半導體基板上形成的導電層或絕緣層。基板10可包含取決於此項技術中已知的設計要求的各種摻雜組態。基板10亦可以包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石。可替代地，基板10可以包含化合物半導體及/或合金半導體。另外，基板10可以視情況包含磊晶層，可以用於增強效能，可以包含絕緣體上矽(silicon-on-insulator，SOI)結構，且/或具有其他合適的增強特徵。

第1圖說明單元胞11，即半導體基板10的一部分。如圖所示，平行主動區20彼此間隔開且在X方向上延伸。另外，平行閘極線30彼此間隔開，且在垂直於X方向的Y方向上延伸。例示性閘極線30由例如金屬的導電材料形成，且形成用於多閘極裝置100的閘極結構。

進一步如第1圖中所示，切口區或溝槽形成在一個閘極線30中，且填充有隔離40。此隔離40可以如下所述將相鄰裝置彼此隔離。

參見第2圖，本文中說明根據各種實施例的使用CPODE製程製造半導體裝置(例如多閘極裝置)的方法200。下面結合具有可稱為奈米片且可包含各種幾何形狀(例如圓柱形、條形)及尺寸的通道區的GAA裝置論述方法200。然而，應理解，包含所揭露的CPODE製程的方法200的態樣可以平等地應用於其他類型的多閘極裝置，而不脫離本揭露的範疇。在一些實施例中，方法200可用於製造上文結合第1圖所描述的多閘極裝置100。因此，上文結合多閘極裝置100論述的一個或多個態樣亦可以應用於方法200。應理解，方法200包含具有互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)技術製程流程的特徵的步驟，且因此在本文中僅進行簡要描述。此外，可以在方法200之前、之後及/或期間執行額外步驟。

下面結合說明根據方法200的在不同製造階段的多閘極裝置100的第3圖至第6圖描述方法200。第3圖至第6圖提供沿著與在第1圖中由X軸定義的平面大致平行的平面的半導體裝置100的實施例的橫截面圖。

另外，半導體裝置100可以包含各種其他裝置及特徵，例如其他類型的裝置，例如額外電晶體、雙極接合面電晶體、電阻器、電容器、電感器、二極體、保險絲、靜態隨機存取記憶體(static random-access memory，SRAM)及/或其他邏輯電路等，但是為較佳地理解本揭露的發明性概念而簡化。在一些實施例中，半導體裝置100包含可以互連的複數個半導體裝置(例如，電晶體)，包含PFET、NFET等。此外，應注意，包含結合附圖給出的任何描述的方法200的製程步驟僅為例示性的，而不旨在限制在以下申請專利範圍中具體描述的範圍之外。

方法200自方塊202開始，其中提供部分製造的多閘極裝置。參見第3圖的實例，在方塊202的實施例中，裝置100包含直流(direct current，DC)裝置區310及交流(alternating current，AC)裝置區320。在某些實施例中，DC裝置區310可以被視為長通道(long channel，LC)裝置區310，而AC裝置區320可以被視為短通道(short channel，SC)裝置區320。

如圖所示，每一裝置區310/320包含第一主動區311/321、第二主動區312/322及定義在第一主動區311/321與第二主動區312/322之間的邊界處的主動邊緣313/323。在一些實施例中，每一第一主動區311/321包含第一GAA裝置結構315/325，每一第二主動區312/322包含第二GAA裝置結構316/326，且每一主動邊緣313/323包含GAA虛設結構317/327，如下所述。根據本揭露的實施例，CPODE製程可以藉由沿著主動邊緣313及323執行乾式蝕刻製程以形成切割區及用介電質填充切割區來在每一第一主動區311/321與每一相應的相鄰第二主動區312/322之間以及DC裝置區310中的一對GAA裝置結構315及316之間以及AC裝置區320中的一對GAA裝置結構325及326之間提供隔離區，如下文更詳細地描述。更具體而言，在兩個主動邊緣313及323上同時執行蝕刻製程，以使得利用普通的蝕刻製程。

每一第一GAA裝置結構315/325、每一第二GAA裝置結構316/326及每一GAA虛設結構317/327形成在具有在X方向上延伸的鰭片12的基板10上。在一些實施例中，基板10可以為半導體基板，例如矽基板。基板10可以包含各種層，包含在半導體基板上形成的導電層或絕緣層。基板10可包含取決於此項技術中已知的設計要求的各種摻雜組態。基板10亦可以包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石。可替代地，基板10可以包含化合物半導體及/或合金半導體。另外，基板10可以視情況包含磊晶層，可以用於增強效能，可以包含絕緣體上矽(silicon-on-insulator，SOI)結構，且/或具有其他合適的增強特徵。

鰭片12可以包含由附圖標記15共同標識的奈米片通道層。在一些實施例中，奈米片通道層15可以包含矽(Si)。然而，在一些實施例中，奈米片通道層15可以包含其他材料，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP；或其組合。例如，奈米片通道層15可以利用分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沈積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他合適的磊晶生長製程來磊晶生長。

在各種實施例中，鰭片12中的每一者包含由基板10及奈米片通道層15形成的基板部分13。應注意，儘管將鰭片12說明為包含三(3)個奈米片通道層15，但這僅係出於說明性目的，而不旨在限制在申請專利範圍中具體描述的範圍之外。應瞭解，可以形成任意數目的奈米片通道層15，其中，例如，奈米片通道層15的數目取決於GAA裝置(例如，裝置100)所需的通道區的數目。在一些實施例中，奈米片通道層15的數目為2至10。

淺溝槽隔離(shallow trench isolation，STI)特徵亦可以形成為插入鰭片12，其中，STI特徵在Y方向上的鰭片12的前面及後面(即，在第3圖至第6圖的X方向橫截面圖中不可見)。在一些實施例中，STI特徵包含SiO ₂、氮化矽、氧氮化矽、經氟摻雜矽酸鹽玻璃(FSG)、低k介電質、其組合及/或此項技術中已知的其他合適材料。在各種實例中，用於形成STI特徵的介電層可以利用CVD製程、次大氣CVD (subatmospheric CVD，SACVD)製程、可流動CVD製程、ALD製程、PVD製程及/或其他合適的製程沈積。

在各種實例中，每一GAA裝置結構315、316及317包含閘極結構160，且每一GAA裝置結構325、326及327包含閘極結構260。閘極結構160/260可以包含高K閘極介電層161/261及高K/金屬閘極堆疊160/260中的導電金屬162/262。在一些實施例中，閘極結構160/260可以形成與由第一GAA裝置結構315/325及第二GAA裝置結構316/326的通道區中的奈米片通道層15提供的多通道相關聯的閘極。閘極結構160/260可以包含介面層(interfacial layer，IL) (未示出)，其中，高K閘極介電層161/261形成在介面層上方。在一些實施例中，閘極介電質具有1奈米(nm)至5奈米的總厚度。如本文中所使用及描述的高K閘極介電質包含具有例如大於熱氧化矽(約3.9)的介電常數的高介電常數的介電材料。

在一些實施例中，介面層可以包含介電材料，例如二氧化矽(SiO ₂)、HfSiO或氧氮化矽(SiON)。介面層可以利用化學氧化、熱氧化、原子層沈積(atomic layer deposition，ALD)、化學氣相沈積(chemical vapor deposition，CVD)及/或其他合適的方法形成。在一些實例中，介面層包含上述的化學氧化物層。

例示性的高K閘極介電層161/261可以包含高K介電材料，例如氧化鉿(HfO ₂)。可替代地，高K閘極介質層161/261可以包含其他高K介電材料，例如TiO ₂、HfZrO、Ta ₂O ₃、HfSiO ₄、ZrO2、ZrSiO ₂、LaO、AlO、ZrO、TiO、Ta ₂O ₅、Y ₂O ₃、SrTiO ₃(STO)、BaTiO ₃(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO ₃(BST)、Al ₂O ₃、Si3N ₄、氧氮化物(SiON)、其組合或其他合適的材料。高K閘極介電層161/261可以利用ALD、物理氣相沈積(PVD)、CVD、氧化及/或其他合適的方法形成。

閘極結構160/260可以進一步包含形成在閘極介電層161/261上方的金屬閘極材料162/262。金屬層162/262可以包含金屬、金屬合金或金屬矽化物。金屬層162/262可以包含單層或可替代地包含多層結構，例如具有選定的功函數以提高裝置效能(功函數金屬層)的金屬層與襯墊層、潤濕層、黏著層、金屬合金或金屬矽化物的各種組合。例如，金屬層162/262可以包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或其組合。在各種實施例中，金屬層162/262可以利用ALD、PVD、CVD、電子束蒸發或其他合適的製程形成。另外，可以針對可以採用不同的金屬層的N型及P型電晶體分別形成金屬層162/262。另外，金屬層162/262可以提供N型或P型功函數，可以用作電晶體閘極電極，且在至少一些實施例中，金屬層162/262可以包含多晶矽層。

將第3圖與第7圖交互參照，這提供DC裝置區310中的GAA結構及AC裝置區320中的GAA結構的閘極結構的聚焦視圖，DC裝置區310中的GAA結構包含各自在相對的源極/汲極區70之間延伸的最上奈米片通道151、中間奈米片通道152及最低奈米片通道153。此外，AC裝置區320中的GAA結構包含各自在相對的源極/汲極區70之間延伸的最上奈米片通道251、中間奈米片通道252及最低奈米片通道253。

另外，可以看出，每一閘極結構160/260包含位於最上奈米片通道層151/251上方的部分170/270以及最上奈米片通道層151/251與中間奈米片通道152/252之間的部分171/271、中間奈米片通道152/252與最低奈米片通道153/253之間的部分172/272及在最低奈米片通道153/253下的部分173/273。每一奈米片通道層15為第一GAA裝置結構315/325及第二GAA裝置結構316/326提供半導體通道層。

在一些實例中，可以在金屬層162/262上方形成額外金屬層(未示出)。在一些實施例中，額外金屬層包含選擇性生長的鎢(W)，但亦可以使用其他合適的金屬。在至少一些實例中，額外金屬層包含無氟W (fluorine-free W，FFW)層。在各種實例中，額外金屬層可用作蝕刻終止層，且亦可提供降低的接觸電阻(例如，對金屬層162/262)。

在一些實施例中，間隔物層110可以形成在第一GAA裝置結構315/325、第二GAA裝置結構316/326及GAA虛設結構317/327中的每一者的閘極結構160/260的頂部部分的側壁上。間隔物層110可以在形成閘極結構的高K/金屬閘極堆疊之前形成。例如，在一些情況下，間隔物層110可以形成在先前形成的虛設(犧牲)閘極堆疊的側壁上，該虛設(犧牲)閘極堆疊由上述高K/金屬閘極堆疊移除及替換，作為替換閘極(閘極最後)製程的一部分。在一些情況下，間隔物層110可以具有2奈米(nm)至10奈米的厚度。在各種實施例中，可以選擇間隔物層110的厚度，以在隨後的CPODE乾式蝕刻製程之後提供期望的側壁輪廓，如下文更詳細地論述。在一些實例中，間隔物層110可以包含介電材料，例如氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN、氧碳化矽、SiOCN、SiOHCN、低K材料(例如，具有介電常數『k』＜ 7)及/或其組合。在一些實施例中，間隔物層110包含多個層，例如主間隔物層、襯墊層及其類似者。

在各種實例中，裝置100的第一GAA裝置結構315/325、第二GAA裝置結構316/326及GAA虛設結構317/327中的每一者進一步包含內部間隔物120。內部間隔物120可以安置在奈米片通道層15的相鄰通道之間、奈米片通道層15的側端處以及與閘極結構的插入奈米片通道層15中的每一者的部分接觸。在一些實施例中，內部間隔物120包含SiOCN。在一些實例中，內部間隔物120可以包含氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN、氧碳化矽、低K材料(例如，具有介電常數『k』＜ 7)及/或其組合。在各種實例中，內部間隔物120可以延伸在如上所述的間隔物層110下面，同時鄰接下文描述的相鄰源極/汲極特徵。

如第7圖所示，與DC裝置區310中的內部間隔物120的長度相比，AC裝置區320中的內部間隔物120具有更大的長度。如下所述，AC裝置區320中較大的內部間隔物120導致具有較短的金屬部分271至273，而DC裝置區310中較短的內部間隔物120導致具有較長的金屬部分171至173。

在一些實施例中，源極/汲極特徵70形成在與第一GAA裝置結構315/325及第二GAA裝置結構316/326中的每一者的閘極結構的任一側相鄰及在該任一側上的源極/汲極區中以及基板部分13上方。因此，GAA虛設結構317/327安置在第一GAA裝置結構315/325的第一源極/汲極特徵70 (在第一主動區311中)與第二GAA裝置結構316/326的第二源極/汲極特徵70 (在第二主動區312中)之間。如圖所示，第一GAA裝置結構315/325的源極/汲極特徵70與第一GAA裝置結構315/325的內部間隔物120及奈米片通道層15接觸，且第二GAA裝置結構316/326的源極/汲極特徵70與第二GAA裝置結構316/326的內部間隔物120及奈米片通道層15接觸。此外，安置在GAA虛設結構317/327的任一側上的源極/汲極特徵70 (第一GAA裝置結構315/325及第二GAA裝置結構316/326)與GAA虛設結構317/327的內部間隔物120及奈米片通道層15接觸。

在各種實例中，源極/汲極特徵70包含可以利用一個或多個磊晶製程形成的半導體磊晶層，例如Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。在一些實施例中，源極/汲極特徵70可以在磊晶製程期間原位摻雜。例如，在一些實施例中，磊晶生長的SiGe源極/汲極特徵可以摻雜硼。在一些情況下，磊晶生長的Si源極/汲極特徵可以摻雜碳以形成Si:C源極/汲極特徵，摻雜磷以形成Si:P源極/汲極特徵，或摻雜碳及磷兩者以形成SiCP源極/汲極特徵。在一些實施例中，源極/汲極特徵70並非原位摻雜，而係執行植入製程以摻雜源極/汲極特徵70。在一些實施例中，源極/汲極特徵70的形成可以針對N型及P型源極/汲極特徵中的每一者以單獨的處理順序執行。

層間介電(inter-layer dielectric，ILD)層130亦可以形成在裝置100上方。在一些實施例中，在形成ILD層130之前，接觸蝕刻終止層(contact etch stop layer，CESL) (未示出)形成在裝置100上方。在一些實例中，CESL包含氮化矽層、氧化矽層、氧氮化矽層及/或此項技術中已知的其他材料。CESL可以利用電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)製程及/或其他合適的沈積或氧化製程形成。在一些實施例中，ILD層130包含例如四乙氧基矽烷(TEOS)氧化物、未摻雜矽酸鹽玻璃或例如例如硼磷矽玻璃(BPSG)、FSG、磷矽玻璃(PSG)、硼矽玻璃(BSG)及/或其他合適的介電材料的經摻雜氧化矽的材料。ILD層130可以利用PECVD製程或其他合適的沈積技術沈積。在一些實施例中，硬光罩層(第3圖及第7圖中未示出)可以形成在ILD層130上方。在一些情況下，硬光罩層可以包含SiN。

在第7圖中，標識閘極的各個部分。如圖所示，DC裝置區310中的GAA結構包含位於最上奈米片通道151上方的閘極的主部分170、直接位於最上奈米片通道151下的部分171、直接位於中間奈米片通道152下的部分172及直接位於最低奈米片通道153下的部分173。閘極的主部分170在間隔物層110的相對部分之間延伸。閘極的每一部分171、172及173在相對的內部間隔物120之間延伸。

在DC裝置區310中，閘極部分170在X方向上具有14.0奈米(nm)至17.9奈米的長度LG0，且具有約15.9奈米(nm)的平均長度LG0。

在DC裝置區310中，閘極部分171在X方向上具有13.6奈米(nm)至18.1奈米的長度LG1，且具有約15.8奈米(nm)的平均長度LG1。

在DC裝置區310中，閘極部分172在X方向上具有13.9奈米(nm)至17.5奈米的長度LG2，且具有約15.6奈米(nm)的平均長度LG2。

在DC裝置區310中，閘極部分173在X方向上具有15.9奈米(nm)至19.6奈米的長度LG3，且具有約17.5奈米(nm)的平均長度LG3。

在例示性實施例中，在DC裝置區中，長度LC1與長度LG1的比值為1.2:1，長度LC2與長度LG2的比值為1.2:1，且長度LC3與長度LG3的比值為1.1:1。總體而言，DC裝置區的通道長度與閘極長度的比值為1.167:1。

如圖所示，AC裝置區320中的GAA結構包含位於最上奈米片通道251上方的閘極的主部分270、直接位於最上奈米片通道251下的部分271、直接位於中間奈米片通道252下的部分272及直接位於最低奈米片通道253下的部分273。閘極的主部分270在間隔物層110的相對部分之間延伸。閘極的每一部分271、272及273在相對的內部間隔物120之間延伸。

在例示性實施例中，AC裝置區320中的GAA結構的尺寸與DC裝置區310中的GAA結構的尺寸不同。

在AC裝置區320中，閘極部分270在X方向上具有14.4奈米(nm)至17.6奈米的長度SG0，且具有約15.9奈米(nm)的平均長度SG0。

在AC裝置區320中，閘極部分271在X方向上具有5.9奈米(nm)至11.2奈米的長度SG1，且具有約8.4奈米(nm)的平均長度SG1。

在AC裝置區320中，閘極部分272在X方向上具有4.3奈米(nm)至11.3奈米的長度SG2，且具有約7.7奈米(nm)的平均長度SG2。

在AC裝置區320中，閘極部分273在X方向上具有6.9奈米(nm)至12.3奈米的長度SG3，且具有約9.8奈米(nm)的平均長度SG3。

在例示性實施例中，在AC裝置區中，長度LC1與長度LG1的比值為2.2:1，長度LC2與長度LG2的比值為2.2:1，且長度LC3與長度LG3的比值為1.6:1。總體而言，AC裝置區的通道長度與閘極長度的比值為2:1。

自上文可以看出，閘極部分171、172及173具有大於13奈米(nm)的平均閘極長度，例如大於13.5奈米(nm)、或大於14奈米、或大於14.5奈米、或大於15奈米、或大於15.5奈米或大於16奈米。閘極部分271、272及273具有小於11奈米(nm)的平均閘極長度，例如小於10.5奈米(nm)、或小於10奈米、或小於9.5奈米、或小於9奈米或小於8.7奈米。

在例示性實施例中，閘極部分171、172及173的平均閘極長度大於閘極部分271、272及273的平均閘極長度，例如至少大1.1倍、大1.2倍、大1.3倍、大1.4倍、大1.5倍、大1.6倍、大1.7倍或大1.8倍。

在例示性實施例中，閘極部分171的平均閘極長度大於閘極部分271的平均閘極長度，例如至少大1.1倍、大1.2倍、大1.3倍、大1.4倍、大1.5倍、大1.6倍、大1.7倍或大1.8倍。

在例示性實施例中，閘極部分172的平均閘極長度大於閘極部分272的平均閘極長度，例如至少大1.1倍、大1.2倍、大1.3倍、大1.4倍、大1.5倍、大1.6倍、大1.7倍、大1.8倍、大1.9倍或大2.0倍。

在例示性實施例中，閘極部分173的平均閘極長度大於閘極部分273的平均閘極長度，例如至少大1.1倍、大1.2倍、大1.3倍、大1.4倍、大1.5倍、大1.6倍、大1.7倍或大1.75倍。

參見第2圖，在方塊202之後，方法200進行至切割金屬閘極(cut metal gate，CMG)製程。在例示性實施例中，執行切割金屬閘極製程以隔離相鄰結構的金屬層162/262。

具體而言，方法200包含：在方塊204處，形成覆蓋非選定結構的圖案化光罩，如第4圖所示。例如，可以執行微影及蝕刻製程以形成位於第一GAA裝置結構315/325及第二GAA裝置結構316/326上方的圖案化硬光罩140，而不覆蓋虛設結構317/327。具體而言，圖案化硬光罩140定義上覆於虛設閘極結構317的開口141及上覆於虛設閘極結構327的開口241。在例示性實施例中，硬光罩為氮化矽。在某些實施例中，硬光罩層可以經圖案化形成，從而產生第4圖的結構，作為用於移除先前形成的犧牲閘極堆疊且形成替換高K/金屬閘極堆疊的製程的一部分。

此後，方法200包含在方塊206處在DC裝置區310及AC裝置區320兩者上方執行選擇性蝕刻製程以移除選定結構，以使得同時蝕刻及移除虛設閘極結構317及虛設閘極結構327。應注意，此蝕刻製程不包含遮罩裝置區310或裝置區320，而另一裝置區320或310未經遮罩。具體而言，在蝕刻虛設結構327時不遮罩虛設結構317，且在蝕刻虛設結構317時不遮罩虛設結構327。

如第5圖所示，在蝕刻製程期間，對金屬閘極材料162/262、高k閘極介電質161/261、奈米片通道15及基板10的在虛設結構317/327下的一部分進行蝕刻，以在切割金屬閘極區中形成溝槽180/280。在各種實例中，溝槽180/280可以使用乾式蝕刻(例如，反應離子或電漿蝕刻)來蝕刻。

蝕刻製程可包含在硬光罩140上方的襯墊(未示出)的初始選擇性沈積。例如，可以執行CH ₄沈積製程，以選擇性地將襯墊沈積在硬光罩140上(如第4圖所示)。

蝕刻製程可以利用選擇性地在氧化矽或氮化矽上方蝕刻矽的任何高方向性蝕刻製程來執行。

例示性蝕刻製程包含具有例如HBr基電漿的高選擇性蝕刻劑的Si蝕刻步驟，Si蝕刻步驟可有效移除Si，而對內部間隔物具有微小損傷，內部間隔物可由矽、碳、氮及氧組成。蝕刻速率及選擇性可以藉由在HBr電漿中加入O ₂或CO ₂來微調。在蝕刻製程期間，可以使用側壁鈍化步驟來保持溝槽的CD，而不被Si蝕刻步驟加寬。例如，利用SiCl ₄、HBr及O ₂前驅物的側壁鈍化步驟可用於為此目的形成側壁氧化物。此外，為了避免蝕刻被蝕刻副產物或氧化物鈍化層終止，可以使用利用例如CF ₄的低選擇性蝕刻劑的穿透步驟來移除蝕刻副產物或氧化物鈍化層。

如第5圖所示，在DC裝置區310中蝕刻的溝槽180比在AC裝置區320中蝕刻的溝槽280延伸得更深。咸信深度差異係由虛設結構317及327的不同結構引起的。具體而言，通道區、內部間隔物及通道間導電部分的尺寸不同，且導致不同的蝕刻結果，如下所述。

第8圖提供利用蝕刻製程形成的溝槽180/280的聚焦視圖。如圖所示，每一溝槽180/280的深度可以自最上奈米片通道151/251的頂表面量測。如圖所示，DC裝置區310中的溝槽180在Z方向上具有119.1奈米(nm)至153.2奈米的深度LD，且具有約141.6奈米(nm)的平均深度。另外，AC裝置區320中的溝槽280在Z方向上具有53.6奈米(nm)至76.3奈米的深度SD，且具有約63.1奈米(nm)的平均深度。

在例示性實施例中，深度LD大於深度SD，例如至少大1.5倍、大1.6倍、大1.7倍、大1.8倍、大1.9倍、大2倍、大2.1倍、大2.2倍或大2.25倍。

在例示性實施例中，在DC裝置區中，如由平均深度/平均片長度確定的溝槽深寬比為5至10，例如6至9，例如7至8，例如7.5。另外，在例示性實施例中，在AC裝置區中，如由平均深度/平均片長度確定的溝槽深寬比為1至6，例如2至5，例如3至4，例如3.7。

第9圖提供利用蝕刻製程形成的溝槽180/280的聚焦視圖。如圖所示，溝槽180/280的寬度不同。更具體而言，每一溝槽在每一相應的通道層中包含孔隙，且每一通道層151、152、153、251、252及253中的孔隙的臨界尺寸或寬度可為唯一的。

在DC裝置區310中，最上奈米片通道151在X方向上具有17.3奈米(nm)至19.4奈米的孔隙長度LC1，且具有約19.4奈米(nm)的平均孔隙長度LC1。在DC裝置區310中，中間奈米片通道152在X方向上具有16.7奈米(nm)至19.0奈米的孔隙長度LC2，且具有約18.1奈米(nm)的平均孔隙長度LC2。在DC裝置區310中，最低奈米片通道153在X方向上具有17.6奈米(nm)至19.0奈米的孔隙長度LC3，且具有約19.0奈米(nm)的平均孔隙長度LC3。

在例示性實施例中，DC裝置區310中的平均奈米片通道孔隙長度大於16奈米(nm)，例如大於16.5奈米(nm)、或大於17奈米、或大於17.5奈米、或大於18奈米或大於18.5奈米。在例示性實施例中，DC裝置區310中的平均奈米片通道孔隙長度小於21奈米(nm)，例如小於20.5奈米(nm)、或小於20奈米、或小於19.5奈米或小於19奈米。在例示性實施例中，DC裝置區310中的平均奈米片通道孔隙長度為約18.83奈米(nm)。

在AC裝置區320中，最上奈米片通道251在X方向上具有16.9奈米(nm)至20.2奈米的孔隙長度SC1，且具有約18.4奈米(nm)的平均孔隙長度SC1。在AC裝置區320中，中間奈米片通道252在X方向上具有15.9奈米(nm)至17.8奈米的孔隙長度SC2，且具有約16.9奈米(nm)的平均孔隙長度SC2。在AC裝置區320中，最低奈米片通道253在X方向上具有13.4奈米(nm)至18.6奈米的孔隙長度SC3，且具有約15.4奈米(nm)的平均孔隙長度SC3。

在例示性實施例中，AC裝置區320中的平均奈米片通道孔隙長度大於14奈米(nm)，例如大於14.5奈米(nm)、或大於15奈米、或大於15.5奈米、或大於16奈米或大於16.5奈米。在例示性實施例中，AC裝置區320中的平均奈米片通道孔隙長度小於19奈米(nm)，例如小於18.5奈米(nm)、或小於18奈米、或小於17.5奈米或小於17奈米。在例示性實施例中，AC裝置區320中的平均奈米片通道孔隙長度為約16.9奈米(nm)。

在例示性實施例中，DC裝置區310中的平均奈米片通道孔隙長度大於AC裝置區320中的平均奈米片通道孔隙長度，例如至少大1.1倍。

應注意，對於最低奈米片通道153及253，平均孔隙長度LC3大於平均長度SC3。例如，平均孔隙長度LC3可以比平均孔隙長度SC3大至少1.1倍、大至少1.15倍或大至少1.2倍。

返回參見第2圖，方法200進行至方塊208，方塊208包含在溝槽中形成隔離區，例如執行再填充製程。結合第6圖，在方塊208的實施例中，再填充製程用於在裝置100上方形成層190。例示性層190為氮化物。層190亦用於填充先前形成的溝槽180/280且電隔離相鄰結構的金屬層162/262。在一些實施例中，層190包含SiN。可替代地，在一些情況下，層190可以包含SiO ₂、氧氮化矽、FSG、低k介電質、其組合及/或此項技術中已知的其他合適材料。在各種實例中，層190可以利用CVD製程、SACVD製程、可流動CVD製程、ALD製程、PVD製程及/或其他合適的製程來沈積。在一些情況下，在沈積層190之後，可以執行化學機械研磨(chemical mechanical polishing，CMP)製程以移除多餘的材料且平坦化裝置100的頂表面。

方法200可以在方塊210繼續，其中可以執行進一步的處理。通常，進一步的處理可以形成此項技術中已知的各種特徵及區。例如，後續處理可在基板10上形成用於連接各種特徵以形成可包含一個或多個多閘極裝置的功能電路的接觸開口、接觸金屬以及各種觸點/通孔/線路及多層互連特徵(例如，金屬層及層間介電質)。為進一步實現該實例，多層互連可以包含：垂直互連，例如通孔或觸點；及水平互連，例如金屬線。各種互連特徵可採用各種導電材料，包含銅、鎢及/或矽化物。在一個實例中，使用鑲嵌及/或雙鑲嵌製程形成銅相關的多層互連結構。此外，根據方法200的各種實施例，可以在方法200之前、期間及之後實現額外的製程步驟，且可以替換或消除上述的一些製程步驟。

利用上述蝕刻之前及之後的奈米片通道15的結構及尺寸，可以理解蝕刻製程提供具有不同期望深度的溝槽的能力。具體而言，為了向奈米片通道251、252及253下的金屬部分271、272及273提供更短的長度，AC裝置區320中的內部間隔物120具有比DC裝置區310中的內部間隔物120的長度更長的長度。

在某些實施例中，在AC裝置區中，總內部間隔物長度(包含兩個內部間隔物的長度)與閘極長度的比值大於1.2，例如大於1.5，例如大於1.75，例如大於2。另一方面，在DC裝置區中，總內部間隔物長度與閘極長度比值小於2，例如小於1.5，例如小於1，例如小於0.75，或小於0.5。另外，在某些實施例中，AC裝置區中的內部間隔物的最小長度為DC裝置區中的內部間隔物的最大長度的至少兩倍。

當移除每一相應閘極部分171、172、173、271、272、273時，相應內部間隔物之間形成間隙。此間隙基本上等於經移除的閘極部分的長度，直至製程蝕刻內部間隔物的內面為止。

已發現，相對較寬的內部間隔物與以比蝕刻其他閘極元件慢的速率蝕刻內部間隔物的選擇性蝕刻化學物質的使用的組合有效地為AC裝置區320中的虛設結構的蝕刻提供瓶頸。具體而言，內部間隔物120的增加的相對長度部分地阻斷內部間隔物120下的更多材料的蝕刻，即，更多材料被內部間隔物屏蔽。另外，內部間隔物的較慢蝕刻速率意謂內部間隔物中的大部分承受蝕刻製程，且在較長持續時間內屏蔽其他材料免於蝕刻。

因此，在對DC裝置區中的結構進行蝕刻期間，其中結構具有相對窄的內部間隔物，且從而在內部間隔物之間具有較大間隙，蝕刻製程在內部間隔物之間的間隙下接觸的材料愈多，且持續的時間愈長。因此，在DC裝置區中形成深溝槽。另一方面，在蝕刻AC裝置區中的結構期間，其中結構具有相對寬的內部間隔物及內部間隔物之間的相對窄的間隙，蝕刻製程接觸位於內部間隔物之間的間隙下的材料愈慢，且持續時間愈短。因此，在DC裝置區中形成淺溝槽。

本文中的實施例利用不同的蝕刻輪廓在具有長通道的DC裝置之間形成較深的隔離區，且在具有短通道的AC裝置之間形成較淺的隔離區。此係有益的，此係因為寄生電容與隔離深度成比例。

高寄生電容提供較佳直流效能，此係因為所有通道皆打開。另一方面，小寄生電容提供較差DC效能，此係因為通道僅部分打開。相反，低寄生電容提供較差DC效能，但較佳AC效能。

本文中的實施例為DC裝置提供針對大寄生電容及提高的效能的長通道及深溝槽。同時，本文中的實施例為AC裝置提供針對小寄生電容及提高的效能的短通道及淺溝槽。

本文中的實施例利用DC區及AC區兩者上方的共享蝕刻製程形成針對每種類型裝置的提高的效能的期望深度的溝槽。

藉由採用所揭露的製程，可以擴大製程窗，且將增強在相鄰主動區中形成的電晶體的裝置效能及可靠性。熟習此項技術者將容易瞭解，本文中描述的方法及結構可應用於各種其他半導體裝置，以有利地在不脫離本揭露的範疇的情況下自此類其他裝置獲得相似的益處。

因此，本揭露的實施例中的一者描述一種方法，包含：在半導體材料上方形成閘極結構，其中閘極結構包含長通道(long channel，LC)閘極結構及短通道(short channel，SC)閘極結構；在半導體材料上方形成圖案化光罩，其中，LC閘極結構及SC閘極結構不被圖案化光罩覆蓋；及通過圖案化光罩對LC閘極結構及SC閘極結構執行蝕刻製程，以移除LC閘極結構及SC閘極結構，其中LC閘極結構的移除在半導體基板中形成具有第一深度的深溝槽，且其中SC閘極結構的移除在半導體基板中形成具有小於第一深度的第二深度的淺溝槽。

在某些實施例中，方法進一步包含在深溝槽中及淺溝槽中形成隔離結構。

在某些實施例中，執行蝕刻製程包含執行HBr/O ₂電漿蝕刻；執行HBr/CO ₂蝕刻；及執行HBr/Ar蝕刻。

在某些實施例中，第一深度大於第二深度的1.5倍。

在某些實施例中，深溝槽具有至少6的深寬比，且其中淺溝槽具有不大於5的深寬比。

在某些實施例中，深溝槽具有第一深寬比，淺溝槽具有第二深寬比，且第一深寬比為第二深寬比的至少1.2倍。

在某些實施例中，在半導體材料上方形成閘極結構包括：利用定義通道區的平行間隔開的奈米片形成每一閘極結構；在相鄰的奈米片之間垂直形成高k材料且在內部間隔物之間橫向形成高k材料，其中內部間隔物具有總內部間隔物長度；及在相鄰的奈米片之間形成導電閘極，其中在最上奈米片下的高k材料及導電閘極材料定義閘極長度；其中在LC閘極結構中，總內部間隔物長度與閘極長度的比值小於2；且其中在SC閘極結構中，總內部間隔物長度與閘極長度的比值大於2。

在某些實施例中，在執行蝕刻製程之前：LC閘極結構包含形成最上LC通道區的最上LC奈米片；LC閘極材料的下伏部分與最上LC奈米片的底面接觸；LC閘極材料的下伏部分具有第一長度；SC閘極結構包含形成最上SC通道區的最上SC奈米片；SC閘極材料的下伏部分與最上SC奈米片的底面接觸；SC閘極材料的下伏部分具有第二長度；且第一長度大於第二長度的1.8倍。

在某些實施例中，在執行蝕刻製程之前：LC閘極結構定義至少一個LC通道區；LC源極/汲極區位於至少一個LC通道區的每一端；LC內部間隔物位於每一相應的LC源極/汲極區與至少一個LC通道區之間；每一LC內部間隔物具有LC最大長度；SC閘極結構定義至少一個SC通道區；SC源極/汲極區位於至少一個SC通道區的每一端；SC內部間隔物位於每一相應的SC源極/汲極區與至少一個SC通道區之間；每一SC內部間隔物具有SC最小長度；且SC最小長度為LC最大長度的至少兩倍。

在另一實施例中，提供一種方法，且方法包含：向半導體基板提供直流(direct current，DC)裝置區及交流(alternating current，AC)裝置區；在DC裝置區中形成三個DC閘極，且在AC裝置區中形成三個AC閘極；其中三個DC閘極包含第一DC閘極、第二DC閘極及第一DC閘極與第二DC閘極之間的中間DC閘極；且其中三個AC閘極包含第一AC閘極、第二AC閘極及第一AC閘極與第二AC閘極之間的中間AC閘極；在半導體基板上執行蝕刻製程以同時移除中間DC閘極及中間AC閘極，其中蝕刻製程在DC裝置區中形成具有第一深度的深溝槽，且其中蝕刻製程在AC裝置區中形成具有小於第一深度的第二深度的淺溝槽；及在深溝槽中及淺溝槽中形成隔離材料，以將第一DC閘極與第二DC閘極隔離，且將第一AC閘極與第二AC閘極隔離。

在某些實施例中，形成每一閘極包括在上覆於半導體基板的介電材料中及在上覆於半導體基板的源極/汲極區之間形成每一閘極，其中每一閘極包含位於間隔開的奈米片上方及位於間隔開的奈米片之間的閘極材料，奈米片延伸在相對的源極/汲極區之間；且其中內部間隔物位於閘極材料與相對的源極/汲極區之間。

在某些實施例中，閘極材料包含高k材料及導電填充材料。

在某些實施例中，第一DC閘極及第二DC閘極包含下伏於奈米片通道且具有大於13奈米(nm)的平均閘極長度的閘極部分；且第一AC閘極及第二AC閘極包含下伏於奈米片通道且具有小於11奈米(nm)的平均閘極長度的閘極部分。

在某些實施例中，第一DC閘極及第二DC閘極包含下伏於第一奈米片通道且具有平均DC閘極長度的閘極部分；第一AC閘極及第二AC閘極包含下伏於第二奈米片通道且具有平均AC閘極長度的閘極部分；且平均DC閘極長度大於平均AC閘極長度的1.5倍。

在其他實施例中，提供一種多閘極裝置，且多閘極裝置包含：半導體基板，具有直流(direct current，DC)裝置區及交流(alternating current，AC)裝置區；第一DC閘極及第二DC閘極，處於DC裝置區中；DC區隔離材料，處於位於第一DC閘極與第二DC閘極之間的深溝槽中，其中深溝槽具有第一深度；第一AC閘極及第二AC閘極，處於AC裝置區中；及AC區隔離材料，處於位於第一AC閘極與第二AC閘極之間的淺溝槽中，其中淺溝槽具有小於第一深度的第二深度。

在某些實施例中，第一深度為第二深度的至少1.5倍。

在某些實施例中，第一DC閘極及第二DC閘極包含下伏於奈米片通道且具有平均DC閘極長度的閘極部分；第一AC閘極及第二AC閘極包含下伏於奈米片通道且具有平均AC閘極長度的閘極部分；且平均DC閘極長度大於平均AC閘極長度的1.5倍。

在某些實施例中，第一DC閘極及第二DC閘極包含由平均DC通道孔隙長度隔開的奈米片通道；第一AC閘極及第二AC閘極包含由平均AC通道孔隙長度隔開的奈米片通道；且平均DC通道孔隙長度比平均AC通道孔隙長度大至少1.1倍。

前述概述若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應認識到，這類等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。

10:基板 11:單元胞 12:鰭片 13:基板部分 15:通道（層） 20:平行主動區 30:平行閘極線 40:隔離 70:源極/汲極特徵 100:裝置 110:間隔物層 120:內部間隔物 130:層間介電層 140:硬光罩 141、241:開口 151、251:通道（層） 152、252:通道（層） 153、253:通道（層） 160、260:閘極結構 161、261:高K閘極介電層 162、262:金屬（層） 170、171、172、173、270、271、272、273:部分 180、280:溝槽 190:層 200:方法 202、204、206、208、210:方塊 310:裝置區 311、321:第一主動區 312、322:第二主動區 313、323:主動邊緣 315、325:裝置結構 316、326:裝置結構 317、327:虛設結構 320:裝置區 LC1、LC2、LC3、LG0、LG1、LG2、LG3、SG0、SG1、SG2、SG3:長度 LD、SD:深度 SC1、SC2、SC3:孔隙長度

當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為論述清楚起見，各種特徵的尺寸可以任意增加或減小。第1圖為根據一些實施例的多閘極裝置的佈局的平面圖。第2圖為根據一些實施例的說明方法的流程圖。第3圖至第6圖為根據一些實施例的包含連續製造階段期間的直流(direct current，DC)裝置區及交流(alternating current，AC)裝置區的多閘極裝置的橫截面圖。第7圖為根據一些實施例的例如來自第3圖的多閘極裝置的DC裝置區中的閘極結構及AC裝置區中的閘極結構的聚焦橫截面圖。第8圖及第9圖為根據一些實施例的例如來自第5圖的多閘極裝置的DC裝置區中蝕刻的溝槽及AC裝置區中蝕刻的溝槽的聚焦橫截面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

200:方法

202、204、206、208、210:方塊

Claims

一種多閘極裝置的形成方法，包括：在一半導體材料上方形成多個閘極結構，其中該些閘極結構包含一長通道閘極結構及一短通道閘極結構；在該半導體材料上方形成一圖案化光罩，其中該長通道閘極結構及該短通道閘極結構不被該圖案化光罩覆蓋；及通過該圖案化光罩對該長通道閘極結構及該短通道閘極結構執行一蝕刻製程，以移除該長通道閘極結構及該短通道閘極結構，其中該長通道閘極結構的移除在該半導體材料中形成具有一第一深度的一深溝槽，且其中該短通道閘極結構的移除在該半導體材料中形成具有小於該第一深度的一第二深度的一淺溝槽。
如請求項1所述之方法，進一步包括以下步驟：在該深溝槽中及該淺溝槽中形成多個隔離結構。
如請求項1所述之方法，其中執行該蝕刻製程之步驟包括以下步驟：執行一HBr/O ₂電漿蝕刻；執行一HBr/CO ₂蝕刻；及執行一HBr/Ar蝕刻。
如請求項1所述之方法，其中該第一深度大於該第二深度的1.5倍。
如請求項1所述之方法，其中該深溝槽具有至少6的一深寬比，且其中該淺溝槽具有不大於5的一深寬比。
如請求項1所述之方法，其中該深溝槽具有一第一深寬比，其中該淺溝槽具有一第二深寬比，且其中該第一深寬比為該第二深寬比的至少1.2倍。
如請求項1所述之方法，其中在該半導體材料上方形成多個閘極結構之步驟包括以下步驟：利用定義多個通道區的多個平行間隔開的奈米片形成每一該閘極結構；在多個相鄰的奈米片之間垂直形成一高k材料且在多個內部間隔物之間橫向形成一高k材料，其中該些內部間隔物具有一總內部間隔物長度；及在多個相鄰的奈米片之間形成一導電閘極材料，其中在一最上奈米片下的該高k材料及該導電閘極材料定義一閘極長度；其中在該長通道閘極結構中，一總內部間隔物長度與閘極長度的比值小於2；且其中在該短通道閘極結構中，一總內部間隔物長度與閘極長度的比值大於2。
如請求項1所述之方法，其中在執行該蝕刻製程之前：該長通道閘極結構包含形成一最上長通道通道區的一最上長通道奈米片；一長通道閘極材料的一下伏部分與該最上長通道奈米片的一底面接觸；該長通道閘極材料的該下伏部分具有一第一長度；該短通道閘極結構包含形成一最上短通道通道區的一最上短通道奈米片；一短通道閘極材料的一下伏部分與該最上短通道奈米片的一底面接觸；該短通道閘極材料的該下伏部分具有一第二長度；且該第一長度大於該第二長度的1.8倍。
如請求項1所述之方法，其中在執行該蝕刻製程之前：該長通道閘極結構定義至少一個長通道通道區；一長通道源極/汲極區位於該至少一個長通道通道區的每一端；一長通道內部間隔物位於每一相應的長通道源極/汲極區與該至少一個長通道通道區之間；每一該長通道內部間隔物具有一長通道最大長度；該短通道閘極結構定義至少一個短通道通道區；一短通道源極/汲極區位於該至少一個短通道通道區的每一端；一短通道內部間隔物位於每一相應的該短通道源極/汲極區與該至少一個短通道通道區之間；每一短通道內部間隔物具有一短通道最小長度；且該短通道最小長度為該長通道最大長度的至少兩倍。
一種多閘極裝置的形成方法，包括：向一半導體基板提供一直流裝置區及一交流裝置區；在該直流裝置區中形成三個直流閘極，且在該交流裝置區中形成三個交流閘極；其中該三個直流閘極包含一第一直流閘極、一第二直流閘極及該第一直流閘極與該第二直流閘極之間的一中間直流閘極；且其中該三個交流閘極包含一第一交流閘極、一第二交流閘極及該第一交流閘極與該第二交流閘極之間的一中間交流閘極；在該半導體基板上執行一蝕刻製程以同時移除該中間直流閘極及該中間交流閘極，其中該蝕刻製程在該直流裝置區中形成具有一第一深度的一深溝槽，且其中該蝕刻製程在該交流裝置區中形成具有小於該第一深度的一第二深度的一淺溝槽；及在該深溝槽中及該淺溝槽中形成一隔離材料，以將該第一直流閘極與該第二直流閘極隔離，且將該第一交流閘極與該第二交流閘極隔離。
如請求項10所述之方法，其中執行該蝕刻製程之步驟包括以下步驟：執行一HBr/O ₂電漿蝕刻；執行一HBr/CO ₂蝕刻；及執行一HBr/Ar蝕刻。
如請求項10所述之方法，其中形成每一閘極之步驟包括在上覆於該半導體基板的一介電材料中及在上覆於該半導體基板的多個源極/汲極區之間形成每一閘極之步驟，其中每一閘極包括位於多個間隔開的奈米片上方及位於多個間隔開的奈米片之間的閘極材料，該些奈米片延伸在多個相對的源極/汲極區之間；其中多個內部間隔物位於該閘極材料與該些相對的源極/汲極區之間。
如請求項12所述之方法，其中該閘極材料包含一高k材料及一導電填充材料。
如請求項10所述之方法，其中：該第一直流閘極及該第二直流閘極包含下伏於一奈米片通道且具有大於13奈米的一平均閘極長度的多個閘極部分；且該第一交流閘極及該第二交流閘極包含下伏於一奈米片通道且具有小於11奈米的一平均閘極長度的多個閘極部分。
如請求項10所述之方法，其中：該第一直流閘極及該第二直流閘極包含下伏於一第一奈米片通道且具有一平均直流閘極長度的多個閘極部分；該第一交流閘極及該第二交流閘極包含下伏於一第二奈米片通道且具有一平均交流閘極長度的多個閘極部分；且該平均直流閘極長度大於該平均交流閘極長度的1.5倍。
一種多閘極裝置，包括：一半導體基板，具有一直流裝置區及一交流裝置區；一第一直流閘極及一第二直流閘極，位於該直流裝置區中；一直流區隔離材料，位於該第一直流閘極與該第二直流閘極之間的一深溝槽中，其中該深溝槽具有一第一深度；一第一交流閘極及一第二交流閘極，位於該交流裝置區中；及一交流區隔離材料，位於該第一交流閘極與該第二交流閘極之間的一淺溝槽中，其中該淺溝槽具有小於該第一深度的一第二深度。
如請求項16所述之多閘極裝置，其中該第一深度為該第二深度的至少1.5倍。
如請求項16所述之多閘極裝置，其中：該第一直流閘極及該第二直流閘極包含下伏於一奈米片通道且具有大於13奈米的一平均閘極長度的多個閘極部分；且該第一交流閘極及該第二交流閘極包含下伏於一奈米片通道且具有小於11奈米的一平均閘極長度的多個閘極部分。
如請求項16所述之多閘極裝置，其中：該第一直流閘極及該第二直流閘極包含下伏於一奈米片通道且具有一平均直流閘極長度的多個閘極部分；該第一交流閘極及該第二交流閘極包含下伏於一奈米片通道且具有一平均交流閘極長度的多個閘極部分；且該平均直流閘極長度大於該平均交流閘極長度的1.5倍。
如請求項16所述之多閘極裝置，其中：該第一直流閘極及該第二直流閘極包含由一平均直流通道孔隙長度隔開的多個奈米片通道；該第一交流閘極及該第二交流閘極包含由一平均交流通道孔隙長度隔開的多個奈米片通道；且該平均直流通道孔隙長度比該平均交流通道孔隙長度大至少1.1倍。