TWI840752B - 半導體裝置及其製造方法 - Google Patents

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TWI840752B
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李宗霖
主輝 葉
林大文
葉致鍇
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置的製造方法，包含提供自基板延伸的鰭片，其中鰭片包含磊晶層堆疊，磊晶層堆疊具有由複數個虛置層穿插的複數個半導體通道層。在一些實施例中，此方法更包含移除半導體裝置的源極∕汲極區之內的磊晶層堆疊的一部份以形成溝槽於源極∕汲極區中，溝槽露出半導體通道層以及虛置層的多個橫向表面。在形成溝槽之後，在一些示例中，此方法更包含執行虛置層凹蝕製程以橫向地蝕刻虛置層的多個末端並沿著溝槽的側壁形成多個第一凹槽。在一些實施例中，此方法更包含沿著半導體通道層露出的橫向表面以及第一凹槽之內順應地形成蓋層。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置，特別是關於多閘極裝置。
電子產業對更小及更快的電子裝置經歷了不斷增長的需求，其同時能支持大量越來越複雜及精密的功能性。因此，在半導體產業中一直存在製造低成本、高效能、及低功耗積體電路(integrated circuit；IC)的趨勢。迄今為止，這些目標很大部分已藉由微縮化半導體積體電路尺寸(例如最小部件尺寸)來實現且因此改善了生產效率及降低了相關成本。然而，此微縮化也同樣增加了半導體生產製程複雜度。因此，若要在半導體積體電路及裝置中實現持續的進展，也需要在半導體生產製程及技術中有近似的進展。
近來，多閘極裝置已被導入以藉由增加閘極通道耦合、降低截止狀態(OFF-state)電流、及降低短通道效應(short-channel effects；SCEs)來試圖改善閘極控制。其中一種被導入的多閘極裝置為鰭式場效電晶體(fin field-effect transistors；FinFETs)。鰭式場效電晶體的名稱是來自於其具有從所形成的基板上延伸出來的鰭片狀結構，而這些鰭片狀結構則被用來形成場效電晶體的通道。另一種為了解決與鰭式場效電晶體相關的性能挑戰而被導入的多 閘極裝置為全繞式閘極(gate-all-around；GAA)電晶體。全繞式閘極電晶體的名稱是來自於其具有完全繞著通道延伸的閘極結構，其提供了比鰭式場效電晶體更好的靜電(electrostatic)控制。鰭式場效電晶體以及全繞式閘極電晶體與傳統的互補式金屬-氧化物-半導體(complementary metal-oxide-semiconductor；CMOS)製程相容，且它們的三維(three-dimensional)結構允許其能激進地微縮化同時維持閘極控制及減輕短通道效應(SCEs)。
一般來說，在例如鰭式場效電晶體不再能滿足裝置性能要求的情況下，可轉而實施全繞式閘極電晶體。然而，全繞式閘極電晶體的製造為半導體生產製程帶來了新的挑戰，並導致了相關的裝置可靠度問題。因此，現有的技術尚未被證明在所有面向上都完全令人滿意。
本發明實施例提供一種半導體裝置的製造方法，包含提供自基板延伸的鰭片，其中鰭片包含磊晶層堆疊，磊晶層堆疊具有由複數個虛置層穿插的複數個半導體通道層；移除半導體裝置的源極/汲極區之內的磊晶層堆疊的一部份以形成溝槽於源極/汲極區中，溝槽露出所述半導體通道層以及所述虛置層的多個橫向表面；在形成溝槽之後，執行虛置層凹蝕製程以橫向地蝕刻所述虛置層的多個末端並沿著溝槽的側壁形成多個第一凹槽；以及沿著所述半導體通道層露出的那些橫向表面以及那些第一凹槽之內順應地形成蓋層。
本發明實施例提供一種半導體裝置的製造方法，包含提供鰭片結構，包含第一成分的多個磊晶層被第二成分的多個磊晶層所穿插，其中第一成分的那些磊晶層至少為第二成分的那些磊晶層的兩倍厚；形成虛置閘極於鰭片 結構上方以及形成間隔物層於虛置閘極的多個側壁上；蝕刻第一成分的那些磊晶層的多個橫向末端以形成多個凹槽，那些凹槽設置於間隔物層下方以及於第二成分的多個相鄰的磊晶層之間；以及形成矽蓋層於第二成分的那些磊晶層的相對末端上以及於那些凹槽之內。
本發明實施例提供一種半導體裝置，包含鰭片，自基板延伸，其中鰭片包括複數個半導體通道層，且其中所述半導體通道層的每個半導體通道層包括通道區以及輕摻雜汲極區；蓋層，圍繞所述半導體通道層的每個半導體通道層的輕摻雜汲極區；以及多個內間隔物，設置於蓋層的多個第一部分之間，蓋層的那些第一部分設置於所述半導體通道層的多個相鄰的半導體通道層的輕摻雜汲極區中；其中輕摻雜汲極區中的所述半導體通道層的第一厚度結合蓋層的第二厚度，提供輕摻雜汲極區中的所述半導體通道層的有效厚度，且其中有效厚度大於通道區中的所述半導體通道層的第三厚度。
100:多閘極裝置
104:鰭片元件
105:源極/汲極區
107:源極/汲極區
108:閘極結構
200:方法
202:區塊
204:區塊
206:區塊
208:區塊
210:區塊
212:區塊
214:區塊
216:區塊
218:區塊
220:區塊
300:半導體裝置
304:基板
304A:鰭片的基板部分
306:鰭片
308:磊晶層
310:磊晶層
316:閘極堆疊
320:介電層
322:電極層
328:間隔物層
330:溝槽
402:凹槽
405:虛線
502:蓋層
602:內間隔物
702:凹槽
802:源極/汲極部件
804:孔洞
902:間隙
904:凹面輪廓
1002:表面
1004:表面
1102:閘極介電質
1104:金屬層
1105:孔洞
A-A’:截面
a:厚度
b:厚度
b1:厚度
c:厚度
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。
第1圖是根據一些實施例，提供了多閘極裝置的簡化上視佈局示意圖。
第2圖是根據本揭露的一或多個面向，繪示出製造半導體裝置300的方法的流程示意圖。
第3、4、5、6、7、8、9、10A、10B、10C、11A、11B、11C圖以及第12 圖是根據一些實施例，提供了半導體裝置300的實施例沿著實質上平行於由第1圖的截面A-A’所定義的平面的剖面示意圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在......之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
同樣值得注意的是，本揭露以多閘極電晶體(multi-gate transistors)的形式呈現了多個實施例。多閘極電晶體包含那些閘極結構形成於通道區的至少兩側上的電晶體。這些多閘極裝置可包含P型金屬-氧化物-半導體裝置或N型金屬-氧化物-半導體多閘極裝置。由於具有鰭片狀結構，本揭露可呈 現特定的示例且其被稱作鰭式場效電晶體(FinFETs)。本揭露同樣呈現了多閘極電晶體的類型的多個實施例，其被稱作全繞式閘極(GAA)電晶體。全繞式閘極電晶體包含具有形成於通道區的四側(例如，圍繞通道區的一部份)上的閘極結構或閘極結構的部分的任意裝置。本揭露呈現的裝置同樣包含具有將通道區設置於半導體通道層中的多個實施例。在各種實施例中，半導體通道層可包含(多個)奈米片(nanosheet)通道、(多個)奈米線(nanowire)通道、(多個)條型(bar-shaped)通道、及/或其他合適的通道配置。本揭露呈現的多個裝置的多個實施例可具有與單個、連續的閘極結構相關的一或多個通道區(例如，多個半導體通道層)。然而，本發明所屬技術領域中具有通常知識者將理解此教示可應用至單個通道(例如，單個半導體通道層)或任意數目的通道。本發明所屬技術領域中具有通常知識者將理解可從本揭露的多個面向受益的半導體裝置的其他示例。
在至少一些現有的實施例中，在輕摻雜汲極(lightly-doped drain；LDD)區的電流擁擠(current crowding)仍然是一個問題，且從源極/汲極(source/drain；S/D)區至通道區的應變(strain)效率一直很差。這部份是由各種製程相關(process-related)的問題所造成的。舉例來說，在一些情況中，在替換閘極(replacement gate；RPG)製程期間，移除薄的虛置層(dummy layer)(穿插於相鄰的半導體通道層)可能會非常困難。此外，不均勻的膜層厚度(例如半導體通道層的厚度)可能會使裝置性能下降，不均勻的膜層厚度在一些情況中可能是由於為了形成H形(或狗骨頭形)半導體通道層的替換閘極製程時所進行的片修整(sheet trim)製程所導致。
本發明實施例提供了數個優點於現有技術領域，應理解的是，並 非全部的優點皆已必然在此討論，也非所有實施例都需要具備特定的優點，且其他實施例可提供不同的優點。舉例來說，本揭露描述的實施例包含提供具有H形(或狗骨頭形)的半導體通道層，同時能克服各種現有挑戰的多閘極裝置(例如，提供諸如全繞式閘極電晶體)的數個方法以及結構。在一些示例中，根據本發明實施例所製造的裝置在輕摻雜汲極區(LDD)提供了更好的電流散布，反過來造成了電阻的降低(例如，Rov、Rextension)。至少一些實施例同樣提供了來自源極/汲極應力源(stressor)的更強的通道應變效率。此外，各種實施例藉由維持薄片高度結構(thin sheet height structure)(例如，薄的半導體通道層)來提供良好的短通道控制。
在一些實施例中，在磊晶成長的超級晶格(super lattice)(例如，超級晶格包含交替的多個半導體通道層以及多個虛置層)中，可能有薄的半導體通道層厚度，同時在替換閘極(RPG)時具有較少(或者沒有)片修整，從而改善半導體通道層厚度的均勻性。此外，在一些實施例中，較薄的半導體通道層厚度可對應至較厚的虛置層厚度，其中較厚的虛置層有助於在替換閘極時促進虛置層的移除並改善金屬閘極間隙(gap)的填充或多重功函數金屬的圖案化。
在各種實施例中，H形(或狗骨頭形)的半導體通道層可在源極/汲極製程期間形成(例如，在諸如源極/汲極蝕刻製程以及可選地(optionally)進行後續虛置層凹蝕製程期間形成)。一般來說，在一些實施例中，位於閘極側壁間隔物下方的較厚的半導體通道層(至少部分地定義了H形或狗骨頭形)可用來減少電流擁擠的風險，同時也提供了更均勻的半導體通道層(例如，由於進行了更少的片修整)以提供更好的短通道控制。此外，本揭露討論的各種實 施例以及優點的至少一些面向是藉由使用額外的矽(Si)蓋層來實現，此矽蓋層是在凹蝕虛置層之前以及內間隔物的形成之後形成的，如本揭露所討論。在一些示例中，額外的矽蓋層可同樣有助於防止內間隔物以及源極/汲極在虛置層移除製程期間受到損害。在一些情況中，額外的矽蓋層可能有助於在閘極側壁間隔物下方形成較厚的半導體通道層。
一般來說，在一些實施例中，根據本揭露的各種方法所製造的裝置可提供：(i)在超級晶格(半導體通道層虛置層)的形成期間的均勻以及薄的片厚度、(ii)改善片的形成以及在置換閘極(RPG)時功函數金屬的圖案化製程(例如，由於具有較薄的半導體通道層，可提供較厚的虛置層，而裝置整體的高度實質上仍維持定值)、(iii)由於在置換閘極時進行了更少(或沒有進行)片修整，沿著通道可具有更均勻的片高度、(iv)藉由間隔物下方的H形(或狗骨頭形)的半導體通道層可具有來自源極/汲極應力源的更強的通道應變效率、(v)藉由H形(或狗骨頭形)的半導體通道層的伸展區具有較少的電流擁擠、(vi)由於表面鈍化以及內間隔物與半導體通道層之間的更好的界面(例如，更少的缺陷(defects/Dit))，可具有更好的Rov/Rextension電阻、(vii)在虛置片(虛置層)移除製程期間，蝕刻為自限制(self-limited)(例如，作為蝕刻停止層)、以及(viii)在虛置層的移除期間，由於較少的內間隔物損失以及源極/汲極磊晶損害，減少了閘極至源極/汲極、及/或閘極至MD的漏電流的風險。其他的實施例以及優點對本發明所屬技術領域中具有通常知識者來說，在閱讀本揭露之後將是顯而易見的。
為了下方的討論，第1圖提供了多閘極裝置100的簡化上視佈局示意圖。在各種實施例中，多閘極裝置100可包含鰭式場效電晶體(FinFETs)裝 置、全繞式閘極(GAA)裝置、或其他類型的多閘極裝置。多閘極裝置100可包含複數個鰭片元件104，自基板延伸；閘極結構108，設置於鰭片元件104上方並環繞鰭片元件104；以及源極/汲極區105、107，其中源極/汲極區105、107形成於鰭片元件104中、於鰭片元件104上、及/或環繞鰭片元件104。多閘極裝置100的通道區(可包含複數個半導體通道層(例如，當多閘極裝置100包含全繞式閘極電晶體時))設置於鰭片元件104之內、於閘極結構108下方、以及沿著實質上平行於由第1圖的截面A-A’所定義的平面。在一些實施例中，側壁間隔物可同樣形成於閘極結構108的多個側壁上。多閘極裝置100的各種其他部件將在下方參見第2圖的方法進行更詳細地討論。
參見第2圖，根據各種實施例，第2圖中繪示的是包含製造半導體裝置300(例如，包含多閘極裝置)的製造半導體的方法200。下方將參見全繞式閘極(GAA)電晶體的製造來討論方法200。然而，應理解的是，方法200的多個面向可同樣適用於其他類型的多閘極裝置，或者適用於由多閘極裝置所實施的其他類型的裝置，而不悖離本揭露的範圍。在一些實施例中，方法200可以用於製造上方參見第1圖所描述的多閘極裝置100。因此，上方參見多閘極裝置100所討論的一或多個面向可同樣適用於方法200。應理解的是，方法200包含了具有互補式金屬-氧化物-半導體(CMOS)技術製程流程的特徵的步驟，因此，在本揭露中僅作簡要描述。另外，可執行額外的步驟於方法200之前、期間、及/或之後。
更值得注意的是，在一些實施例中，半導體裝置300可包含各種其他裝置以及部件，諸如其他類型的裝置，例如額外的電晶體、雙極性接面電晶體(bipolar junction transistors；BJT)、電阻器、電容器、電感器(inductors)、 二極體(diodes)、保險絲(fuses)、及/或其他的邏輯電路等，但為了更好地理解本揭露的發明概念而被簡化。在一些實施例中，半導體裝置300包含可互相連接的複數個半導體裝置(例如，電晶體)。此外，值得注意的是，方法200的製程步驟，包含參見圖示所給出的任何描述，都僅為例示性的描述，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。
方法200開始於區塊202，其提供了包含部分地製造的裝置的基板。參見第3圖的示例，在區塊202的實施例中，提供了部分地製造的半導體裝置300。第3、4、5、6、7、8、9、10A、10B、10C、11A、11B、11C圖以及第12圖提供了半導體裝置300的實施例沿著實質上平行於由第1圖的截面A-A’所定義的平面(例如，沿著鰭片306的方向)的剖面示意圖。半導體裝置300可形成於基板304上。在一些實施例中，基板304可為半導體基板，諸如矽基板。基板304可包含各種膜層，包括形成於半導體基板上的導電層或絕緣層。基板304可包含各種摻雜配置，取決於本發明所屬技術領域中已知的設計需求。基板304可同樣包含其他的半導體，諸如鍺、碳化矽(SiC)、矽鍺(SiGe)、或鑽石。替代地，基板304可包含化合物半導體及/或合金半導體。此外，基板304可以可選地包含磊晶層(epitaxial layer；epi-layer)，其可以為了增強性能而產生應變、可以包含絕緣體上覆矽(silicon-on-insulator；SOI)結構、及/或具有其他合適的增強部件。
如第3圖所繪示，半導體裝置300包含鰭片306，其具有基板部分304A(形成自基板304)、第一成分的磊晶層308以及穿插第一成分的磊晶層308的第二成分的磊晶層310。在一些情況中，可形成淺溝槽隔離(shallow trench isolation；STI)部件以將鰭片306從鄰近的鰭片隔離。對本揭露的討論而言，第 一成分的磊晶層308包含上方提及的虛置層，而第二成分的磊晶層310包含上方提及的半導體通道層。在實施例中，第一成分的磊晶層308包含SiGe，而第二成分的磊晶層310包含矽(Si)。同樣值得注意的是，雖然第一成分的磊晶層308以及第二成分的磊晶層310在鰭片306之內被繪示為具有特定的堆疊順序，第二成分的磊晶層310為磊晶層308以及磊晶層310的堆疊的最頂層，但也有可能是其他配置。舉例來說，在一些情況中，第一成分的磊晶層308可替代地成為磊晶層308以及磊晶層310的堆疊的最頂層。換句話說，可以切換第一成分的磊晶層308以及第二成分的磊晶層310的成長順序以及它們的堆疊順序，或者是與本揭露的圖式所繪示的不同，同時維持在本揭露的範圍之內。
在各種實施例中，磊晶層310(例如，包含第二成分)或磊晶層310的多個部分可形成為半導體裝置300的全繞式閘極(GAA)電晶體的通道區。舉例來說，如上方所提及，磊晶層310可被稱做半導體通道層，其被用來形成全繞式閘極電晶體的通道區。在各種實施例中，半導體通道層(例如，磊晶層310或其多個部分)可包含(多個)奈米片通道、(多個)奈米線通道、(多個)條型通道、及/或其他合適的通道配置。在一些實施例中，半導體通道層可同樣用來形成全繞式閘極電晶體的源極/汲極部件的多個部分。
值得注意的是，雖然鰭片306被繪示為包含三(3)層的磊晶層308以及三(3)層的磊晶層310，其僅是為了說明的目的，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。可以理解的是，可形成任意數目的磊晶層，舉例來說，磊晶層的數目取決於全繞式閘極(GAA)電晶體所需的半導體通道層的數目。在一些實施例中，磊晶層310的數目，也就是半導體通道層的數目，是在3到10之間。
在一些實施例中，第一成分的磊晶層308(虛置層)各自具有範圍為約5奈米至約15奈米的厚度。在一些情況中，第二成分的磊晶層310(半導體通道層)各自具有範圍為約5奈米至約15奈米的厚度。如上方所提及，磊晶層310可作為後續形成的多閘極裝置(例如，全繞式閘極(GAA)電晶體)的(多個)通道區，且磊晶層310的厚度可至少部分地基於裝置性能的考量來作選擇。磊晶層308可作為定義後續形成的多閘極裝置的相鄰的(多個)通道區之間的間隙距離，且磊晶層308的厚度也可至少部分地基於裝置性能的考量來作選擇。在一些實施例中，磊晶層310(半導體通道層)的厚度可以小於磊晶層308(虛置層)的厚度。在一些示例中，半導體通道層(磊晶層310)與虛置層(磊晶層308)之間的厚度比例可為約1/2至約1/5。一般來說，在各種情況中，虛置層(磊晶層308)可至少為半導體通道層(磊晶層310)的兩倍厚。因此，本發明實施例提供了一種與半導體通道層相比明顯更厚的虛置層。因此，較厚的虛置層有助於在替換閘極(RPG)時促進虛置層的移除，並改善金屬閘極間隙的填充或多重功函數金屬的圖案化。
半導體裝置300更包含閘極堆疊316，形成於鰭片306上方。在實施例中，閘極堆疊316為虛置(犧牲)的閘極堆疊，其隨後在半導體裝置300的後續製程階段被移除並以最終的閘極堆疊替換。舉例來說，閘極堆疊316在隨後的製程階段可替換為高介電常數(high-K；HK)介電層以及金屬閘極電極(metal gate；MG)。雖然本揭露的討論是針對替換閘極(閘極後製(gate-last))製程，據此形成虛置閘極結構並隨後進行替換，但也有可能為其他的配置(例如，進行諸如閘極先製(gate-first)製程)。鰭片306位於閘極堆疊316下方的部分可被稱作半導體裝置300的通道區。閘極堆疊316可同樣定義鰭片306的源極/汲極區， 舉例來說，鰭片306相鄰於通道區並位於通道區的相對兩側的區域。
在一些實施例中，閘極堆疊316包含介電層320以及電極層322。在一些情況中，可形成一或多個硬遮罩層(例如，包含氧化層及/或氮化層)於閘極堆疊316上方。在一些實施例中，介電層320包含氧化矽。替代地或者額外地，介電層320可包含氮化矽、高介電常數介電材料、或其他合適的材料。在一些實施例中，電極層322可包含多晶矽(polycrystalline silicon；polysilicon)。在一些示例中，可形成可選的犧牲層於介電層320的正下方。可選的犧牲層可包含SiGe、Ge、或其他適當的材料，且在一些情況中，在先前的製程步驟期間可用來防止奈米片的損失(例如，來自諸如磊晶層308以及磊晶層310的材料的損失)。
在一些實施例中，可形成一或多個間隔物層328於閘極堆疊316的多個側壁上。在一些情況中，一或多個間隔物層328可包含介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低介電常數材料(例如，具有介電常數k小於7的材料)、及/或上述之組合。在一些實施例中，一或多個間隔物層328包含多個膜層，諸如主要間隔物層、襯層(liner)、以及類似的膜層。值得注意的是，在各種實施例中，第二成分的磊晶層310(半導體通道層)設置於一或多個間隔物層328下方的多個部分可被定義為半導體裝置300的輕摻雜汲極區(LDD)。如本揭露的圖示所繪示，半導體裝置300相鄰於輕摻雜汲極區的通道區的邊界被示意地繪示為虛線405。
方法200接著進行至區塊204，執行源極/汲極蝕刻製程。繼續參見第3圖，在區塊204的實施例中，對半導體裝置300執行源極/汲極蝕刻製程。在一些實施例中，執行源極/汲極蝕刻製程以移除在半導體裝置300的源極/汲極區中露出的第一成分的磊晶層308以及第二成分的磊晶層310並形成溝槽330，溝槽 330露出其下方的基板304的部分。源極/汲極蝕刻製程同樣也用作露出磊晶層308以及磊晶層310的橫向表面，如第3圖所繪示。在一些實施例中，源極/汲極蝕刻製程可同樣移除一或多個間隔物層328的多個部分(例如，自閘極堆疊316的頂表面移除)。在一些實施例中，源極/汲極蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程、及/或上述之組合。
方法200接著進行至區塊206，執行虛置層凹蝕製程。參見第3圖以及第4圖，在區塊206的實施例中，對半導體裝置300執行虛置層凹蝕製程。虛置層凹蝕製程包含磊晶層308(虛置層)的橫向蝕刻，以沿著先前形成的溝槽330的多個側壁形成多個凹槽402。在一些實施例中，執行虛置層凹蝕製程是使用乾式蝕刻製程、濕式蝕刻製程、及/或上述之組合。在一些情況中，虛置層凹蝕製程可包含使用標準清洗1(standard clean 1；SC-1)溶液、臭氧(O3)、氫氧化氨(NH4OH)的溶液、過氧化氫(H2O2)及水(H2O)、氫氟酸(hydrofluoric acid；HF)、稀釋氫氟酸、及/或氟基(fluorine(F2)-based)蝕刻的蝕刻。在一些示例中，氟基蝕刻可包含F2遠程(remote)電漿蝕刻。在執行虛置層凹蝕製程之後，內凹的磊晶層308(虛置層)沿著磊晶層308的相對的橫向表面定義了凹面(concave)輪廓。在一些實施例中，凹面輪廓所跨的寬度‘W1’之範圍為約0.5奈米至約2奈米。換句話說，凹槽402的尺寸/形狀至少由具有寬度‘W1’的磊晶層308的側壁表面的凹面輪廓部分地定義。在一些情況中，整個凹槽402的寬度‘W2’可實質上等於一或多個間隔物層328的寬度‘W3’。此外，在一些示例中，第一成分的磊晶層308的相對橫向表面上的凹面輪廓之間所定義的寬度‘W4’可實質上等於閘極堆疊316的電極層322的寬度‘W5’。在一些實施例中，寬度‘W4’相當於半導體裝置300的閘極長度，且被定義作通道區的邊界之間的距離，由虛線405 示意地繪示。在隨後的製程階段期間，如下方將討論的，將移除磊晶層308(虛置層)並以閘極結構(例如，金屬閘極結構)的一部份替換，使得替換閘極結構至少部分地定義凹面輪廓。在各種示例中，替換閘極結構將與內間隔物互接(interface)，如在下方更詳細的描述。
參見第4圖，第二成分的磊晶層310(半導體通道層)在輕摻雜汲極區(LDD)(例如，間隔物328下方)中具有厚度‘a’，而在通道區(例如，閘極堆疊316下方)之內具有厚度‘b’。在進行虛置層凹蝕製程之前，在一些實施例中，厚度‘a’可實質上等於厚度‘b’。在一些情況中，在進行虛置層凹蝕製程之後，可部分地蝕刻磊晶層310在半導體裝置300的輕摻雜汲極區中的多個末端，使得磊晶層310在輕摻雜汲極區中與通道區相比可稍微地變薄。換句話說，在虛置層凹蝕製程之後，厚度‘a’可能小於厚度‘b’。舉例來說，來自磊晶層310在輕摻雜汲極區中的每個頂表面以及底表面的消耗，在進行虛置層凹蝕製程之後，範圍可為約0.5奈米至約1奈米，對於來自磊晶層310的頂表面以及底表面兩者的總消耗為約1奈米至約2奈米。可以肯定的是，在一些實施例中，磊晶層310在輕摻雜汲極區中的末端在虛置層凹蝕製程期間可不被蝕刻，使得在虛置層凹蝕製程之後厚度‘a’實質上維持等於厚度‘b’。更一般地說，在各種實施例中，在虛置層凹蝕製程之後，厚度‘a’可小於或等於厚度‘b’。
方法200接著進行至區塊208，沉積蓋層(cap layer)。參見第4圖以及第5圖，在區塊208的實施例中，可沿著磊晶層310(半導體通道層)露出的橫向表面以及凹槽402之內順應地(conformally)沉積蓋層502，包含沉積於磊晶層310露出的頂表面及/或底表面上以及沉積於磊晶層308(虛置層)的側壁表面的凹面輪廓上。如圖所示，蓋層502可同樣順應地沉積於基板部分304A露出的 表面上，其可包含溝槽330的底表面。在一些情況中，蓋層502可選擇性地形成於磊晶層308的表面以及磊晶層310的表面上，如上方所描述。替代地，在一些實施例中，蓋層502可毯覆(blanket)沉積於半導體裝置300上方以及於溝槽330及凹槽402之內，隨後藉由回蝕刻(etch-back)製程自閘極堆疊316的頂表面以及一或多個間隔物層328的頂表面/側表面移除蓋層502，同時蓋層502仍留在磊晶層308的表面以及磊晶層310的表面上，如在上方所描述。
在一些實施例中，蓋層502可包含矽(Si)層。更一般地說，在一些情況中，蓋層502可包含實質上與磊晶層310(半導體通道層)相同的材料成分。可以肯定的是，在一些示例中，蓋層502可包含與磊晶層310(半導體通道層)不同的材料成分。一般來說，在一些情況中，蓋層502可有助於半導體裝置300的源極/汲極部件之間的電流流動。在各種示例中，蓋層502的厚度範圍可為約0.5奈米至約1.5奈米。在一些實施例中，蓋層502可具有小於或者等於磊晶層310在輕摻雜汲極區(LDD)中所消耗(例如，在進行虛置層凹蝕製程之後)的厚度，如上方所描述。在一些面向中，蓋層502可因此補償了磊晶層310在輕摻雜汲極區中的消耗。舉例來說，在蓋層502的沉積之後，在輕摻雜汲極區中(例如，間隔物328下方)的厚度‘c’等於厚度‘a’加上蓋層502在磊晶層310在頂表面及/或底表面上的厚度，其中厚度‘c’可小於或等於通道區之內的厚度‘b’。因此，對最上方的磊晶層310來說，其僅具有設置於磊晶層310的橫向表面以及底表面上的蓋層502，厚度‘c’等於厚度‘a’加上一倍的蓋層502的厚度。對其他的磊晶層310來說，其具有設置於磊晶層310的橫向表面、頂表面、以及底表面上的蓋層502，厚度‘c’等於厚度‘a’加上兩倍的蓋層502的厚度。在各種實施例中，蓋層502可有助於防止內間隔物以及源極/汲極在虛置層移除製程期間受到損害。此外，蓋層 502可形成一部份的半導體通道層，從而有效地在輕摻雜汲極區中提供較厚的半導體通道層，因此有助於提供H形(或狗骨頭形)的半導體通道層。
方法200接著進行至區塊210，形成內間隔物。參見第5圖以及第6圖，在區塊210的實施例中，首先沉積內間隔物材料於半導體裝置300上方、於溝槽330之內、以及於凹槽402之內。更明確地說，內間隔物材料沉積於先前沉積的蓋層502上方(區塊208)。在一些情況中，內間隔物材料可具有範圍為約4奈米至約15奈米的厚度。在一些實施例中，內間隔物材料可包含非晶矽(amorphous silicon)。在一些示例中，內間隔物材料可包含介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低介電常數材料(例如，具有介電常數k小於7的材料)、及/或上述之組合。舉例來說，內間隔物材料可藉由使用諸如化學氣相沉積(chemical vapor deposition；CVD)製程、次常壓化學氣相沉積(subatmospheric chemical vapor deposition；SACVD)製程、可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)製程、原子層沉積(atomic layer deposition；ALD)製程、物理氣相沉積(physical vapor deposition；PVD)製程、或其他合適的製程順應地沉積內間隔物材料於半導體裝置300上方來形成。
在間隔物材料的沉積之後，可執行內間隔物回蝕刻製程。在各種示例中，內間隔物回蝕刻製程自半導體裝置300上方以及沿著溝槽330的側壁(露出下方的半導體通道層的橫向表面上的蓋層502)蝕刻了內間隔物材料，同時內間隔物材料維持設置於凹槽402之內(於下方的蓋層502的頂部上)，從而為半導體裝置300提供內間隔物602。舉例來說，可使用濕式蝕刻製程、乾式蝕刻製程、或上述之組合來執行內間隔物回蝕刻製程。在一些情況中，例如在內間隔 物回蝕刻製程之後，內間隔物材料留在半導體裝置300的頂表面上及/或溝槽330的側壁或底表面上的任何殘留(residual)部分可在後續的製程期間(例如，在源極/汲極部件的磊晶成長之前)被移除。在各種示例中，內間隔物602可延伸至一或多個間隔物層328(形成於閘極堆疊316的側壁上)下方，同時與後續形成的源極/汲極部件相鄰設置，如下方的描述。在一些情況中，內間隔物602可至少部分地延伸至閘極堆疊316下方。
方法200接著進行製區塊212，可選地執行橫向片修整(lateral sheet trim)製程。參見第6圖以及第7圖，在區塊212的實施例中，在形成內間隔物602之後(區塊210)以及在形成磊晶源極/汲極部件之前(區塊214)，可以可選地執行橫向片修整製程。在一些實施例中，區塊212的可選的橫向片修整製程包含設置於第二成分的磊晶層310(半導體通道層)的橫向表面上的蓋層502的橫向蝕刻、以及包含磊晶層310的橫向蝕刻，以沿著先前形成的溝槽330的側壁形成凹槽702。在一些實施例中，橫向片修整製程是使用乾式蝕刻製程、濕式蝕刻製程、及/或上述之組合來執行。在一些情況中，橫向片修整製程可包含使用標準清洗1(SC-1)溶液、臭氧(O3)、氫氧化氨(NH4OH)的溶液、過氧化氫(H2O2)及水(H2O)、氫氟酸(HF)、稀釋氫氟酸、及/或氟(F2)基蝕刻的蝕刻。在一些示例中，氟基蝕刻可包含F2遠程電漿蝕刻。在執行橫向片修整製程之後，內凹的磊晶層310(半導體通道層)沿著磊晶層310的相對的橫向表面定義了凹面輪廓。在蓋層502包含實質上與第二成分的磊晶層310相同的材料成分的實施例中，橫向片修整製程可使用單蝕刻製程來執行，其蝕刻了蓋層502以及磊晶層310兩者。在蓋層502包含實質上與磊晶層310不同的材料成分的實施例中，橫向片修整製程可使用多重蝕刻製程(可為不同的蝕刻製程)來執行，以 蝕刻每個蓋層502以及磊晶層310。在後續的製程期間，在閘極堆疊316的源極/汲極區中的兩側上形成的源極/汲極部件可以與內凹的磊晶層310(半導體通道層)接觸形成。在進行可選的橫向片修整製程之後，減少了後續形成的源極/汲極部件與磊晶層310的通道區(例如，於閘極堆疊316下方)之間的距離，從而增強了裝置性能。因此，在一些情況中，區塊212的可選的橫向片修整製程可被稱作接面推動製程(junction push process)。
為了繼續進行下方的討論，假設沒有執行區塊212的可選的橫向片修整製程。若並未執行可選的橫向片修整製程，則方法200可從區塊210(內間隔物的形成)進行至區塊214，形成源極/汲極部件。參見第6圖以及第8圖，在區塊214的實施例中，形成源極/汲極部件802。在一些實施例中，形成源極/汲極部件802於與半導體裝置300的閘極堆疊316相鄰以及於其兩側上的源極/汲極區中。舉例來說，源極/汲極部件802可形成於半導體裝置300的溝槽330之內、於基板304的露出部份上方、與設置於磊晶層310(半導體通道層)的橫向表面上的蓋層502接觸、以及相鄰於(但不一定與其接觸)內間隔物602。換句話說，源極/汲極部件802可選擇性地成長於蓋層502的露出表面上或者內凹的磊晶層310的露出表面上(例如，若執行了區塊212的可選的橫向片修整製程)。然而，在一些情況中，源極/汲極部件802可能不會完全地沿著內間隔物602的露出表面形成，其可能導致孔洞804(voids)形成於源極/汲極與內間隔物的接面。至少在一些示例中，源極/汲極部件802可能不會完全地形成於內間隔物602上，因為內間隔物602還包含了介電層。在一些實施例中，在源極/汲極部件802的形成之前，可立即執行清洗製程。清洗製程可包含濕式蝕刻、乾式蝕刻、或上述之組合。此外，清洗製程可移除內間隔物材料留在半導體裝置300的頂表面上及/或留在溝 槽330的側壁或底表面上(例如，在內間隔物回蝕刻製程之後)的任何殘留部分。
在一些實施例中，源極/汲極部件802是藉由磊晶地成長半導體材料層於源極/汲極區中來形成。在各種實施例中，被成長來形成源極/汲極部件802的半導體材料層可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、或其他合適的材料。源極/汲極部件802可藉由一或多道磊晶製程來形成。在一些實施例中，在磊晶製程期間，源極/汲極部件802可為原位摻雜(in-situ doped)。舉例來說，在一些實施例中，磊晶地成長SiGe源極/汲極部件可摻雜硼。在一些情況中，磊晶地成長Si磊晶源極/汲極部件可摻雜碳以形成Si：C源極/汲極部件、可摻雜磷以形成Si：P源極/汲極部件、或者可摻雜碳以及磷兩者以形成SiCP源極/汲極部件。在一些實施例中，源極/汲極部件802不為原位摻雜，而是執行佈植製程以摻雜源極/汲極部件802。
在形成源極/汲極部件802之後(區塊214)，在一些實施例中，可形成接觸蝕刻停止層(contact etch stop layer；CESL)以及層間介電層(inter-layer dielectric；ILD)於半導體裝置300上方。在一些示例中，接觸蝕刻停止層可包含氮化矽層、氧化矽層、氮氧化矽層、及/或其他本發明所屬技術領域中的已知材料。在一些情況中，層間介電層的材料可包含諸如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜矽酸鹽玻璃、或摻雜的氧化矽諸如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、氟矽酸鹽玻璃(fluorosilicate glass；FSG)、磷矽酸鹽玻璃(phosphoric silicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)、及/或其他合適的介電材料。在一些實施例中，在層間介電層的形成之後，半導體裝置300可進行高熱預算製程(high thermal budget process)以對層間介電層進行退火。在一些實施例中， 在接觸蝕刻停止層以及層間介電層的形成之後，可執行化學機械拋光(chemical mechanical polishing；CMP)處理以移除層間介電層以及接觸蝕刻停止層位於閘極堆疊316上方的多個部分，並平坦化半導體裝置300的頂表面以及露出閘極堆疊316的頂表面(例如，包含閘極電極層322)。在一些實施例中，化學機械拋光處理可移除閘極堆疊316上方的硬遮罩層(若存在)以露出電極層322。
方法200接著進行至區塊216，移除虛置閘極並執行通道層釋放製程。參見第8圖以及第9圖的示例，在區塊216的實施例中，閘極堆疊316露出的電極層322可先藉由合適的蝕刻製程來移除，隨後藉由蝕刻製程以從閘極堆疊316移除介電層320。在一些示例中，蝕刻製程可包含濕式蝕刻、乾式蝕刻、或上述之組合。
在虛置閘極的移除之後，在區塊216的進一步的實施例中，半導體裝置300的通道區中的虛置層(磊晶層308)可被選擇性地移除(例如，使用選擇性蝕刻製程)，同時半導體通道層(磊晶層310)維持未蝕刻。可以肯定的是，至少在一些情況中，虛置層(磊晶層308)的移除可部分地蝕刻在半導體裝置300的通道區之內的磊晶層310(半導體通道層)的頂表面及/或底表面，使得半導體通道層在通道區中與輕摻雜汲極區(LDD)相比可稍微地變薄。藉由虛置層的移除會發生對磊晶層310的頂表面及/或底表面的消耗，若發生了此種消耗，其消耗範圍可為約1奈米至約4奈米。在一些情況中，在移除虛置層的選擇性蝕刻製程期間，由於第一成分的磊晶層308/第二成分的磊晶層310在磊晶層308與磊晶層310之間的界面相互混合(intermixing)，可能會發生磊晶層310的部分的消耗。
在一些示例中，虛置層的選擇性移除可被稱作通道層釋放製程 (例如，由於將半導體通道層從虛置層釋放)。可透過虛置閘極電極的移除所提供的溝槽來執行選擇性蝕刻製程。在一些實施例中，選擇性蝕刻製程可包含選擇性濕式蝕刻製程。在一些情況中，選擇性濕式蝕刻製程包含氨氣及/或臭氧。僅作為一個示例，選擇性濕式蝕刻製程包含氫氧化四甲基胺(tetra-methyl ammonium hydroxide；TMAH)。值得注意的是，在進行虛置層(磊晶層308)的選擇性移除之後，可形成間隙902於通道區中的相鄰的半導體通道層(磊晶層310)之間。舉例來說，間隙902可用作露出蓋層502以及內間隔物602的相對的凹面輪廓904之間的磊晶層310的多個第一部分，而磊晶層310的多個第二部分則維持被蓋層502以及內間隔物602所覆蓋。如同將在下方進行更詳細的描述，半導體裝置300的閘極結構的多個部分將會形成於間隙902之內。
在虛置層(磊晶層308)的選擇性移除之後，方法200接著進行至區塊218，可選地執行片修整製程。參見第9圖以及第10A/10B/10C圖，在區塊218的實施例中，在通道層釋放製程(區塊216)之後以及在形成閘極結構(區塊220)之前，可以可選地執行片修整製程。在一些實施例中，區塊218的可選的片修整製程包含在半導體裝置300的通道區之內的第二成分的磊晶層310(半導體通道層)露出的頂表面以及底表面的蝕刻，使得半導體通道層在通道區中與輕摻雜汲極區(LDD)相比可稍微地變薄。藉由虛置層的移除(如上方所討論)以及藉由(若執行了)可選的片修整製程的組合，磊晶層310的頂表面以及底表面的消耗範圍可為約1奈米至約4奈米。磊晶層310的頂表面以及底表面的消耗藉由磊晶層310的稍微內凹的頂表面以及底表面1002被示意地繪示於第10A/10B/10C圖中。由於第二成分的磊晶層310的頂表面以及底表面的輕微消耗，磊晶層310現在在通道區之內(例如，位於閘極堆疊316下方)具有厚度‘b1’，其中厚度‘b1’ 小於磊晶層310一開始在通道區之內的厚度‘b’。值得注意的是，在此階段，在輕摻雜汲極區中的厚度‘c’可以大於在通道區之內的厚度‘b1’，從而有助於提供H形(或狗骨頭形)的半導體通道層。在一些實施例中，片修整製程是使用乾式蝕刻製程、濕式蝕刻製程、及/或上述之組合來執行。在一些情況中，片修整製程可包含使用標準清洗1(SC-1)溶液、臭氧(O3)、氫氧化氨(NH4OH)的溶液、過氧化氫(H2O2)及水(H2O)、氫氟酸(HF)、稀釋氫氟酸、及/或氟(F2)基蝕刻的蝕刻。在一些示例中，氟基蝕刻可包含F2遠程電漿蝕刻。
值得注意的是，在一些實施例中，區塊218的可選的片修整製程同樣蝕刻了蓋層502沿著間隙902的橫向側面露出的表面，而在一些情況中同樣可選地蝕刻了下方的至少一部份的內間隔物602，使得可選的片修整製程露出內間隔物602的表面1004。在各種實施例中，在進行可選的片修整製程之後，可蝕刻蓋層502沿著間隙902的橫向側面的不同量，以及可蝕刻下方的內間隔物602的不同量，導致露出的表面1004的不同輪廓，如在下方的討論。一般來說，在各種示例中，可選的片修整製程可能導致蓋層502相對於內間隔物602橫向地內凹(例如，沿著平行於磊晶層310的平面)、內間隔物602相對於蓋層502橫向地內凹(例如，沿著平行於磊晶層310的平面)、或者蓋層502以及內間隔物602藉由實質上相同的量橫向地內凹。舉例來說，區塊218的片修整製程可能導致露出的表面1004具有如第10A圖中所繪示的凹面輪廓、如第10B圖中所繪示的凸面(convex)輪廓、或者如第10C圖中所繪示的實質上平坦的(垂直的)輪廓。在一些包含凸面輪廓(例如，如第10B圖所繪示)的實施例中，只有蓋層502沿著間隙902的橫向側壁的中央部分可被移除，使得下方的內間隔物602只有中央部分被露出。因此，在一些示例中，下方的內間隔物602露出的中央部分可沿著平 行於磊晶層310的平面突出至超過蓋層502的間隙902之中。在一些包含凹面輪廓(例如，如第10A圖所繪示)或者平坦的(垂直的)輪廓(例如，如第10C圖所繪示)的實施例中，下方的內間隔物602露出的部分並未沿著平行於磊晶層310的平面突出至超過蓋層502的間隙902之中。在一些實施例中，且取決於露出的表面的輪廓的類型，磊晶層310的稍微內凹的頂表面以及底表面1002可以包含至半導體裝置300的通道區的邊界，或者可延伸超過半導體裝置300的通道區的邊界。在各種實施例中，且取決於可選的片修整製程，單獨的下方的內間隔物602，或者蓋層502與內間隔物602的組合，提供了露出的表面1004的不同輪廓，如同在上方的討論。
在後續的製程期間，可形成閘極結構的多個部分於間隙902中、於相鄰的磊晶層310之間，使得形成於間隙902中的閘極結構的部分與磊晶層310的稍微內凹的頂表面以及底表面1002接觸以及與內間隔物602的露出表面1004接觸。在一些實施例中，區塊218的可選的片修整製程可執行來移除在磊晶層308與磊晶層310之間的界面的相互混合的膜層(相互混合的磊晶層308以及磊晶層310)，從而增強裝置的性能。更值得注意的是在各種實施例中，在一些示例中，若磊晶層310一開始的厚度‘b’足夠薄(例如，根據裝置性能的需求)及/或實質上沒有相互混合的膜層(相互混合的磊晶層308以及磊晶層310)於磊晶層308與磊晶層310之間的界面，區塊218的可選的片修整製程可被跳過。若可選的片修整製程被跳過，在一些實施例中，隨後形成於間隙902中的閘極結構的多個部分與磊晶層310(半導體通道層)的頂表面以及底表面接觸，以及與蓋層502沿著間隙902的橫向側面露出的表面接觸。
方法200進行至區塊220，形成閘極結構。閘極結構可包含高介電 常數/金屬閘極堆疊，然而也有可能為其他成分。在一些實施例中，閘極結構可形成與藉由半導體裝置300的通道區中的露出的複數個半導體通道層(露出的磊晶層310，現在具有間隙902於磊晶層310之間)所提供的多重通道(multi-channels)相關的閘極。參見第11A/11B/11C圖的示例，在區塊220的實施例中，沉積閘極介電質1102於磊晶層310(半導體通道層)露出的表面上，包含於磊晶層310在間隙902之內的露出的第一部分上以及於內間隔物602相對的露出表面1004之間。在一些實施例中，閘極介電質1102具有約1奈米至約5奈米的總厚度。在各種實施例中，閘極介電質1102包含界面層(interfacial layer；IL)以及形成於界面層上方的高介電常數(high-K)介電層。高介電常數介電層，如本揭露所使用以及討論過的，包含具有高介電常數的介電材料，例如具有大於熱氧化矽(介電常數約為3.9)的介電常數的介電材料。
在一些實施例中，界面層(IL)可包含介電材料，諸如氧化矽(SiO2)、HfSiO、或氮氧化矽(SiON)。在一些示例中，高介電常數(high-K)介電層可包含氧化鉿(HfO2)。替代地，高介電常數介電層可包含其他的高介電常數介電質，諸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、上述之組合、或其他合適的材料。在各種實施例中，閘極介電質1102可藉由熱氧化、原子層沉積(ALD)、物理氣相沉積(PVD)、脈衝雷射沉積(pulsed laser deposition；PLD)、化學氣相沉積(CVD)、及/或其他合適的方法來形成。
繼續參見第11A/11B/11C圖的示例，在區塊220的進一步的實施例 中，形成包含金屬層1104的金屬閘極於閘極介電質1102上方(例如，於界面層(IL)上方以及於高介電常數介電層上方)。金屬層1104可包含金屬、金屬合金、或金屬矽化物。額外地，閘極介電質/金屬閘極堆疊的形成可包含沉積，以形成各種閘極材料、一或多層襯層、以及一或多道化學機械拋光(CMP)處理以移除多餘的閘極材料，從而平坦化半導體裝置300的頂表面。
在一些實施例中，金屬層1104可包含單層結構或者替代地多層結構，諸如具有選定的功函數以增強裝置的性能的金屬層(功函數金屬層)、襯層、濕潤層(wetting layer)、黏合層(adhesion layer)、金屬合金、或金屬矽化物的各種組合。舉例來說，金屬層1104可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料、或上述之組合。在各種實施例中，金屬層1104可藉由原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸鍍(e-beam evaporation)、或其他合適的製程來形成。此外，金屬層1104可為了N型電晶體以及P型電晶體分別形成，因為N型電晶體以及P型電晶體可能使用不同的金屬層。此外，金屬層1104可提供N型功函數或者P型功函數，可以用作電晶體(例如，全繞式閘極電晶體)的閘極電極，且至少在一些實施例中，金屬層1104可包含多晶矽層。關於本揭露所繪示以及討論的裝置，閘極結構包含穿插每個第二成分的磊晶層310的多個部分，其各自為全繞式閘極電晶體提供半導體通道層。
在各種示例中，半導體裝置300的最終結構的閘極介電質1102以及金屬層1104的形狀可能會有所變化，例如，基於由區塊218的可選的片修整製程所產生的沿著間隙902的橫向側面的表面輪廓，如上方參見第10A/10B/10C圖的 討論。舉例來說，若片修整製程導致了凹面輪廓(繪示於第10A圖中)，則閘極介電質1102以及金屬層1104在相對的橫向側面上將同樣具有凹面輪廓，如第11A圖所繪示。替代地，若片修整製程導致了凸面輪廓(繪示於第10B圖中)，則閘極介電質1102以及金屬層1104在相對的橫向側面上將同樣具有凸面輪廓，如第11B圖所繪示。此外，若片修整製程導致了平坦的(垂直的)輪廓(繪示於第10C圖中)，則閘極介電質1102以及金屬層1104在相對的橫向側面上將同樣具有平坦的(垂直的)輪廓，如第11C圖所繪示。
一般來說，半導體裝置300可經由進一步的製程以形成本發明所屬技術領域中已知的各種部件以及區域。舉例來說，進一步的製程可形成各種接觸件(contacts)/導孔(vias)/導線以及多層互連部件(multilayer interconnect features)(例如，金屬層以及層間介電質)於基板304上，配置為連接各種部件以形成功能性電路，功能性電路可包含一或多個多閘極裝置(例如，一或多個全繞式閘極電晶體)。在進一步的示例中，多層互連可包含垂直的互連，諸如導孔或接觸件、以及水平的互連，諸如金屬導線。各種互連部件可以採用各種導電材料，包含銅、鎢、及/或矽化物。在一示例中，鑲嵌(damascene)製程及/或雙重鑲嵌(dual damascene)製程可用來形成與銅有關的多層互連結構。此外，可實施額外的製程步驟於方法200之前、期間、以及之後，且根據方法200的各種實施例，上方描述的一些製程步驟可被修改、替換、或移除。
作為一額外的示例，再次參見第11B圖，其繪示出在閘極介電質1102/金屬層1104的形成之後，孔洞1105可能存在於閘極介電質1102/金屬層1104相鄰於蓋層502、內間隔物602、以及磊晶層310(半導體通道層)的轉角區。在一些替代實施例中，在閘極介電質1102的形成期間，閘極介電質1102可被沉積， 使得潛在能形成孔洞1105的多個區域反而被閘極介電質1102所填充，如第12圖所繪示。因此，第12圖的半導體裝置300並未包含孔洞1105。值得注意的是，對於在相對的橫向側面上具有其他輪廓的裝置(例如，如第11A圖以及第11C圖所繪示)，同樣可以進行近似的閘極介電質1102的沉積，以填充任何潛在的孔洞。
關於本揭露所提供的描述，揭示了用來提供具有H形(或狗骨頭形)的半導體通道層的多閘極裝置(例如，提供如全繞式閘極(GAA)電晶體)的多個方法以及多個結構。在一些示例中，根據本揭露所製造的裝置在輕摻雜汲極區(LDD)提供了更好的電流擴散，反過來減少了寄生電阻(parasitic resistances)。在至少一些實施例同樣提供了來自源極/汲極應力源的更強的應變效率。此外，各種實施例藉由維持薄的半導體通道層來提供良好的短通道控制。在一些實施例中，在磊晶地成長的超級晶格中，是有可能具有薄的半導體通道層厚度的，同時在替換閘極時具有些微的(或者沒有)片修整，從而改善了半導體通道層厚度的均勻度。此外，在一些實施例中，較薄的半導體通道層厚度可能對應置較厚的虛置層厚度，其中較厚的虛置層有助於促進在替換閘極時虛置層的移除，並改善金屬閘極間隙的填充或者多重功函數金屬的圖案化。本揭露所討論的各種實施例以及各種優點的至少一些面向是藉由使用Si蓋層來實現的，Si蓋層形成於虛置層凹蝕之後以及形成於內間隔物的形成之前。在一些示例中，Si蓋層可同樣有助於防止內間隔物以及源極/汲極在虛置層移除製程期間受到損害。在一些情況中，額外的Si蓋層可能有助於在閘極側壁間隔物下方具有較薄的半導體通道層，其同樣有助於提供H形(或狗骨頭形)的半導體通道層。本發明所屬技術領域中具有通常知識者將很容易的理解到，本揭露所描述的多個方法以及多個結構可應用至各種其他的半導體裝置，以便在不悖離本揭露的範 圍的情況下，以從這些其他的裝置中有利地實現近似的好處。舉例來說，按照本揭露所描述的方法製造的全繞式閘極裝置可用於形成其他類型的裝置以及電路，諸如記憶體裝置(例如，用於諸如靜態隨機存取記憶體(static random access memory；SRAM)、動態隨機存取記憶體(dynamic random access memory；DRAM)等)、邏輯電路、或其他類型的電子裝置及/或電路。
因此，本揭露的其中一實施例描述了一種半導體裝置的製造方法，包含提供自基板延伸的鰭片，其中鰭片包含磊晶層堆疊，磊晶層堆疊具有由複數個虛置層穿插的複數個半導體通道層。在一些實施例中，此半導體裝置的製造方法更包含移除半導體裝置的源極/汲極區之內的磊晶層堆疊的一部份以形成溝槽於源極/汲極區中，溝槽露出所述半導體通道層以及所述虛置層的多個橫向表面。在形成溝槽之後，此半導體裝置的製造方法更包含執行虛置層凹蝕製程以橫向地蝕刻所述虛置層的多個末端並沿著溝槽的側壁形成多個第一凹槽。在一些實施例中，此半導體裝置的製造方法更包含沿著所述半導體通道層露出的那些橫向表面以及那些第一凹槽之內順應地形成蓋層。
在一些實施例中，此半導體裝置的製造方法所描述的蓋層包含矽(Si)層。在一些實施例中，此半導體裝置的製造方法所描述的蓋層包括第一材料成分，第一材料成分與所述半導體通道層的第二材料成分相同。在一些實施例中，此半導體裝置的製造方法所描述的蓋層增加此半導體裝置的輕摻雜汲極(LDD)區中的所述半導體通道層的有效厚度。在一些實施例中，此半導體裝置的製造方法所描述的虛置層凹蝕製程消耗半導體裝置的輕摻雜汲極區中的所述半導體通道層的第一厚度，且其中蓋層具有小於或等於第一厚度的第二厚度。在一些實施例中，此半導體裝置的製造方法所述半導體通道層的一半導體 通道層與所述虛置層的一虛置層之間的厚度比例為約1/2至約1/5。在一些實施例中，此半導體裝置的製造方法更包含在形成蓋層之後，形成內間隔物於那些第一凹槽之內的蓋層上方，其中形成於所述半導體通道層的那些橫向表面上的蓋層維持露出，以及在形成內間隔物之後，磊晶成長源極/汲極部件於源極/汲極區中。在一些實施例中，此半導體裝置的製造方法更包含在形成內間隔物之後以及在磊晶地成長源極/汲極部件之前，執行橫向片修整製程，橫向片修整製程蝕刻所述半導體通道層的那些橫向表面上以及所述半導體通道層的多個末端兩者上的蓋層以沿著溝槽的側壁形成多個第二凹槽。在一些實施例中，此半導體裝置的製造方法更包含在磊晶成長源極/汲極部件之後，執行通道釋放製程以移除所述虛置層並形成多個間隙於所述半導體通道層的多個相鄰的半導體通道層之間，以及形成閘極結構的至少一部分於那些間隙之內。在一些實施例中，此半導體裝置的製造方法更包含在執行通道釋放製程之後以及在形成閘極結構的所述至少一部份於那些間隙之內之前，執行片修整製程以移除此半導體裝置的通道區中的每個所述半導體通道層的頂表面及底表面的多個部分，其中在片修整製程之後，此半導體裝置的輕摻雜汲極區中的所述半導體通道層的有效厚度大於此半導體裝置的通道區中的所述半導體通道層的厚度。
在另外的實施例中，討論了一種半導體裝置的製造方法，包含提供鰭片結構，鰭片結構包含第一成分的多個磊晶層被第二成分的多個磊晶層所穿插，其中第一成分的那些磊晶層至少為第二成分的那些磊晶層的兩倍厚。在一些實施例中，此半導體裝置的製造方法更包含形成虛置閘極於鰭片結構上方以及形成間隔物層於虛置閘極的多個側壁上。在一些實施例中，此半導體裝置的製造方法更包含蝕刻第一成分的那些磊晶層的多個橫向末端以形成多個凹 槽，那些凹槽設置於間隔物層下方以及於第二成分的多個相鄰的磊晶層之間。在一些實施例中，此半導體裝置的製造方法更包含形成矽(Si)蓋層於第二成分的那些磊晶層的相對末端上以及於那些凹槽之內。
在一些實施例中，此半導體裝置的製造方法所描述的第二成分的那些磊晶層設置於間隔物層下方的一區包括輕摻雜汲極區，且其中矽蓋層增加輕摻雜汲極區中的第二成分的那些磊晶層的有效厚度。在一些實施例中，此半導體裝置的製造方法更包含在形成矽層之後，形成內間隔物於那些凹槽之內的蓋層上，以及在形成內間隔物之後，形成源極/汲極部件於與虛置閘極相鄰的源極/汲極區中。在一些實施例中，此半導體裝置的製造方法更包含在形成內間隔物之後以及在形成源極/汲極部件之前，蝕刻第二成分的那些磊晶層的所述相對末端與第二成分的那些磊晶層的多個末端兩者上的矽蓋層，減少源極/汲極部件與第二成分的那些磊晶層的通道區之間的距離。在一些實施例中，此半導體裝置的製造方法更包含在形成源極/汲極部件之後，移除虛置閘極以及第一成分的那些磊晶層兩者以形成多個間隙於第二成分的那些磊晶層的多個相鄰的磊晶層之間，以及形成高介電常數/金屬閘極堆疊於那些間隙之內。在一些實施例中，此半導體裝置的製造方法所描述的移除第一成分的那些磊晶層亦移除通道區中的第二成分的那些磊晶層的每一個的頂表面及底表面的多個部分，使得第二成分的那些磊晶層的通道區厚度小於第二成分的那些磊晶層的輕摻雜汲極區厚度。
又在另外的實施例中，討論了一種半導體裝置，包含鰭片，自基板延伸，其中鰭片包括複數個半導體通道層，且其中所述半導體通道層的每個半導體通道層包括通道區以及輕摻雜汲極區。在一些實施例中，此半導體裝置 更包含蓋層，圍繞所述半導體通道層的每個半導體通道層的輕摻雜汲極區。在各種示例中，此半導體裝置更包含多個內間隔物，設置於蓋層的多個第一部分之間，蓋層的那些第一部分設置於所述半導體通道層的多個相鄰的半導體通道層的輕摻雜汲極區中。在一些實施例中，輕摻雜汲極區中的所述半導體通道層的第一厚度結合蓋層的第二厚度，提供輕摻雜汲極區中的所述半導體通道層的有效厚度，且其中有效厚度大於通道區中的所述半導體通道層的第三厚度。
在一些實施例中，此半導體裝置更包含閘極結構的一部份，設置於所述半導體通道層的多個相鄰的半導體通道層的多個通道區之間，其中內間隔物更設置於閘極結構的部分的兩側上，以及多個源極/汲極部件，設置於閘極結構的兩側上並與蓋層的多個第二部分接觸，蓋層的那些第二部分設置於所述半導體通道層的每個半導體通道層的多個橫向表面上。在一些實施例中，此半導體裝置所描述的蓋層包括矽(Si)層。在一些實施例中，此半導體裝置更包含孔洞，設置於那些源極/汲極部件與至少一相鄰的內間隔物之間。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可以在不違背本發明之精神和範圍下，做各式各樣的改變、取代、以及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
300:半導體裝置
304:基板
304A:鰭片的基板部分
310:磊晶層
328:間隔物層
502:蓋層
602:內間隔物
802:源極/汲極部件
804:孔洞
1102:閘極介電質
1104:金屬層

Claims (9)

  1. 一種半導體裝置的製造方法，包括：提供自一基板延伸的一鰭片，其中該鰭片包含一磊晶層堆疊，該磊晶層堆疊具有由複數個虛置層(dummy layer)穿插的複數個半導體通道層；移除該半導體裝置的一源極/汲極區之內的該磊晶層堆疊的一部份以形成一溝槽於該源極/汲極區中，該溝槽露出所述半導體通道層以及所述虛置層的多個橫向表面；在形成該溝槽之後，執行一虛置層凹蝕(recess)製程以橫向地蝕刻所述虛置層的多個末端並沿著該溝槽的一側壁形成多個第一凹槽，使得所述虛置層具有U形側壁；以及沿著所述半導體通道層露出的該些橫向表面以及該些第一凹槽之內順應地形成一蓋層，其中該蓋層包括一矽(Si)層。
  2. 一種半導體裝置的製造方法，包括：提供自一基板延伸的一鰭片，其中該鰭片包含一磊晶層堆疊，該磊晶層堆疊具有由複數個虛置層穿插的複數個半導體通道層；移除該半導體裝置的一源極/汲極區之內的該磊晶層堆疊的一部份以形成一溝槽於該源極/汲極區中，該溝槽露出所述半導體通道層以及所述虛置層的多個橫向表面；在形成該溝槽之後，執行一虛置層凹蝕製程以橫向地蝕刻所述虛置層的多個末端並沿著該溝槽的一側壁形成多個第一凹槽，使得所述虛置層具有U形側壁；以及沿著所述半導體通道層露出的該些橫向表面以及該些第一凹槽之內順應地 形成一蓋層，其中該蓋層包括一第一材料成分，該第一材料成分與所述半導體通道層的一第二材料成分相同。
  3. 如請求項1或請求項2之半導體裝置的製造方法，其中該蓋層增加該半導體裝置的一輕摻雜汲極(lightly-doped drain；LDD)區中的所述半導體通道層的一有效厚度。
  4. 如請求項1或請求項2之半導體裝置的製造方法，其中該虛置層凹蝕製程消耗該半導體裝置的一輕摻雜汲極區中的所述半導體通道層的一第一厚度，且其中該蓋層具有小於或等於該第一厚度的一第二厚度。
  5. 如請求項1之半導體裝置的製造方法，更包括：在形成該蓋層之後，形成一內間隔物於該些第一凹槽之內的該蓋層上方，其中形成於所述半導體通道層的該些橫向表面上的該蓋層維持露出；在形成該內間隔物之後，磊晶成長一源極/汲極部件於該源極/汲極區中；在形成該內間隔物之後以及在磊晶地成長該源極/汲極部件之前，執行一橫向片修整(lateral sheet trim)製程，該橫向片修整製程蝕刻所述半導體通道層的該些橫向表面上以及所述半導體通道層的多個末端兩者上的該蓋層以沿著該溝槽的該側壁形成多個第二凹槽；在磊晶成長該源極/汲極部件之後，執行一通道釋放製程以移除所述虛置層並形成多個間隙(gaps)於所述半導體通道層的多個相鄰的半導體通道層之間；形成一閘極結構的至少一部分於該些間隙之內；以及在執行該通道釋放製程之後以及在形成該閘極結構的所述至少一部份於該些間隙之內之前，執行一片修整(sheet trim)製程以移除該半導體裝置的一通道區中的每個所述半導體通道層的頂表面及底表面的多個部分，其中在該片修 整製程之後，該半導體裝置的一輕摻雜汲極區中的所述半導體通道層的一有效厚度大於該半導體裝置的該通道區中的所述半導體通道層的一厚度。
  6. 一種半導體裝置的製造方法，包括：提供一鰭片結構，包含一第一成分的多個磊晶層被一第二成分的多個磊晶層所穿插，其中該第一成分的該些磊晶層至少為該第二成分的該些磊晶層的兩倍厚；形成一虛置閘極於該鰭片結構上方以及形成一間隔物層於該虛置閘極的多個側壁上；蝕刻該第一成分的該些磊晶層的多個橫向末端以形成多個凹槽，該些凹槽設置於該間隔物層下方以及於該第二成分的多個相鄰的磊晶層之間；以及形成一矽(Si)蓋層於該第二成分的該些磊晶層的相對末端上以及於該些凹槽之內。
  7. 如請求項6之半導體裝置的製造方法，更包括：在形成該矽層之後，形成一內間隔物於該些凹槽之內的該蓋層上；在形成該內間隔物之後，形成一源極/汲極部件於與該虛置閘極相鄰的一源極/汲極區中；在形成該內間隔物之後以及在形成該源極/汲極部件之前，蝕刻該第二成分的該些磊晶層的所述相對末端與該第二成分的該些磊晶層的多個末端兩者上的該矽蓋層，減少該源極/汲極部件與該第二成分的該些磊晶層的一通道區之間的一距離；在形成該源極/汲極部件之後，移除該虛置閘極以及該第一成分的該些磊晶層兩者以形成多個間隙於該第二成分的該些磊晶層的多個相鄰的磊晶層之間；以 及形成一高介電常數/金屬閘極堆疊於該些間隙之內，其中所述移除該第一成分的該些磊晶層亦移除一通道區中的該第二成分的該些磊晶層的每一個的頂表面及底表面的多個部分，使得該第二成分的該些磊晶層的一通道區厚度小於該第二成分的該些磊晶層的一輕摻雜汲極區厚度。
  8. 一種半導體裝置，包括：一鰭片，自一基板延伸，其中該鰭片包括複數個半導體通道層，且其中所述半導體通道層的每個半導體通道層包括一通道區以及一輕摻雜汲極區；一蓋層，圍繞所述半導體通道層的每個半導體通道層的該輕摻雜汲極區；以及多個內間隔物，設置於該蓋層的多個第一部分之間，該蓋層的該些第一部分設置於所述半導體通道層的多個相鄰的半導體通道層的該輕摻雜汲極區中；其中該輕摻雜汲極區中的所述半導體通道層的一第一厚度結合該蓋層的一第二厚度，提供該輕摻雜汲極區中的所述半導體通道層的一有效厚度，且其中該有效厚度大於該通道區中的所述半導體通道層的一第三厚度。
  9. 如請求項8之半導體裝置，更包括：一閘極結構的一部份，設置於所述半導體通道層的多個相鄰的半導體通道層的多個通道區之間，其中該內間隔物更設置於該閘極結構的該部分的兩側上；多個源極/汲極部件，設置於該閘極結構的兩側上並與該蓋層的多個第二部分接觸，該蓋層的該些第二部分設置於所述半導體通道層的每個半導體通道層的多個橫向表面上；以及一孔洞(void)，設置於該些源極/汲極部件與至少一相鄰的內間隔物之間。
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