TW202109891A - 具有強健內間隔件之環繞式閘極場效電晶體及方法 - Google Patents

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Abstract

一種環繞式閘極場效電晶體(GAAFET)和方法。GAAFET包括奈米片、圍繞奈米片的中心部分的閘極、以及在端部分之下對齊的內間隔件。奈米片的端部分從源極/汲極區域到閘極逐漸變細，而內間隔件從閘極到源極/汲極區域逐漸變細。每個內間隔件包括：第一間隔件層，其具有均勻厚度並且從閘極橫向延伸到相鄰的源極/汲極區域；第二間隔件層，其填充在第一間隔件層的平面頂表面與之上的奈米片的錐形端部分之間的空間；以及第三間隔件層，對於除最下方的內間隔件之外的所有內間隔件，第三間隔件層與第二間隔件層的材料相同，並且填充第一間隔件層的平面底表面與之下的奈米片的錐形端部分之間的空間。

Description

具有強健內間隔件之環繞式閘極場效電晶體及方法
本發明係關於環繞式閘極場效電晶體(gate-all-around field effect transistor；GAAFET)，詳而言之，係關於具有強健內間隔件之奈米片型GAAFET及用於形成該GAAFET之方法。
積體電路(IC)的設計決策通常由裝置效能、可擴展性和可製造性決定。例如，近來，為了改善裝置驅動電流和靜電並允許進一步的裝置尺寸縮放，開發出環繞式閘極場效電晶體(GAAFET)，尤其是奈米片型GAAFET。奈米片型GAAFET是一種FET類型，其包含源極/汲極區域以及在該源極/汲極區域之間橫向延伸的半導體奈米片。奈米片垂直堆疊(即，一個在另一個之上)並且實際上彼此分離。閘極圍繞每個奈米片的中心部分(即，與每個奈米片的中心部分的頂部、底部和相對側鄰接)，從而在奈米片內界定通道區域。介電間隔件提供閘極與相鄰之源極/汲極區域之間的電性隔離。與其他類型的FET(例如平面FET和鰭型FET(FINFET))一樣，GAAFET中的介電間隔件包含介電閘極側壁間隔件，其橫向緊鄰閘極的外側壁。另外，GAAFET中的介電間隔件包含介電內間隔件，其橫向位於閘極的內部部分(即，每個通道區域下方的閘極的部分)的側壁和相鄰 的源極/汲極區域之間。不幸的是，隨著裝置尺寸的縮小，使用傳統處理技術來形成用於GAAFET的強健內間隔件已經變得具有挑戰性。
本文揭露具有強健的內間隔件的環繞式閘極場效電晶體(GAAFET)的實施例。一般而言，在每個實施例中，GAAFET可以包括源極/汲極區域。GAAFET還可以包括半導體奈米片的堆疊。每個奈米片可以具有與源極/汲極區域相鄰的端部分(包括源極/汲極延伸區域)和在端部分之間橫向定位的中心部分(包括通道區域)。GAAFET可以進一步包括閘極，其圍繞每個奈米片的中心部分，使得閘極的內部部分分別在奈米片的中心部分之間對齊。每個奈米片的端部分可以從源極/汲極區域朝向中心部分逐漸變細。即，每個奈米片可以在與源極/汲極區域相鄰的端部分中具有最大奈米片厚度，並且在與閘極相鄰並且進一步在整個中心部分的端部分中具有最小奈米片厚度。
GAAFET可以進一步包括強健的內間隔件，其在每個奈米片的端部分下方對齊並且從閘極向源極汲極區域逐漸變細。亦即，每個內間隔件可以具有與閘極相鄰的最大間隔間厚度以及與源極/汲極區域相鄰的最小間隔件厚度。如在實施方式部分中進一步討論的那樣，內間隔件的形狀可以由上方的奈米片的端部分的形狀定義，並且，對於除最下方的內間隔件以外的所有內間隔件的形狀，可以由下方的奈米片的端部分的形狀定義。
在任何情況下，每個內間隔件可以包括第一間隔件層、第二間隔件層、以及在除最下方的內間隔件之外的所有情況下，可以包括第三間隔件層。第一間隔件層可以具有基本均勻的寬度，並且可以橫向地位於閘極的內部部分 的側壁和相鄰的源極/汲極區域的側壁之間並且與彼等接觸。第二間隔件層可以具有不均勻的寬度，可以在第一間隔件層的頂表面和上方的奈米片的錐形端部分的底表面之間垂直延伸並與彼等接觸，並且還可以橫向位於緊鄰閘極之內部部分的側壁。第三間隔件層，除了上面提到的最下方的內間隔件之外，全部都具有不均勻的寬度，可以在第一間隔件層的底表面和下方的奈米片的端部分的頂表面之間垂直延伸並與彼等接觸，並且也可以橫向緊鄰閘極的內部部分的側壁。
在GAAFET的一個特定實施例中，在每個內間隔件內，第二間隔件層的長度可以比第一間隔件層的長度短，並且可以藉由上方的奈米片的錐形端部分與相鄰的源極/汲極區域實際分離。類似地，第三間隔件層(如上所述，除了最下方的內間隔件之外，其他全部的內間隔件)比第一間隔件層的長度短，並且可以藉由下方的耐米片的錐形端部分與相鄰的源極/汲極區域實際分離。
在GAAFET的另一個特定實施例中，在每個內間隔件內，第二間隔件層可具有與第一間隔件層基本相同的長度，並且與第一間隔件層一樣，可橫向定位在閘極的內部部分的側壁和相鄰的源極/汲極區域的側壁之間並與彼等接觸。類似地，第三間隔件層(如上所述，除最下方的內間隔件之外的所有內間隔件)可以具有與第一間隔件層和第二間隔件層基本相同的長度，並且可以橫向地位於閘極的內部部分的側壁和相鄰的源極/汲極區域的側壁之間並與彼等接觸。
還揭露了GAAFET實施例，其中在內間隔件內，第一間隔件層的介電間隔件材料與第二間隔件層和第三間隔件層的介電間隔件材料相同，或者第一間隔件層的介電間隔件材料與第二和第三間隔件層的介電間隔件材料不同。
還公開了GAAFET實施例，其中在內間隔件內，第二和第三間隔件層是固體間隔件層或包含氣隙。
本文還公開了用於形成具有強健的內間隔件的上述環繞式閘極場效電晶體(GAAFET)的方法實施例。一般而言，方法實施例可以包括形成部分完成的GAAFET結構，該結構包括半導體奈米片的堆疊，其中奈米片在源極/汲極區域之間橫向延伸，其中每個奈米片具有與源極/汲極區域相鄰的端部分和橫向位於端部分之間的中心部分，其中第一間隔件層填充在奈米片的端部分下方對齊的內間隔件空腔，並且其中奈米片的中心部分在閘極開口中暴露。該方法實施例可以進一步包括將閘極開口內的奈米片的暴露的中心部分薄化以增加奈米片之間的分離距離。此薄化可以使用例如選擇性等向性蝕刻製程來執行，該製程不僅使奈米片的中心部分變薄，而且使每個奈米片的端部分從源極/汲極區域向中心部分逐漸變細，從而擴大了內間隔件空腔，以至少暴露出第一間隔件層的頂表面。如在實施方式部分中進一步討論的，在堆疊中，對於除了最下方的奈米片以外的所有奈米片，這種薄化過程還將暴露出第一間隔件層的底表面。
該方法實施例可以進一步包括在與第一間隔件層相鄰的擴大的內間隔件空腔中形成第二間隔件層，以完成內間隔件的形成。例如，可以將介電間隔件材料共形地沉積到閘極開口和擴大的內間隔件空腔中，然後可以進行等向性蝕刻製程，以去除延伸到擴大的內間隔件空腔之外的任何介電間隔件材料，從而形成用於每個內間隔件空腔的第二間隔件層。如在實施方式部分中進一步討論的，這些過程將在除了最下方擴大的內間隔件空腔之外的所有內間隔件空腔中在第一間隔件層下方同時形成第三間隔件層。
在任何情況下，由於奈米形狀的端部分的錐形形狀，每個擴大的內間隔件空腔中的每個內間隔件將從閘極開口朝向源極/汲極區域逐漸變細。另外，每個內間隔件將包括第一間隔件層，該第一間隔件層從閘極開口到源極/汲極區域的側壁橫向延伸而完全通過擴大的內間隔件空腔；第二間隔層，其從閘極開口朝著源極/汲極區域的側壁橫向延伸，並且在第一間隔件層的頂表面和上方的奈米片的端部分的底表面之間垂直延伸並與彼等接觸；在除了最下方的內間隔件之外的所有內間隔件中，第三間隔件層從閘極開口朝著源極/汲極區域的側壁橫向延伸，並且在第一間隔件層的底表面和下方的奈米片的端部分的頂表面之間垂直延伸並與彼等接觸。
方法實施例可以進一步包括在閘極開口中形成閘極。
在一個特定的方法實施例中，執行將奈米片的中心部分薄化的製程，使得不暴露源極/汲極區域的垂直表面。因此，形成第二間隔件層(以及同時形成的，第三間隔件層)的製程導致內部間隔物，其中第二間隔件層的長度比第一間隔件層的長度短，並且藉由上方的奈米片的錐形端部分而與相鄰的源極/汲極區域實際分離，類似地，其中第三間隔件層(如上所述，除最下方的內間隔件外，其他所有內間隔件)的長度比第一間隔件層的長度短，並藉由下方的奈米片的錐形端部分而與相鄰的源極/汲極區域實際分離。
在另一個特定的方法實施例中，將奈米片的中心部分薄化的製程暴露了源極/汲極區域的垂直表面。因此，形成第二間隔件層(以及同時形成的，第三間隔件層)的製程導致內間隔件，其中第二間隔件層具有與第一間隔件層基本相同的長度，並且橫向定位在閘極的內部部分的側壁與相鄰的源極/汲極區域的側壁之間並與彼等接觸，以及第三間隔件層(如上所述，除最下方的內間隔件 外，其餘所有內間隔件)的長度與第一和第二間隔件層的長度基本相同，並且橫向定位在閘極的內部部分的側壁與相鄰的源極/汲極區域的側壁之間並與彼等接觸。
還揭露了方法實施例，其中用於形成第一間隔件層的介電間隔件材料與用於形成第二間隔件層和第三間隔件層的介電間隔件材料相同，或者用於形成第一間隔件層的介電間隔件材料與用於形成第二和第三間隔件層的介電間隔件材料不同。
還揭露了方法實施例，其中共形地沉積用於形成第二和第三間隔件層的介電間隔件材料，使得所得的第二和第三間隔件層為固體，或者使得所得的第二和第三間隔件層包含氣隙。
100、100’、100”:GAAFET
101:半導體基板
102:隔離區域、STI區域
105:隔離層
110:奈米片、半導體奈米片
111:通道區域、中心部分
112:端部分、錐形端部分
113:最大奈米片厚度
114:最小奈米片厚度
115:源極/汲極區域
116,117:長度
118:最大奈米片寬度
119:最小奈米片寬度
120:內間隔件、介電內間隔件
121:第一內間隔件
122:第二內間隔件
124:最大間隔件厚度
125:最小間隔件厚度
141:第一間隔件層
142a:第二間隔件層
142b:第三間隔件層
145:厚度
160:內部部分
161:第一內部部分
162:第二內部部分
163:外部部分
164:閘極
165:閘極側壁間隔件、介電閘極側壁間隔件
169:介電閘極蓋、閘極蓋
180:氣隙
198:金屬塞
265:ILD材料
301:第一半導體材料
302:第二半導體材料
303:第三半導體材料
305:間隙
310:半導體本體
350:源極/汲極凹槽
355:內間隔件空腔
355’:擴大的內間隔件空腔
360:犧牲閘極
361:犧牲閘極蓋
370:閘極開口
402-436:製程步驟
藉由以下參考圖式的詳細描述將更佳地理解本發明，這些圖式不一定按比例繪製，並且其中：
圖1A-1D和1E分別是根據圖4的流程圖形成的半導體結構的不同剖面圖和俯視圖，並且包括具有強健的內間隔件的奈米片型圍繞式閘極場效電晶體(GAAFET)的實施例；
圖2A-2D是不同的剖面圖，示出GAAFET的替代組構；
圖3是說明GAAFET的其他替代組構的剖面圖；
圖4是示出用於形成包括具有強健的內間隔件的GAAFET的半導體結構的方法實施例的流程圖；
圖5A-5B是不同的剖面圖，示出根據圖4的流程圖形成的部分完成的結構；
圖6A-6C是不同的剖面圖，示出根據圖4的流程圖形成的部分完成的結構；
圖7A-7C是示出根據圖4的流程圖形成的部分完成的結構的不同剖面圖；
圖8A-8C是不同的剖面圖，其示出根據圖4的流程圖形成的部分完成的結構；
圖9是示出根據圖4的流程圖形成的部分完成的結構的剖面圖；
圖10A-10C是不同的剖面圖，其示出根據圖4的流程圖形成的部分完成的結構；
圖11A-11C是不同的剖面圖，示出根據圖4的流程圖形成的部分完成的結構；
圖12是示出根據圖4的流程圖形成的部分完成的結構的剖面圖；
圖13是示出根據圖4的流程圖形成的部分完成的結構的剖面圖；
圖14A-14D是示出根據圖4的流程圖形成的部分完成的結構的不同剖面圖；
圖15A-15D是不同的剖面圖，示出根據圖4的流程圖形成的部分完成的結構，並且特別是針對圖1A-1D所示的GAAFET組構；
圖16A-16D是不同的剖面圖，示出根據圖4的流程圖形成的部分完成的結構，特別是針對圖1A-1D所示的GAAFET組構；
圖17A-17D是不同的剖面圖，示出根據圖4的流程圖形成的部分完成的結構，特別是針對圖2A-2D所示的替代GAAFET組構；
圖18A-18D是不同的剖面圖，示出根據圖4的流程圖形成的部分完成的結構，特別是針對圖2A-2D所示的替代GAAFET組構；以及
圖19是說明根據圖4的流程圖形成的部分完成的結構的剖面圖，特別是針對圖3所示的其他替代GAAFET組構。
如上所述，隨著裝置尺寸的縮小，使用傳統的處理技術來形成用於奈米片型環繞式閘極場效電晶體(GAAFET)的強健內間隔件已經變得具有挑戰性。具體而言，傳統的GAAFET處理技術通常包含在相鄰的犧牲閘極之間的多層半導體本體的暴露部分中形成源極/汲極凹槽，以及在源極/汲極凹槽內對多層半導體本體的其餘部分的交替層的暴露的垂直表面進行回蝕(etching back)以形成內間隔件空腔。然後共形地沉積一層介電間隔件材料以便填充內間隔件空腔。接著，選擇性地移除多餘的介電間隔件材料(即，沉積在內間隔件空腔外部的任何介電間隔件材料)，從而完成內間隔件空腔內的內間隔件的形成。然而，隨著裝置尺寸的縮小，尤其是隨著每個新技術節點閘極間距的減小，在沉積期間，介電間隔件材料可能在相鄰閘極(在其上給定有閘極側壁間隔件等)之間的開放空間中夾止(pinch-off)。介電間隔件材料的這種夾止可能在填充內間隔件空腔之前發生，從而導致有缺陷的內間隔件。此外，無論是在完全填充內間隔件空腔之前還是之後發生介電間隔件材料的夾止，當試圖移除過量的介電間隔件材料時，相鄰閘極之間的空間的封閉都是有問題的。具體而言，用以移除多餘的介電 間隔件材料的蝕刻製程通常是選擇性等向性濕蝕刻製程，必須對該製程進行嚴格控制，以確保從源極/汲極凹槽中完全移除介電間隔件材料，而不是從內間隔件空腔移除。為了做到這一點，必須有足夠的濕蝕刻劑暴露，並且為了要有足夠的濕蝕刻劑暴露，在相鄰的閘極(在其上給定有閘極側壁間隔件等)之間必須有至少一些開放空間(例如，至少3nm)。可以用來克服上述問題的一種技術可以包含形成相對較淺的內間隔件空腔並沉積相對薄的介電間隔件材料層，以防止介電間隔件材料在相鄰閘極之間的空間中夾止。但是，這種技術會導致相對較薄的內間隔件。不幸的是，裝置尺寸縮放也與源極/汲極區域和閘極之間的寄生電容的增加有關，並且這些薄的內間隔件可能不足以減小這種寄生電容。
鑑於前述內容，本文公開了具有強健內間隔件的環繞式閘極場效應電晶體(GAAFET)和形成GAAFET的方法的實施例。GAAFET包含在源極/汲極區域之間橫向延伸的堆疊的奈米片。每個奈米片可具有鄰接源極/汲極區域的端部分以及位在端部分之間的中心部分。像傳統的GAAFET一樣，所揭露的GAAFET實施例可以包括圍繞每個奈米片的中心部分的閘極以及在每個奈米片的端部分下面對齊的內間隔件。然而，不同於傳統的GAAFET，在所揭露的GAAFET實施例中，每個奈米片的端部分從源極/汲極區域到閘極逐漸變細，並且內間隔件也從閘極至源極/汲極區域逐漸變細。另外，每個內間隔件可以包括第一間隔件層，該第一間隔件層具有均勻的厚度並且從閘極橫向延伸到相鄰的源極/汲極區域；第二間隔件層，其填充在第一間隔件層的頂表面和上面的奈米片的錐形端部分之間的空間；以及第三間隔件層，對於除最下方的內間隔件之外的所有間隔件，第三間隔件層與第二間隔件層的材料相同，並且填充第一間隔件 層的底表面與下面的奈米片的錐形端部分之間的空間。本文還揭露形成這種GAAFET的方法的實施例。
具體而言，本文揭露的是帶有強健的內間隔件120的奈米片型環繞式閘極場效電晶體(GAAFET)的實施例(例如，參見圖1A-1E的GAAFET 100，圖2A-2D的GAAFET 100’，圖3的GAAFET 100”)。
圖1A是在GAAFET 100的長度上延伸的半導體結構的垂直剖面圖(AA)。圖1B是半導體結構的不同垂直剖面圖(BB)，其穿過閘極164和通道區域111在GAAFET 100的寬度上延伸。圖1C是不同的垂直剖面圖(CC)，其在GAAFET 100的寬度上延伸穿過閘極164和源極/汲極區域115之間的閘極側壁間隔件165並且更靠近閘極。圖1D是不同的垂直剖面圖(DD)，其也在GAAFET 100的寬度上延伸穿過閘極164和源極/汲極區域115之間的閘極側壁間隔件165，但是更靠近源極/汲極區域115。圖1E是示出剖面AA、BB、CC和DD的相對位置的俯視圖。圖1E中用虛線描繪的形狀表示GAAFET 100內的單個奈米片110。圖2A-2D是類似取向的剖面圖AA、BB、CC和DD，示出了GAAFET 100’的替代組構。圖3是GAAFET 100”的其他替代組構的類似取向的剖面圖AA。
參照圖1A-1E中的GAAFET 100、圖2A-2D中的GAAFET 100’和圖3中的GAAFET 100”，半導體結構可以包括半導體基板101。半導體基板101可以由第一半導體材料(例如，單晶矽(Si))或一些其他合適的單晶半導體材料製成。
半導體結構可以進一步包括在半導體基板101的頂表面上的隔離層105。隔離層105可以是例如低K介電材料。為了本揭露的目的，低K介電材料是指介電常數(K)小於二氧化矽(SiO2)的介電常數(即，K<3.9)的介電材料。 因此，例如，隔離層105可以是碳氮化矽硼(SiBCN)、氧碳氮化矽(SiOCN)、碳氮化矽(SiCN)或任何其他合適的低K介電材料。
半導體結構可以進一步包括在隔離層105之上的GAAFET 100(見圖1A-1E)、100’(見圖2A-2B)或100”(見圖3)。視需要地，半導體結構可以包括藉由共享的源極/汲極區域串聯連接的一列GAAFET 100、100’、100”，如圖所示。半導體結構可以在基板中在隔離層105之下並且在GAAFET區域的相對側上進一步包括隔離區域102，使得它們沿著GAAFET的長度平行地延伸。如圖所示，這些隔離區域102可以是淺溝槽隔離(STI)區域。換言之，隔離區域102可以包括已經蝕刻到半導體基板101的頂表面中並且填充有隔離材料的溝槽。隔離材料可以是例如二氧化矽(SiO2)或任何其他合適的隔離材料。
GAAFET 100、100’、100”可以包括在隔離層105之上並緊鄰隔離層105的一對源極/汲極區域115。源極/汲極區域115可以包括填充有磊晶單晶半導體材料的源極/汲極凹槽。磊晶單晶半導體材料可以是例如磊晶單晶矽(Si)或一些其他合適的磊晶單晶半導體材料。在任何情況下，可以摻雜源極/汲極區域115的磊晶單晶半導體材料，使得源極/汲極區域115具有適當的導電類型並且賦予給定的GAAFET 100、100’、100”的導電類型程度(level)。例如，對於P型GAAFET，可以摻雜源極/汲極區域115以便使P型導電率在相對高的導電率程度(即，P+導電率)；然而，對於N型GAAFET，可以摻雜源極/汲極區域115以使N型導電率在相對較高的導電率程度(即，N+導電率)。
GAAFET 100、100’、100”可以進一步包括多個半導體奈米片110。出於本揭露的目的，半導體奈米片是指相對薄的、細長的半導體本體，其具有至少被限制為100nm或更小的厚度尺寸。換言之，奈米片的厚度(如在與基板的頂 表面垂直的第一方向上測量者)可以為100nm或更小。視需要地，從一個源極/汲極區域到另一個源極/汲極區域的奈米片的長度(如在平行於基板之表面的第二方向上測量者)和/或奈米片的寬度(如在平行於基板之表面並垂直於第二方向取向的第三方向測量者)也可以限制在100nm或更小。當奈米片的厚度大約等於其寬度時，該奈米片可以被稱為奈米線。應當注意，在現有技術的GAAFET中，奈米片通常具有基本均勻的厚度。但是，如下面更詳細地討論的，在本文中揭露的GAAFET 100、100’、100”中，每個奈米片110的端部分112都比中心部分111相對較厚。
奈米片110可以在源極/汲極區域115之間橫向延伸並且可以垂直堆疊。最下面的奈米片可以在隔離層105之上並與隔離層105實際分離，並且最下面的奈米片的中心部分可以基本上平行於隔離層105的頂表面。可以將一或多個另外的奈米片一個接一個地堆疊，使得它們實際上彼此分離並且其中心部分彼此平行。為了說明的目的，圖1A-1E、圖2A-2D和圖3顯示了三個堆疊的奈米片110。但是，應該理解，這些附圖並不意圖限制，並且GAAFET 100、100’、100”可以包括任意數量的兩個或多個奈米片。在任何情況下，每個奈米片110可以由第一半導體材料(例如，單晶矽(Si))或某種其他合適的單晶半導體材料製成。
每個奈米片110可以包括分別緊鄰於源極/汲極區域115的端部分112(其包含源極/汲極延伸區域)，以及在端部分112之間橫向定位的中心部分111(其包含通道區域)。每個奈米片110的端部分112可以朝向中心部分111逐漸變細，使得每個奈米片110在端部分112和源極/汲極區域115之間的接合處具有最大奈米片厚度113和最大奈米片寬度118，在中心部分111附近(即，靠 近)並且進一步在中心部分111的長度上延伸的端部分112中具有最小奈米片厚度114(小於最大奈米片厚度)和最小奈米片寬度119(小於最大奈米片寬度)。
在例示性實施例中，每個端部分112可以具有3-7nm(例如5nm)的長度117，而中心部分111可以具有10-20nm(例如15nm)的長度116，使得每個奈米片的整體長度為16-34nm(例如25nm)。另外，在例示性實施例中，最大奈米片厚度113可以是11-15nm(例如13nm)，最小奈米片厚度114可以是4-10nm(例如5nm)，最大奈米片寬度118可以是10-70nm，以及最小奈米片寬度可以為5-65nm(但小於最大)。
奈米片110的中心部分111(即，用於GAAFET 100、100’、100”的通道區域)可以是本質的(即，未摻雜的)或摻雜的，以具有適當的導電類型和賦予給定GAAFET的導電類型程度。例如，對於P型GAAFET，中心部分111可以是未摻雜的或摻雜的，以便使N型導電率在相對低的導電率程度(即，N-導電率)。對於N型GAAFET，中心部分111可以是未摻雜的或摻雜的，從而使P型導電率在相對低的導電程度(即，P-導電率)。可以摻雜奈米片110的端部分112(即，用於GAAFET 100、100’、100”的源極/汲極延伸區域)，以便具有適當的導電類型並賦予給定的GAAFET的導電類型程度。例如，對於P型GAAFET，可以摻雜端部分112以使P型導電率在相對較低的導電率程度(即，P-導電率)。對於N型GAAFET，可以摻雜端部分112以使N型導電率在相對較低的導電率程度(即，N-導電率)。
GAAFET 100、100’、100”可進一步包含閘極164。閘極164可以具有在隔離層105之上並且緊鄰隔離層105的底表面。閘極164可以進一步分別圍繞(即，覆蓋頂部、底部和相對側表面)奈米片110的中心部分111(即，通 道區域)。閘極164可以是例如取代金屬閘極(RMG)。RMG可以包括：與通道區域緊鄰的一個或多個共形閘極介電層(例如，薄氧化物層和/或高K介電層)和在該閘極介電層上之一個或多個閘極導體層(例如，一個或多個共形功函數金屬層、填充金屬層等)。如下面更詳細地討論的，功函數金屬層可以根據GAAFET的導電類型而變化。在任何情況下，為了避免圖式中的混亂並使讀者專注於所公開結構的顯著方面，未示出閘極164內的特定閘極介電層和閘極導體層。
如圖所示，閘極164具有內部部分160和外部部分163。內部部分160在奈米片110下方對齊，尤其是在每個奈米片的中心部分下方對齊，並包括第一內部部分161(在此也稱為最下方內部部分)和至少一個第二內部部分162(在此也稱為上方內部部分)。第一內部部分161從隔離層105垂直地延伸到堆疊中的最下方的奈米片的中心部分111。每個第二內部部分162在堆疊中的相鄰奈米片110的中心部分111之間垂直延伸。外部部分163在最上方的奈米片的中心部分111之上且緊鄰最上方的奈米片的中心部分111而在整個GAAFET 100、100’、100”的寬度上延伸，並且進一步向下延伸到GAAFET 100、100’、100”的相對側。另外，閘極164可以由介電閘極蓋169覆蓋。閘極蓋169可以是例如氮化矽(SiN)閘極蓋或由某種其他合適的介電閘極蓋材料製成的閘極蓋。
為了在閘極164與相鄰的源極/汲極區域115之間提供電性隔離並最小化閘極到源極/汲極的寄生電容，GAAFET 100、100’、100”可以進一步包括介電間隔件。介電間隔件可以包括介電閘極側壁間隔件165和介電內間隔件120，介電內間隔件120包括第一內間隔件121(在本文中也稱為最下方的內間隔件)和第二內間隔件122(在本文中稱為上方內間隔件)。
閘極側壁間隔件165可定位成橫向地緊鄰閘極164的外部部分163的外側壁，並且特別地，在閘極164與源極/汲極區域115之間。因此，閘極側壁間隔件165可以在最上方的奈米片的端部分112之上的整個GAAFET 100、100’、100”的寬度上延伸，並且可以進一步向下延伸到GAAFET 100、100’、100”的相對側。這些閘極側壁間隔件165可以具有與奈米片110的端部分112基本相同的長度117。如下面關於該方法更詳細地討論的，閘極側壁間隔件165和隔離層105可以同時形成。因此，像隔離層105一樣，閘極側壁間隔件165可以由低K介電材料製成(例如，碳氮化矽硼(SiBCN)、氧碳氮化矽(SiOCN)、碳氮化矽(SiCN)或任何其他合適的低K介電材料)。
內間隔件120可橫向定位在閘極164的內部部分160的側壁與相鄰的源極/汲極區域115之間。具體而言，閘極164的每個內部部分可在一對內間隔件之間橫向延伸，每個內間隔件120都在一個奈米片110的一個端部分112下方並與其緊鄰對齊，並且進一步橫向定位在閘極164的內部部分和相鄰的源極/汲極區域115之間。第一內間隔件121(即，最下方的內間隔件)在隔離層105之上並緊鄰隔離層105、在閘極164的第一內部部分161(即，最下方的內部部分)的相對側上、並且在最下方奈米片的端部分112下方進一步對齊。第二內間隔件122(即上方內間隔件)在相鄰奈米片的端部分112之間並且在閘極164的對應的第二內部部分162(即對應的上方內部部分)的相對側上。
每個內間隔件120(包括第一內間隔件121和第二內間隔件122)可具有與閘極側壁間隔件165和奈米片110的端部分112基本相同的總長度117。此外，由於每個奈米片110的端部分112的錐形形狀以及內間隔件120在這些端部分112下方對齊的事實，故每個內間隔件120也可以是錐形的。也就是說， 每個內間隔件120可以在閘極164處具有最大間隔件厚度124，並且可以在相鄰的源極/汲極區域115附近逐漸減小到最小間隔件厚度125。在例示性實施例中，最大間隔件厚度124可以為14-18nm(例如16nm)和最小間隔件厚度125可以是3-5nm(例如4nm)。
每個內間隔件120可以包括第一間隔件層141、第二間隔件層142a以及在第二內間隔件122的情況下(即，除了第一/最下方內間隔件121之外，全部都包括)第三間隔件層142b。
具體而言，每個內間隔件120的第一間隔件層141橫向位於閘極164的對應內部部分160和相鄰的源極/汲極區域之間，可以具有在第一方向上(即垂直於基板)測量的均勻厚度145。第一間隔件層141的厚度145可以是例如2-6nm(例如4nm)。第一間隔件層141可以橫向地位於閘極164的對應內部部分160的側壁與相鄰的源極/汲極區域115的側壁之間並與它們接觸。因此，第一間隔件層141在第二方向上(即，平行於基板並沿著裝置的長度定向)可具有與閘極側壁間隔件165和奈米片110的端部分112基本相同的長度117。第一間隔件層141可以進一步在第三方向上(即，平行於基板並且垂直於第二方向)在裝置的整個寬度上橫向延伸。
每個內間隔件120的第二間隔件層142a橫向地位於閘極164的對應內部部分160與相鄰的源極/汲極區域115之間，可以具有不均勻的寬度，可以在第一間隔件層141的平面頂表面和正上方之奈米片110的錐形端部分112的非平面底表面之間垂直延伸並與它們接觸，並且還可以定位成橫向緊鄰閘極164之內部部分160的側壁。
如上所述，只有第二內間隔件122(即，上方內間隔件)，其在閘極164的對應的第二內部部分162(即，上方內部部分)的相對側上，包括第三間隔件層142b。在每個第二內間隔件122中，其橫向定位在閘極164的對應的第二內部部分162和相鄰的源極/汲極區域115之間，第三間隔件層142b可以在第一間隔件層141的平面底表面和正下方之奈米片110的錐形端部分112的非平面頂表面之間垂直延伸並與它們接觸，並且也可以定位成橫向緊鄰閘極164的對應第二內部部分162的側壁。
參照圖1A-1E，在GAAFET 100的一個特定實施例中，在每個內間隔件120內，第二間隔件層142a的長度可以比在第二方向(即平行於基板並沿著裝置的長度定向)上測量的第一間隔件層141的長度短，並且可以藉由正上方的奈米片110的錐形端部分112而與相鄰的源極/汲極區域115實際分離。類似地，第三間隔件層142b(如上所述，其僅在第二內間隔件122中)的長度可以比第一間隔件層141的長度短，並且可以藉由正下方的奈米片110的錐形端部分112而與相鄰的源極/汲極區域115實際分離。因此，在此特定實施例中，第一間隔件層141的均勻厚度145等於最小間隔件厚度125。
參考圖2A-2D和圖3，在每個內間隔件120內的GAAFET 100’、100’的其他實施例中，第二間隔件層142a可具有與第一間隔件層141基本相同的長度117，並且類似第一間隔件層141，可橫向定位在閘極164的對應內部部分160的側壁和相鄰的源極/汲極區域115的側壁之間並與它們接觸。類似地，第三間隔件層142b(如上所述，其僅在第二內間隔件122中)可以具有與第一間隔件層141和第二間隔件層142a基本相同的長度117，並且可以橫向地位於閘極164的對應內部部分160的側壁和相鄰的源極/汲極區域115的側壁之間並與 它們接觸。因此，在此特定實施例中，第一間隔件層141的均勻厚度145小於最小間隔件厚度125。
參考圖1A-1E和圖2A-2D，在GAAFET 100、100’的一些實施例中，在每個內間隔件120內，第二間隔件層142a可以是固體間隔件層，其完全填充在第一間隔件層141的平面頂表面和正上方的奈米片的錐形端部分的非平面底表面之間的空間。類似地，在也包括第三間隔件層142b的那些第二內間隔件122內，第三間隔件層142b可以是固體間隔件層，其完全填充在第一間隔件層141的平面底表面與正下方的奈米片的錐形端部分的非平面頂表面之間的空間。
參照圖3，在GAAFET 100”的其他實施例中，在每個內間隔件120內，第二間隔件層142a可包括氣隙180。類似地，在那些還包括第三間隔件層142b的第二內間隔件122內，第三間隔件層142b可以包括氣隙180。換句話說，內間隔件120可以是氣隙內間隔件。
然而，應理解，鑑於內間隔件空腔的尺寸可能發生變化和/或共形沉積的介電間隔件材料的厚度可能發生變化，附圖不意圖是限制性的，並且可以預期有其他的GAAFET實施例。例如，GAAFET 100可以類似地在第二和第三間隔件層142a-142b中包括氣隙；第二和第三間隔件層142a-142b可以完全封裝氣隙180(如圖所示)；氣隙180可以將第二間隔件層142a和第三間隔件層142b與源極/汲極區域實際地分開；等等。
再次參考圖1A-1E、圖2A-2D和圖3，在形成GAAFET 100、100’、100”的處理期間，可以使用第一介電間隔件材料來形成每個內間隔件120的第一間隔件層141，以及可以使用第二介電間隔件材料來形成每個內間隔件120的 第二間隔件層142a和(如果存在的話)第三間隔件層142b。第一介電間隔件材料和第二介電間隔件材料可以是相同的介電間隔件材料或不同的介電間隔件材料。
例如，第一介電間隔件材料和第二介電間隔件材料都可以是氮化矽(SiN)。或者，第一介電間隔件材料可以是氮化矽(SiN)，第二介電間隔件材料可以是某種低K介電材料。不管第一介電間隔件材料和第二介電間隔件材料是相同還是不同，它們都應該與層間介電(ILD)層、閘極側壁間隔件165和隔離層105的介電材料不同，使得它們可以在處理期間被選擇性地蝕刻，如下面關於方法實施例進一步詳細討論者。因此，例如，如果ILD材料是二氧化矽(SiO2)，並且隔離層105和閘極側壁間隔件165由碳氮化矽硼(SiBCN)、氧碳氮化矽(SiOCN)或碳氮化矽(SiCN)製成，則第一間隔件層141的第一介電間隔件材料可以是氮化矽(SiN)，第二間隔件層142a和第三間隔件層142b(如果存在的話)的第二介電間隔件材料可以是氧碳化矽(SiOC)。應當理解，上述材料的例示性組合並非意圖限制，而是可以採用替代性組合。例如，如果ILD材料是二氧化矽(SiO2)並且隔離層105和閘極側壁間隔件165由碳氮化矽硼(SiBCN)製成，則第一間隔件層141的第一介電間隔件材料可以是氮化矽(SiN)以及第二間隔件層142a和第三間隔件層142b(如果存在的話)的第二介電間隔件材料可以是氧碳化矽(SiOC)、氧碳氮化矽(SiOCN)或碳氮化矽(SiCN)等。
除了上述特徵之外，半導體結構還可以包括例如：在源極/汲極區域115上的金屬塞198；在GAAFET 100、100’、100”上方的一或多個中段製程(MOL)介電層(例如，蝕刻停止層、ILD層等)；垂直穿過MOL介電層延伸到GAAFET 100、100’、100”的一或多個接觸件(也未顯示)。這樣的特徵在本領域 中是眾所周知的，並且因此，其細節已從本說明書中省略，以便允許讀者專注於所揭露之實施例的顯著方面。
參照圖4的流程圖，本文中還揭露一種用於形成半導體結構的方法的實施例，該半導體結構包括至少一個具有強健內間隔件的奈米片型環繞式閘極場效電晶體(GAAFET)，例如，如上面描述並在圖1A-1E中示出的GAAFET 100、如上面描述並在圖2A-2D中示出的GAAFET 100’或如上面描述並在圖3中示出的GAAFET 100”。
該方法可以從半導體基板101開始(參見製程步驟402和圖5A-5B)。半導體基板101可以是塊體半導體晶圓。塊體半導體晶圓可由例如第一半導體材料301(例如，單晶矽)或某種其他合適的單晶半導體材料製成。
然後可以在半導體基板101的頂表面上形成多個單晶半導體層(參見製程步驟404和圖5A-5B)。這些半導體層可以例如藉由磊晶沉積形成，並且可以包括第二半導體材料302的初始層以及第三半導體材料303和第一半導體材料301的交替層。例如，在一個例示性實施例中，第一半導體材料301可以是單晶矽(Si)，第二半導體材料302可以是單晶鍺(Ge)或鍺的百分比相對較高的單晶矽鍺(SiGe)(例如，SiGe60%)，並且第三半導體材料可以是鍺的百分比相對較低的單晶矽鍺(例如，SiGe25%)，尤其是鍺的百分比低於在第二半導體材料中。在任何情況下，可以預先選擇第二半導體材料302，以便可以在第一半導體材料301和第三半導體材料303上選擇性地蝕刻第二半導體材料(即，以便可以在後續處理期間將其選擇性地移除)。類似地，可以預先選擇第三半導體材料303，以便可以在第一半導體材料301上選擇性地對其進行蝕刻(即，因此可以在後續處理期間將其選擇性地移除)。
如圖所示，與第一半導體材料301的層和第二半導體材料302的層相比，第三半導體材料303的層可以相對較薄。另外，第二半導體材料302的層可以比第一半導體材料301的層相對較薄。在例示性實施例中，第一半導體材料301的層可各自具有11-15nm(例如13nm)的厚度，第三半導體材料303的層可具有3-5nm(例如4nm)的厚度，而第二半導體材料層可具有8-12nm(例如10nm)的厚度。
應該注意，第一半導體材料的層將在隨後的處理過程中用於形成奈米片，該奈米片將具有用作通道區域的中心部分和用作源極/汲極延伸區域的端部分。因此，在磊晶沉積期間，第一半導體材料301的層可以是本質的(即，未摻雜的)或原位(in situ)摻雜的，從而對於通道區域具有期望的導電類型和程度。本領域技術人員將認識到，導電類型將根據所形成的GAAFET的導電類型而變化。例如，對於P型GAAFET，通道區域將是本質的(即，未摻雜的)或摻雜的，以便使N型導電率在相對較低的導電率程度(即，N-導電率)。對於N型GAAFET，通道區域將是本質的(即，未摻雜的)或摻雜的，以便使P型導電率在相對低的導電率程度(即，P-導電率)。如下面更詳細地討論的，在後續處理期間執行對源極/汲極延伸區域的摻雜。
然後，可以由此部分完成的結構形成多層半導體本體310(例如，基本上為矩形的本體或鰭形本體)(參見製程步驟406和圖5A-5B)。可以例如使用傳統的微影圖案化和蝕刻製程、側壁圖像轉印製程等來形成半導體本體310。應當注意，應該在製程步驟406藉由蝕刻穿過每個半導體層以及半導體基板101的上部來形成半導體本體310，使得溝槽形成在半導體基板101的頂表面中。
接下來，可以在溝槽內形成隔離區域102(例如，淺溝槽隔離(STI)區域)(參見製程步驟408和圖5A-5B)。具體地，可以沉積並回蝕隔離材料(例如，二氧化矽(SiO2))，使得暴露第二半導體材料302的層。
在形成STI之後，可以在半導體本體310的頂表面和相對側附近形成具有犧牲閘極蓋361的犧牲閘極360(參見製程步驟410和圖6A-6C)。例如，可以在部分完成的結構上方沉積薄的共形介電層(例如，薄的二氧化矽層(未示出))。然後，可以沉積覆蓋犧牲閘極層在共形介電層上。此覆蓋犧牲閘極層可以是例如多晶矽層、非晶矽層或不同於半導體本體310的材料(例如，不同於第一半導體材料、第二半導體材料和第三半導體材料)的任何其他合適的犧牲閘極材料，並且可以在隨後的處理過程中從這些材料中選擇性地並且等向性地蝕刻掉這些材料。然後可以研磨犧牲閘極層(例如，使用CMP製程)，並且可以將犧牲介電蓋層(例如，氮化矽(SiN)蓋層)沉積到犧牲閘極層上。然後可以對所得的犧牲閘極堆疊進行微影圖案化和蝕刻，以形成具有犧牲閘極蓋361的犧牲閘極360。應當注意，可以執行製程步驟410，使得所得的犧牲閘極在半導體本體310的第一部分上，特別是在指定的通道部分上，並且使得第二部分以及尤其是指定的源極/汲極部分橫向延伸超出犧牲閘極360。
然後，第二半導體材料302的層可以從半導體本體310中選擇性地移除，包括從犧牲閘極360下方的半導體本體310的第一部分中選擇性地移除，以便在半導體基板101的頂表面與上方的第三半導體材料303和第一半導體材料301的交替層之間形成間隙305(即，掩埋絕緣體空腔)(請參見製程步驟412和圖7A-7C)。具體而言，可以執行等向性蝕刻製程以完全去除第二半導體材料302，而使其他上述材料基本上保持原樣並產生間隙305，其中相對於在第 一半導體材料301、相對於第三半導體材料303、相對於犧牲閘極360和其上的犧牲閘極蓋361的犧牲材料、以及相對於STI區域102的隔離材料，該等向性蝕刻製程對於第二半導體材料302是選擇性的。例如，如上所述，在本文揭露的實施例中，第一半導體材料301可以是Si，第二半導體材料302可以是SiGe60%，第三半導體材料可以是SiGe25%，犧牲閘極360可以是多晶矽或非晶矽，犧牲閘極蓋可以是SiN，而STI區域102的隔離材料可以是SiO2。在這種情況下，可以例如使用氯化氫(HCl)或三氟化氯(ClF3)氣相蝕刻製程選擇性去除SiGe60%。
在選擇性地去除第二半導體材料302之後，可以與犧牲閘極360的外側壁相鄰地形成閘極側壁間隔件165，並且同時可以在間隙305中形成隔離層105(參見製程步驟414和圖8A-8C)。具體而言，可以將閘極側壁間隔件/隔離材料共形地沉積在部分完成的結構上並進入間隙305中。然後可以執行非等向性蝕刻製程以去除該材料的暴露水平部分。犧牲閘極360的側壁上的其餘垂直部分將形成閘極側壁間隔件165。此外，間隙305內未暴露的水平部分將形成隔離層105。閘極側壁間隔件/隔離材料可以是例如低K介電材料。為了本揭露的目的，低K介電材料是指介電常數(K)小於二氧化矽(SiO2)的介電常數(即，K<3.9)的介電材料。因此，例如，閘極側壁間隔件/隔離材料可以是碳氮化矽硼(SiBCN)、氧碳氮化矽(SiOCN)、碳氮化矽(SiCN)或任何其他合適的低K介電材料。應當注意，閘極側壁間隔件/隔離材料的共形沉積層的厚度可以使得所得的閘極側壁間隔件165具有期望的長度117(如在平行於半導體本體310的長度的方向上測量者)。
然後，可以在半導體本體310的暴露的第二部分(即，半導體本體310的橫向延伸超過犧牲閘極360和閘極側壁間隔件165的部分)中形成源極/汲 極凹槽350(參見製程步驟416和圖9)。具體而言，可以執行非等向性蝕刻製程，其中相對於閘極側壁間隔件165、犧牲閘極蓋361和隔離層105的暴露的介電材料，所使用的蝕刻化學劑對於半導體本體310的第一半導體材料301和第三半導體材料303是選擇性的。因此，該蝕刻製程將完全去除半導體本體310的暴露部分而停止在隔離層105上。另外，由於該蝕刻製程，在犧牲閘極360和閘極側壁間隔件165下方的半導體本體310的剩餘的第一部分的基本垂直的表面將在每個源極/汲極凹槽350內暴露，並且與閘極側壁間隔件165的最外邊緣基本垂直對齊。
然後，可以對在這些垂直表面上暴露的第三半導體材料303進行橫向蝕刻，以形成內間隔件空腔355(參見製程步驟418和圖10A-10C)。具體而言，可以使用選擇性等向性蝕刻製程在與犧牲閘極360相鄰的源極/汲極凹槽350的側面中形成內間隔件空腔355，其中相對於部分完成的結構的其他暴露材料，該選擇性等向性蝕刻製程對第三半導體材料303是選擇性的，從而形成內間隔件空腔355。例如，在第一半導體材料301是Si並且第三半導體材料是SiGe 25%的例示性實施例中，可以使用例如三氟化氯(ClF3)氣相蝕刻製程或採用在高溫(例如約40℃)使用1號標準清潔溶液(SC1)的濕蝕刻製程來完成第三半導體材料303的選擇性地橫向蝕刻。在任何情況下，蝕刻製程都可以具體計時，以使內間隔件空腔355的深度大約等於閘極側壁間隔件165的長度117。
然後，可以在這些內間隔件空腔355中形成用於內間隔件的第一間隔件層141(參見製程步驟420和圖11A-11C)。具體而言，第一介電間隔件材料層可以共形地沉積在部分完成的結構上並且具體地沉積到內間隔件空腔355中。第一介電間隔件材料可以是例如氮化矽(SiN)。然後可以執行選擇性等向性 蝕刻製程以去除內間隔件空腔355外部的過量SiN，從而在內間隔件空腔355中保留並填充每個內間隔件空腔355。應當理解，此第一間隔件層141的厚度將等於內間隔件空腔355的高度，該高度又將等於第三半導體材料303的相鄰層的厚度。
隨後可以在源極/汲極凹槽350中的隔離層105上形成源極/汲極區域115(參見製程步驟422和圖12)。例如，可以藉由在源極/汲極凹槽350內的第一半導體材料的暴露的垂直表面上磊晶生長單晶半導體材料來形成源極/汲極區域115。用於源極/汲極區域的此半導體材料可以是第一半導體材料(例如，單晶矽(Si))或一些其他合適的單晶半導體材料，其例如根據正在形成之GAAFET的導電類型而被預先選擇以改善通道遷移率。另外，在磊晶沉積期間，可以對源極/汲極區域115進行原位摻雜，以便具有合適的導電類型以及賦予正在形成之GAAFET的導電類型程度。例如，對於P型GAAFET，可以原位摻雜源極/汲極區域115，以便使P型導電率在相對高的導電率程度(即，P+導電率)。對於N型GAAFET，可以原位摻雜源極/汲極區域115，以便使N型導電率在相對高的導電率程度(即，N+導電率)。另外，可以執行退火製程以將一些摻雜劑材料從源極/汲極區域115驅動到第一半導體材料301的層的暴露端中，從而摻雜源極/汲極延伸區域。結果，對於P型GAAFET，源極/汲極延伸區域將具有P型導電率在相對較低的導電率程度(即，P-導電率)。對於N型GAAFET，源極/汲極延伸區域將具有N型導電率在相對較低的導電率程度(即，N-導電率)。
可以沉積層間介電(ILD)材料(例如，二氧化矽(SiO2)或與閘極側壁間隔件165的介電材料不同的任何其他合適的ILD材料)的覆蓋層，以填充在源極/汲極區域115之上的開放空間(例如，在相鄰的犧牲閘極上的閘極側壁間隔件 165之間)(參見製程步驟424和圖13)。然後可以對ILD材料進行研磨(例如，使用化學機械研磨(CMP)製程)以暴露犧牲閘極360)。
然後可以選擇性地去除犧牲閘極360，從而形成閘極開口370(參見製程步驟426和圖14A-14D)。即，可以執行選擇性蝕刻製程以選擇性地蝕刻掉半導體本體310的半導體材料上方(即，第一半導體材料301和第三半導體材料303上方)以及閘極側壁間隔件165和ILD的介電材料上方的犧牲閘極層的材料，從而形成閘極開口370。如上所述，犧性閘極360的形成通常包括在沉積和圖案化犧牲閘極材料之前沉積薄的共形介電層(例如，薄的共形二氧化矽層)。此薄的共形介電層將在去除犧牲閘極360的過程中保護半導體材料。在去除犧牲閘極360之後，該共形介電層也可以從閘極開口370中去除(例如，在二氧化矽層的情況下藉由緩衝氫氟酸(BHF))。
另外，可以選擇性地蝕刻掉閘極開口370內的半導體本體310的暴露的第三半導體材料303(參見製程步驟428和圖14A-14D)。例如，如果第一半導體材料301是矽(Si)並且第三半導體材料303是矽鍺(例如SiGe25%)，則可以使用下方例示性製程的任何一者相對於Si以及閘極側壁間隔件165的介電材料而選擇性地蝕刻SiGe：氯化氫(HCl)或三氟化氯(ClF3)氣相蝕刻製程、乾電漿蝕刻製程或濕蝕刻製程，其製程規格旨在確保相對於矽和各種介電材料而選擇性蝕刻矽鍺。或者，可以使用選擇性蝕刻矽鍺的任何其他合適的等向性選擇性蝕刻製程。
在去除第三半導體材料303之後，第一半導體材料301的其餘層將形成不同的半導體奈米片110。如圖所示，這些奈米片110具有基本均勻的厚度，在源極/汲極區域115之間橫向延伸並且垂直堆疊。最下方的奈米片在隔離 層105之上、平行於隔離層105並與隔離層105實際分離。一或多個附加奈米片彼此堆疊，使得它們實際上彼此分離並平行。奈米片的數量將取決於先前在製程步驟404處形成的第一半導體材料301的層的數量。在任何情況下，每個奈米片110均具有橫向緊鄰源極/汲極區域115的端部分112和橫向位於端部分112之間的中心部分111。端部分112與閘極側壁間隔件165和包含第一間隔件層141的先前形成的內間隔件空腔對齊，使得它們在製程步驟426-428之後不立即在閘極開口370內暴露。奈米片110的中心部分111(包括每個奈米片的每個中心部分的頂、底和側面)被暴露。
在傳統的GAAFET處理中，一旦形成奈米片，通常在閘極開口中形成替代金屬閘極(RMG)。在所揭露方法實施例中，第一半導體材料301的層相對較厚，第三半導體材料303的層相對較薄，使得在製程步驟428處形成的奈米片110相對較厚並且以相對較小的分離距離分離。因此，在形成RMG之前，首先將奈米片110的中心部分111薄化以增加奈米片110的相鄰中心部分111之間的分離距離(參見製程步驟430和圖15A-15D)。應當注意，此薄化製程步驟430具體的執行方式是，不僅薄化中心部分，而且使奈米片110的端部分112從源極/汲極區域115朝著中心部分逐漸變細，從而擴大在第一間隔件層141之上和之下(除了最下方的內間隔件空腔以外)的區域中的內間隔件空腔。也就是說，作為薄化製程步驟430的結果，每個奈米片110的端部分112將逐漸變細，其中每個奈米片110在源極/汲極區域115處具有最大奈米片厚度113，以及在中心部分111附近並且進一步在整個中心部分111具有最小奈米片厚度114。另外，藉由打開所有第一間隔件層141之上的區域(從而暴露所有第一間隔件層141的平面頂表面)以及除最下方的第一間隔件層之外的所有下方區域(從而也暴露除了最 下方的第一間隔件層之外的所有第一間隔件層的平面底表面)，來產生擴大的內間隔件空腔355'。
為了在製程步驟430處使奈米片110的中心部分111變薄，可以以受控的方式氧化在閘極開口370內每個奈米片110的中心部分111的第一半導體材料301的暴露的半導體表面，使得氧化深度可以有選擇地控制。然後，可以執行化學氧化物移除(COR)製程以便從剩餘的第一半導體材料去除氧化物材料，從而有效地使每個奈米片110的中心部分111變薄一些選擇性地受控的量。例如，如果每個奈米片的初始厚度是13nm，則可以執行氧化製程以將第一半導體材料301的暴露的半導體表面氧化到大約4nm的深度，並且因此每個奈米片的中心部分111的最終厚度將約為5nm。應當注意，當首先開始此薄化製程時，第一間隔件層141將保護奈米片110的端部分112，使得該薄化製程將要結束時，那些端部分僅開始被蝕刻並且第一間隔件層的頂表面和底表面僅開始被暴露出來。
該方法可以進一步包括將第二介電間隔件材料共形地沉積到閘極開口370和與第一間隔件層141的暴露表面相鄰的擴大的內間隔件空腔355'中，然後回蝕該第二介電間隔件材料以產生內間隔件在每個擴大的內間隔件空腔355'內。(參見製程步驟432-434和圖16A-16D)。具體而言，在製程步驟432中，第二介電間隔件材料可以經由第一間隔件層141之上和(如果適用)之下的開放近端共形地沉積在閘極開口370中，並進一步沉積在擴大的內間隔件空腔355’中。此第二介電間隔件材料可以與用於第一間隔件層141的材料相同(例如，氮化矽(SiN))。或者，第二介電間隔件材料可以是與用於第一間隔件層141的材料不同的介電間隔件材料。例如，此第二介電間隔件材料可以是某種低K介電材 料，其也不同於層間介電(ILD)層、閘極側壁間隔件165和隔離層105的介電材料。因此，例如，如果ILD材料是二氧化矽(SiO2)並且隔離層105和閘極側壁間隔件165由碳氮化矽硼(SiBCN)、氧碳氮化矽(SiOCN)或碳氮化矽(SiCN)製成，則這第二介電間隔件材料可以是氧碳化矽(SiOC)。應當理解，上述材料的例示性組合並非意圖限制，而是可以採用替代性組合。例如，如果ILD材料是二氧化矽(SiO2)並且隔離層105和閘極側壁間隔件165由碳氮化矽硼(SiBCN)製成，則該介電間隔件材料可以是氧碳化矽(SiOC)、氧碳氮化矽(SiOCN)或碳氮化矽(SiCN)等。
在任何情況下，一旦共形沉積第二介電間隔件材料，就可以對其進行選擇性和等向性的蝕刻(參見製程步驟434)。可以執行此蝕刻製程以便從閘極開口370去除任何多餘的第二介電間隔件材料(例如，以重新暴露每個奈米片110的中心部分111)，以便在每個擴大的內間隔件空腔355’中的每個第一間隔件層141的暴露的平面頂表面上留下第二間隔件層142a，並且在除最下方的第一間隔件層之外的所有其餘第一間隔件層的暴露的平面底表面上留下第三間隔件層142b。因此，如圖16A-16D所示，在製程步驟430之後的部分完成的結構中，所得的內間隔件120將在閘極開口370與相鄰的源極/汲極區域115之間橫向延伸，將包括在隔離層105和最下方的奈米片的端部分112之間的第一內間隔件121(在本文中也稱為「最下方內間隔件」)，並且還將包括在相鄰奈米片的端部分112之間的第二內間隔件122(在本文中也稱為「上方內間隔件」)。在每個內間隔件120(包括第一內間隔件121和第二內間隔件122)內，第二間隔件層142a可以在第一間隔件層141的平面頂表面上，可以從閘極開口370朝相鄰的源極/汲極區域115橫向延伸，並且可以在第一間隔件層141的平面頂表面和正 上方的奈米片110的錐形端部分112的非平面底表面之間垂直延伸並與之接觸，使得第二間隔件層142a具有不均勻的寬度。另外，在每個第二內間隔件122內，第三間隔件層142b可以在第一間隔件層141的平面底表面上，可以從閘極開口370朝相鄰的源極/汲極區域橫向地延伸，並且可以在第一間隔件層141的平面底表面和在正下方的奈米片110的錐形端部分112的非平面頂表面之間垂直地延伸並與之接觸，使得第三間隔件層142b具有不均勻的寬度。
應該注意的是，在本文揭露的不同方法實施例中，可以改變製程步驟430-434，以使得所得的GAAFET結構100、100’、100”改變，如圖所示。
例如，可以執行使奈米片110的中心部分111變薄的製程步驟430，以使得不暴露源極/汲極區域115的垂直表面(如圖15A-15D所示)。在這種情況下，製程步驟432-434將導致內間隔件120，如圖16A-16D所示，其中第二間隔件層142a的長度比第一間隔件層141的長度短，第二間隔件層142a的長度在一端與閘極164的對應的內部部分160接觸，並且在相對端藉由正上方的奈米片的錐形端部分112而與相鄰的源極/汲極區域115實際分離，其中第三間隔件層142b(如上所述，除了最下方的內間隔件以外)的長度也比第一間隔件層141的長度短，並且藉由正下方的奈米片的錐形端部分而與相鄰的源極/汲極區域115實際分離。
或者，可以執行使奈米片110的中心部分111變薄的製程步驟430，使得源極/汲極區域115的垂直表面區域暴露在端部分之上和之下(如圖17A-17D所示)。在這種情況下，製程步驟432-434可導致內間隔件120(如圖18A-18D所示)，其中第二間隔件層142a具有與第一間隔件層141基本相同的長度117，並且橫向地位於閘極164的對應內部部分160的側壁與相鄰的源極/汲極區 域115的側壁之間並與它們接觸，並且其中第三間隔件層142b(如上所述，除了最下方的內間隔件之外)也與第一間隔件層141具有相同的長度117，並且橫向地位於閘極164的對應內部部分160的側壁與相鄰的源極/汲極區域115的側壁之間並與它們接觸。
另外，在任何情況下都可以執行製程步驟432，使得當在製程步驟432共形沉積第二介電間隔件材料，然後在製程步驟434回蝕時，所得的內間隔件120包括固態的第二和第三間隔件層142a-142b，以完全填滿第一間隔件層141與之上和之下的奈米片的相鄰端部分之間的任何空間(例如，如圖16A-16D或圖18A-18D所示)。然而，或者，第二介電間隔件材料可以被共形地沉積，使得所得的內間隔件120包括第二和第三間隔件層142a-142b，其包含氣隙180(例如，如圖19所示)。
接下來，可以在隔離層105之上並緊鄰隔離層105的閘極開口370中形成閘極164，並進一步圍繞(即，與頂部、底部和側面相鄰)每個納米片110的中心部分111(參見製程步驟436和圖1A-1E的GAAFET 100，圖2A-2D的GAAFET 100’和圖3的GAAFET 100”)。所得的閘極164將具有外部部分163，該外部部分在裝置的整個寬度水平延伸並且緊鄰最上方的奈米片的中心部分111，並且將進一步沿著裝置的相對側垂直地延伸。所得的閘極164還將具有第一內部部分161和第二內部部分162，該第一內部部分161從隔離層105垂直地延伸到最下方的奈米片的中心部分111，並且在一對第一內間隔件121之間橫向地延伸，而該第二內部部分162在垂直方向上在相鄰奈米片110的中心部分111之間延伸並且在相應對的第二內間隔件122之間橫向延伸。閘極164可以在製程步驟436處使用傳統的替代金屬閘極(RMG)形成技術形成。即，可以共形地沉 積閘極介電層(例如，高K閘極介電層)，使得閘極開口內的奈米片的暴露表面被覆蓋。然後，可以在閘極介電層上沉積一或多層閘極導體層(例如，一或多層共形功函數金屬層、填充金屬層等)。各種不同的RMG處理技術在本領域中是眾所周知的，因此，已從該說明書中省略細節，以使讀者能夠專注於所揭露之方法的顯著方面。
介電閘極蓋169也可以形成在閘極164上。例如，可以使閘極開口內的導電填充材料凹陷(即回蝕)，並且可以沉積介電蓋層(例如，氮化矽(SiN)蓋層)在部分完成的結構上方。可以執行研磨製程(例如，CMP製程)，以從ILD材料265的頂表面和閘極側壁間隔件165之上去除任何介電蓋材料，從而形成介電閘極蓋169。
可以執行附加處理以便完成半導體結構。此附加處理可以包括但不限於在源極/汲極區域115上形成金屬塞198、形成中段製程(MOL)接觸件、形成後端製程(BEOL)接線等。
如上所述，隨著裝置尺寸的縮放，特別是閘極間距隨著每個新技術節點的減小，在藉由沉積介電間隔件材料至相鄰閘極之間的狹窄開放空間中之前，在源極/汲極凹槽之壁中形成GAAFET的內間隔件的現有技術會遭受到介電間隔件夾止的問題，這使得從源極/汲極凹槽中去除過量的介電間隔件材料變得困難。本文揭露的方法實施例藉由在源極/汲極凹槽350的壁上形成相對小的(短)內間隔件空腔並且在源極/汲極區域115形成之前用第一介電間隔件材料的相對薄的共形層填充內間隔件空腔來避免該問題。隨後經由閘極開口370執行附加處理，這是藉由去除犧牲閘極而產生的。此附加處理包括使奈米片的中心部分變薄並且同時擴大第一間隔件層141周圍的內間隔件空腔。然後可以將相對 較厚的第二介電間隔件材料的共形層沉積到閘極開口中以及在第一間隔件層141之上和之下的擴大的內間隔件空腔中，而不會在閘極開口370中發生夾止，因為閘極開口370通常是明顯大於相鄰閘極之間的開口。所揭露的方法的另一個優點是在內間隔件120內形成氣隙180以進一步降低寄生的閘極-源極/汲極電容。
應該理解，在上述方法和結構中，半導體材料是指其導電特性可以藉由摻雜雜質而改變的材料。例示性半導體材料包括，例如，基於矽的半導體材料(例如，矽、矽鍺、碳化矽鍺、碳化矽等)和基於氮化鎵的半導體材料。在本領域中，純的半導體材料，更具體地講，為了增加導電性而沒有摻雜雜質的半導體材料(即，未摻雜的半導體材料)被稱為本質半導體。為了增加導電性而摻雜有雜質的半導體材料(即，摻雜的半導體材料)在本領域中被稱為外質半導體，並且將比由相同基礎材料製成的本質半導體更具導電性。也就是說，外質矽將比本質矽導電；外質矽鍺將比本質矽鍺導電；等等。此外，應當理解，可以使用不同的雜質(即，不同的摻雜劑)來實現不同的導電類型(例如，P型導電性和N型導電性)，並且摻雜劑可以根據所使用的不同半導體材料而變化。例如，通常在矽基半導體材料(例如矽，矽鍺等)中摻雜III族摻雜劑，例如硼(B)或銦(In)，以實現P型導電性，而矽基半導體材料通常被摻雜V族摻雜劑，例如砷(As)、磷(P)或銻(Sb)，以實現N型導電性。氮化鎵(GaN)基半導體材料通常摻雜有鎂(Mg)以實現P型導電性或矽(Si)以實現N型導電性。本領域技術人員還將認識到，不同的導電率程度將取決於給定半導體區域中的摻雜劑的相對濃度程度。
應該理解，本文所使用的術語是為了描述所公開的結構和方法的目的，而不是限制性的。例如，如本文所使用的，單數形式“一”，“一個”和“該” 也旨在包括複數形式，除非上下文另外明確指出。另外，如本文中所使用的，術語“包括(comprise)”，“包括(comprising)”，“包括(include)”和/或“包括(including)”指定存在所陳述的特徵、整數、步驟、操作、元件和/或組件，但是不排除存在或添加一個或多個其他特徵、整數、步驟、操作、元件、組件和/或其群組。此外，如本文中所使用的，諸如“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上部”、“下部”、“之下”、“下方”、“下方的”、“上方”、“上方的”、“平行”、“垂直”等旨在描述相對位置，因為它們在附圖中定向並示出(除非另有說明)，而諸如“觸摸”、“直接接觸”、“靠抵”、“直接鄰接”、“緊鄰”等術語旨在表示至少一個元件與另一個元件實際接觸(沒有其他元件分離所描述的元件)。術語“橫向地”在本文中用於描述元件的相對位置，並且更具體地，表示當這些元件在附圖中被定向和示出時，一元件相對於另一元件的上方或下方而位於該另一元件的側面。例如，橫向鄰接另一元件的元件將在該另一元件的旁邊，橫向緊鄰另一元件的元件將直接在該另一元件的旁邊，橫向圍繞另一元件的元件將是與該另一元件的外側壁接壤。以下所附申請專利範圍中的所有手段功能用語元件或步驟功能用語元件的相應結構、材料、動作和等同物旨在包括用於與其他要求保護的元件組合地執行功能的任何結構、材料或動作。
為了說明的目的已經給出了對本發明的各種實施例的描述，但是這些描述並不旨在是窮舉的或者限於所揭露的實施例。在不脫離所描述的實施例的範圍和精神的情況下，許多修改和變化對於本領域普通技術人員將是顯而易見的。選擇這裡使用的術語是為了最佳地解釋實施例的原理，對市場上發現的技術的實際應用或技術上的改進，或者使本領域的其他普通技術人員能夠理解這裡揭露的實施例。
100:GAAFET
101:半導體基板
105:隔離層
110:奈米片、半導體奈米片
111:通道區域、中心部分
112:端部分、錐形端部分
113:最大奈米片厚度
114:最小奈米片厚度
115:源極/汲極區域
116,117:長度
120:內間隔件、介電內間隔件
121:第一內間隔件
122:第二內間隔件
124:最大間隔件厚度
125:最小間隔件厚度
141:第一間隔件層
142a:第二間隔件層
142b:第三間隔件層
160:內部部分
161:第一內部部分
162:第二內部部分
163:外部部分
164:閘極
165:閘極側壁間隔件、介電閘極側壁間隔件
169:介電閘極蓋、閘極蓋
198:金屬塞

Claims (20)

  1. 一種電晶體，係包括：
    源極/汲極區域；
    半導體奈米片之堆疊，其中，每個奈米片具有相鄰於該源極/汲極區域的端部分和橫向地位於該端部分之間的中心部分；
    閘極，圍繞每個奈米片的該中心部分；以及
    內間隔件，在每個奈米片的該端部分之下，其中，每個奈米片的該端部分從該源極/汲極區域向該中心部分逐漸變細，該內間隔件從該閘極向該源極/汲極區域逐漸變細，並且其中，每個內間隔件包括：
    第一間隔件層，橫向地位於該閘極的側壁與該源極/汲極區域的側壁之間，並與該閘極的該側壁和該源極/汲極區域的該側壁接觸；以及
    第二間隔件層，在該第一間隔件層的頂表面和奈米片的端部分的底表面之間垂直地延伸，並與該第一間隔件層的該頂表面和該奈米片的該端部分的該底表面接觸，並且進一步橫向地位於緊鄰該閘極的該側壁。
  2. 如請求項1所述之電晶體，
    其中，每個奈米片在與該源極/汲極區域相鄰的該端部分具有最大奈米片厚度，並且在與該閘極相鄰的該端部分以及進一步整個該中心部分具有最小奈米片厚度，
    其中，每個內間隔件具有與該閘極相鄰的最大間隔件厚度，並且具有與該源極/汲極區域相鄰的最小間隔件厚度，以及
    其中，在每個內間隔件內，該第一間隔件層具有均勻厚度。
  3. 如請求項1所述之電晶體，其中，該第一間隔件層和該第二間隔件層包括不同的介電間隔件材料。
  4. 如請求項1所述之電晶體，
    其中，該閘極包括：
    第一內部部分，從隔離層垂直地延伸到該堆疊中最下方的奈米片的該中心部分，並且橫向地位於第一內間隔件之間；及
    至少一個第二內部部分，在該堆疊中的相鄰奈米片之間垂直地延伸並且橫向地位於第二內間隔件之間，
    其中，每個第一內間隔件的該第一間隔件層在該隔離層之上並緊鄰該隔離層，以及
    其中，每個第二內間隔件的該第一間隔件層堆疊在第三間隔件層和該第二間隔件層之間。
  5. 如請求項1所述之電晶體，其中，在每個奈米片內，該中心部分包括通道區域，而該端部分包括源極/汲極延伸區域。
  6. 如請求項1所述之電晶體，其中，該第二間隔件層橫向地位於該閘極的該側壁和該源極/汲極區域的該側壁之間，並與該閘極的該側壁和該源極/汲極區域的該側壁接觸。
  7. 如請求項1所述之電晶體，其中，每個內間隔件進一步包括在該第二間隔件層中的氣隙。
  8. 一種電晶體，係包括：
    源極/汲極區域；
    半導體奈米片之堆疊，其中，每個奈米片具有相鄰於該源極/汲極區域的端部分和橫向地位於該端部分之間的中心部分；
    閘極，圍繞每個奈米片的該中心部分；以及
    內間隔件，在每個奈米片的該端部分之下，其中，每個奈米片的該端部分從該源極/汲極區域向該中心部分逐漸變細，該內間隔件從該閘極向該源極/汲極區域逐漸變細，並且其中，每個內間隔件包括：
    第一間隔件層，橫向地位於該閘極的側壁與該源極/汲極區域的側壁之間，並與該閘極的該側壁和該源極/汲極區域的該側壁接觸；以及
    第二間隔件層，在該第一間隔件層的頂表面和奈米片的端部分的底表面之間垂直地延伸，並與該第一間隔件層的該頂表面和該奈米片的該端部分的該底表面接觸，並且進一步橫向地位於緊鄰該閘極的該側壁，其中，該第二間隔件層的長度比該第一間隔件層短，並且藉由該奈米片的該端部分而與該源極/汲極區域的該側壁實際分離。
  9. 如請求項8所述之電晶體，
    其中，每個奈米片在與該源極/汲極區域相鄰的該端部分具有最大奈米片厚度，並且在與該閘極相鄰的該端部分以及進一步整個該中心部分具有最小奈米片厚度，
    其中，每個內間隔件具有與該閘極相鄰的最大間隔件厚度，並且具有與該源極/汲極區域相鄰的最小間隔件厚度，以及
    其中，在每個內間隔件內，該第一間隔件層具有均勻厚度。
  10. 如請求項8所述之電晶體，其中，該第一間隔件層和該第二間隔件層包括不同的介電間隔件材料。
  11. 一種方法，包括：
    將在半導體奈米片之堆疊中的奈米片的中心部分薄化，
    其中，每個奈米片具有相鄰於源極/汲極區域的端部分和橫向地位於該端部分之間的中心部分，
    其中，該中心部分在閘極開口中暴露，
    其中，第一間隔件層填充在該奈米片的該端部分之下對齊的內間隔件空腔，以及
    其中，該薄化導致每個奈米片的該端部分從該源極/汲極區域朝向該中心部分逐漸變細，並且擴大該內間隔件空腔，以暴露該第一間隔件層的至少頂表面；以及
    在相鄰於該第一間隔件層的該擴大的內間隔件空腔中形成第二間隔件層，以完成內間隔件的形成，
    其中，由於該端部分的錐形形狀，每個擴大的內間隔件空腔中的每個內間隔件從該閘極開口朝向源極/汲極區域逐漸變細，以及
    其中，每個內間隔件包括：
    第一間隔件層，從該閘極開口到該源極/汲極區域的側壁完全橫向地延伸通過該擴大的內間隔件空腔；以及
    第二間隔件層，從該閘極開口朝著該源極/汲極區域的該側壁橫向延伸，並且在該第一間隔件層的頂表面和奈米片的端部分的底表面之間垂直延伸，並與該第一間隔件層的該頂表面和該奈米片的該端部分的該底表面接觸。
  12. 如請求項11所述之方法，其中，該第一間隔件層具有均勻厚度，其中，在不暴露該源極/汲極區域的垂直表面的情況下進行該薄化，並且其中，在完成該內間隔件的形成之後，每個內間隔件中的該第二間隔件層的長度比該第一間隔件層短，並且藉由該奈米片的該端部分而與該源極/汲極區域的該側壁實際分離。
  13. 如請求項11所述之方法，其中，該第一間隔件層具有均勻厚度，其中，進行該薄化以暴露出該奈米片的該端部分之上和之下的該源極/汲極區域的該垂直表面，並且其中，在完成該內間隔件的形成之後，每個內間隔件中的該第二間隔件層與該源極/汲極區域的該側壁接觸。
  14. 如請求項11所述之方法，其中，該第二間隔件層的形成包括共形沉積介電間隔件材料，並且其中，在共形沉積該介電間隔件材料期間，在該第二間隔件層中形成氣隙。
  15. 如請求項11所述之方法，其中，該奈米片的暴露的該中心部分的該薄化包括氧化該中心部分的暴露半導體表面，並且在該氧化之後，進行化學氧化物移除製程。
  16. 如請求項11所述之方法，其中，該第一間隔件層和該第二間隔件層係使用不同的介電間隔件材料形成。
  17. 如請求項11所述之方法，其中，該第一間隔件層和該第二間隔件層係使用相同的介電間隔件材料形成。
  18. 如請求項11所述之方法，
    其中，該閘極開口的形成暴露出在該閘極開口的底部的隔離層，
    其中，在完成該內間隔件的形成之後，該內間隔件包括：在該隔離層和該半導體奈米片之堆疊中的最下方的奈米片的該端部分之間的第一內間隔件；以及該半導體奈米片之堆疊中的相鄰奈米片的該端部分之間的第二內間隔件，
    其中，每個第一內間隔件的該第一間隔件層在該隔離層之上並緊鄰該隔離層，以及
    其中，每個第二內間隔件的該第一間隔件層堆疊在第三間隔件層和該第二間隔件層之間。
  19. 如請求項11所述之方法，進一步包括：
    在基板之上的多層半導體本體上形成犧牲閘極，其中，該基板包括第一半導體材料，並且其中，該多層半導體本體包括第二半導體材料的層以及在該第二半導體材料的該層上之第三半導體材料和該第一半導體材料的交替層；
    去除該第二半導體材料的該層，以藉由間隙在該基板和該交替層之間產生間隙；
    在該犧牲閘極上形成閘極側壁間隔件，並同時用隔離層填充該間隙；
    在該多層半導體本體的暴露部分中形成源極/汲極凹槽，該源極/汲極凹槽橫向延伸超過該犧牲閘極和閘極側壁間隔件；
    在該源極/汲極凹槽中橫向蝕刻暴露的第三半導體材料表面，以產生該內間隔件空腔；
    用該第一間隔件層填充該內間隔件空腔；
    在該源極/汲極凹槽中形成源極/汲極區域；
    沉積層間介電材料層；
    進行研磨製程以暴露出該犧牲閘極；
    選擇性地去除該犧牲閘極以形成該閘極開口；以及
    在完成該內間隔件的形成之後，在該閘極開口中形成閘極結構。
  20. 如請求項19所述之方法，其中，在該交替層內，該第一半導體材料的每一層都比該第三半導體材料的每一層厚。
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