DE102020207610A1 - Gate-all-around-feldeffekttransistor mit robusten inneren abstandshaltern und verfahren - Google Patents

Gate-all-around-feldeffekttransistor mit robusten inneren abstandshaltern und verfahren Download PDF

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Ruilong Xie
Kangguo Cheng
Chanro Park
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Abstract

Es werden ein Gate-All-Around-Feldeffekttransistor (GAAFET) und Verfahren bereitgestellt. Der GAAFET umfasst Nanoschichten, ein Gate um die Mittelabschnitte der Nanoschichten herum und innere Abstandshalter, die unter den Endabschnitten ausgerichtet sind. Die Endabschnitte der Nanoschichten sind von den Source-/Drain-Gebieten zum Gate hin verjüngt ausgebildet, und die inneren Abstandshalter sind vom Gate zu den Source-/Drain-Gebieten hin verjüngt ausgebildet. Jeder innere Abstandshalter enthält: eine erste Abstandshalterschicht, die eine gleichmäßige Dicke hat und sich seitlich vom Gate zu einem angrenzenden Source-/Drain-Gebiet erstreckt; eine zweite Abstandshalterschicht, die den Raum zwischen einer ebenen oberen Fläche der ersten Abstandshalterschicht und einem sich verjüngenden Endabschnitt der Nanoschicht darüber füllt; und, bei allen inneren Abstandshaltern, mit Ausnahme der untersten, eine dritte Abstandshalterschicht, die aus demselben Material wie die zweite Abstandshalterschicht gebildet ist und die den Raum zwischen einer ebenen unteren Fläche der ersten Abstandshalterschicht und einem sich verjüngenden Endabschnitt der Nanoschicht darunter füllt.

Description

  • HINTERGRUND
  • Gegenstand der Erfindung
  • Die vorliegende Erfindung betrifft Gate-All-Around-Feldeffekttransistoren (GAAFETs) und, insbesondere, Nanoschicht-GAAFETs mit robusten inneren Abstandshaltern und Verfahren zur Bildung der GAAFETs.
  • Beschreibung des Stands der Technik
  • Entscheidungen für den Entwurf von integrierte Schaltungen (ICs) werden häufig durch das Leistungsvermögen, die Skalierbarkeit und die Herstellbarkeit von Bauelementen bestimmt. So wurden beispielsweise vor kurzem Gate-All-Around-Feldeffekttransistoren (GAAFETs) und, insbesondere, GAAFETs vom Nanoschichttyp entwickelt, um den Gerätetreiberstrom und die Elektrostatik zu verbessern und die Gerätegröße weiter skalieren zu können. Ein Nanoschicht-GAAFET ist ein FET-Typ, der Source/Drain-Gebiete und Halbleiternanoschichten umfasst, die sich seitlich zwischen den Source-/Drain-Gebieten erstrecken. Die Nanoschichten werden vertikal (d. h. übereinander) gestapelt und sind physisch voneinander getrennt. Ein Gate ist um den Mittelabschnitt jeder der Nanoschichten gewickelt (d. h., es grenzt an die oberen, unteren und gegenüberliegenden Seiten der Mittelabschnitte jedes der Nanoschichten an), um dadurch Kanalgebiete innerhalb der Nanoschichten zu definieren. Dielektrische Abstandshalter sorgen für eine elektrische Isolierung zwischen dem Gate und den angrenzenden Source/Drain-Gebieten. Wie bei anderen Arten von FETs (z. B. planare FETs und FETs vom Fintyp (FINFETs)) enthalten dielektrische Abstandshalter in einem GAAFET dielektrische Gate-Seitenwand-Abstandshalter, die seitlich unmittelbar angrenzend an die äußeren Seitenwände des Gates angeordnet sind. Zusätzlich enthalten die dielektrischen Abstandshalter in einem GAAFET dielektrische innere Abstandshalter, die seitlich zwischen den Seitenwänden der inneren Abschnitte des Gates (d. h. den Abschnitten des Gates unter jedem Kanalgebiet) und den angrenzenden Source-/Drain-Gebieten angeordnet sind. Leider ist es hinsichtlich der Gerätegrößenskalierung schwierig, robuste innere Abstandshalter für einen GAAFET unter Verwendung herkömmlicher Verarbeitungstechniken zu bilden.
  • ZUSAMMENFASSUNG
  • Hierin sind Ausführungsformen eines Gate-All-Around-Feldeffekttransistors (GAAFET) mit robusten inneren Abstandshaltern offenbart. Im Allgemeinen kann in jeder der Ausführungsformen der GAAFET Source- und Drain-Gebiete umfassen. Der GAAFET kann auch einen Stapel von Halbleiternanoschichten enthalten. Jede Nanoschicht kann Endabschnitte (einschließlich Source-/Drain-Erweiterungsgebiete) angrenzend an die Source-/Drain-Gebiete und einen Mittelabschnitt (einschließlich eines Kanalgebiets), das seitlich zwischen den Endabschnitten angeordnet ist, umfassen. Der GAAFET kann ferner ein Gate aufweisen, das um den Mittelabschnitt jeder Nanoschicht derart gewickelt ist, dass innere Abschnitte des Gates jeweils zwischen Mittelabschnitten der Nanoschichten ausgerichtet sind. Die Endabschnitte jeder Nanoschicht können von den Source-/Drain-Gebieten in Richtung des Mittelabschnitts verjüngt ausgebildet sein. Das heißt, jede Nanoschicht kann eine maximale Nanoschichtdicke in den Endabschnitten angrenzend an die Source/Drain-Gebiete und eine minimale Nanoschichtdicke in den Endabschnitten angrenzend an das Gate und ferner über den Mittelabschnitt aufweisen.
  • Der GAAFET kann ferner die robusten inneren Abstandshalter enthalten, die unter den Endabschnitten jeder Nanoschicht ausgerichtet sind und die sich vom Gate in Richtung der Source/Drain-Gebiete verjüngen. Das heißt, jeder innere Abstandshalter kann eine maximale Abstandshalterdicke angrenzend an das Gate und eine minimale Abstandshalterdicke angrenzend an die Source/Drain-Gebiete aufweisen. Wie ferner im Abschnitt der ausführlichen Beschreibung erläutert, kann die Form der inneren Abstandshalter durch die Formen der Endabschnitte der darüber liegenden Nanoschicht und im Falle aller inneren Abstandshalter, mit Ausnahme des untersten, durch die Formen der Endabschnitte der darunterliegenden Nanoschicht definiert werden.
  • In jedem Fall kann jeder innere Abstandshalter eine erste Abstandshalterschicht, eine zweite Abstandshalterschicht und im Falle aller inneren Abstandshalter, mit Ausnahme des untersten, eine dritte Abstandshalterschicht umfassen. Die erste Abstandshalterschicht kann eine im Wesentlichen gleichmäßige Breite aufweisen und seitlich zwischen und in Kontakt mit einer Seitenwand eines inneren Abschnitts des Gates und einer Seitenwand eines angrenzenden Source/Drain-Gebiets positioniert sein. Die zweite Abstandshalterschicht kann eine ungleichmäßige Breite aufweisen, sich vertikal zwischen und in Kontakt mit der oberen Fläche der ersten Abstandshalterschicht und der unteren Fläche eines sich verjüngenden Endabschnitts einer darüber liegenden Nanoschicht erstrecken und ebenfalls seitlich unmittelbar angrenzend an die Seitenwand des inneren Abschnitts des Gates positioniert sein. Die dritte Abstandshalterschicht, die sich, wie zuvor erwähnt, in allen inneren Abstandshaltern, mit Ausnahme des untersten, befindet, kann eine nicht gleichförmige Breite aufweisen, sich vertikal zwischen und in Kontakt mit der unteren Fläche der ersten Abstandshalterschicht und der oberen Fläche eines Endabschnitts einer darunterliegenden Nanoschicht erstrecken und ebenfalls seitlich unmittelbar angrenzend an die Seitenwand des inneren Abschnitts des Gates positioniert sein.
  • Gemäß einer bestimmten Ausführungsform des GAAFETs kann in jedem inneren Abstandshalter die zweite Abstandshalterschicht eine kürzere Länge als die erste Abstandshalterschicht aufweisen und physisch von dem angrenzenden Source/Drain-Gebiet durch einen sich verjüngenden Endabschnitt der darüber liegenden Nanoschicht getrennt sein. In ähnlicher Weise kann die dritte Abstandshalterschicht (die, wie zuvor erwähnt, in allen inneren Abstandshaltern mit Ausnahme des untersten vorgesehen ist) eine kürzere Länge als die erste Abstandshalterschicht aufweisen und physisch von dem angrenzenden Source/Drain-Gebiet durch einen sich verjüngenden Endabschnitt der darunterliegenden Nanoschicht getrennt sein.
  • In einer weiteren bestimmten Ausführungsform des GAAFETs kann in jedem inneren Abstandshalter die zweite Abstandshalterschicht im Wesentlichen die gleiche Länge wie die erste Abstandshalterschicht aufweisen und wie die erste Abstandshalterschicht seitlich zwischen und in Kontakt mit der Seitenwand des inneren Abschnitts des Gates unter Seitenwand des angrenzenden Source/Drain-Gebiets angeordnet sein. In ähnlicher Weise kann die dritte Abstandshalterschicht (die, wie zuvor erwähnt, in allen inneren Abstandshaltern, mit Ausnahme des untersten, vorgesehen ist) im Wesentlichen die gleiche Länge wie die erste und zweite Abstandshalterschicht aufweisen und seitlich zwischen und in Kontakt mit der Seitenwand des inneren Abschnitts des Gates und der Seitenwand des angrenzenden Source/Drain-Gebiets angeordnet sein kann.
  • Ferner sind Ausführungsformen des GAAFETs offenbart, wobei innerhalb der inneren Abstandshalter das dielektrische Abstandshaltermaterial der ersten Abstandshalterschicht das gleiche ist wie das dielektrische Abstandsmaterial der zweiten und dritten Abstandshalterschicht, oder sich das dielektrische Abstandshaltermaterial der ersten Abstandshalterschicht von dem der zweiten und der dritten Abstandshalterschicht unterscheidet.
  • Ferner sind gemäß hierin offenbarter Ausführungsformen des GAAFETs innerhalb der inneren Abstandshalter die zweite und dritte Abstandshalterschicht entweder feste Abstandshalterschichten oder sie enthalten Luftspalte.
  • Ferner werden hierin auch Ausführungsformen eines Verfahrens zur Bildung des zuvor beschriebenen Gate-All-Around-Feldeffekttransistors (GAAFET) mit robusten inneren Abstandshaltern offenbart. Im Allgemeinen können die sich auf ein Verfahren beziehenden Ausführungsformen das Bilden einer teilweise fertiggestellten GAAFET-Struktur umfassen, die einen Stapel aus Halbleiternanoschichten aufweist, wobei sich die Nanoschichten seitlich zwischen Source/Drain-Gebieten erstrecken, wobei jede Nanoschicht Endabschnitte angrenzend an die Source/Drain-Gebiete und einen Mittelabschnitt, der seitlich zwischen den Endabschnitten angeordnet ist, aufweist, wobei erste Abstandshalterschichten innere Abstandshalter-Hohlräume füllen, die unter den Abschnitten der Nanoschichten ausgerichtet sind, und wobei die Mittelabschnitte der Nanoschichten in einer Gate-Öffnung freiliegen. Die Ausführungsformen des Verfahrens können ferner das Dünnen der freiliegenden Mittelabschnitte der Nanoschichten in der Gate-Öffnung umfassen, um den Trennungsabstand zwischen den Nanoschichten zu erhöhen. Dieses Dünnen kann z. B. mit Hilfe eines selektiven isotropen Ätzprozesses durchgeführt werden, mit dem nicht nur die Mittelabschnitte der Nanoschichten gedünnt werden, sondern der auch bewirkt, dass sich die Endabschnitte jeder Nanoschicht von den Source/Drain-Gebieten zum Mittelabschnitt hin verjüngen und sich dadurch die inneren Abstandshalter-Hohlräume vergrößern, um wenigstens die obere Fläche der ersten Abstandshalterschichten freizulegen. Wie im Abschnitt der ausführlichen Beschreibung weiter ausgeführt, werden bei allen Nanoschichten bis auf die unterste Nanoschicht im Stapel durch diesen Dünnungsschritt auch die unteren Flächen bzw. Unterseiten der ersten Abstandshalterschichten freigelegt.
  • Die Ausführungsformen des Verfahrens können ferner das Bilden von zweiten Abstandshalterschichten in den vergrößerten inneren Abstandshalter-Hohlräumen neben den ersten Abstandshalterschichten umfassen, um die Bildung der inneren Abstandshalter abzuschließen. Zum Beispiel kann das dielektrisches Abstandshaltermaterial konform in die Gate-Öffnung und die vergrößerten inneren Abstandshalter-Hohlräume abgeschieden werden, und anschließend ein isotroper Ätzprozess durchgeführt werden, um das dielektrische Abstandshaltermaterial, das sich außerhalb der vergrößerten inneren Abstandshalter-Hohlräume erstreckt, zu entfernen, wodurch die zweiten Abstandshalterschichten für jeden inneren Abstandshalter-Hohlraum gebildet werden. Wie in der nachfolgenden ausführlichen Beschreibung weiter erörtert wird, bilden diese Prozesse gleichzeitig dritte Abstandshalterschichten unter den ersten Abstandshalterschichten in allen vergrößerten inneren Abstandshalter-Hohlräumen, außer den untersten.
  • In jedem Fall verjüngt sich aufgrund der sich verjüngenden Formen der Endabschnitte der Nanoformen jeder innere Abstandshalter in jedem vergrößerten inneren Abstandshalter-Hohlraum von der Gate-Öffnung zu einem Source/Drain-Gebiet hin. Zusätzlich enthält jeder innere Abstandshalter eine erste Abstandshalterschicht, die sich seitlich vollständig durch den vergrößerten inneren Abstandshalterhohlraum von der Gate-Öffnung zu einer Seitenwand des Source-/Drain-Gebiets erstreckt; eine zweite Abstandshalterschicht, die sich seitlich von der Gate-Öffnung zur Seitenwand des Source-/Drain-Gebiets erstreckt und die sich vertikal zwischen der Oberseite der ersten Abstandshalterschicht und der Unterseite eines Endabschnitts einer darüber liegenden Nanoschicht erstreckt und mit dieser in Kontakt steht; und in allen inneren Abstandshaltern, außer den untersten, eine dritte Abstandshalterschicht, die sich seitlich von der Gate-Öffnung in Richtung der Seitenwand des Source/Drain-Gebiets erstreckt und die sich vertikal zwischen der Unterseite der ersten Abstandshalterschicht und der Oberseite eines Endabschnitts einer Nanoschicht darunter erstreckt und damit in Kontakt steht.
  • Das Verfahren kann ferner das Bilden eines Gates in der Gate-Öffnung umfassen.
  • Gemäß einer bestimmten Ausführungsform des Verfahrens wird das Dünnen der mittleren Abschnitte der Nanoschichten derart durchgeführt, dass vertikale Flächen der Source/Drain-Gebiete nicht freigelegt werden. Somit führt der Schritt des Bildens der zweiten Abstandshalterschichten (und in gleicher Weise der dritten Abstandshalterschichten) zu inneren Abstandshaltern, in denen die zweite Abstandshalterschicht eine kürzere Länge aufweist als die erste Abstandshalterschicht und durch einen sich verjüngenden Endabschnitt der Nanoschicht darüber von dem angrenzenden Source/Drain-Gebiet physisch getrennt ist, und in denen in ähnlicher Weise die dritte Abstandshalterschicht (die, wie zuvor erwähnt, in allen inneren Abstandshaltern, mit Ausnahme des untersten, vorgesehen ist) eine kürzere Länge aufweist als die erste Abstandshalterschicht und durch einen sich verjüngenden Endabschnitt der Nanoschicht darunter physisch von dem angrenzenden Source/Drain-Gebiet getrennt ist.
  • Gemäß einer weiteren bestimmten Ausführungsform des Verfahrens werden durch den Schritt des Dünnens der Mittelabschnitte der Nanoschichten vertikale Flächen der Source/Drain-Gebiete freigelegt. Somit führt der Schritt des Bildens der zweiten Abstandshalterschichten (und in gleicher Weise der dritten Abstandshalterschichten) zu inneren Abstandshaltern, in denen die zweite Abstandshalterschicht im Wesentlichen die gleiche Länge wie die erste Abstandshalterschicht aufweist und seitlich zwischen und in Kontakt mit der Seitenwand des inneren Abschnitts des Gates und der Seitenwand des angrenzenden Source/Drain-Gebiets angeordnet ist, und in denen die dritte Abstandshalterschicht (die, wie zuvor erwähnt, in allen inneren Abstandshaltern, mit Ausnahme des untersten, vorgesehen ist) im Wesentlichen die gleiche Länge wie die erste und die zweite Abstandshalterschicht aufweist und seitlich zwischen und in Kontakt mit der Seitenwand des inneren Abschnitts des Gates und der Seitenwand des angrenzenden Source/Drain-Gebiets positioniert ist.
  • Ferner sind Ausführungsformen des Verfahrens offenbart, in denen das dielektrische Abstandshaltermaterial, das verwendet wird, um die erste Abstandshalterschicht zu bilden, das Gleiche ist wie das dielektrische Abstandshaltermaterial, das zur Bildung der zweiten und dritten Abstandshalterschicht verwendet wird, oder in denen sich das dielektrische Abstandshaltermaterial, das zur Bildung der ersten Abstandshalterschicht verwendet wird, von dem Material unterscheidet, das zur Bildung der zweiten und dritten Abstandshalterschicht verwendet wird.
  • Ferner sind Ausführungsformen des Verfahrens hierin offenbart, in denen das dielektrische Abstandshaltermaterial, das zur Bildung der zweiten und dritten Abstandshalterschicht verwendet wird, derart konform abgeschieden wird, dass die resultierende zweite und dritte Abstandshalterschicht kompakt sind, oder dass die resultierende zweite und dritte Abstandshalterschicht Luftspalte enthalten.
  • Figurenliste
  • Die vorliegende Erfindung wird anhand der nachfolgenden ausführlichen Beschreibung unter Bezugnahme auf die Zeichnungen, die nicht unbedingt maßstabsgetreu gezeichnet sind, besser verstanden, wobei:
    • 1A-1D und 1E jeweils unterschiedliche Querschnittsdiagramme und ein Draufsichtdiagramm einer Halbleiterstruktur darstellen, die gemäß dem Flussdiagramm der 4 gebildet wurde und eine Ausführungsform eines Gate-All-Around-Feldeffekttransistors (GAAFET) vom Nanoschichttyp mit robusten inneren Abstandshaltern umfasst;
    • 2A-2D verschiedene Querschnittsdiagramme einer alternativen Konfiguration des GAAFETs darstellen;
    • 3 ein Querschnittsdiagramm einer weiteren alternativen Konfiguration des GAAFETs darstellt;
    • 4 ein Flussdiagramm eines Verfahrens zur Bildung einer Halbleiterstruktur darstellt, die einen GAAFET mit robusten inneren Abstandshaltern umfasst;
    • 5A-5B verschiedene Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 gebildet wird;
    • 6A-6C verschiedene Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 gebildet wird;
    • 7A-7C verschiedene Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 gebildet wird;
    • 8A-8C verschiedene Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 gebildet wird;
    • 9 ein Querschnittsdiagramm einer teilweise fertiggestellten Struktur darstellt, die gemäß dem Flussdiagramm der 4 gebildet wird;
    • 10A-10C verschiedene Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 gebildet wird;
    • 11A-11C verschiedene Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 gebildet wird;
    • 12 ein Querschnittsdiagramm einer teilweise fertiggestellten Struktur darstellt, die gemäß dem Flussdiagramm der 4 gebildet wird;
    • 13 ein Querschnittsdiagramm einer teilweise fertiggestellten Struktur darstellt, die gemäß dem Flussdiagramm der 4 gebildet wird;
    • 14A-14D verschiedene Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 gebildet wird;
    • 15A-15D unterschiedliche Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 und insbesondere für die GAAFET-Konfiguration in 1A-1D gebildet wird;
    • 16A-16D unterschiedliche Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 und insbesondere für die GAAFET-Konfiguration in 1A-1D gebildet wird;
    • 17A-17D unterschiedliche Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 und insbesondere für die GAAFET-Konfiguration in 2A-2D gebildet wird;
    • 18A-18D unterschiedliche Querschnittsdiagramme einer teilweise fertiggestellten Struktur darstellen, die gemäß dem Flussdiagramm der 4 und insbesondere für die GAAFET-Konfiguration in 2A-2D gebildet wird; und
    • 19 ein Querschnittsdiagramm einer teilweise fertiggestellten Struktur darstellt, die gemäß dem Flussdiagramm der 4 und insbesondere für die weitere alternative GAAFET-Konfiguration in 3 gebildet wird.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Wie zuvor erwähnt, ist es hinsichtlich der Gerätegrößenskalierung schwieriger geworden, robuste innere Abstandshalter für Gate-All-Around-Feldeffekttransistoren (GAAFETs) vom Nanoschichttyp unter Verwendung herkömmlicher Herstellungsverfahren zu bilden. Insbesondere umfassen herkömmliche GAAFET-Herstellungsverfahren typischerweise das Bilden von Source/Drain-Vertiefungen in freigelegten Abschnitten eines Mehrschichthalbleiterkörpers zwischen angrenzenden Opfer-Gates und das Rückätzen freiliegender vertikaler Flächen abwechselnder Schichten des verbleibenden Abschnitts des Mehrschicht-Halbleiterkörpers in den Source/Drain-Vertiefungen, um innere Abstandshalter-Hohlräume zu bilden. Anschließend wird eine Schicht dielektrischen Abstandshaltermaterials konform abgeschieden, um die inneren Abstandshalter-Hohlräume zu füllen. Als Nächstes wird überschüssiges dielektrisches Abstandshaltermaterial (d. h. jedes dielektrisches Abstandshaltermaterial, das außerhalb der inneren Abstandshalter-Hohlräume abgeschieden wurde) selektiv entfernt, um dadurch die Bildung der inneren Abstandshalter in den inneren Abstandshalter-Hohlräumen abzuschließen. Bei der Gerätegrößenskalierung und insbesondere bei abnehmendem Gate-Abstand mit jedem neuen Technologieknoten kann sich das dielektrische Abstandshaltermaterial jedoch während der Abscheidung im offenen Raum zwischen benachbarten Gates (in Anbetracht des sich darauf befindenden Gate-Seitenwand-Abstandshalters etc.) abgeklemmt bzw. abgequetscht werden. Dieses Abquetschen des dielektrischen Abstandshaltermaterials kann vor dem Befüllen der inneren Abstandshalter-Hohlräume auftreten, wodurch defekte innere Abstandshalter gebildet werden. Ferner kann es unabhängig davon, ob das Abquetschen des dielektrischen Abstandshaltermaterials vor oder nach dem vollständigen Füllen der inneren Abstandshalter-Hohlräume auftritt, das Verschließen der Räume zwischen benachbarten Gates beim Versuch, das überschüssige dielektrische Abstandshaltermaterial zu entfernen, problematisch sein. Insbesondere ist der Ätzprozess zur Entfernung des überschüssigen dielektrischen Abstandshaltermaterials typischerweise ein selektives isotropes Nassätzverfahren, das streng gesteuert werden muss, um zu gewährleisten, dass das dielektrische Abstandshaltermaterial vollständig aus den Source/Drain-Vertiefungen, nicht aber aus den inneren Abstandshalter-Hohlräumen, entfernt wird. Um dies zu erreichen, muss ein adäquater Nassätzkontakt erfolgen, und für einen ausreichenden Nassätzkontakt muss mindestens ein offener Raum (z. B. wenigstens 3 nm) zwischen angrenzenden Gates (mit dem darauf angeordneten Gate-Seitenwand-Abstandshalter usw.) vorhanden sein. Ein Verfahren, das verwendet werden könnte, um die zuvor erwähnten Probleme zu lösen, kann die Bildung relativ flacher innerer Abstandshalter-Hohlräume und die Abscheidung einer relativ dünnen Schicht dielektrischen Abstandshaltermaterials umfassen, um zu verhindern, dass das dielektrische Abstandshaltermaterial in den Zwischenräumen zwischen benachbarten Gates abgequetscht wird. Dieses Verfahren führt jedoch zur relativ dünnen inneren Abstandshaltern. Leider ist auch die Gerätegrößenskalierung mit einer Erhöhung der parasitären Kapazität zwischen den Source/Drain-Gebieten und dem Gate verbunden, und diese dünnen inneren Abstandshalter können diese parasitäre Kapazität möglicherweise nicht ausreichend verringern.
  • In Anbetracht des Vorstehenden werden hierin Ausführungsformen eines Gate-All-Around-Feldeffekttransistors (GAAFET) mit robusten inneren Abstandshaltern und ein Verfahren zur Bildung des GAAFETs offenbart. Der GAAFET umfasst gestapelte Nanoschichten, die sich seitlich zwischen Source/Drain-Gebieten erstrecken. Jede Nanoschicht kann Endabschnitte angrenzend an die Source/Drain-Gebiete und einen Mittelabschnitt zwischen den Endabschnitten umfassen. Wie herkömmliche GAAFETs können die Ausführungsformen des GAAFETs ein Gate umfassen, das sich um den Mittelabschnitt jeder Nanoschicht wickelt, sowie innere Abstandshalter, die unter den Endabschnitten jeder Nanoschicht ausgerichtet sind. Im Gegensatz zu herkömmlichen GAAFETs sind jedoch in den offenbarte GAAFET-Ausführungsformen die Endabschnitte jeder Nanoschicht von den Source/Drain-Gebieten zum Gate verjüngt ausgebildet, und die inneren Abstandshalter sind ebenfalls vom Gate zu den Source/Drain-Gebieten verjüngt ausgebildet. Darüber hinaus kann der innere Abstandshalter eine erste Abstandshalterschicht, die eine gleichförmige Dicke aufweist und sich seitlich von dem Gate zu einem angrenzenden Source/Drain-Gebiet erstreckt; eine zweite Abstandshalterschicht, die den Raum zwischen der oberen Fläche der ersten Abstandshalterschicht und einem sich verjüngenden Endabschnitt der Nanoschicht darüber füllt; und für alle Innenabstandshalter, mit Ausnahme des untersten, eine dritte Abstandshalterschicht, die das gleiche Material wie die zweite Abstandshalterschicht aufweist, und den Raum zwischen der unteren Fläche der ersten Abstandshalterschicht und einem sich verjüngenden Endabschnitt der Nanoschicht darunter füllt, umfassen. Ferner sind hierin Ausführungsformen eines Verfahrens zur Bildung eines solchen GAAFETs offenbart.
  • Insbesondere sind hier Ausführungsformen eines Gate-All-Around-Feldeffekttransistors (GAAFET) vom Nanoschichttyp (siehe z. B. GAAFET 100 der 1A-1 E, GAAFET 100' der 2A-2D, GAAFET 100'' der 3) mit robusten inneren Abstandshaltern 120 offenbart.
  • 1A zeigt ein vertikales Querschnittsbild (AA) der Halbleiterstruktur, das sich entlang der Länge des GAAFETs 100 erstreckt. 1B zeigt ein weiteres vertikales Querschnittsbild (BB) der Halbleiterstruktur, das sich über die Breite des GAAFETs 100 durch das Gate 164 und die Kanalgebiete 111 erstreckt. 1C zeigt ein weiteres vertikales Querschnittsbild (CC), das sich über die Breite des GAAFETs 100 über einen Gate-Seitenwand-Abstandshalter 165 zwischen dem Gate 164 und einem Source/Drain-Gebiet 115 und näher am Gate erstreckt. 1D zeigt ein weiteres vertikales Querschnittsbild (DD), das sich über die Breite des GAAFETs 100 ebenfalls durch den Gate-Seitenwand-Abstandshalter 165 zwischen dem Gate 164 und einem Source/Drain-Gebiet 115, jedoch näher am Source/ Drain-Gebiet 115 erstreckt. 1E zeigt ein Draufsichtdiagramm, das die relativen Positionen der Querschnitte AA, BB, CC und DD darstellt. Die durch die gestrichelte Linie in 1E abgegrenzte Form stellt eine einzelne Nanoschicht 110 im GAAFET 100 dar. 2A-2D zeigen ähnlich ausgerichtete Querschnittsdiagramme AA, BB, CC und DD, die eine alternative Konfiguration für den GAAFET 100' darstellen. 3 zeigt ein ähnlich ausgerichtetes Querschnittsdiagramm AA für eine zusätzliche alternative Konfiguration des GAAFETs 100''.
  • Mit Bezug auf den GAAFET 100 in 1A-1E, den GAAFET 100' in 2A-2D und den GAAFET 100'' in 3 kann eine Halbleiterstruktur ein Halbleitersubstrat 101 umfassen. Das Halbleitersubstrat 101 kann aus einem ersten Halbleitermaterial (z. B. monokristallines Silizium (Si)) oder einem anderen geeigneten monokristallinen Halbleitermaterial gebildet sein.
  • Die Halbleiterstruktur kann ferner eine Isolierschicht 105 auf der Oberseite des Halbleitersubstrats 101 enthalten. Die Isolierschicht 105 kann z. B. ein dielektrisches Material mit niedrigem K-Wert sein. Für die Zwecke dieser Erfindung bezieht sich ein dielektrisches Material mit niedrigem K-Wert auf ein dielektrisches Material mit einer Dielektrizitätskonstante (K), die kleiner ist als die Dielektrizitätskonstante von Siliziumoxid (SiO2) (d. h., K < 3,9). So kann z. B. die Isolierschicht 105 aus Siliziumborcarbonitrid (SiBCN), Siliziumoxycarbonitrid (SiOCN), Siliziumcarbonitrid (SiCN) oder einem anderen geeigneten dielektrischen Material mit niedrigem K-Wert, gebildet werden.
  • Die Halbleiterstruktur kann ferner einen GAAFET 100 (siehe 1A-1E), 100' (siehe 2A-2B) oder 100'' (siehe 3) über der Isolierschicht 105 umfassen. Optional kann die Halbleiterstruktur eine Reihe von GAAFETs 100, 100', 100'' enthalten, die durch gemeinsame Source/Drain-Gebiete, wie dargestellt, in Reihe geschaltet sind. Die Halbleiterstruktur kann ferner Isoliergebiete 102 in dem Substrat unterhalb der Isolierschicht 105 und auf gegenüberliegenden Seiten des GAAFET-Gebiets umfassen, sodass diese parallel entlang der Länge des/der GAAFETs verlaufen. Wie dargestellt, können diese Isoliergebiete 102 flache Grabenisolationsgebiete (STI) sein. Das heißt, die Isoliergebiete 102 können Gräben umfassen, die in die obere Fläche des Halbleitersubstrats 101 geätzt und mit einem Isoliermaterial gefüllt werden. Das Isoliermaterial kann z. B. Siliziumdioxid (SiO2) oder jedes andere geeignete Isoliermaterial sein.
  • Der GAAFET 100, 100', 100'' kann ein Paar von Source/Drain-Gebieten 115 über und unmittelbar angrenzend an die Isolierschicht 105 umfassen. Die Source/Drain-Gebiete 115 können Source/Drain-Vertiefungen, die mit einem epitaktischen monokristallinen Halbleitermaterial gefüllt sind, enthalten. Das epitaktische monokristalline Halbleitermaterial kann z. B. epitaktisches monokristallines Silizium (Si) oder ein anderes geeignetes epitaktisches monokristallines Halbleitermaterial sein. In jedem Fall kann das epitaktische monokristalline Halbleitermaterial der Source/Drain-Gebiete 115 dotiert werden, sodass die Source/Drain-Gebiete 115 unter Berücksichtigung des Leitfähigkeitstyps des GAAFETs 100, 100', 100'' einen geeigneten Leitfähigkeitstyp und -wert aufweisen. Beispielsweise können für einen P-GAAFET die Source/Drain-Gebiete 115 derart gedopt werden, dass sie eine P-Leitfähigkeit mit einem relativ hohen Leitfähigkeitswert (d. h. P+-Leitfähigkeit) aufweisen; während für einen N-GAAFET die Source/Drain-Gebiete 115 derart dotiert werden können, dass sie eine N-Leitfähigkeit mit einem relativ hohen Leitfähigkeitswert (d. h. N+-Leitfähigkeit) aufweisen.
  • Der GAAFET 100, 100', 100'' kann ferner mehrere Halbleiter-Nanoschichten 110 umfassen. Für den Zweck dieser Erfindung bezieht sich eine Halbleiter-Nanoschicht auf einen relativ dünnen, länglichen Halbleiterkörper, der wenigstens eine Dickenabmessung aufweist, die auf 100 nm oder weniger begrenzt ist. Das heißt, die Dicke einer Nanoschicht (wie in einer ersten Richtung gemessen, die senkrecht zur Oberseite des Substrats verläuft) kann 100 nm oder weniger betragen. Optional kann auch die Länge einer Nanoschicht (wie in einer zweiten Richtung gemessen, die parallel zu der Oberfläche des Substrats verläuft) von dem einen Source/Drain-Gebiet zum anderen und/oder die Breite der Nanoschicht (wie in einer dritten Richtung gemessen, die parallel zu der Oberfläche des Substrats verläuft und senkrecht zur zweiten Richtung ausgerichtet ist) auf 100 nm oder weniger begrenzt werden. Wenn die Dicke einer Nanoschicht in etwa gleich ihrer Breite ist, kann die Nanoschicht als Nanodraht bezeichnet werden. Es sollte beachtet werden, dass in GAAFETs gemäß dem Stand der Technik die Nanoschichten typischerweise eine im Wesentlichen gleichförmige Dicke aufweisen. Jedoch sind, wie im Nachfolgenden ausführlicher erläutert, in dem hierin offenbarten GAAFET 100, 100', 100'' Endabschnitte 112 einer jeden Nanoschicht 110 im Vergleich zum Mittelabschnitt 111 relativ dick.
  • Die Nanoschichten 110 können sich seitlich zwischen den Source/Drain-Gebieten 115 erstrecken und vertikal gestapelt werden. Die unterste Nanoschicht kann sich oberhalb und physisch getrennt von der Isolierschicht 105 befinden, und der Mittelabschnitt der untersten Nanoschicht kann im Wesentlichen parallel zur Oberseite der Isolierschicht 105 verlaufen. Eine oder mehrere zusätzliche Nanoschichten können so übereinandergestapelt werden, dass sie physisch voneinander getrennt sind und ihre Mittelabschnitte parallel zueinander liegen. Zur Veranschaulichung zeigen die 1A-1E, 2A-2D und 3 drei gestapelte Nanoschichten 110. Es sollte jedoch verstanden werden, dass die Figuren nicht als Einschränkung gedacht sind, und dass der GAAFET 100, 100', 100'' jede Anzahl von zwei oder mehr Nanoschichten umfassen kann. In jedem Fall kann jede Nanoschicht 110 aus dem ersten Halbleitermaterial (beispielsweise monokristallinem Silizium (Si)) oder einem anderen geeigneten monokristallinen Halbleitermaterial gebildet sein.
  • Jede Nanoschicht 110 kann Endabschnitte 112 (die Source/Drain-Erweiterungsgebiete umfassen) jeweils unmittelbar angrenzend an die Source/Drain-Gebiete 115 und einen Mittelabschnitt 111 (der ein Kanalgebiet enthält), der seitlich zwischen den Endabschnitten 112 angeordnet ist, umfassen. Die Endabschnitte 112 einer jeden Nanoschicht 110 können sich in Richtung des Mittelabschnitts 111 derart verjüngen, dass jede Nanoschicht 110 eine maximale Nanoschichtdicke 113 und eine maximale Nanoschichtbreite 118 an den Übergängen zwischen den Endabschnitten 112 und den Source/Drain-Gebieten 115 sowie eine minimale Nanoschichtdicke 114 (die geringer als die maximale Nanoschichtdicke ist) und eine minimale Nanoschichtbreite 119 (die geringer als die maximale Nanoschichtbreite ist) in den Endabschnitten 112 in der Nähe des (d. h. nahe am) Mittelabschnitts 111 und ferner über die Länge des Mittelabschnitts 111 hinweg hat.
  • In beispielhaften Ausführungsformen kann jeder Endabschnitt 112 eine Länge 117 von 3-7 nm (z. B. 5 nm) aufweisen, und der Mittelabschnitt 111 kann eine Länge 116 von 10-20 nm (z.B. 15 nm) aufweisen, sodass die Gesamtlänge einer jeden Nanoschicht 16-34 nm (z. B. 25 nm) beträgt. Zudem kann in beispielhaften Ausführungsformen die maximale Nanoschichtdicke 113 11-15 nm (z.B. 13 nm), die minimale Nanoschichtdicke 114 4-10 nm (z. B. 5 nm), die maximale Nanoschichtbreite 118 10-70 nm und die minimale Nanoschichtbreite 5-65 nm (jedoch weniger als das Maximum) betragen.
  • Die Mittelabschnitte 111 der Nanoschichten 110 (d.h. die Kanalgebiete für den GAAFET 100, 100', 100'') können entweder intrinsisch (d. h. undotiert) oder dotiert sein, sodass sie einen geeigneten Leitfähigkeitstyp und einen entsprechenden Leitfähigkeitswert unter Berücksichtigung des Leitfähigkeitstyps des GAAFETs aufweisen. Beispielsweise können für einen P-GAAFET Mittelabschnitte 111 entweder dotiert oder undotiert sein, um eine N-Leitfähigkeit mit einem relativ geringen Leitfähigkeitswert (d. h. N-Leitfähigkeit) aufweisen. Für einen N-GAAFET können die Mittelabschnitte 111 entweder dotiert oder nicht dotiert sein, sodass sie eine P-Leitfähigkeit mit einem relativ niedrigen Leitfähigkeitswert (d. h. P--Leitfähigkeit) aufweisen. Die Endabschnitte 112 der Nanoschichten 110 (d. h. die Source/Drain-Erweiterungsgebiete für den GAAFET 100, 100', 100'') können so dotiert werden, dass sie einen geeigneten Leitfähigkeitstyp und -wert je nach Leitfähigkeitstyp des GAAFETs aufweisen. Beispielsweise können für einen P-GAAFET die Endabschnitte 112 so dotiert werden, dass sie eine P-Leitfähigkeit mit einem relativ niedrigen Leitfähigkeitswert aufweisen (d. h. P--Leitfähigkeit). Für einen N-GAAFET können die Endabschnitte 112 so dotiert werden, dass sie eine N-Leitfähigkeit mit einem relativ niedrigen Leitfähigkeitswert aufweisen (d. h. N-Leitfähigkeit).
  • Der GAAFET 100, 100', 100'' kann ferner ein Gate 164 umfassen. Das Gate 164 kann eine untere Fläche über und unmittelbar angrenzend an die Isolierschicht 105 aufweisen. Das Gate 164 kann sich ferner jeweils um die Mittelabschnitte 111 der Nanoschichten 110 (d. h. die Kanalgebiete) wickeln (d. h. die Oberseite, die Unterseite und die gegenüberliegenden Seitenflächen bedecken). Das Gate 164 kann beispielsweise ein RMG-Gate (Replacement Metal Gate) sein. Das RMG kann umfassen: eine oder mehrere konforme dielektrische Gate-Schichten (beispielsweise eine dünne Oxidschicht und/oder eine dielektrische Schicht mit hohem K-Wert) unmittelbar angrenzend an die Kanalgebiete und eine oder mehrere Gate-Leiterschichten (z. B. eine oder mehrere konforme Arbeitsfunktionsmetallschichten, eine Füllmetallschicht usw.) auf der dielektrischen Gate-Schicht. Wie nachfolgend ausführlicher beschrieben, können die Arbeitsfunktions-Metallschichten je nach Leitfähigkeitstyp des GAAFETs variieren. Um ein Durcheinander in den Zeichnungen zu vermeiden und es dem Leser zu ermöglichen, sich auf die wesentlichen Aspekte der offengelegten Strukturen zu konzentrieren, werden die bestimmte(n) dielektrische(n) Gate-Schicht(en) und Gate-Leiterschicht(en) innerhalb des Gates 164 nicht dargestellt.
  • Wie gezeigt, weiß das Gate 164 innere Abschnitte 160 und einen äußeren Abschnitt 163 auf. Die inneren Abschnitte 160 sind unterhalb der Nanoschichten 110 ausgerichtet und insbesondere unter den Mittelabschnitt einer jeden Nanoschicht und umfassen einen ersten inneren Abschnitt 161 (hierin auch als unterster innerer Abschnitt bezeichnet) und wenigstens einen zweiten inneren Abschnitt 162 (hierin auch als obere innere Abschnitte bezeichnet). Der erste innere Abschnitt 161 erstreckt sich vertikal von der Isolierschicht 105 zum Mittelabschnitt 111 der untersten Nanoschicht im Stapel. jeder zweite innere Abschnitt 162 erstreckt sich vertikal zwischen den Mittelabschnitten 111 angrenzender Nanoschichten 110 im Stapel. Der äußere Abschnitt 163 erstreckt sich über die Breite des GAAFETs 100, 100', 100'' über und unmittelbar angrenzend an den Mittelabschnitt 111 der obersten Nanoschicht und erstreckt sich ferner an gegenüberliegenden Seiten des GAAFETs 100, 100', 100'' nach unten. Darüber hinaus kann das Gate 164 durch eine dielektrische Gate-Abdeckung 169 abgedeckt werden. Die Gate-Abdeckung 169 kann beispielsweise eine Siliziumnitrid (SiN)-Gate-Abdeckung oder eine Gate-Abdeckung aus einem anderen geeigneten dielektrischen Gate-Abdeckungsmaterial sein.
  • Zur Gewährleistung einer elektrischen Isolierung zwischen dem Gate 164 und den angrenzenden Source/Drain-Gebieten 115 und zur Minimierung der parasitären Gate-Zu-Source/Drain-Kapazitäten kann der GAAFET 100, 100', 100'' ferner dielektrische Abstandshalter umfassen. Die dielektrischen Abstandshalter können dielektrische Gate-Seitenwand-Abstandshalter 165 und dielektrische innere Abstandshalter 120, die erste innere Abstandshalter 121 (die hierin auch als unterste innere Abstandshalter bezeichnet werden) und zweite innere Abstandshalter 122 (die hierin auch als obere innere Abstandshalter bezeichnet werden) umfassen, aufweisen.
  • Die Gate-Seitenwand-Abstandshalter 165 können seitlich unmittelbar angrenzend an äußere Seitenwände des äußeren Abschnitts 163 des Gates 164 und insbesondere zwischen dem Gate 164 und den Source/Drain-Gebieten 115 angeordnet sein. Somit können sich die Gate-Seitenwand-Abstandshalter 165 über die Breite des GAAFETs 100, 100', 100'' über den Endabschnitten 112 der obersten Nanoschicht erstrecken und sich ferner an gegenüberliegenden Seiten des GAAFETs 100, 100', 100'' nach unten erstrecken. Diese Gate-Seitenwand-Abstandshalter 165 können im Wesentlichen die gleiche Länge 117 wie die Endabschnitte 112 der Nanoschichten 110 aufweisen. Wie im Nachfolgenden ausführlicher beschrieben, können im Hinblick auf das Verfahren die Gate-Seitenwand-Abstandshalter 165 und die Isolierschicht 106 gleichzeitig gebildet werden. So können die Gate-Seitenwand-Abstandshalter 165 ebenso wie die Isolierschicht 105 aus einem dielektrischen Material mit niedrigem K-Wert hergestellt werden (beispielsweise aus Siliziumborcarbonitrid (SiBCN), Siliziumoxycarbonitrid (SiOCN), Siliziumcarbonitrid (SiCN) oder jedes andere geeignete dielektrische Material mit niedrigem K-Wert).
  • Die inneren Abstandshalter 120 können seitlich zwischen Seitenwänden der inneren Abschnitte 160 des Gates 164 und den angrenzenden Source/Drain-Gebieten 115 angeordnet sein. Insbesondere kann sich jeder innere Abschnitt des Gates 164 seitlich zwischen einem Paar innerer Abstandshalter erstrecken, wobei jeder innere Abstandshalter 120 unterhalb und unmittelbar angrenzend an einen der Endabschnitte 112 einer der Nanoschichten 110 ausgerichtet ist, und ferner seitlich zwischen einem inneren Abschnitt des Gates 164 und einem angrenzenden Source/Drain-Gebiet 115 angeordnet sein. Die ersten inneren Abstandshalter 121 (d. h. die untersten inneren Abstandshalter) befinden sich über und unmittelbar angrenzend an die Isolierschicht 105, an gegenüberliegenden Seiten des ersten inneren Abschnitts 161 (d. h. der unterste innere Abschnitt) des Gates 164 und sind unter Endabschnitten 112 der untersten Nanoschicht ausgerichtet. Die zweiten inneren Abstandshalter 122 (d. h. die oberen inneren Abstandshalter) befinden sich zwischen Endabschnitten 112 angrenzender Nanoschichten und auf gegenüberliegenden Seiten eines entsprechenden zweiten inneren Abschnitts 162 (d. h. einem entsprechenden oberen inneren Abschnitt) des Gates 164.
  • Jeder der inneren Abstandshalter 120 (einschließlich der ersten inneren Abstandshalter 121 und der zweiten inneren Abstandshalter 122) können im Wesentlichen die gleiche Gesamtlänge 117 wie die Gate-Seitenwand-Abstandshalter 165 und die Endabschnitte 112 der Nanoschichten 110 aufweisen. Ferner kann aufgrund der sich verjüngenden Form der Endabschnitte 112 jeder Nanoschicht 110 und der Tatsache, dass die inneren Abstandshalter 120 unterhalb dieser Endabschnitte 112 ausgerichtet sind, jeder innere Abstandshalter 120 ebenfalls verjüngt ausgebildet sein. Das heißt, jeder innere Abstandshalter 120 kann eine maximale Abstandshalterdicke 124 am Gate 164 aufweisen und sich nach unten zu einer minimale Abstandshalterdicke 125 hin in der Nähe des angrenzenden Source/Drain-Gebiets 115 verjüngen. In beispielhaften Ausführungsformen kann die maximale Abstandshalterdicke 124 14-18 nm (beispielsweise 16 nm) und die minimale Abstandshalterdicke 125 3-5 nm (z. B. 4 nm) betragen.
  • Jeder innere Abstandshalter 120 kann eine erste Abstandshalterschicht 141, eine zweite Abstandshalterschicht 142a und im Falle der zweiten inneren Abstandshalter 122 (d. h. in allen, außer den ersten/untersten inneren Abstandshaltern 121) eine dritte Abstandshalterschicht 142b umfassen.
  • Insbesondere kann die erste Abstandshalterschicht 141 eines jeden inneren Abstandshalters 120, die seitlich zwischen einem entsprechenden inneren Abschnitt 160 des Gates 164 und einem angrenzenden Source/Drain-Gebiet positioniert ist, eine gleichmäßige Dicke 145, gemessen in der ersten Richtung (d. h. senkrecht zum Substrat), aufweisen. Die Dicke 145 der ersten Abstandshalterschicht 141 kann beispielsweise 2-6 nm (z. B. 4 nm) betragen. Die erste Abstandshalterschicht 141 kann seitlich zwischen und in Kontakt mit der Seitenwand des entsprechenden inneren Abschnitts 160 des Gates 164 und der Seitenwand des angrenzenden Source/Drain-Gebiets 115 angeordnet sein. Somit kann die erste Abstandshalterschicht 141 im Wesentlichen die gleiche Länge 117 in der zweiten Richtung (d. h. parallel zum Substrat und entlang der Länge der Vorrichtung ausgerichtet) wie die Gate-Seitenwand-Abstandshalter 165 und die Endabschnitte 112 der Nanoschichten 110 aufweisen. Die erste Abstandshalterschicht 141 kann sich ferner seitlich über die gesamte Breite der Vorrichtung in der dritten Richtung erstrecken (d. h. parallel zum Substrat und senkrecht zur zweiten Richtung ausgerichtet).
  • Die zweite Abstandshalterschicht 142a des inneren Abstandshalters 120, die seitlich zwischen einem entsprechenden inneren Abschnitt 160 des Gates 164 und einem angrenzenden Source/Drain-Gebiet 115 angeordnet ist, kann eine ungleichförmige Breite aufweisen, sich vertikal zwischen und in Kontakt mit der ebenen Oberseite der ersten Abstandshalterschicht 141 und der nicht ebenen Unterseite eines sich verjüngenden Endabschnitts 112 der Nanoschicht 110 direkt darüber erstrecken und auch seitlich unmittelbar angrenzend an die Seitenwand des inneren Abschnitts 160 des Gates 164 angeordnet sein.
  • Wie zuvor erwähnt, umfassen lediglich die zweiten inneren Abstandshalter 122 (d. h. obere innere Abstandshalter), die sich auf gegenüberliegenden Seiten der entsprechenden zweiten inneren Abschnitte 162 (d. h. obere innere Abschnitte) des Gates 164 befinden, dritte Abstandshalterschichten 142b. In jedem zweiten inneren Abstandshalter 122, der seitlich zwischen einem entsprechenden zweiten Innenabschnitt 162 des Gates 164 und einem angrenzenden Source/Drain-Gebiet 115 positioniert ist, kann sich die dritte Abstandshalterschicht 142b vertikal zwischen und in Kontakt mit der ebenen Unterseite der ersten Abstandshalterschicht 141 und der nicht ebenen Oberseite eines sich verjüngenden Endabschnitts 112 der Nanoschicht 110 direkt darunter erstrecken und auch seitlich unmittelbar angrenzend an die Seitenwand des entsprechenden zweiten inneren Abschnitts 162 des Gates 164 positioniert werden.
  • Unter Bezugnahme auf die 1A-1E in einer bestimmten Ausführungsform des GAAFETs 100 kann in jedem inneren Abstandshalter 120 die zweite Abstandshalterschicht 142a kürzer als die erste Abstandshalterschicht 141, gemessen in einer zweiten Richtung (die parallel zum Substrat verläuft und entlang der Länge der Vorrichtung ausgerichtet ist), sein und von dem angrenzenden Source/Drain-Gebiet 115 durch den sich verjüngenden Endabschnitt 112 der Nanoschicht 110 direkt darüber physisch getrennt sein. In ähnlicher Weise kann die dritte Abstandshalterschicht 142b (die, wie zuvor erwähnt, nur in den zweiten inneren Abstandshaltern 122 vorgesehen ist) eine kürzere Länge als die erste Abstandshalterschicht 141 aufweisen und von dem angrenzenden Source/Drain-Gebiet 115 durch einen sich verjüngenden Endabschnitt 112 der Nanoschicht 110 direkt darunter physisch getrennt sein. Somit ist in dieser bestimmten Ausführungsform die gleichförmige Dicke 145 der ersten Abstandshalterschicht 141 gleich der minimalen Abstandshalterdicke 125.
  • Mit Bezug auf 2A-2D und 3 gemäß anderen Ausführungsformen des GAAFETs 100', 100' kann innerhalb jedes inneren Abstandshalters 120 die zweite Abstandshalterschicht 142a im Wesentlichen die gleiche Länge 117 wie die erste Abstandshalterschicht 141 aufweisen und sowie die erste Abstandshalterschicht 141 seitlich zwischen und in Kontakt mit der Seitenwand des entsprechenden inneren Abschnitts 160 des Gates 164 und der Seitenwand des angrenzenden Source/Drain-Gebiets 115 positioniert sein. In ähnlicher Weise kann die dritte Abstandshalterschicht 142b (die, wie zuvor erwähnt, nur in den zweiten inneren Abstandshaltern 122 vorgesehen ist) im Wesentlichen die gleiche Länge 117 wie die erste Abstandshalterschicht 141 und die zweite Abstandshalterschicht 142a aufweisen und seitlich zwischen und in Kontakt mit der Seitenwand des entsprechenden inneren Abschnitts 160 des Gates 164 und der Seitenwand des angrenzenden Source/Drain-Gebiets 115 positioniert werden. Somit ist in dieser bestimmten Ausführungsform die gleichförmige Dicke 145 der ersten Abstandshalterschicht 141 geringer als die minimale Abstandshalterdicke 125.
  • Mit Bezug auf 1A-1E und 2A-2D kann in einigen Ausführungsformen des GAAFETs 100, 100' innerhalb jedes inneren Abstandshalters 120 die zweite Abstandshalterschicht 142a eine feste bzw. kompakte Abstandshalterschicht sein, die den Raum zwischen der ebenen Oberseite der ersten Abstandshalterschicht 141 und der nicht ebenen Unterseite des sich verjüngenden Endabschnitts der Nanoschicht direkt darüber vollständig ausfüllen. In ähnlicher Weise kann in diesen zweiten inneren Abstandshaltern 122, die auch eine dritte Abstandshalterschicht 142b umfassen, die dritte Abstandshalterschicht 142b eine feste Abstandshalterschicht sein, die den Raum zwischen der ebenen Unterseite der ersten Abstandshalterschicht 141 und der nicht ebenen Oberseite des sich verjüngenden Endabschnitts der Nanoschicht direkt darunter vollständig ausfüllt.
  • Mit Bezug auf 3 kann in weiteren Ausführungsformen des GAAFETs 100'' in jedem der inneren Abstandshalter 120 die zweite Abstandshalterschicht 142a einen Luftspalt 180 umfassen. In ähnlicher Weise kann innerhalb jener zweiten inneren Abstandshalter 122, die auch eine dritte Abstandshalterschicht 142b umfassen, die dritte Abstandshalterschicht 142b einen Luftspalt 180 aufweisen. Mit anderen Worten können die inneren Abstandshalter 120 innere Abstandshalter mit einem Luftspalt sein.
  • Es sollte jedoch verstanden werden, dass die Figuren keine Einschränkung darstellen und dass andere Ausführungsformen eines GAAFETs in Anbetracht möglicher Modifikationen hinsichtlich der Abmessungen der inneren Abstandshalter-Hohlräume und/oder möglicher Variationen in der Dicke des konform abgeschiedenen dielektrischen Abstandshaltermaterials in Erwägung gezogen werden können. Beispielsweise könnte der GAAFET 100 in ähnlicher Weise Luftspalte in den zweiten und dritten Abstandshalterschichten 142a-142b umfassen; die zweiten und dritten Abstandshalterschichten 142a-142b könnten die Luftspalte 180 (wie dargestellt) vollständig umschließen; die Luftspalte 180 könnten die zweiten und dritten Abstandshalterschichten 142a-142b physisch von den Source/Drain-Gebieten trennen; usw.
  • Unter erneuter Bezugnahme auf die 1A-1E, 2A-2D und 3 kann während der Verarbeitung zur Bildung des GAAFETs 100, 100', 100' ein erstes dielektrisches Abstandshaltermaterial verwendet werden, um die erste Abstandshalterschicht 141 eines jeden inneren Abstandshalters 120 zu bilden, und ein zweites dielektrisches Abstandshaltermaterial kann verwendet werden' um die zweite Abstandshalterschicht 142a und, falls vorhanden die dritte Abstandshalterschicht 142b eines jeden inneren Abstandshalters 120 zu bilden. Das erste dielektrische Abstandshaltermaterial und das zweite dielektrische Abstandshaltermaterial können aus dem gleichen dielektrischen Abstandshaltermaterial oder unterschiedlichen dielektrischen Abstandshaltermaterialien gebildet sein.
  • Beispielsweise könnte sowohl das erste dielektrische Abstandshaltermaterial als auch das zweite dielektrische Abstandshaltermaterial Siliziumnitrid (SiN) sein. Alternativ könnte das erste dielektrische Abstandshaltermaterial Siliziumnitrid (SiN) sein, und das zweite dielektrische Abstandshaltermaterial könnte ein dielektrisches Material mit niedrigem K-Wert sein. Unabhängig davon, ob das erste dielektrische Abstandshaltermaterial und das zweite dielektrische Abstandshaltermaterial gleich oder verschieden sind, sollten sie sich von den dielektrischen Materialien der dielektrischen (ILD) Zwischenschichten), der Gate-Seitenwand-abstandshalter 165 und der Isolierschicht 105 derart unterscheiden, dass diese während der Verarbeitung, wie im Nachfolgenden ausführlich mit Bezug auf die Ausführungsformen des Verfahrens beschrieben, selektiv geätzt werden können. Wenn somit beispielsweise das ILD-Material Siliziumdioxid (SiO2) ist und die Isolierschicht 105 und die Gate-Seitenwand-Abstandshalter 165 aus Siliziumborcarbonitrid (SiBCN), Siliziumoxycarbonitrid (SiOCN) oder Siliziumcarbonitrid (SiCN) gebildet sind, dann könnte das erste dielektrische Abstandshaltermaterial der ersten Abstandshalterschicht 141 Siliziumnitrid (SiN) und das zweite dielektrische Abstandshaltermaterial der zweiten Abstandshalterschicht 142a und der dritten Abstandshalterschicht 142b (falls vorhanden) Siliziumoxycarbid (SiOC) sein. Es sollte verstanden werden, dass die beispielhafte Kombination der Materialien, wie zuvor erwähnt, nicht der Einschränkung dient und dass alternative Kombinationen verwendet werden können. Wenn beispielsweise das ILD-Material Siliziumdioxid (SiO2) ist und die Isolierschicht 105 und die Gate-Seitenwand-Abstandshalter 165 aus Siliziumborcarbonitrid (SiBCN) gebildet sind, dann kann das erste dielektrische Abstandshaltermaterial der ersten Abstandshalterschicht 141 Siliziumnitrid (SiN) sein, und das zweite dielektrische Abstandshaltermaterial der zweiten Abstandshalterschicht 142a und der dritten Abstandshalterschicht 142b (falls vorhanden) kann Siliziumoxycarbid (SiOC), Siliziumoxycarbonitrid (SiOCN) oder Siliziumcarbonitrid (SiCN) usw. sein.
  • Zusätzlich zu den zuvor beschriebenen Merkmalen kann die Halbleiterstruktur z. B. ferner umfassen: Metallstecker 198 auf den Source/Drain-Gebieten 115; eine oder mehrere dielektrische MOL-Schichten (middle of the line) (z. B. eine Ätzstoppschicht, eine ILD-Schicht, usw.) (nicht dargestellt) über dem GAAFET/den GAAFETs 100, 100', 100''; und einen oder mehrere Kontakte (ebenfalls nicht dargestellt), der sich vertikal durch die dielektrische MOL-Schicht(en) zu dem GAAFET/den GAAFETs 100, 100', 100'' erstreckt/erstrecken. Solche Merkmale sind im Stand der Technik gut bekannt und somit wird in dieser Beschreibung auf Einzelheiten davon verzichtet, um es dem Leser zu ermöglichen, sich auf die wesentlichen Aspekte der offenbarten Ausführungsformen zu konzentrieren.
  • Mit Bezug auf das Flussdiagramm der 4 sind hierin auch Ausführungsformen eines Verfahrens zur Bildung einer Halbleiterstruktur offenbart, die wenigstens einen Gate-All-Around-Feldeffekttransistor (GAAFET) vom Nanoschichttyp mit robusten inneren Abstandshaltern umfasst, wie beispielsweise den zuvor beschriebenen und in den 1A-1E dargestellten GAAFET 100, den zuvor beschriebenen und in den 2A-2D dargestellten GAAFET 100', oder den zuvor beschriebenen und in 3 dargestellten GAAFET 100''.
  • Das Verfahren kann mit einem Halbleitersubstrat 101 beginnen (siehe Prozessschritt 402 und 5A-5B). Das Halbleitersubstrat 101 kann ein Bulk-Halbleiterwafer sein. Der Bulk-Halbleiterwafer kann z. B. aus einem ersten Halbleitermaterial 301 (z. B. monomonokristallines Silizium) oder einem anderen geeigneten monokristallinen Halbleitermaterial hergestellt werden.
  • Anschließend können mehrere monokristalline Halbleiterschichten auf der Oberseite des Halbleitersubstrats 101 gebildet werden (siehe Prozessschritt 404 und 5A-5B). Diese Halbleiterschichten können beispielsweise durch epitaktisches Aufwachsen gebildet werden und eine Anfangsschicht aus einem zweiten Halbleitermaterial 302 und abwechselnd Schichten aus einem dritten Halbleitermaterial 303 und dem ersten Halbleitermaterial 301 enthalten. In einer beispielhaften Ausführungsform kann z. B. das erste Halbleitermaterial 301 kristallines Silizium (Si) sein, das zweite Halbleitermaterial 302 kann entweder einkristallines Germanium (Ge) oder einkristallines Siliziumgermanium (SiGe) mit einem relativ hohen Germaniumanteil (z. B. SiGe 60%) sein, und das dritte Halbleitermaterial kann einkristallines Siliziumgermanium mit einem relativ niedrigen Germaniumanteil und insbesondere einem geringeren Germaniumanteil als im zweiten Halbleitermaterial (z. B. SiGe 25%) sein. In jedem Fall kann das zweite Halbleitermaterial 302 so vorausgewählt werden, dass es selektiv über dem ersten Halbleitermaterial 301 und dem dritten Halbleitermaterial 303 selektiv geätzt werden kann (d. h. so, dass es selektiv während eines nachfolgenden Schritts entfernt werden kann). In ähnlicher Weise kann das dritte Halbleitermaterial 303 derart vorausgewählt werden, dass es selektiv über einem ersten Halbleitermaterial 301 geätzt werden kann (d. h., dass es während eines nachfolgenden Schritts selektiv entfernt werden kann).
  • Wie dargestellt, können die Schichten des dritten Halbleitermaterials 303 im Vergleich zu den Schichten des ersten Halbleitermaterials 301 und der Schicht des zweiten Halbleitermaterials 302 relativ dünn sein. Darüber hinaus kann die Schicht des zweiten Halbleitermaterials 302 im Vergleich zu den Schichten des ersten Halbleitermaterials 301 relativ dünn sein. In beispielhaften Ausführungsformen können die Schichten aus dem ersten Halbleitermaterial 301 eine Dicke von 11-15 nm (beispielsweise 13 nm), die Schichten aus dem dritten Halbleitermaterial 303 eine Dicke von 3-5 nm (z. B. 4 nm) und die Schicht aus dem zweiten Halbleitermaterial eine Dicke von 8-12 nm (z. B. 10 nm) aufweisen.
  • Es sollte beachtet werden, dass die Schichten aus dem ersten Halbleitermaterial während der anschließenden Bearbeitung verwendet werden, um Nanoschichten zu bilden, die Mittelabschnitte, die als Kanalgebiete dienen, und Endabschnitte, die als Source/Drain-Erweiterungsgebiete dienen, aufweisen. Somit können die Schichten aus dem ersten Halbleitermaterial 301 entweder intrinsisch (d. h. nicht dotiert) sein oder während des epitaktischen Aufwachsens in situ dotiert werden, um den gewünschten Leitfähigkeitstyp und -wert für die Kanalgebiete zu bilden. Der Fachmann versteht, dass sich der Leitfähigkeitstyp in Abhängigkeit von dem Leitfähigkeitstyp des zu bildenden GAAFETs ändert. Beispielsweise sind bei einem P-GAAFET die Kanalgebiete entweder intrinsisch (d. h. undotiert) oder sie werden so dotiert, dass sie eine N-Leitfähigkeit mit einem relativ niedrigen Leitfähigkeitswert (d. h. N--Leitfähigkeit) aufweisen. Bei einem N-GAAFET sind die Kanalgebiete entweder intrinsisch (d. h. undotiert) oder so dotiert, dass sie eine P-Leitfähigkeit mit einem relativ niedrigen Leitfähigkeitswert (d. h. P-Leitfähigkeit) aufweisen. Wie im Nachfolgenden ausführlicher beschrieben, wird das Dotieren der Source/Drain-Erweiterungsgebiete während der anschließenden Bearbeitung durchgeführt.
  • Ein Mehrschichthalbleiterkörper 310 (z. B. ein im Wesentlichen rechteckiger Körper oder rippenförmiger Körper) kann anschließend aus dieser teilweise fertiggestellten Struktur gebildet werden (siehe Prozessschritt 406 und 5A-5B). Der Halbleiterkörper 310 kann beispielsweise unter Verwendung herkömmlicher lithografischer Strukturierungs- und Ätzverfahren, Seitenwand-Bildübertragungsverfahren, usw. hergestellt werden. Es ist zu beachten, dass der Halbleiterkörper 310 in Prozessschritt 406 durch Ätzen durch jede der Halbleiterschichten und in einem oberen Abschnitt des Halbleitersubstrats 101 derart gebildet werden sollte, dass Gräben in der Oberseite des Halbleitersubstrats 101 gebildet werden.
  • Anschließend kann ein Isoliergebiet 102 (beispielsweise ein flaches Grabenisolationsgebiet (STI-Gebiet)) in den Gräben gebildet werden (siehe Prozessschritt 408 und 5A-5B). Insbesondere kann ein Isoliermaterial (z. B. Siliziumdioxid (SiO2)) abgeschieden und so zurückgeätzt werden, dass die Schicht aus dem zweiten Halbleitermaterial 302 freigelegt wird.
  • Nach der STI-Bildung kann ein Opfer-Gate 360 mit einer Opfer-Gate-Abdeckung 361 angrenzend an die Oberseite und auf gegenüberliegenden Seiten des Halbleiterkörpers 310 gebildet werden (siehe Prozessschritt 410 und 6A-6C). Beispielsweise kann eine dünne konforme dielektrische Schicht (z. B. eine dünne Siliziumdioxidschicht (nicht dargestellt)) über der teilweise fertiggestellten Struktur abgeschieden werden. Anschließend kann auf die konforme dielektrische Schicht eine unbedeckte Opfer-Gate-Schicht aufgebracht werden. Diese unbedeckte Opfer-Gate-Schicht kann z. B. eine Polysiliziumschicht, eine amorphe Siliziumschicht oder jedes andere geeignete Opfer-Gate-Material sein, das sich von den Materialien des Halbleiterkörpers 310 unterscheidet (z. B. ein anderes Material als das erste Halbleitermaterial, das zweite Material und das dritte Halbleitermaterial) und dass bei der anschließenden Bearbeitung selektiv und isotrop von diesen Materialien weggeätzt werden kann. Die Opfer-Gate-Schicht kann dann poliert werden (z. B. mittels CMP-Prozess) und auf die Opfer-Gate-Schicht kann eine dielektrische Opferschicht (z. B. eine Siliziumnitrid (SiN)-Deckschicht) aufgebracht werden. Der sich daraus ergebende Opfer-Gate-Stapel kann mittels Lithografie strukturiert und geätzt werden, um das Opfer-Gate 360 mit der Opfer-Gate-Abdeckung 361 zu bilden. Es sollte beachtet werden, dass der Prozessschritt 410 so ausgeführt werden kann, dass sich das resultierende Opfer-Gate auf einem ersten Abschnitt und insbesondere auf einem bestimmten Kanalabschnitt des Halbleiterkörpers 310 befindet, und dass sich zweite Abschnitte und insbesondere bestimmte Source/Drain-Abschnitte seitlich über das Opfer-Gate 360 hinaus erstrecken.
  • Die Schicht aus zweiten Halbleitermaterial 302 kann anschließend selektiv von dem Halbleiterkörper 310 entfernt werden, auch vom ersten Abschnitt des Halbleiterkörpers 310 unter dem Opfer-Gate 360, um einen Spalt 305 (d. h. einen vergrabenen Isolierhohlraum) zwischen der Oberseite des Halbleitersubstrats 101 und den abwechselnden Schichten aus dem dritten Halbleitermaterial 303 und des darüber liegenden ersten Halbleitermaterials 301 zu bilden (siehe Prozessschritt 412 und 7A-7C). Insbesondere kann ein isotroper Ätzprozess, der selektiv für das zweite Halbleitermaterial 302 über dem ersten Halbleitermaterial 301, über dem dritten Halbleitermaterial 303, über den Opfermaterialien des Opfer-Gates 360 und darauf angeordneten Opfer-Gate-Abdeckung 361 und über dem Isoliermaterial der STI-Gebiete 102 ist, durchgeführt werden, um das zweite Halbleitermaterial 302 vollständig zu entfernen, wobei die anderen zuvor erwähnten Materialien im Wesentlichen intakt bleiben und der Spalt 305 gebildet wird. Beispielsweise kann, wie zuvor in einer hierin offenbarten Ausführungsform erwähnt, das erste Halbleitermaterial 301 Si, das zweite Halbleitermaterial 302 SiGe60%, das dritte Halbleitermaterial SiGe25%, das Opfer-Gate 360 aus Poly- oder amorphem Si, die Opfer-Gate-Abdeckung SiN, und das Isoliermaterial der STI-Gebiete 102 SiO2 sein. In diesem Fall kann SiGe60% beispielsweise unter Verwendung eines Dampfphasenätzverfahrens mit Chlorwasserstoff (HCl) oder Chlortrifluorid (ClF3) selektiv entfernt werden.
  • Nach dem selektiven Entfernen des zweiten Halbleitermaterials 302 können die Gate-Seitenwand-Abstandshalter 165 angrenzend an äußere Seitenwände des Opfer-Gates 360 gebildet werden und gleichzeitig kann eine Isolierschicht 105 in dem Spalt 305 gebildet werden (siehe Prozessschritt 414 und 8A-8C). Insbesondere kann ein Gate-Seitenwand-Abstandshalter/Isoliermaterial konform über die teilweise fertiggestellte Struktur und in den Spalt 305 abgeschieden werden. Anschließend kann ein anisotroper Ätzprozess durchgeführt werden, um freigelegte horizontale Abschnitte dieses Materials zu entfernen. Die verbleibenden vertikalen Abschnitte an den Seitenwänden des Opfer-Gates 360 bilden dann die Gate-Seitenwand-Abstandshalter 165. Darüber hinaus bilden nicht freigelegte horizontale Abschnitte innerhalb des Spalts 305 eine Isolierschicht 105. Das Gate-Seitenwand-Abstandshalter-Isoliermaterial kann beispielsweise ein dielektrisches Material mit einem niedrigen K-Wert sein. für den Zweck dieser Offenbarung bezieht sich ein dielektrisches Material mit niedrigem K-Wert auf ein dielektrisches Material mit einer Dielektrizitätskonstante (K), die niedriger als die Dielektrizitätskonstante von Siliziumdioxid (SiO2) ist (d. h. K < 3,9). Somit kann beispielsweise das Gate-Seitenwand-Abstandshalter-Isoliermaterial Siliziumborcarbonitrid (SiBCN), Siliziumoxycarbonitrid (SiOCN), Siliziumcarbonitrid (SiCN) oder ein anderes geeignetes dielektrisches Material mit niedrigem K-Wert sein. Es sollte beachtet werden, dass die Dicke der konform abgeschiedenen Schicht aus dem Gate-Seitenwand-Abstandshalter-Isoliermaterial derart beschaffen sein kann, dass die resultierenden Gate-Seitenwand-Abstandshalter 165 eine gewünschte Länge 117 aufweisen (gemessen in einer Richtung parallel zur Länge des Halbleiterkörpers 310).
  • Es können Source/Drain-Vertiefungen 350 in den freiliegenden zweiten Abschnitten des Halbleiterkörpers 310 gebildet werden (d. h., die Abschnitte des Halbleiterkörpers 310, die sich seitlich über das Opfer-Gate 360 und die Gate-Seitenwand-Abstandshalter 165 hinaus erstrecken) (siehe Prozessschritt 416 und 9). Insbesondere kann ein anisotroper Ätzprozess durchgeführt werden, bei dem die verwendeten Ätzchemikalien selektiv für das erste Halbleitermaterial 301 und das dritte Halbleitermaterial 303 des Halbleiterkörpers 310, gegenüber den freiliegenden dielektrischen Materialien des Gate-Seitenwand-Abstandshalters 165, der Opfer-Gate-Abdeckung 361 und der Isolierschicht 105, auswählbar sind. Somit werden durch diesen Prozess die freiliegenden Abschnitte des Halbleiterkörpers 310, die auf der Isolierschicht 105 aufhören, vollständig entfernt. Darüber hinaus sind als Ergebnis dieses Ätzprozesses im Wesentlichen vertikale Flächen des verbleibenden ersten Abschnitts des Halbleiterkörpers 310 unter dem Opfer-Gate 360 und den Gate-Seitenwand-Abstandshaltern 165 in jeder Source/Drain-Vertiefung 350 freigelegt und im Wesentlichen vertikal mit der äußersten Kante der Gate-Seitenwand-Abstandshalter 165 ausgerichtet.
  • Anschließend kann das dritte Halbleitermaterial 303, das an diesen vertikalen Flächen freiliegt, seitlich geätzt werden, um innere Abstandshalter-Hohlräume 355 zu bilden (siehe Prozessschritt 418 und 10A-10C). Insbesondere können die inneren Abstandshalter-Hohlräume 355 in den Seiten der Source/Drain-Vertiefungen 350 angrenzend an das Opfer-Gate 360 mit einem selektiven isotropen Ätzprozess gebildet werden, der selektiv für das dritte Halbleitermaterial 303 über den anderen freiliegenden Materialien der teilweise fertiggestellten Struktur ist, wodurch die inneren Abstandshalter-Hohlräume 355 gebildet werden. In der beispielhaften Ausführungsform, in der das erste Halbleitermaterial 301 Si und das dritte Halbleitermaterial SiGe 25% sind, kann beispielsweise selektives seitliches Ätzen des dritten Halbleitermaterials 303 beispielsweise mit einem Dampfphasenätzverfahren mit Chlortrifluorid (ClF3) oder einem Nassätzverfahren durchgeführt werden, das eine saubere Standardlösung Nr. 1 (SC1) bei erhöhter Temperatur (z. B. etwa 40°C) verwendet. In jedem Fall kann der Ätzprozess insbesondere derart zeitlich abgestimmt werden, dass die Tiefe der inneren Abstandshalter-Hohlräume 355 in etwa der Länge 117 der Gate-Seitenwand-Abstandshalter 165 entspricht.
  • In diesen inneren Abstandshalter-Hohlräumen 355 können dann erste Abstandshalterschichten 141 für innere Abstandshalter gebildet werden (siehe Prozessschritt 420 und 11A-11C). Konkret kann eine Schicht aus einem ersten dielektrischen Abstandshaltermaterial konform über die teilweise fertiggestellte Struktur und insbesondere in die inneren Abstandshalter-Hohlräume 355 abgeschieden werden. Das erste dielektrische Abstandshaltermaterial kann beispielsweise Siliziumnitrid (SiN) sein. Ein selektiver isotroper Ätzprozess kann anschließend durchgeführt werden, um überschüssiges SiN außerhalb der inneren Abstandshalter-Hohlräume 355 zu entfernen, wodurch eine erste Abstandshalterschicht 141 innerhalb eines jeden inneren Abstandshalter-Hohlraums 355 verbleibt und diesen füllt. Es sollte verstanden werden, dass die Dicke der ersten Abstandshalterschicht 141 gleich der Höhe des inneren Abstandshalter-Hohlraums 355 ist, die wiederum gleich der Dicke der angrenzenden Schicht des dritten Halbleitermaterials 303 ist.
  • Anschließend können Source/Drain-Gebiete 115 auf der Isolierschicht 105 in den Source/Drain-Vertiefungen 350 gebildet werden (siehe Prozessschritt 422 und 12). Die Source/Drain-Gebiete 115 können beispielsweise durch epitaktisches Aufwachsen eines monokristallinen Halbleitermaterials auf die freiliegenden vertikalen Flächen des ersten Halbleitermaterials innerhalb der Source/Drain-Vertiefungen 350 gebildet werden. Dieses Halbleitermaterial für die Source/Drain-Gebiete kann das erste Halbleitermaterial (beispielsweise monokristallines Silizium (Si)) oder ein anderes geeignetes monokristallines Halbleitermaterial sein, das beispielsweise vorausgewählt wird, um die Kanalbeweglichkeit in Abhängigkeit von dem Leitfähigkeitstyp des zu bildenden GAAFETs zu verbessern. Darüber hinaus können die Source/Drain-Gebiete 115 während des epitaktischen Abscheidens in situ dotiert werden, sodass sie einen geeigneten Leitfähigkeitstyp und -wert in Abhängigkeit von dem Leitfähigkeitstyp des zu bildenden GAAFETs aufweisen. Beispielsweise können für einen P-GAAFET die Source/Drain-Gebiete 115 in situ dotiert werden, sodass sie eine P-Leitfähigkeit mit einem relativ hohen Leitfähigkeitswert aufweisen (d. h. P+-Leitfähigkeit). Für einen N-GAAFET können die Source/Drain-Gebiete 115 in situ so dotiert werden, dass sie eine N-Leitfähigkeit mit einem relativ hohen Leitfähigkeitswert aufweisen (d. h. N+-Leitfähigkeit). Darüber hinaus kann ein Glühschritt durchgeführt werden, um eine gewisse Menge des Dotierstoffmaterials von den Source/Drain-Gebieten 115 in die freiliegenden Enden der Schichten des ersten Halbleitermaterials 301 einzuschleusen und dadurch die Source/Drain-Erweiterungsgebiete zu dotieren. Folglich weisen für einen P-GAAFET die Source/Drain-Erweiterungsgebiete eine P-Leitfähigkeit mit einem relativ geringen Leitfähigkeitswert auf (d. h. P-Leitfähigkeit). Für einen N-GAAFET weisen die Source/Drain-Erweiterungsgebiete eine N-Leitfähigkeit mit einem relativ geringen Leitfähigkeitswert auf (d. h. N-Leitfähigkeit).
  • Eine Deckschicht aus dielektrischen Zwischenschichtmaterial (ILD) (z. B. Siliziumdioxid (SiO2) oder ein anderes geeignetes ID-Material, das sich von den dielektrischen Materialien des Gate-Abstandhalters 165 unterscheidet, kann abgeschieden werden, um den offenen Raum über den Source/Drain-Gebieten 115 zu füllen (z. B. zwischen den Gate-Seitenwand-Abstandshaltern 165 auf angrenzenden Opfer-Gates) (siehe Prozessschritt 424 und 13). Das ILD-Material kann anschließend poliert werden (z. B. unter Verwendung eines chemischmechanischen Polier (CMP)-Prozesses), um das Opfer-Gate 360 zu entfernen).
  • Anschließend kann das Opfer-Gate 360 selektiv entfernt werden, um dadurch eine Gate-Öffnung 370 zu bilden (siehe Prozessschritt 426 und 14A-14D). Das heißt, es kann ein selektiver Ätzprozess durchgeführt werden, um selektiv das Material der Opfer-Gate-Schicht über den Halbleitermaterialien des Halbleiterkörpers 310 (d. h. über dem ersten Halbleitermaterial 301 und dem dritten Halbleitermaterial 303) und auch über den dielektrischen Materialien des Gate-Seitenwand-Abstandshalters 165 und des ILD wegzuätzen, um dadurch eine Gate-Öffnung 370 zu bilden. Wie zuvor erwähnt, umfasst die Bildung des Opfer-Gates typischerweise das Abscheiden einer dünnen konformen dielektrischen Schicht (beispielsweise eine dünne konforme Siliziumdioxidschicht) vor dem Abscheiden und Strukturieren des Opfer-Gate-Materials. Diese dünne konforme dielektrische Schicht schützt die Halbleitermaterialien während der Entfernung des Opfer-Gates 360. Nach der Entfernung des Opfer-Gates 360 können diese konforme dielektrische Schicht auch von der Gate-Öffnung 370 entfernt werden (z. B. mittels gepufferter Flusssäure (BHF) im Falle einer Siliziumdioxidschicht).
  • Darüber hinaus kann das freiliegende dritte Halbleitermaterial 303 des Halbleiterkörpers 310 innerhalb der Gate-Öffnung 370 selektiv weggeätzt werden (siehe Prozessschritt 428 und 14A-14D). Wenn beispielsweise das erste Halbleitermaterial 301 Silizium (Si) ist und das dritte Halbleitermaterial 303 Siliziumgermanium (beispielsweise SiGe25%) ist, kann das SiGe selektiv sowohl über dem Si als auch über den dielektrischen Materialien der Gate-Seitenwand-Abstandshaltern 165 mit einem der folgenden beispielhaften Verfahren geätzt werden: einem Dampfphasen-Ätzverfahren mit Chlorwasserstoff (HCl) oder Chlortrifluorid (ClF3), einem Trockenplasma-Ätzverfahren oder einem Nassätzverfahren mit Prozessspezifikationen, die das selektive Ätzen von Siliziumgermanium über Silizium und verschiedene dielektrische Materialien sicherstellen. Alternativ könnte jeder andere geeignete isotrope selektive Ätzprozess verwendet werden, der Siliziumgermanium selektiv ätzt.
  • Nach dem Entfernen des dritten Halbleitermaterials 303 bilden die verbleibenden Schichten des ersten Halbleitermaterials 301 unterschiedliche Halbleiternanoschichten 310. Wie dargestellt, weisen die Nanoschichten 110 im Wesentlichen eine gleichförmige Dicke auf, erstrecken sich seitlich zwischen den Source/Drain-Gebieten 115 und sind vertikal gestapelt. Die unterste Nanoschicht ist über, parallel zu und physisch getrennt von der Isolierschicht 105. Eine oder mehrere zusätzliche Nanoschichten werden übereinander derart gestapelt, dass sie physisch voneinander getrennt sind und parallel zueinander verlaufen. Die Anzahl der Nanoschichten hängt von der Anzahl der Schichten des ersten Halbleitermaterials 301 ab, das zuvor in Prozessschritt 404 gebildet wurde. In jedem Fall weist jede Nanoschicht 110 Endabschnitte 112 auf, die seitlich unmittelbar angrenzend an die Source/Drain-Gebiete 115 angeordnet sind, sowie einen Mittelabschnitt 111, der seitlich zwischen den Endabschnitten 112 angeordnet ist. Die Endabschnitte 112 sind mit den Gate-Seitenwand-Abstandshaltern 165 und den zuvor gebildeten inneren Abstandshalter-Hohlräumen, die die ersten Abstandshalterschichten 141 enthalten, so ausgerichtet, dass sie nicht unmittelbar im Anschluss an die Prozessschritte 426-428 in der Gate-Öffnung 370 freigelegt werden. Die Mittelabschnitte 111 der Nanoschichten 110 (einschließlich der oberen, der unteren und den Seitenflächen eines jeden Mittelabschnitts einer jeden Nanoschicht) werden freigelegt.
  • Bei der herkömmlichen GAAFET-Bearbeitung wird typischerweise ein Replacement-Metal-Gate (RMG) in der Gate-Öffnung gebildet, sobald die Nanoschichten ausgebildet sind. In den Ausführungsformen des Verfahrens sind die Schichten aus dem ersten Halbleitermaterial 301 relativ dick und die Schichten aus dem dritten Halbleitermaterial 303 sind relativ dünn, sodass die Nanoschichten 110, die in Prozessschritt 428 gebildet werden, relativ dick sind und durch einen relativ geringen Trennungsabstand getrennt sind. Daher werden vor der Bildung des RMG zunächst die Mittelabschnitte 111 der Nanoschichten 110 gedünnt, um den Trennungsabstand zwischen den angrenzenden Mittelabschnitten 111 der Nanoschichten 110 zu erhöhen (siehe Prozessschritt 430 und 15A-15D). Es sollte beachtet werden, dass dieser Dünnungsvorgang in Prozessschritt 430 insbesondere so durchgeführt wird, dass nicht nur der Mittelabschnitt gedünnt wird, sondern sich auch die Endabschnitte 112 der Nanoschichten 110 von den Source/Drain-Gebieten 115 zum Mittelabschnitt hin verjüngen, wodurch die inneren Abstandshalter-Hohlräume in Bereichen über und in jedem inneren Abstandshalter-Hohlraum mit Ausnahme dem untersten unter den ersten Abstandshalterschichten 141 vergrößert werden. Das heißt, als Ergebnis des Dünnungsvorgangs 430 werden die Endabschnitte 112 jeder Nanoschicht 110 verjüngt, wobei jede Nanoschicht 110 eine maximale Nanoschichtdicke 113 an den Source/Drain-Gebieten 115 und eine minimale Nanoschichtdicke 114, die kleiner als die maximale Nanoschichtdicke 113 ist, in der Nähe des Mittelabschnitts 111 und ferner über den Mittelabschnitt 111 aufweist. Darüber hinaus werden vergrößerte innere Abstandshalter-Hohlräume 355' gebildet, in dem die Bereiche über allen ersten Abstandshalterschichten 141 (wodurch die ebenen Oberseiten alle ersten Abstandshalterschichten 141 freigelegt werden) und unter allen ersten Abstandshalterschichten mit Ausnahme der untersten (wodurch ebenfalls die ebenen Unterseiten aller ersten Abstandshalterschichten mit Ausnahme der untersten freigelegt werden) geöffnet werden.
  • Zum Dünnen der Mittelabschnitte 111 der Nanoschichten 110 im Prozessschritt 430, können die freiliegenden Halbleiterflächen des ersten Halbleitermaterials 301 des Mittelabschnitts 111 jeder Nanoschicht 110 in der Gate-Öffnung 370 kontrolliert oxidiert werden, sodass die Oxidationstiefe selektiv gesteuert werden kann. Dann kann ein chemischer Oxidentfernungsschritt (COR)-Prozess durchgeführt werden, um das Oxidmaterial von dem verbleibenden ersten Halbleitermaterial zu entfernen, wodurch der Mittelabschnitt 111 einer jeden Nanoschicht 110 um einen selektiv gesteuerten Betrag gedünnt wird. Wenn beispielsweise die Anfangsdicke jeder Nanoschicht 13 nm beträgt, kann der Oxidationsprozess so durchgeführt werden, dass die freiliegenden Halbleiterflächen des ersten Halbleitermaterials 301 bis zu einer Tiefe von etwa 4 nm oxidiert werden, sodass die Enddicke des Mittelabschnitts 111 jeder Nanoschicht etwa 5 nm beträgt. Es sollte beachtet werden, dass die ersten Abstandshalterschichten 141 die Endabschnitte 112 der Nanoschichten 110 schützen, wenn der Dünnungsprozess zum ersten Mal eingeleitet wird, sodass diese Endabschnitte erst gegen Ende des Dünnungsprozesses geätzt werden und die oberen und unteren Flächen der ersten Abstandshalterschichten erst gegen Ende des Dünnungsprozesses freigelegt werden.
  • Das Verfahren kann ferner die konforme Abscheidung des zweiten dielektrischen Abstandshaltermaterials in die Gate-Öffnung 370 und die vergrößerten inneren Abstandshalter-Hohlräume 355' angrenzend an die freiliegenden Flächen der ersten Abstandshalterschicht 141 und das anschließende Zurückätzen dieses zweiten dielektrischen Abstandshaltermaterials umfassen, um innere Abstandshalter 120 in jedem der vergrößerten inneren Abstandshalter-Hohlräume 355'' zu bilden (siehe Prozessschritte 432-434 und 16A-16D). Insbesondere kann im Prozessschritt 432 ein zweites dielektrisches Abstandshaltermaterial konform in die Gate-Öffnung 370 und ferner in die vergrößerten inneren Abstandshalter-Hohlräume 355' durch offene proximale Enden oberhalb und, falls zutreffend, unterhalb der ersten Abstandshalterschicht 141 abgeschieden werden. Dieses zweite dielektrische Abstandshaltermaterial kann das gleiche Material sein, das für die ersten Abstandshalterschichten 141 verwendet wird (z. B. Siliziumnitrid (SiN). Alternativ kann das zweite dielektrische Abstandshaltermaterial ein anderes dielektrisches Abstandshaltermaterial sein als das für die ersten Abstandshalterschichten 141 verwendete. Beispielsweise könnte diese zweite dielektrische Abstandshaltermaterial ein dielektrisches Material mit niedrigem K-Wert sein, das sich auch von den dielektrischen Materialien der Zwischenschicht-Dielektrikumsschicht(en) (ILD), der Gate-Seitenwand-Abstandshalter 165 und der Isolierschicht 105 unterscheidet. Wenn somit beispielsweise das ILD-Material Siliziumdioxid (SiO2) ist und die Isolierschicht 105 und die Gate-Seitenwand-Abstandshalter 165 aus Siliziumborcarbonitrid (SiBCN), Siliziumoxycarbonitrid (SiOCN) oder Siliziumcarbonitrid (SiCN) gebildet werden, dann könnte dieses zweite dielektrische Abstandshaltermaterial Siliziumoxycarbid (SiOC) sein. Es sollte verstanden werden, dass die beispielhafte Kompensation der zuvor erwähnten Materialien nicht der Einschränkung dient, und alternative Kombinationen verwendet werden können. Wenn beispielsweise das ILD-Material Siliziumdioxid (SiO2) ist und die Isolierschicht 105 und die Gate-Seitenwand-Abstandshalter 165 aus Siliziumborcarbonitrid (SiBCN) gebildet sind, dann könnte dieses dielektrische Abstandshaltermaterial Siliziumoxycarbid (SiOC), Siliziumoxycarbonitrid (SiOCN) oder Siliziumcarbonitrid (SiCN) usw. sein.
  • In jedem Fall kann das zweite dielektrische Abstandshaltermaterial, sobald es konform abgeschieden ist, selektiv und isotrop geätzt werden (siehe Prozessschritt 434). Dieser Ätzprozess kann durchgeführt werden, um jegliches überschüssige zweite Abstandshaltermaterial von der Gate-Öffnung 370 zu entfernen (z. B. um die Mittelabschnitte 111 einer jeden Nanoschicht 110 erneut freizulegen) und um eine zweite Abstandshalterschicht 142a auf der freigelegten ebenen unteren Fläche aller ersten Abstandshalterschichten 141, mit Ausnahme der untersten, in jedem der vergrößerten inneren Abstandshalter-Hohlräume 355' und eine dritte Abstandshalterschicht 142b auf der freigelegten ebenen unteren Fläche aller ersten Abstandshalterschichten, mit Ausnahme der untersten, stehen zu lassen. Wie in 16A-16D gezeigt, erstrecken sich in der teilweise fertiggestellten Struktur nach dem Prozessschritt 430 die resultierenden inneren Abstandshalter 120 seitlich zwischen der Gate-Öffnung 370 und den angrenzenden Source/Drain-Gebieten 115, umfassen erste innere Abstandshalter 121 (hierin auch als die untersten inneren Abstandshalter bezeichnet) zwischen der Isolierschicht 105 und den Endabschnitten 112 der untersten Nanoschicht und umfassen zudem zweite innere Abstandshalter 122 (hierin auch als obere innere Abstandshalter bezeichnet) zwischen den Endabschnitten 112 benachbarter Nanoschichten. In jedem der inneren Abstandshalter 120 (einschließlich der ersten inneren Abstandshalter 121 und der zweiten inneren Abstandshalter 122) kann sich die zweite Abstandshalterschicht 142a auf der ebenen Oberseite einer ersten Abstandshalterschicht 141 befinden, sich seitlich von der Gate-Öffnung 370 in Richtung des benachbarten Source/Drain-Gebiets 115 erstrecken und sich vertikal zwischen und in Kontakt mit der ebenen Oberseite der ersten Abstandshalterschicht 141 und der nicht ebenen Unterseite eines sich verjüngenden Endabschnitts 112 der Nanoschicht 110 direkt darüber derart erstrecken, dass die zweite Abstandshalterschicht 142a keine gleichförmige Breite aufweist. Darüber hinaus kann in jedem zweiten Abstandshalter 122 die dritte Abstandshalterschicht 142b auf der ebenen Unterseite einer ersten Abstandshalterschicht 141 vorgesehen sein, sich seitlich von der Gate-Öffnung 370 in Richtung des angrenzenden Source/Drain-Gebiets erstrecken und sich vertikal zwischen und in Kontakt mit der ebenen Unterseite der ersten Abstandshalterschicht 141 und der nicht ebenen Oberseite eines sich verjüngenden Endabschnitts 112 der Nanoschicht 110 direkt darunter derart erstrecken, dass die dritte Abstandshalterschicht 142b keine gleichförmige Breite aufweist.
  • Es sollte beachtet werden, dass in den zuvor beschriebenen unterschiedlichen Ausführungsformen des Verfahrens die Prozessschritte 430-434 derart geändert werden können, dass sich die resultierenden GAAFET-Strukturen 100, 100', 100'', wie dargestellt, ändern.
  • Beispielsweise kann der Prozessschritt 430 des Dünnens der Mittelabschnitte 111 der Nanoschichten 110 derart durchgeführt werden, dass vertikale Flächen der Source/Drain-Gebiete 115 nicht freigelegt werden (wie in 15A-15D gezeigt). In diesem Fall führen die Prozessschritte 432-434 zu inneren Abstandshaltern 120, wie in 16A-16D gezeigt, wobei die zweite Abstandshalterschicht 142a kürzer ist als die erste Abstandshalterschicht 141, in Kontakt mit einem entsprechenden inneren Abschnitt 160 des Gates 164 an einem Ende steht und physisch an den gegenüberliegenden Ende von dem angrenzenden Source/Drain-Gebiet 115 durch den sich verjüngenden Endabschnitt 112 der Nanoschicht direkt darüber getrennt ist, und wobei die dritte Abstandshalterschicht 142b (die, wie zuvor erwähnt, in allen inneren Abstandshaltern, mit Ausnahme des untersten, vorgesehen ist) ebenfalls kürzer als die erste Abstandshalterschicht 141 ist und physisch von dem angrenzenden Source/Drain-Gebiet 115 durch den sich verjüngenden Endabschnitt der direkt darunter liegenden Nanoschicht getrennt ist.
  • Alternativ kann der Prozessschritt 430 des Dünnens der Mittelabschnitte 111 der Nanoschichten 110 derart durchgeführt werden, dass vertikale Flächen der Source/Drain-Gebiete 115 oberhalb und unterhalb der Endabschnitten freigelegt werden (wie in 17A-17D gezeigt). In diesem Fall können durch die Prozessschritte 432-434 die inneren Abstandshalter 120 gebildet werden (wie in 18A-18D gezeigt), wobei die zweite Abstandshalterschicht 142a im Wesentlichen die gleiche Länge 117 wie die erste Abstandshalterschicht 141 aufweist und seitlich zwischen und in Kontakt mit der Seitenwand des entsprechenden inneren Abschnitts 160 des Gates 164 und der Seitenwand des angrenzenden Source/Drain-Gebiets 115 angeordnet ist, und wobei die dritte Abstandshalterschicht 142b (die, wie zuvor erwähnt, in allen inneren Abstandshaltern vorgesehen ist, mit der Ausnahme des untersten) im Wesentlichen ebenfalls die gleiche Länge 117 wie die erste Abstandshalterschicht 141 aufweist und seitlich zwischen und in Kontakt mit der Seitenwand des entsprechenden inneren Abschnitts 160 des Gates 164 und der Seitenwand des angrenzenden Source/Drain-Gebiets 115 angeordnet ist.
  • Darüber hinaus kann der Prozessschritt 432 in beiden Fällen derart durchgeführt werden, dass, wenn das zweite dielektrische Abstandshaltermaterial konform in Prozessschritt 432 abgeschieden wird und anschließend in Prozessschritt 434 zurückgeätzt wird, die resultierenden inneren Abstandshalter 120 kompakte bzw. feste zweite und dritte Abstandshalterschichten 142a-142b aufweisen, die jeden Raum zwischen der ersten Abstandshalterschicht 141 und den angrenzenden Endabschnitten der darüber und darunter liegenden Nanoschichten vollständig füllt (z. B. wie in 16A-16D oder 18A-18D gezeigt). Jedoch könnte alternativ das zweite dielektrische Abstandshaltermaterial konform derart abgeschieden werden, dass die resultierenden inneren Abstandshalter 120 zweite und dritte Abstandshalterschichten 142a-142b enthalten, die Luftspalte 180 aufweisen (wie beispielsweise in 19 gezeigt).
  • Als Nächstes kann ein Gate 164 in der Gate-Öffnung 370 oberhalb und unmittelbar neben der Isolierschicht 105 und ferner um (d. h. neben der Ober-, Unter- und Seitenfläche davon) den Mittelabschnitt 111 jeder Nanoschicht 110 gebildet werden (siehe Prozessschritt 436 und den GAAFET 100 in 1A-1E, den GAAFET 100' in 2A-2D und den GAAFET 100'' in 3). Das resultierende Gate 164 weist einen äußeren Abschnitt 163 auf, der sich horizontal über die Breite der obigen Vorrichtung und unmittelbar angrenzend an den Mittelabschnitt 111 der obersten Nanoschicht erstreckt und sich ferner vertikal entlang gegenüberliegender Seiten der Vorrichtung erstreckt. Das resultierende Gate 164 weist ebenso einen ersten inneren Abschnitt 161, der sich vertikal von der Isolierschicht 105 zum Mittelabschnitt 111 der untersten Nanoschicht erstreckt und der sich seitlich zwischen einem Paar erster innerer Abstandshalter 121 erstreckt, und (einen) zweite(n) innere(n) Abschnitt(e) 162, der/(die sich vertikal zwischen den Mittelabschnitten 111 angrenzender Nanoschichten 110 erstrecken und sich seitlich zwischen entsprechenden Paaren zweiter innerer Abstandshalter 122 erstrecken, auf. Das Gate 164 kann in Prozessschritt 436 unter Verwendung herkömmlicher RMG-Gate-Bildungsverfahren (Replacement Metal Gate) gebildet werden. Das heißt, eine dielektrische Gate-Schicht (z. B. eine dielektrische Gate-Schicht mit hohem K-Wert) kann konform derart abgeschieden werden, dass die freiliegenden Flächen der Nanoschichten in der Gate-Öffnung bedeckt sind. Anschließend kann/können eine oder mehrere Gate-Leiterschichten (z. B. eine oder mehrere konforme Arbeitsfunktionsmetallschichten, eine Füllmetallschicht usw.) auf der dielektrischen Gate-Schicht abgeschieden werden. Mehrere unterschiedliche RMG-Bearbeitungstechniken sind dem Fachmann gut bekannt, sodass auf die Einzelheiten in dieser Beschreibung verzichtet wurde, um es dem Leser zu ermöglichen, sich auf die wesentlichen Aspekte des offenbarten Verfahrens zu konzentrieren.
  • Eine dielektrische Gate-Abdeckung 169 kann ebenfalls auf dem Gate 164 gebildet werden. Beispielsweise kann das leitende Füllmaterial in der Gate-Öffnung zurückgeätzt werden (d. h. vertieft ausgebildet werden) und eine dielektrische Deckschicht (z.B. eine Siliziumnitrid-(SiN)-Deckschicht) über der teilweise fertiggestellten Struktur abgeschieden werden. Ein Polierschritt (z. B. ein CMP-Prozess) kann so durchgeführt werden, dass das dielektrische Abdeckmaterial von der oberen Fläche des ILD-Materials 265 und der Gate-Seitenwand-Abstandshalter 165 entfernt wird, um dadurch eine dielektrische Gate-Abdeckung 169 zu bilden.
  • Zur Fertigstellung der Halbleiterstruktur kann eine zusätzliche Bearbeitung durchgeführt werden. Diese zusätzliche Bearbeitung kann unter anderem die Bildung von Metallsteckern 198 auf den Source/Drain-Gebieten 115, die Bildung von MOL-Kontakten (middle of the line contacts), die Bildung von BEOL-Verdrahtungen (back end of the line wiring) usw. umfassen.
  • Wie zuvor erwähnt, kommt es bei der Gerätegrößenskalierung und insbesondere mit abnehmendem Gate-Abstand mit jedem neuen Technologieknoten gemäß den herkömmlichen Verfahren zur Bildung der inneren Abstandshalter für GAAFETs in den Wänden der Source/Drain-Vertiefungen, vor der Bildung der Source/Drain-Gebiete, durch Abscheiden eines dielektrischen Abstandshaltermaterials in den schmalen offenen Zwischenraum zwischen angrenzenden Gates zu einer Quetschung des dielektrischen Abstandshaltermaterials, wodurch das Entfernen des überschüssigen dielektrischen Abstandshaltermaterials aus den Source/Drain-Gebieten erschwert wird. Die Ausführungsformen des Verfahrens, die hierin offenbart sind, verhindern dieses Problem, indem relativ schmale (kurze) innere Abstandshalter-Hohlräume an Wänden der Source/Drain-Vertiefungen 350 gebildet und die inneren Abstandshalter-Hohlräume mit einer relativ dünnen konformen Schicht aus einem ersten dielektrischen Abstandshaltermaterial vor der Bildung der Source/Drain-Gebiete 115 gefüllt werden. Die weitere Verarbeitung erfolgt anschließend durch die Gate-Öffnung 370, die durch das Entfernen des Opfer-Gates erzeugt wird. Diese zusätzliche Verarbeitung umfasst das Dünnen der Mittelabschnitte der Nanoschichten und die gleichzeitige Vergrößerung der inneren Abstandshalter-Hohlräume um die erste Abstandshalterschicht 141 herum. Eine relativ dicke konforme Schicht aus einem zweiten dielektrischen Abstandshaltermaterial kann anschließend in die Gate-Öffnung und die vergrößerten inneren Abstandshalter-Hohlräume oberhalb und unterhalb der ersten Abstandshalterschichten 141 abgeschieden werden, ohne in der Gate-Öffnung 370 abgequetscht zu werden, da die Gate-Öffnung 370 typischerweise deutlich größer als die Öffnung zwischen den benachbarten Gates ist. Ein zusätzlicher Vorteil des offenbarten Verfahrens ist die Möglichkeit, innerhalb der inneren Abstandshalter 120 Luftspalte 180 zu bilden, um ferner eine parasitäre Gate-Zu-Source/Drain-Kapazität zu verringern.
  • Es sollte verstanden werden, dass in dem Verfahren und den Strukturen, wie zuvor beschrieben, ein Halbleitermaterial ein Material ist, dessen Leitfähigkeitseigenschaften durch Dotierung mit einer Verunreinigung geändert werden können. Beispielhafte Halbleitermaterialien umfassen z. B. Halbleitermaterialien auf Siliziumbasis (z. B. Silizium, Siliziumgermanium, Siliziumgermaniumcarbid, Siliziumcarbid, usw.) und Halbleitermaterialien auf Galliumnitridbasis. Ein reines Halbleitermaterial und insbesondere ein Halbleitermaterial, das nicht mit einer Verunreinigung zum Zwecke der Erhöhung der Leitfähigkeit dotiert ist (d. h. ein undotiertes Halbleitermaterial) wird gemäß dem Stand der Technik als ein intrinsischer Halbleiter bezeichnet. Ein Halbleitermaterial, das mit einer Verunreinigung zum Zwecke der Erhöhung der Leitfähigkeit dotiert ist (d. h. ein dotiertes Halbleitermaterial) wird gemäß dem Stand der Technik als ein extrinsischer Halbleiter bezeichnet und ist leitfähiger als ein intrinsischer Halbleiter, der aus dem gleichen Basismaterial hergestellt ist. Das heißt, extrinsisches Silizium ist leitfähiger als intrinsisches Silizium; extrinsisches Siliziumgermanium ist leitfähiger als intrinsisches Siliziumgermanium; usw. Ferner sollte verstanden werden, dass verschiedene Verunreinigungen (d. h. unterschiedliche Dotierstoffe) verwendet werden können, um verschiedene Leitfähigkeitstypen zu erzielen (beispielsweise P-Leitfähigkeit und N-Leitfähigkeit) und, dass die Dotierstoffe in Abhängigkeit von den unterschiedlichen Halbleitermaterialien, die verwendet werden, variieren können. Beispielsweise wird ein Halbleitermaterial aus Siliziumbasis (z. B. Silizium, Siliziumgermanium, usw.) typischerweise mit einem Dotierstoff der Gruppe III, wie Bor (B) oder Indium (In), dotiert, um einen P-Leitfähigkeitstyp zu erzielen, während ein Halbleitermaterial auf Siliziumbasis typischerweise mit einem Dotierstoff der Gruppe V, wie Arsen (As), Phosphor (P) oder Antimon (Sb), dotiert wird, um einen N-Leitfähigkeitstyp zu erzielen. Ein Halbleitermaterial auf Galliumnitrid (GaN)-Basis wird typischerweise mit Magnesium (Mg) dotiert, um einen P-Leitfähigkeitstyp zu erzielen, oder es wird mit Silizium (Si) dotiert, um einen N-Leitfähigkeitstyp zu erzielen. Der Fachmann wird erkennen, dass unterschiedliche Leitfähigkeitswerte von den relativen Konzentrationswerten des Dotierstoffs/der Dotierstoffe in einem bestimmten Halbleitergebiet abhängen.
  • Es ist ferner zu verstehen, dass die hier verwendete Terminologie zur Beschreibung der offenbarten Strukturen und Methoden dient und nicht als Einschränkung gedacht ist. Gemäß der Verwendung hierin sollen beispielsweise die Singularformen unbestimmter und bestimmter Artikel auch die Pluralformen umfassen, sofern der Kontext nichts Anderes besagt. Zusätzlich, wie hierin verwendet, spezifizieren die Begriffe „umfasst“, „umfassend“ und/oder „aufweist“ das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten anzeigen, jedoch nicht das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon ausschließen. Darüber hinaus werden hierin Begriffe wie „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“, „oben“, „oben“, „unten“, „unten“, „unten“, „darunter“, „darunter“, „darüber“, „darüber liegend“, „parallel“, „senkrecht“, etc. verwendet, so dass sie relative Positionen beschreiben, wie sie in den Zeichnungen ausgerichtet und veranschaulicht sind (sofern nicht anders angegeben), und Begriffe wie „berühren“, „in direktem Kontakt“, „aneinanderstoßend“, „direkt angrenzend“, „unmittelbar angrenzend“, „unmittelbar angrenzend an“, usw. sollen darauf hinweisen, dass mindestens ein Element ein anderes Element physisch berührt (ohne dass andere Elemente die beschriebenen Elemente trennen). Der Begriff „seitlich“ wird hierin verwendet, um die relativen Positionen von Elementen zu beschreiben und insbesondere, um anzuzeigen, dass ein Element an der Seite eines anderen Elements im Gegensatz zu über oder unter dem anderen Element positioniert ist, da diese Elemente in den Zeichnungen ausgerichtet und dargestellt sind. So ist beispielsweise ein Element, das seitlich neben einem anderen Element positioniert ist, neben dem anderen Element, ein Element, das seitlich unmittelbar neben einem anderen Element positioniert ist, direkt neben dem anderen Element und ein Element, das ein anderes Element seitlich umgibt, benachbart zu und begrenzt die äußeren Seitenwände des anderen Elements. Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel oder Schritte plus Funktionselemente in den folgenden Ansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Erfüllung der Funktion in Kombination mit anderen beanspruchten Elementen, wie ausdrücklich beansprucht, umfassen.
  • Die Beschreibung der verschiedenen Ausführungsformen der vorliegenden Erfindung erfolgte zur Veranschaulichung, soll aber nicht vollständig oder auf die offenbarten Ausführungsformen beschränkend sein. Viele Modifikationen und Variationen sind dem Fachmann ersichtlich, ohne vom Umfang und Geist der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber den auf dem Markt befindlichen Technologien am besten zu erläutern oder dem Laien ein Verständnis der hierin offenbarten Ausführungsformen zu ermöglichen

Claims (20)

  1. Transistor, umfassend: Sou rce/Drai n-Gebiete; einen Stapel aus Halbleiter-Nanoschichten, wobei jede Nanoschicht Endabschnitte benachbart zu den Source/Drain-Gebieten und einen Mittelabschnitt, der seitlich zwischen den Endabschnitten angeordnet ist, aufweist; ein Gate, das um den Mittelabschnitt jeder Nanoschicht gewickelt ist; und innere Abstandshalter unterhalb der Endabschnitte jeder Nanoschicht, wobei die Endabschnitte jeder Nanoschicht von den Source/Drain-Gebieten zum Mittelabschnitt hin verjüngt sind, und die inneren Abstandshalter vom Gate zu den Source/Drain-Gebieten hin verjüngt sind, und wobei jeder innere Abstandshalter umfasst: eine erste Abstandshalterschicht, die seitlich zwischen und in Kontakt mit einer Seitenwand des Gates und einer Seitenwand eines Source/Drain-Gebiets angeordnet ist; und eine zweite Abstandshalterschicht, die sich vertikal zwischen und in Kontakt mit einer oberen Fläche der ersten Abstandshalterschicht und einer unteren Fläche eines Endabschnitts einer Nanoschicht erstreckt und ferner seitlich unmittelbar benachbart zu der Seitenwand des Gates angeordnet ist.
  2. Transistor nach Anspruch 1, wobei jede Nanoschicht eine maximale Nanoschichtdicke in den Endabschnitten angrenzend an die Source/Drain-Gebieten und eine minimale Nanoschichtdicke in den Endabschnitten angrenzend an das Gate und ferner über den Mittelabschnitt aufweist, wobei jeder innere Abstandshalter eine maximale Abstandshalterdicke angrenzend an das Gate und eine minimale Abstandshalterdicke angrenzend an das Source/Drain-Gebiet aufweist, und wobei innerhalb jedes inneren Abstandshalters die erste Abstandshalterschicht eine gleichmäßige Dicke aufweist.
  3. Transistor nach Anspruch 1, wobei die erste Abstandshalterschicht und die zweite Abstandshalterschicht unterschiedliche dielektrische Abstandsmaterialien umfassen.
  4. Transistor nach Anspruch 1, wobei das Gate umfasst: einen ersten inneren Abschnitt, der sich vertikal von einer Isolierschicht zum Mittelabschnitt einer untersten Nanoschicht im Stapel erstreckt und seitlich zwischen ersten inneren Abstandshaltern angeordnet ist; und wenigstens einen zweiten inneren Abschnitt, der sich vertikal zwischen benachbarten Nanoschichten im Stapel erstreckt und seitlich zwischen zweiten inneren Abstandshaltern angeordnet ist, wobei sich die erste Abstandshalterschicht jedes ersten inneren Abstandshalters über und unmittelbar benachbart zu der Isolierschicht befindet, und wobei die erste Abstandshalterschicht jedes zweiten inneren Abstandshalters zwischen einer dritten Abstandshalterschicht und der zweiten Abstandshalterschicht gestapelt ist.
  5. Transistor nach Anspruch 1, wobei innerhalb jeder Nanoschicht der Mittelabschnitt einen Kanalbereich und die Endabschnitte Source/Drain-Erweiterungsgebiete umfassen.
  6. Transistor nach Anspruch 1, wobei die zweite Abstandshalterschicht seitlich zwischen und in Kontakt mit der Seitenwand des Gates und der Seitenwand des Source/Drain-Gebiets angeordnet ist.
  7. Transistor nach Anspruch 1, wobei jeder innere Abstandshalter ferner einen Luftspalt in der zweiten Abstandshalterschicht aufweist.
  8. Transistor, umfassend: Sou rce/Drai n-Gebiete; einen Stapel von Halbleiter-Nanoschichten, wobei jede Nanoschicht Endabschnitte angrenzend an die Source/Drain-Gebiete und einen Mittelabschnitt, der seitlich zwischen den Endabschnitten angeordnet ist, aufweist; ein Gate, das um den Mittelabschnitt jeder Nanoschicht gewickelt ist; und innere Abstandshalter unterhalb der Endabschnitte jeder Nanoschicht, wobei die Endabschnitte jeder Nanoschicht von den Source/Drain-Gebieten zum Mittelabschnitt hin verjüngt sind, und die inneren Abstandshalter vom Gate zu den Source/Drain-Gebieten hin verjüngt sind, und wobei jeder innere Abstandshalter umfasst: eine erste Abstandshalterschicht, die seitlich zwischen und in Kontakt mit einer Seitenwand des Gates und einer Seitenwand eines Source/Drain-Gebiets angeordnet ist; und eine zweite Abstandshalterschicht, die sich vertikal zwischen und in Kontakt mit einer oberen Fläche der ersten Abstandshalterschicht und einer unteren Fläche eines Endabschnitts einer Nanoschicht erstreckt und ferner seitlich unmittelbar angrenzend an die Seitenwand des Gates angeordnet ist, wobei die zweite Abstandshalterschicht kürzer als die erste Abstandshalterschicht ist und physisch von der Seitenwand des Source/Drain-Gebiets durch den Endabschnitt der Nanoschicht getrennt ist.
  9. Transistor nach Anspruch 8, wobei jede Nanoschicht eine maximale Nanoschichtdicke in den Endabschnitten angrenzend an die Source/Drain-Gebiete und eine minimale Nanoschichtdicke in den Endabschnitten angrenzend an das Gate und ferner über den Mittelabschnitt aufweist, wobei jeder innere Abstandshalter eine maximale Abstandshalterdicke angrenzend an das Gate und eine minimale Abstandshalterdicke angrenzend an das Source/Drain-Gebiet aufweist, und wobei innerhalb jedes inneren Abstandshalters die erste Abstandshalterschicht eine gleichmäßige Dicke aufweist.
  10. Transistor nach Anspruch 8, wobei die erste Abstandshalterschicht und die zweite Abstandshalterschicht unterschiedliche dielektrische Abstandsmaterialien umfassen.
  11. Verfahren, umfassend: Dünnen von Mittelabschnitten einer Nanoschicht in einem Stapel von Halbleiter-Nanoschichten, wobei jede Nanoschicht Endabschnitte angrenzend an Source/Drain-Gebiete und einen Mittelabschnitt, der seitlich zwischen den Endabschnitten angeordnet ist, aufweist, wobei die Mittelabschnitte in einer Gate-Öffnung freigelegt sind, wobei erste Abstandshalterschichten innere Abstandshalter-Hohlräume füllen, die unterhalb der Endabschnitte der Nanoschichten ausgerichtet sind, und wobei das Dünnen bewirkt, dass sich die Endabschnitte jeder Nanoschicht von den Source/Drain-Gebieten zum Mittelabschnitt hin verjüngen, und sich die inneren Abstandshalter-Hohlräume vergrößern, um zumindest die oberen Flächen der ersten Abstandshalterschichten freizulegen; und Bilden von zweiten Abstandshalterschichten in den vergrößerten inneren Abstandshalter-Hohlräumen, die an die ersten Abstandshalterschichten angrenzen, um die Bildung der inneren Abstandshalter abzuschließen, wobei aufgrund der sich verjüngenden Formen der Endabschnitte jeder innere Abstandshalter in jedem vergrößerten inneren Abstandshalter-Hohlraum von der Gate-Öffnung in Richtung eines Source/Drain-Gebiets verjüngt ausgebildet ist, und wobei jeder innere Abstandshalter umfasst: eine erste Abstandshalterschicht, die sich seitlich vollständig durch den vergrößerten inneren Abstandshalter-Hohlraum von der Gate-Öffnung zu einer Seitenwand des Source/Drain-Gebiets erstreckt; und eine zweite Abstandshalterschicht, die sich seitlich von der Gate-Öffnung in Richtung der Seitenwand des Source/Drain-Gebiets erstreckt und sich vertikal zwischen und in Kontakt mit einer oberen Fläche der ersten Abstandshalterschicht und einer unteren Fläche eines Endabschnitts einer Nanoschicht erstreckt.
  12. Verfahren nach Anspruch 11, wobei die erste Abstandshalterschicht eine gleichmäßige Dicke aufweist, wobei das Dünnen durchgeführt wird, ohne vertikale Flächen der Source/Drain-Gebiete freizulegen, und wobei nach Abschluss der Bildung der inneren Abstandshalter die zweite Abstandshalterschicht in jedem inneren Abstandshalter kürzer als die erste Abstandshalterschicht ist und physisch von der Seitenwand des Source/Drain-Gebiets durch den Endabschnitt der Nanoschicht getrennt ist.
  13. Verfahren nach Anspruch 11, wobei die erste Abstandshalterschicht eine gleichmäßige Dicke aufweist, wobei das Dünnen so durchgeführt wird, dass vertikale Flächen der Source/Drain-Gebiete oberhalb und unterhalb der Endabschnitte der Nanoschichten freiliegen, und wobei nach Abschluss der Bildung der inneren Abstandshalter die zweite Abstandshalterschicht in jedem inneren Abstandshalter in Kontakt mit der Seitenwand des Source-/Drain-Gebiets steht.
  14. Verfahren nach Anspruch 11, wobei die Bildung der zweiten Abstandshalterschichten die konforme Abscheidung eines dielektrischen Abstandsmaterials umfasst und wobei während der konformen Abscheidung des dielektrischen Abstandsmaterials Luftspalte in den zweiten Abstandshalterschichten gebildet werden.
  15. Verfahren nach Anspruch 11, wobei das Dünnen der freiliegenden Mittelabschnitte der Nanoschichten das Oxidieren der freiliegenden Halbleiterflächen der Mittelabschnitte und nach dem Oxidieren das Durchführen eines chemischen Oxidentfernungsschritts umfasst.
  16. Verfahren nach Anspruch 11, wobei die ersten Abstandshalterschichten und die zweiten Abstandshalterschichten unter Verwendung unterschiedlicher dielektrischer Abstandshaltermaterialien gebildet werden.
  17. Verfahren nach Anspruch 11, bei dem die ersten Abstandshalterschichten und die zweiten Abstandshalterschichten unter Verwendung desselben dielektrischen Abstandshaltermaterials gebildet werden.
  18. Verfahren nach Anspruch 11, wobei durch das Bilden der Gate-Öffnung eine Isolierschicht an einem Boden der Gate-Öffnung freigelegt wird, wobei nach Abschluss der Bildung der inneren Abstandshalter die inneren Abstandshalter Folgendes umfassen: erste innere Abstandshalter zwischen der Isolierschicht und den Endabschnitten einer untersten Nanoschicht in dem Stapel von Halbleiter-Nanoschichten; und zweite innere Abstandshalter zwischen den Endabschnitten angrenzender Nanoschichten in dem Stapel von Halbleiter-Nanoschichten, wobei sich die erste Abstandshalterschicht jedes ersten inneren Abstandshalters über und unmittelbar angrenzend an die Isolierschicht befindet, und wobei die erste Abstandshalterschicht jedes zweiten inneren Abstandshalters zwischen einer dritten Abstandshalterschicht und der zweiten Abstandshalterschicht gestapelt ist.
  19. Verfahren nach Anspruch 11, ferner umfassend: Bilden eines Opfer-Gates auf einem Mehrschicht-Halbleiterkörper über einem Substrat, wobei das Substrat ein erstes Halbleitermaterial umfasst und wobei der Mehrschicht-Halbleiterkörper eine Schicht aus einem zweiten Halbleitermaterial und auf der Schicht aus dem zweiten Halbleitermaterial abwechselnd Schichten aus einem dritten Halbleitermaterial und dem ersten Halbleitermaterial umfasst; Entfernen der Schicht des zweiten Halbleitermaterials, um einen Spalt zwischen dem Substrat und den abwechselnden Schichten durch einen Spalt zu erzeugen; gleichzeitiges Bilden von Gate-Seitenwand-Abstandshaltern auf dem Opfer-Gate und Füllen des Spalts mit einer Isolierschicht; Bilden von Source-/Drain-Vertiefungen in freiliegenden Abschnitten des Mehrschicht-Halbleiterkörpers, die sich seitlich über das Opfer-Gate und die Gate-Seitenwand-Abstandshalter hinaus erstrecken; seitliches Ätzen freiliegender dritter Halbleitermaterialflächen in die Source-/Drain-Vertiefungen, um die inneren Abstandshalter-Hohlräume zu erzeugen; Füllen der inneren Abstandshalter-Hohlräume mit den ersten Abstandshalterschichten; Bilden der Source-/Drain-Gebiete in den Source-/Drain-Vertiefungen; Abscheiden einer dielektrischen Zwischenschichtmaterialschicht; Durchführen eines Polierschritts zur Freilegung des Opfer-Gates; selektives Entfernen des Opfer-Gates zur Bildung der Gate-Öffnung; und nach Abschluss der Bildung der inneren Abstandshalter, Bilden einer Gate-Struktur in der Gate-Öffnung.
  20. Verfahren nach Anspruch 19, wobei innerhalb der abwechselnden Schichten jede Schicht des ersten Halbleitermaterials dicker als jede Schicht des dritten Halbleitermaterials ist.
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