DE102017119141B4 - Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung Download PDF

Info

Publication number
DE102017119141B4
DE102017119141B4 DE102017119141.0A DE102017119141A DE102017119141B4 DE 102017119141 B4 DE102017119141 B4 DE 102017119141B4 DE 102017119141 A DE102017119141 A DE 102017119141A DE 102017119141 B4 DE102017119141 B4 DE 102017119141B4
Authority
DE
Germany
Prior art keywords
layer
semiconductor
semiconductor layers
layers
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102017119141.0A
Other languages
English (en)
Other versions
DE102017119141A1 (de
Inventor
Kuo-Cheng Ching
Chih-Hao Wang
Ching-Wei Tsai
Kuan-Lun Cheng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017119141A1 publication Critical patent/DE102017119141A1/de
Application granted granted Critical
Publication of DE102017119141B4 publication Critical patent/DE102017119141B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend:Bilden einer Finnenstruktur (11), in der erste Halbleiterschichten (20) und zweite Halbleiterschichten (25) abwechselnd gestapelt sind;Bilden einer Opfer-Gate-Struktur (54) über der Finnenstruktur (11);Bilden einer ersten Deckschicht (51) über der Opfer-Gate-Struktur (54) und einer zweiten Deckschicht (53) über der ersten Deckschicht (51);Bilden einer epitaktischen Source/Drain-Schicht (81) auf entgegengesetzten Seiten der Opfer-Gate-Struktur (54);nachdem die epitaktische Source/Drain-Schicht (81) gebildet wurde, Entfernen der zweiten Deckschicht (53), wodurch ein Spalt (83) zwischen der epitaktischen Source/Drain-Schicht (81) und der ersten Deckschicht (51) gebildet wird, aus dem ein Teil der Finnenstruktur (11) freigelegt wird;Entfernen eines Teils der ersten Halbleiterschichten (20) in dem Spalt, wodurch Räume zwischen den zweiten Halbleiterschichten (25) gebildet werden, undFüllen der Räume mit einem ersten Isoliermaterial (85),wobei das erste Isoliermaterial (85) ferner auf der epitaktischen Source/Drain-Schicht (81) und der ersten Deckschicht (51) gebildet wird.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft Verfahren zum Herstellen integrierter Halbleiterschaltungen und insbesondere ein Verfahren zum Herstellen von Halbleitervorrichtungen, die Fin-Feldeffekttransistoren (Fin Field Effect Transistors - FinFETs) und/oder Gate-All-Around-FETs aufweisen, und Halbleitervorrichtungen.
  • STAND DER TECHNIK
  • Während sich die Halbleiterindustrie in Nanometer-Technologieprozessknoten auf der Suche nach höherer Vorrichtungsdichte, höherer Leistung und niedrigeren Kosten entwickelt hat, ergaben sich Herausforderungen sowohl hinsichtlich von Fertigungs- als auch Designproblemen bei der Entwicklung dreidimensionaler Designs, wie zum Beispiel ein Multi-Gate Feldeffekttransistors (FET), darunter ein FinFET und ein Gate-All-Around (GAA)-FET. Bei einem FinFET befindet sich eine Gate-Elektrode benachbart zu drei Seitenflächen eines Kanalbereichs mit einer dielektrischen Gate-Schicht dazwischen. Da die Gate-Struktur die Finne auf drei Oberflächen umgibt (umwickelt), hat der Transistor im Wesentlichen drei Gates, die den Strom durch die Finne oder den Kanalbereich steuern. Unglücklicherweise ist die vierte Seite, der Bodenteil des Kanals, weit von der Gate-Elektrode entfernt und daher nicht unter naher Gate-Steuerung. Im Gegensatz dazu sind bei einem GAA-FET alle Seitenflächen des Kanalbereichs von der Gate-Elektrode umgeben, was eine vollere Verarmung (Depletion) in den Kanalbereich erlaubt und in weniger Short-Channel-Effekten aufgrund steilerem Unterschwellen-Stromschwingen (sub threshold current swing; SS) und kleinerem Drain Induced Barrier Lowering (DIBL) resultiert. Da Transistormaße kontinuierlich auf Technologieknoten unter 10-15 Nanometer herunterskaliert werden, sind weitere Verbesserungen der GAA-FET erforderlich.
  • Zum Stand der Technik wird auf die US 2016 / 0 204 195 A1 , US 2006 / 0 049 429 A1 , US 2015 / 0 372 115 A1 , WO 2017/ 003 407 A1 und US 2016 / 0 190 339 A1 verwiesen.
  • Die US 2016 / 0 204 195 A1 offenbart eine Halbleiterstruktur und ein Verfahren zu ihrer Bildung. Die Halbleiterstruktur umfasst ein Substrat und eine Finnenstruktur, die über dem Substrat ausgebildet sind. Die Halbleiterstruktur umfasst ferner eine erste Drahtstruktur, die über der Finnenstruktur ausgebildet ist, und eine Source-Struktur und eine Drain-Struktur, die an zwei gegenüberliegenden Seiten der Finnenstruktur ausgebildet sind. Die Halbleiterstruktur umfasst ferner eine Gate-Struktur, die über der Finnenstruktur ausgebildet ist. Zusätzlich sind die Finnenstruktur und die erste Drahtstruktur durch die Gate-Struktur getrennt. Die US 2015 / 0 372 115 A1 offenbart ein Verfahren zum Bilden einer Nanodrahtvorrichtung, welches das Strukturieren mehrerer Halbleitermaterialschichten umfasst, so dass jede Schicht erste und zweite freiliegende Endflächen aufweist. Das Verfahren umfasst ferner das Bilden dotierter Verlängerungsbereiche in der ersten und zweiten freiliegenden Endfläche der Halbleitermaterialschichten. Das Verfahren umfasst ferner nach dem Bilden der dotierten Verlängerungsbereiche das Bilden von Epi-Halbleitermaterial in Source- und Drain-Bereichen der Vorrichtung.
  • Figurenliste
  • Die vorliegende Offenbarung versteht man am besten aus der Lektüre der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind und allein zu Veranschaulichungszwecken verwendet werden. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • Die 1A bis 1E zeigen diverse Ansichten einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 1A ist eine perspektivische Ansicht, 1B ist eine Querschnittansicht, die Y1-Y1 der 1A entspricht, 1C ist eine Querschnittansicht, die Y2-Y2 der 1A entspricht, 1D zeigt eine Querschnittansicht, die Xi-X1 der 1C entspricht, und 1E zeigt eine Querschnittansicht, die X2-X2 der 1C entspricht.
    • 2 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 3 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 4 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 5 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 6 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 7 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 8 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 9 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • Die 10A bis 10D zeigen eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 10A ist eine perspektivische Ansicht, 10B ist eine Querschnittansicht in die X-Richtung, 10C ist eine Querschnittansicht in die Y-Richtung, und 10D zeigt eine andere perspektivische Ansicht.
    • Die 11A bis 11D zeigen eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 11A ist eine perspektivische Ansicht, 11B ist eine Querschnittansicht in die X-Richtung, 11C ist eine Querschnittansicht in die Y-Richtung, und 11D zeigt eine andere perspektivische Ansicht.
    • Die 12A bis 12C zeigen eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 12A ist eine perspektivische Ansicht, 12B ist eine Querschnittansicht in die X-Richtung, 12C ist eine Querschnittansicht in die Y-Richtung.
    • 13 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 14 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 15 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 16 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • Die 17A bis 17E zeigen diverse Ansichten einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung. 17A ist eine perspektivische Ansicht, 17B ist eine Querschnittansicht, die Y1-Y1 der 17A entspricht, 17C ist eine Querschnittansicht, die Y2-Y2 der 17A entspricht, 17D zeigt eine Querschnittansicht, die X1-X1 der 17C entspricht, und 17E zeigt eine Querschnittansicht, die X2-X2 der 17C entspricht.
    • 18 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 19 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 20 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 21 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 22 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 23 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 24 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 25 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • Die 26A bis 26D zeigen eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 26A ist eine perspektivische Ansicht, 26B ist eine Querschnittansicht in die X-Richtung, 26C ist eine Querschnittansicht in die Y-Richtung, und 26D zeigt eine andere perspektivische Ansicht.
    • Die 27A bis 27D zeigen eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 27A ist eine perspektivische Ansicht, 27B ist eine Querschnittansicht in die X-Richtung, 27C ist eine Querschnittansicht in die Y-Richtung, und 27D zeigt eine andere perspektivische Ansicht.
    • Die 28A bis 28C zeigen eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 28A ist eine perspektivische Ansicht, 28B ist eine Querschnittansicht in die X-Richtung, 28C ist eine Querschnittansicht in die Y-Richtung.
    • 29 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 30 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 31 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 32 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • Die 33A bis 33E zeigen diverse Ansichten einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung. 33A ist eine perspektivische Ansicht, 33B ist eine Querschnittansicht, die Y1-Y1 der 33A entspricht, 33C ist eine Querschnittansicht, die Y2-Y2 der 33A entspricht, 33D zeigt eine Querschnittansicht, die ich X1-X1 der 33C entspricht, und 33E zeigt eine Querschnittansicht, die X2-X2 der 33C entspricht.
    • Die 34A bis 34D zeigen diverse Ansichten einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung. 34A ist eine perspektivische Ansicht, 34B ist eine Querschnittansicht, die Y1-Y1 der 34A entspricht, 34C ist eine Querschnittansicht, die Y2-Y2 der 34A entspricht, und 34D zeigt eine Querschnittansicht, die X1-X1 der 34C entspricht.
    • 35 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 36 zeigt eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • Die 37A bis 37C zeigen eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 37A ist eine perspektivische Ansicht, 37B ist eine Querschnittansicht in die X-Richtung, 37C ist eine Querschnittansicht in die Y-Richtung.
    • Die 38A bis 38C zeigen eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 38A ist eine perspektivische Ansicht, 38B ist eine Querschnittansicht in die X-Richtung, und 38C ist eine Querschnittansicht in die Y-Richtung.
    • Die 39A bis 39C zeigen eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 39A ist eine perspektivische Ansicht, 39B ist eine Querschnittansicht in die X-Richtung, und 39C ist eine Querschnittansicht in die Y-Richtung.
    • Die 40A bis 40C zeigen eines der diversen Stadien der Herstellung einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 40A ist eine perspektivische Ansicht, 40B ist eine Querschnittansicht in die X-Richtung, und 40C ist eine Querschnittansicht in die Y-Richtung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Man muss verstehen, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale der Erfindung offenbart. Spezifische Ausführungsformen oder Beispiele von Bauteilen und Einrichtungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele, die nicht bezwecken, einschränkend zu sein. Zum Beispiel sind die Maße von Merkmalen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessumständen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann außerdem Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal eingefügt ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Diverse Merkmale können willkürlich in verschiedenen Maßstäben im Sinne der Einfachheit und Klarheit gezeichnet sein.
  • Ferner können räumliche Bezugsbegriffe, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den FIG. veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, verschiedene Ausrichtungen der Vorrichtung beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den FIG. abgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt. Zusätzlich kann der Begriff „hergestellt aus“ entweder „umfassen“ oder „bestehen aus“ bedeuten.
  • Bei der vorliegenden Offenbarung wird ein Verfahren zum Herstellen eines inneren Abstandhalters zwischen einer metallischen Gate-Elektrode und einer epitaktischen Source-/Drain-Schicht für einen GAA-FET und einen Stapel-Kanal-FET bereitgestellt. Bei dieser Offenbarung verweist Source/Drain auf eine Source und/oder einen Drain. Der innere Abstandshalter kann auch anhand des folgenden Prozesses gebildet werden. Nachdem eine Dummy-Gate-Struktur über einer gestapelten Finnenstruktur, in der zwei verschiedene Halbleiterdrähte abwechselnd gestapelt werden, gebildet wurde, wird ein Source/Drain-Bereich der gestapelten Finnenstruktur vertieft. Dann wird eine isolierende (dielektrische) Schicht in der Vertiefung gebildet, und dann wird die gebildete Isolierschicht geätzt, um innere Abstandhalter an Enden der Halbleiterdrähte zu bilden. Anschließend wird eine epitaktische Source/Drain-Schicht über den inneren Abstandhaltern gebildet. Zu bemerken ist, dass bei der vorliegenden Offenbarung eine Source und ein Drain austauschbar verwendet werden, und dass ihre Strukturen im Wesentlichen gleich sind.
  • Bei dem oben stehenden Prozess ist es jedoch schwierig, das Ätzen der Isolierschicht präzis zu steuern, weshalb es schwierig ist, die Stärke und die Lage der inneren Abstandhalter präzis zu steuern. Angesichts dieser Tatsache, stellt die vorliegende Offenbarung ein Verfahren zum Herstellen innerer Abstandhalter zwischen einer metallischen Gate-Elektrode und einer epitaktischen Source/Drain-Schicht bereit, die die Stärke, die Form und/oder die Lage der inneren Abstandhalter präziser steuern kann.
  • Die 1A bis 1E zeigen diverse Ansichten einer Halbleiter-FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 1A ist eine perspektivische Ansicht, 1B ist eine Querschnittansicht, die Y1-Y1 der 1A entspricht, 1C ist eine Querschnittansicht, die Y2-Y2 der 1A entspricht, 1D zeigt eine Querschnittansicht, die Xi-X1 der 1C entspricht, und 1E zeigt eine Querschnittansicht, die X2-X2 der 1C entspricht.
  • Wie in den 1A bis 1E gezeigt, werden zwei Halbleiter-Finnenstrukturen 11 über einem Halbleitersubstrat 10 bereitgestellt. Bei einigen Ausführungsformen weist das Substrat 10 eine Einzelkristall-Halbleiterschicht mindestens auf ihrem Oberflächenabschnitt auf. Das Substrat 10 kann ein Einzelkristall-Halbleitermaterial aufweisen, wie zum Beispiel, ohne darauf beschränkt zu sein, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. Bei bestimmten Ausführungsformen besteht das Substrat 10 aus kristallinem Si.
  • Das Substrat 10 kann auf seinem Oberflächenbereich eine oder mehrere Pufferschichten (nicht gezeigt) aufweisen. Die Pufferschichten können dazu dienen, die Gitterkonstante von der des Substrats allmählich zu der der Source/Drain-Bereiche zu ändern. Die Pufferschichten können aus epitaktisch gewachsenen Einzelkristall-Halbleitermaterialien gebildet werden, wie zum Beispiel, ohne darauf beschränkt zu sein, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP. Bei einer besonderen Ausführungsform umfasst das Substrat 10 auf dem Siliziumsubstrat 10 epitaktisch gewachsene Silizium-Germanium (SiGe)-Pufferschichten. Die Germaniumkonzentration der SiGe-Pufferschichten kann auch von 30 atomaren % Germanium für die unterste Pufferschicht bis 70 atomaren % Germanium für die oberste Pufferschicht steigen.
  • Der Bodenteil der Finnenstrukturen 11 wird von einer Isolierschicht 35 (einer Finnenlinerschicht) abgedeckt. Die Finnenlinerschicht 35 weist eine oder mehrere Schichten aus isolierendem Material auf.
  • Eine Isolations-Isolierschicht 40, wie zum Beispiel seichte Grabenisolationen (Shallow Trench Isolations - STI), ist in den Gräben über dem Substrat 10 angeordnet. Die Isolations-Isolierschicht 40 kann aus geeigneten dielektrischen Materialien hergestellt werden, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Fluor-dotiertes Silikatglas (Fluor doped Silicate Glass - FSG), Low-k-Dielektrika, wie zum Beispiel kohlenstoffdotierte Oxide, extrem Low-k-Dielektrika, wie zum Beispiel mit porigem Kohlenstoff dotiertes Siliziumdioxid, ein Polymer, wie zum Beispiel Polyimid, Kombinationen dieser oder dergleichen. Bei einigen Ausführungsformen wird die Isolations-Isolierschicht 40 durch einen Prozess gebildet, wie zum Beispiel CVD, fließbare CVD-Ablagerung (FCVD) oder ein Spin-on-Glass-Prozess, obwohl irgendein akzeptabler Prozess verwendet werden kann.
  • Wie in 1B gezeigt, sind Kanalschichten 25, die Halbleiterdrähte sind, über der Finnenstruktur 11 angeordnet. Jede der Kanalschichten 25 ist von einer dielektrischen Gate-Schicht 102 und einer Gate-Elektrodenschicht 104 umgeben. Bei einigen Ausführungsformen weist die dielektrische Gate-Schicht 102 eine Grenzflächenschicht 102A und eine dielektrische High-k-Schicht 102B auf. Ferner ist eine isolierende Gate-Kappenschicht 106 über der Gate-Elektrodenschicht 104 angeordnet.
  • Wie in den 1A, 1C und 1D gezeigt, ist eine epitaktische Source/Drain-Schicht 80 über einem Source/Drain-Bereich der Finnenstruktur 11 angeordnet. Die epitaktische Source/Drain-Schicht 80 ist mit einer dielektrischen Grenzflächenschicht (Interlayer Dielectric) 95 abgedeckt. Außerdem sind eine erste Deckschicht 51 und/oder eine Isolierschicht 85 zwischen der epitaktischen Source/Drain-Schicht 80 und der ILD-Schicht-95 und zwischen der Gate-Elektrode 104 und der ILD-Schicht 95 gebildet. Ferner ist ein Source/Drain-Kontakt 130 in Kontakt mit der epitaktischen Source/Drain-Schicht 80 angeordnet. Bei einer Ausführungsform hat die epitaktische Source/Drain-Schicht 80 im Querschnitt eine sechseckige Form, eine Diamantform oder andere vieleckige Formen oder eine Halbkreisform.
  • 1C ist eine Querschnittansicht in die Y-Richtung, die den vertikalen Abschnitt der Isolierschicht 85 an einem Bereich zwischen der Gate-Elektrode 104 und der epitaktischen Source/Drain-Schicht 80 schneidet. In diesem Bereich sind die Halbleiterdrähte 25 mindestens teilweise mit der Isolierschicht 85 abgedeckt. Bei einigen Ausführungsformen sind ein oder mehrere Leerräume 70 in der Isolierschicht 85 zwischen den Halbleiterdrähten 25 gebildet. Die Querschnittform der Leerräume 70 weist eine kreisförmige Form, eine ovale Form (vertikal und/oder horizontal), eine Tränenform oder eine rechteckige oder vieleckige Form mit gerundeten Ecken auf. Bei anderen Ausführungsformen wird kein Leerraum gebildet.
  • 1D zeigt eine Querschnittansicht, die X1-X1 der 1C entspricht, und 1E zeigt eine Querschnittansicht, die X2-X2 der 1C entspricht. Wie in 1D gezeigt, ist Isolierschicht 85 zwischen Endseiten der Gate-Elektrodenschicht 104 und der epitaktischen Source/Drain-Schicht 80 als innere Abstandhalter angeordnet. Bei einigen Ausführungsformen ist die dielektrische Gate-Schicht 102 zwischen der Isolierschicht 85 und der Gate-Elektrodenschicht 104 angeordnet. Wie in 1D gezeigt, sind Endseiten der inneren Abstandhalter 85 in Kontakt mit der epitaktischen Source/Drain-Schicht 80 vertikal ausgerichtet (auf derselben vertikalen Ebene angeordnet). Ferner sind die Endseiten der inneren Abstandhalter 85 in Kontakt mit der epitaktischen Source/Drain-Schicht 80 und Schnittflächen zwischen den Endseiten der Halbleiterdrähte und der epitaktischen Source/Drain-Schicht 80 sind ebenfalls vertikal ausgerichtet. Die Schnittfläche zwischen der Gate-Elektrode 104 und den inneren Abstandhaltern 85 hat eine gewölbte Oberfläche, die zu der Gate-Elektrode 104 vorragt, während die Schnittfläche zwischen den inneren Abstandhaltern 85 und der epitaktische Source/Drain-Schicht 80 im Wesentlichen flach ist. Wie in 1E gezeigt, besteht, wenn die Leerräume 70 gebildet werden, ein Raum (Leerraum) zwischen der Endseite des Halbleiterdrahts 25 und der epitaktischen Source/Drain-Schicht 80. Wie in 1E gezeigt, haben die Leerräume 70 in diesem Querschnitt eine gewölbte Seite und drei im Wesentlichen gerade Seiten. Bei einigen Ausführungsformen bestehen die inneren Abstandhalter aus einem dielektrischen Low-k-Material wie SiOC und/oder SiOCN oder aus einem anderen geeigneten dielektrischen Material. Das dielektrische Low-k-Material hat eine Dielektrizitätskonstante, die kleiner ist als die von Siliziumdioxid.
  • Die Stärke und die Breite jedes der Halbleiterdrähte 25 liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm, und liegt bei anderen Ausführungsformen in einem Bereich von etwa 6 nm bis etwa 12 nm. Der Raum zwischen benachbarten Halbleiterdrähten in die Z-Richtung liegt bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 6 nm. Die Stärke W1 des inneren Abstandhalters 85 liegt bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 6 nm. Die Querschnittform der Halbleiterdrähte 25 in dem Kanalbereich kann eine beliebige vieleckige Form sein (quadratisch, rechteckig, dreieckig usw.), eine Vieleckform mit gerundeten Ecken, kreisförmig oder oval (vertikal oder horizontal).
  • In den 1A bis 1E sind zwei Finnenstrukturen 11 und vier Halbleiterdrähte 25 veranschaulicht. Die Anzahlen sind jedoch nicht darauf beschränkt. Die Anzahl der Finnenstrukturen kann eine, drei, vier oder mehr pro Gate betragen, und die Anzahl der Halbleiterdrähte 25 kann ein, zwei, drei und vier, bis zu zehn betragen.
  • Bei bestimmten Ausführungsformen ist die Halbleitervorrichtung der 1A bis 1E ein n-Typ-GAA-FET. Bei anderen Ausführungsformen ist die Halbleitervorrichtung der 1A bis 1E ein p-Typ-GAA-FET. Bei einigen Ausführungsformen werden ein oder mehrere n-Typ-GAA-FETs und ein oder mehrere p-Typ-GAA-FETs auf demselben Substrat 10 bereitgestellt.
  • Die 2 bis 16 zeigen beispielhafte sequenzielle Prozesse zum Herstellen des GAA-FET, der in den 1A bis 1E gemäß einer Ausführungsform der vorliegenden Offenbarung, gezeigt ist. Es ist klar, dass zusätzliche Vorgänge vor, während und nach den Prozessen, die von den 2 bis 16 gezeigt werden, vorgesehen werden können, und einige der Vorgänge, die unten beschrieben sind, können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden. Die Reihenfolge der Vorgänge/Prozesse kann gegenseitig austauschbar sein.
  • Wie in 2 gezeigt, sind Fremdionen (Dotierstoffe) 12 in eine Siliziumsubstrat 10 implantiert, um einen Wannenbereich zu bilden. Die Ionenimplantation wird ausgeführt, um einen Punch-Through-Effekt zu vermeiden. Das Substrat 10 kann diverse Bereiche aufweisen, die zweckmäßig mit Verunreinigungen dotiert wurden (zum Beispiel p-Typ oder n-Typ-Leitfähigkeit). Die Dotierstoffe 12 sind zum Beispiel Bor (BF2) für einen n-Typ-FinFET und Phosphor für einen p-Typ-FinFET.
  • Dann, wie in 3 gezeigt, werden gestapelte Halbleiterschichten über dem Substrat 10 gebildet. Die gestapelten Halbleiterschichten weisen erste Halbleiterschichten 20 und zweite Halbleiterschichten 25 auf. Ferner wird über den gestapelten Schichten eine Maskenschicht 15 gebildet.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 bestehen aus Materialien, die verschiedene Gitterkonstanten haben, und können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP aufweisen.
  • Bei einigen Ausführungsformen bestehen die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung. Bei einer Ausführungsform sind die ersten Halbleiterschichten 20 Si1-xGex, wobei x größer ist als etwa 0,3, oder Ge (x=1,0), und die zweiten Halbleiterschichten 25 bestehen aus Si oder Si1-yGey, wobei y kleiner als etwa 0,4 ist und x> y. In dieser Offenbarung bedeutet „M“-Verbindung oder eine auf „M“ basierende Verbindung, dass der Großteil der Verbindung aus M besteht.
  • Bei einer Ausführungsform sind die zweiten Halbleiterschichten 25 Si1-yGey, wobei y größer ist als etwa 0,3, oder Ge, und die ersten Halbleiterschichten 25 bestehen aus Si oder Si1-xGex, wobei x kleiner als etwa 0,4 ist und x > y. Bei noch anderen Ausführungsformen besteht die erste Halbleiterschicht 20 aus Si1-xGex, wobei x in einem Bereich von etwa 0,3 bis etwa 0,8 liegt, und die zweite Halbleiterschicht 25 besteht aus Si1-yGey, wobei y in einem Bereich von etwa 0,1 bis etwa 0,4 liegt.
  • In 3 sind vier Schichten der ersten Halbleiterschicht 20 und vier Schichten der zweiten Halbleiterschicht 25 angeordnet. Die Anzahl der Schichten ist jedoch nicht auf vier beschränkt, und kann so klein sein wie 1 (jede Schicht) und, bei einigen Ausführungsformen werden 2 bis 10 Schichten sowohl der ersten als auch der zweiten Halbleiterschichten gebildet. Durch Anpassen der Anzahlen der gestapelten Schichten, kann ein Steuerstrom der GAA-FET-Vorrichtung angepasst werden.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 werden epitaktisch über dem Substrat 10 gebildet. Die Stärke der ersten Halbleiterschichten 20 kann gleich oder größer sein als die der zweiten Halbleiterschichten 25, und liegt bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 20 nm, und liegt bei anderen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm. Die Stärke der zweiten Halbleiterschichten 25 liegt bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 20 nm, und bei anderen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm. Die Stärke jeder der ersten Halbleiterschichten 20 kann gleich sein oder variieren.
  • Bei einigen Ausführungsformen ist die unterste Halbleiterschicht (die Schicht, die dem Substrat 10 am nächsten liegt) stärker als die restlichen ersten Halbleiterschichten. Die Stärke der untersten Halbleiterschicht liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 50 nm, oder, bei anderen Ausführungsformen, in einem Bereich von etwa 20 nm bis etwa 40 nm.
  • Bei einigen Ausführungsformen weist die Maskenschicht 15 eine erste Maskenschicht 15A und eine zweite Maskenschicht 15B auf. Die erste Maskenschicht 15A ist eine Pad-Oxidschicht bestehend aus einem Siliziumdioxid, die durch eine Wärmeoxidation gebildet werden kann. Die zweite Maskenschicht 15B besteht aus einem Siliziumnitrid (SiN), das durch chemische Dampfphasenabscheidung (Chemical Vapor Deposition (CVD), darunter Niederdruck-CVD (LPCVD) und plasmaverstärkte CVD (PECVD), physikalische Dampfphasenabscheidung (PVD), Atomschichtabscheidung (Atomic Layer Deposition (ALD) oder anderen geeigneten Prozess gebildet wird. Die Maskenschicht 15 wird in eine Maskenstruktur unter Verwenden von Strukturierungsvorgängen, darunter Photolithographie und Ätzen, in eine Maskenstruktur strukturiert.
  • Dann, wie in 4 gezeigt, werden die gestapelten Schichten der ersten und zweiten Halbleiterschichten 20, 25 durch Verwenden der strukturierten Maskenschicht strukturiert, wobei die gestapelten Schichten in Finnenstrukturen 30, die sich in die X-Richtung erstrecken, gebildet werden. In 4 sind zwei Finnenstrukturen 30 in die Y-Richtung eingerichtet. Aber die Anzahl der Finnenstrukturen ist nicht auf zwei beschränkt und kann so klein wie eins und drei oder mehr sein. Bei einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 30 gebildet, um die Strukturierungstreue bei den Strukturierungsvorgängen zu verbessern. Wie in 4 gezeigt, haben die Finnenstrukturen 30 obere Abschnitte, die aus den gestapelten Halbleiterschichten 20, 25 bestehen, und Wannenabschnitte 11.
  • Die Stärke W1 des oberen Abschnitts der Finnenstruktur in die Y-Richtung liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm, und liegt bei anderen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 30 nm. Die Höhe H1 entlang der Z-Richtung der Finnenstruktur liegt in einem Bereich von etwa 100 nm bis etwa 200 nm.
  • Die gestapelte Finnenstruktur 30 kann durch ein beliebiges geeignetes Verfahren strukturiert werden. Die Strukturen können zum Beispiel unter Verwenden eines oder mehrerer photolitografischer Prozesse, darunter Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstständig ausrichtende Prozesse, die es erlauben, Strukturen zu schaffen, die zum Beispiel Abstände kleiner als die haben, die man anderenfalls unter Verwenden eines einzigen direkten Photolithographieprozesses erhalten kann. Bei einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwenden eines Photolithographieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwenden eines sich selbstständig ausrichtenden Prozesses gebildet. Die Opferschicht wird dann entfernt, und die restlichen Abstandhalter können dann verwendet werden, um die gestapelte Finnenstruktur 30 zu strukturieren.
  • Nachdem die Finnenstrukturen 30 gebildet wurden, wird eine isolierende Materialschicht, die eine oder mehrere Schichten aus isolierendem Material aufweist, über dem Substrat derart gebildet, dass die Finnenstrukturen vollständig in der Isolierschicht eingebettet sind. Das Isoliermaterial für die Isolierschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid (SiON), SiOCN, SiCN, Fluor-dotiertes Silikatglas (Fluorine-Doped Silicate Glass - FSG) oder ein dielektrisches Low-k-Material, das durch LPCVD (chemische Niederdruck-Dampfphasenabscheidung), Plasma-CVD oder fließbare CVD gebildet wird, aufweisen. Ein Härtvorgang kann nach dem Bilden der Isolierschicht ausgeführt werden. Dann wird ein Planarisierungsvorgang, wie zum Beispiel ein chemisch-mechanisches Polier- (Chemical Mechanical Polishing - CMP)-Verfahren und/oder ein Rückätzverfahren derart ausgeführt, dass die Oberfläche der obersten zweiten Halbleiterschicht 25 aus der Isoliermaterialschicht freigelegt wird. Bei einigen Ausführungsformen wird eine Finnenlinerschicht 35 über den Finnenstrukturen gebildet, bevor die Isoliermaterialschicht gebildet wird. Die Finnenlinerschicht 35 besteht aus SiN oder einem auf Siliziumnitrid basierenden Material (zum Beispiel SiON, SiCN oder SiOCN).
  • Bei einigen Ausführungsformen weisen die Finnenlinerschichten 35 eine erste Finnenlinerschicht auf, die über dem Substrat 10 und Seitenwänden des Bodenteils der Finnenstrukturen 11 gebildet wird, und eine zweite Finnenlinerschicht, die auf der ersten Finnenlinerschicht gebildet wird. Jede der Linerschichten hat bei einigen Ausführungsformen eine Stärke zwischen 1 nm und etwa 20 nm. Bei einigen Ausführungsformen weist die erste Finnenlinerschicht Siliziumoxid auf und hat eine Stärke zwischen etwa 0,5 nm und etwa 5 nm, und die zweite Finnenlinerschicht weist Siliziumnitrid auf und hat eine Stärke zwischen etwa 0,5 nm und etwa 5 nm. Die Linerschichten können anhand eines oder mehrerer Prozesse aufgebracht werden, wie zum Beispiel physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD) oder Atomschichtabscheidung (Atomic Layer Deposition - ALD), obwohl irgendein akzeptabler Prozess verwendet werden kann.
  • Dann, wie in 5 gezeigt, wird die Schicht aus isolierendem Material vertieft, um eine Isolations-Isolierschicht 40 derart zu bilden, dass der oberste Abschnitt der Finnenstrukturen 30 freigelegt wird. Mit diesem Vorgang werden die Finnenstrukturen 30 elektrisch voneinander durch die Isolations-Isolierschicht 40, die auch seichte Grabenisolation (STI) genannt wird, getrennt.
  • Bei der in 5 gezeigten Ausführungsform, wird die Isolations-Isolierschicht vertieft, bis der obere Abschnitt der Finnenstruktur (Wannenschicht) 11 freigelegt wird. Bei anderen Ausführungsformen wird der obere Abschnitt der Finnenstruktur 11 nicht freigelegt. Die ersten Halbleiterschichten 20 sind Opferschichten, die anschließend teilweise entfernt werden, und die zweiten Halbleiterschichten 25 werden anschließend in Halbleiterdrähte als Kanalschichten eines GAA-FET gebildet.
  • Nach dem Bilden der Isolations-Isolierschicht 40, wird, wie in 6 gezeigt, eine Opfer-(Dummy) Gate-Struktur 50 gebildet. 6 veranschaulicht eine Struktur, nachdem eine Opfer-Gate-Struktur 50 über den freigelegten Finnenstrukturen 30 gebildet wurde. Die Opfer-Gate-Struktur 50 wird über einem Abschnitt der Finnenstrukturen, der ein Kanalbereich sein soll, gebildet. Die Opfer-Gate-Struktur definiert den Kanalbereich des GAA-FET. Die Opfer-Gate-Struktur 50 weist eine dielektrische Opfer-Gate-Schicht 52 und eine Opfer-Gate-Elektrodenschicht 54 auf. Die dielektrische Opfer-Gate-Schicht 52 weist eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel einem auf Siliziumoxid basierenden Material auf. Bei einer Ausführungsform wird ein durch CVD gebildetes Siliziumoxid verwendet. Die Stärke der dielektrischen Opfer-Gate-Schicht 52 liegt bei einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Die Opfer-Gate-Struktur 50 wird zunächst durch Aufbringen einer ganzflächigen Schicht der dielektrischen Opfer-Gate-Schicht 52 über die Finnenstrukturen gebildet. Eine Opfer-Gate-Elektrodenschicht wird dann als ganzflächige Schicht auf der dielektrischen Opfer-Gateschicht und über den Finnenstrukturen derart aufgebracht, dass die Finnenstrukturen vollständig in der Opfer-Gate-Elektrodenschicht eingebettet sind. Die Opfer-Gate-Elektrodenschicht weist Silizium auf, wie zum Beispiel polykristallines Silizium oder amorphes Silizium. Die Stärke der Opfer-Gate-Elektrodenschicht liegt bei einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 200 nm. Bei einigen Ausführungsformen wird auf der Opfer-Gate-Elektrodenschicht ein Planarisierungsvorgang ausgeführt. Die dielektrische Opfer-Gate-Schicht und die Opfer-Gate-Elektrodenschicht werden unter Verwenden von CVD, darunter LPCVD und PECVD, PVD, ALD oder durch eines anderen geeigneten Prozesses aufgebracht. Anschließend wird eine Maskenschicht über der Opfer-Gate-Elektrodenschicht gebildet. Die Maskenschicht weist eine Pad-SiN-Schicht 56 und eine Siliziumoxid-Maskenschicht 58 auf.
  • Dann wird ein Strukturierungsvorgang auf der Maskenschicht ausgeführt, und die Opfer-Gate-Elektrodenschicht wird in eine Opfer-Gate-Struktur 50, wie in 6 gezeigt, strukturiert. Die Opfer-Gate-Struktur weist die dielektrische Opfer-Gate-Schicht 52, die Opfer-Gate-Elektrodenschicht 54 (zum Beispiel Polysilizium), die Pad-SiN-Schicht 56 und die Siliziumoxid-Maskenschicht 58 auf. Durch Strukturieren der Opfer-Gate-Struktur, werden die gestapelten Schichten der ersten und zweiten Halbleiterschicht teilweise auf entgegengesetzten Seiten der Opfer-Gate-Struktur freigelegt, wodurch Source/Drain (S/D)-Bereiche, wie in 6 gezeigt, definiert werden. In dieser Offenbarung werden eine Source und ein Drain gegenseitig austauschbar verwendet, und ihre Strukturen sind im Wesentlichen gleich. In 6 wird eine Opfer-Gate-Struktur gebildet, aber die Anzahl der Opfer-Gate-Strukturen ist nicht auf eine beschränkt. Zwei oder mehrere Opfer-Gate-Strukturen werden bei einigen Ausführungsformen in die X-Richtung eingerichtet. Bei bestimmten Ausführungsformen werden eine oder mehrere Dummy-Opfer-Gate-Strukturen auf beiden Seiten der Opfer-Gate-Strukturen gebildet, um die Strukturierungstreue zu verbessern.
  • Nachdem die erste Opfer-Gate-Struktur gebildet wurde, wird eine erste Deckschicht 51, die aus einem isolierenden Material besteht, formangeglichen über den freigelegten Finnenstrukturen und der Opfer-Gate-Struktur gebildet. Ferner wird eine zweite Deckschicht 53 über der ersten Deckschicht 51, wie in 7 gezeigt, gebildet. Die erste und die zweite Deckschicht werden auf formangeglichene Art derart aufgebracht, dass sie im Wesentlichen gleiche Stärke auf vertikalen Oberflächen, wie zum Beispiel jeweils Seitenwänden, horizontalen Oberflächen und der Oberseite der Opfer-Gate-Struktur haben. Bei einigen Ausführungsformen hat die erste Deckschicht 51 eine Stärke in einem Bereich von etwa 2 nm bis etwa 10 nm, und die zweite Deckschicht 53 hat eine Stärke, die größer ist als die der ersten Deckschicht, und hat eine Stärke in einem Bereich von etwa 5 nm bis etwa 20 nm.
  • Bei einer Ausführungsform weist die erste Deckschicht 51 ein dielektrisches Low-k-Material wie SiOC und/oder SiOCN oder ein anderes geeignetes dielektrisches Material auf. Die zweite Deckschicht 53 weist SiN und/oder SiON und/oder SiCN oder ein anderes geeignetes dielektrisches Material auf. Die erste Deckschicht und die zweite Deckschicht bestehen aus verschiedenen Materialien, so dass eine von ihnen selektiv geätzt werden kann. Die erste Deckschicht 51 und die zweite Deckschicht 53 können durch ALD oder CVD oder durch ein anderes geeignetes Verfahren gebildet werden.
  • Wie in 8 gezeigt, werden dann die Finnenstrukturen der Source/Drain-Bereiche hinunter bis etwa zu der Oberfläche der Isolations-Isolierschicht 40 vertieft.
  • Anschließend wird eine epitaktische Source/Drain-Schicht 80, wie in 9 gezeigt, gebildet. Die epitaktische Source/Drain-Schicht 80 weist eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe, Ge für einen p-Kanal-FET auf. Für den p-Kanal-FET kann in der Source/dem Drain auch Bor (B) enthalten sein. Die epitaktischen Source/Drain-Schichten 80 werden durch ein epitaktisches Wachstumsverfahren unter Verwenden von CVD, ALD oder Molekularstrahlepitaxie (Molecular Beam Epitaxy - MBE) gebildet. Wie in 9 gezeigt, wachsen die epitaktischen Source/Drain-Schichten von den vertieften zwei Finnenstrukturen, und bei einigen Ausführungsformen werden die gewachsenen epitaktischen Schichten über der Isolations-Isolierschicht zusammengeführt und bilden einen Leerraum 89. Die epitaktische Source/Drain-Schicht 80 wird in Kontakt mit der zweiten Deckschicht 53, die über Seitenflächen der Opfer-Gate-Struktur 50 angeordnet ist, gebildet.
  • Anschließend, wie in den 10A bis 10D gezeigt, wird die zweite Deckschicht 53 durch Nass- und/oder Trockenätzen entfernt. 10A ist eine perspektivische Ansicht, 10B ist eine Querschnittansicht in die X-Richtung, die eine Finnenstruktur schneidet, 10C ist eine Querschnittansicht in die Y-Richtung, die einen Spalt 83 der 10D schneidet, und 10D zeigt eine andere perspektivische Ansicht.
  • Wenn die zweite Deckschicht 53 aus SiN besteht, kann die zweite Deckschicht 53 selektiv durch Verwenden von H3PO4 entfernt werden. Durch Entfernen der zweiten Deckschicht 53, wird ein Spalt 83 zwischen der epitaktischen Source/Drain-Schicht 80 und der ersten Deckschicht 51, die über den Seitenflächen der Opfer-Gate-Struktur angeordnet ist, wie in 10D gezeigt, gebildet. Wie in 10D gezeigt, wird ein Teil der Struktur aus dem Spalt freigelegt. Der Raum des Spalts 83 hat im Wesentlichen dieselbe Stärke wie die Stärke der zweiten Deckschicht 53.
  • Dann, wie in den 11A bis 11D gezeigt, wird ein Teil der ersten Halbleiterschichten 20 in dem Spalt 83 aus der ersten Finnenstruktur entfernt, und Räume 21 werden zwischen den Halbleiterschichten 25 gebildet. Die ersten Halbleiterschichten 20 können entfernt oder unter Verwenden eines Ätzmittels, das selektiv die ersten Halbleiterschichten 20 gegen die zweiten Halbleiterschichten 25 ätzen kann, geätzt.
  • Wenn die ersten Halbleiterschichten 20 Ge oder SiGe sind, und die zweiten Halbleiterschichten 25 Si sind, können die ersten Halbleiterschichten 20 selektiv durch ein Nassätzmittel entfernt werden, wie zum Beispiel, ohne darauf beschränkt zu sein, Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (Tetramethylammonium Hydroxide - TMAH), Ethylendiamin-Brenzkatechin (Ethylenediamine Pyrocatechol - EDP) oder Kaliumhydroxid (KOH)-Lösungen. Ebenso, wenn die ersten Halbleiterschichten 20 Si sind und die zweiten Halbleiterschichten 25 Ge oder SiGe sind, können die ersten Halbleiterschichten selektiv unter Verwenden eines Nassätzmittels entfernt werden, wie zum Beispiel, ohne darauf beschränkt zu sein, Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (Tetramethylammonium Hydroxide - TMAH), Ethylendiamin-Brenzkatechin (Ethylenediamine Pyrocatechol - EDP) oder Kaliumhydroxid (KOH)-Lösungen. Wie in 11C gezeigt, haben die restlichen zweiten Halbleiterschichten 25 bei einigen Ausführungsformen eine gerundete Eckenform. Aufgrund der Nassätzeigenschaften, hat die Endseite der ersten Halbleiterschichten 20 bei einigen Ausführungsformen eine konvexe Form, wie in 11B gezeigt. Durch Anpassen der Ätzzeit ist es möglich, die Lagen der Endseiten der ersten Halbleiterschichten 20 zu steuern.
  • Dann, wie in den 12A bis 12C gezeigt, wird eine Isolierschicht 85 über der Struktur, die in den 11A bis 11D gezeigt ist, gebildet. Die Isolierschicht 85 kann durch ALD oder CVD oder durch ein anderes geeignetes Verfahren gebildet werden. Durch Aufbringen der Isolierschicht 85, werden die Räume 21 mit dem Isoliermaterial der Isolierschicht 85 gefüllt, wodurch innere Abstandhalter 85, wie in 12B gezeigt, gebildet werden. Bei einigen Ausführungsformen weist die Isolierschicht 85 ein dielektrisches Low-k-Material wie SiOC und/oder SiOCN oder ein anderes geeignetes dielektrisches Material auf.
  • Bei einigen Ausführungsformen, wie in 12C gezeigt, werden ein oder mehrere Leerräume 70 in den inneren Abstandhaltern 85 gebildet. Bei bestimmten Ausführungsformen ist ein Teil der zweiten Halbleiterschicht 25 mit dem Leerraum exponiert. Bei anderen Ausführungsformen ist kein Teil der zweiten Halbleiterschicht 25 mit dem Leerraum exponiert. Bei einigen Ausführungsformen wird kein Leerraum gebildet.
  • Anschließend wird eine dielektrische Grenzflächenschicht (ILD) 95, wie in 13 gezeigt, gebildet. Die Materialien für die ILD-Schicht 95 weisen Verbindungen auf, die Si, O, C und/oder H umfassen, wie zum Beispiel Siliziumoxid, SiCOH und SiOC. Organische Materialien, wie Polymere, können für die ILD-Schicht 95 verwendet werden. Nachdem die ILD-Schicht 95 gebildet wurde, wird ein Planarisierungsvorgang, wie zum Beispiel CMP, ausgeführt, so dass der obere Abschnitt der Opfer-Gate-Elektrodenschicht freigelegt wird. Dann werden die Opfer-Gate-Elektrodenschicht 54 und die dielektrische Opfer-Gate-Schicht 52 entfernt, wodurch ein Gate-Zwischenraum 75 gebildet wird, in dem Kanalbereiche der Finnenstrukturen, wie in 14 gezeigt, freigelegt sind.
  • Die ILD-Schicht 95 schützt die S/D-Strukturen 80 während des Entfernens der Opfer-Gate-Strukturen. Die Opfer-Gate-Strukturen können unter Verwenden von Plasma-Trockenätzen und/oder Nassätzen entfernt werden. Wenn die Opfer-Gate-Elektrodenschicht 54 Polysilizium ist und die ILD-Schicht 95 Siliziumoxid ist, kann ein Nassätzmittel, wie zum Beispiel eine TMAH-Lösung verwendet werden, um die Opfer-Gate-Elektrodenschicht 54 selektiv zu entfernen. Die dielektrische Opfer-Gate-Schicht 52 wird danach unter Verwenden von Plasma-Trockenätzen und/oder Nassätzen entfernt.
  • Nachdem die Opfer-Gate-Strukturen entfernt wurden, werden die ersten Halbleiterschichten 20 in den Finnenstrukturen entfernt, wodurch Drähte der zweiten Halbleiterschichten 25, wie in 15 gezeigt, gebildet werden. Die ersten Halbleiterschichten 20 können entfernt oder unter Verwenden eines Ätzmittels, das selektiv die ersten Halbleiterschichten 20 gegen die zweiten Halbleiterschichten 25 ätzen kann, wie oben dargelegt, geätzt.
  • Nachdem die Halbleiterdrähte der zweiten Halbleiterschichten 25 gebildet wurden, wird eine dielektrische Gate-Schicht 102 um jede Kanalschicht (Drähte der zweiten Halbleiterschichten 25) gebildet, und eine Gate-Elektrodenschicht 104 wird auf der dielektrischen Gate-Schicht 102, wie in 16 gezeigt, gebildet.
  • Bei bestimmten Ausführungsformen weist die dielektrische Gate-Schicht 102 eine oder mehrere Schichten aus einem dielektrischen Material auf, wie zum Beispiel aus einem Siliziumdioxid, Siliziumnitrid oder dielektrischem High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen dieser. Beispiele des dielektrischen High-k-Materials weisen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkonoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3)-Legierung, andere geeignete dielektrische High-k-Materialien und/oder Kombinationen dieser auf. Bei einigen Ausführungsformen weist die dielektrische Gate-Schicht 102 eine Grenzflächenschicht 102A, die zwischen den Kanalschichten und dem dielektrischen Material gebildet ist, auf.
  • Die dielektrische Gate-Schicht 102 kann durch CVD, ALD oder durch ein anderes geeignetes Verfahren gebildet werden. Bei einer Ausführungsform wird die dielektrische Gate-Schicht 102 unter Verwenden eines hoch formangeglichenen Ablagerungsprozesses, wie ALD, gebildet, um das Bilden einer dielektrischen Gate-Schicht sicherzustellen, die um jede der Kanalschichten eine gleichmäßige Stärke hat. Die Stärke der dielektrischen Gate-Schicht 102 liegt bei einer Ausführungsform in einem Bereich von etwa 1 nm bis etwa 6 nm.
  • Die Gate-Elektrodenschicht 104 wird auf der dielektrischen Gate-Schicht 102 gebildet, um jede Kanalschicht zu umgeben. Die Gate-Elektrodenschicht 104 weist eine oder mehrere Schichten aus leitfähigem Material auf, wie Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen dieser.
  • Die Gate-Elektrodenschicht 104 kann durch CVD, ALD, galvanische Beschichtung oder durch ein anderes geeignetes Verfahren gebildet werden. Die Gate-Elektrodenschicht wird auch über der oberen Oberfläche der ILD-Schicht 95 aufgebracht. Die dielektrische Gate-Schicht und die Gate-Elektrodenschicht, die über der ILD-Schicht 95 gebildet werden, werden dann zum Beispiel unter Verwenden von CMP planarisiert, bis die Oberfläche der ILD-Schicht 95 freigelegt wird. Nach dem Planarisierungsvorgang, wird die Gate-Elektrodenschicht 104 vertieft, und eine isolierende Kappenschicht 106 wird über der vertieften Gate-Elektrode 104, wie in 1A gezeigt, gebildet. Die isolierende Kappenschicht weist eine oder mehrere Schichten aus Material, das auf Siliziumnitrid, wie SiN, basiert, auf. Die isolierende Kappenschicht 106 kann durch Aufbringen eines isolierenden Materials gefolgt von einem Planarisierungsvorgang gebildet werden.
  • Bei bestimmten Ausführungsformen der vorliegenden Offenbarung, werden eine oder mehrere Arbeitsfunktions-Anpassungsschichten (nicht gezeigt) zwischen die dielektrische Gate-Schicht 102 und die Gate-Elektrode 104 eingefügt. Die Arbeitsfunktions-Anpassungsschichten bestehen aus einem leitfähigen Material, wie zum Beispiel aus einer einzigen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAIC, oder aus einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für den n-Kanal-FET werden ein oder mehrere aus TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Arbeitsfunktions-Anpassungsschicht verwendet, und für den p-Kanal-FET ein oder mehrere aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Arbeitsfunktions-Anpassungsschicht verwendet. Die Arbeitsfunktions-Anpassungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder eines anderen geeigneten Prozesses gebildet werden. Ferner kann die Arbeitsfunktions-Anpassungsschicht separat für den n-Kanal-FET und den p-Kanal-FET, die verschiedene Metallschichten verwenden können, gebildet werden.
  • Anschließend werden Kontaktlöcher in der ILD-Schicht 95 durch Verwenden von Trockenätzen gebildet. Bei einigen Ausführungsformen wird der obere Abschnitt der epitaktischen S/D-Schicht 80 geätzt. Bei einigen Ausführungsformen wird über der epitaktischen S/D-Schicht 80 eine Silicidschicht gebildet. Die Silicidschicht weist eine oder mehrere aus WSi, CoSi, NiSi, TiSi, MoSi und TaSi auf. Dann wird ein leitfähiges Material 130 in den Kontaktlöchern, wie in 1A gezeigt, gebildet. Das leitfähige Material 130 weist eines oder mehrere aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN auf. Es versteht sich von selbst, dass die GAA-FETs weiteren CMOS-Prozessen unterzogen werden, um diverse Merkmale zu bilden, wie zum Beispiel Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, dielektrische Schichten, Passivierungsschichten usw.
  • Die 17A bis 17E zeigen diverse Ansichten einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung. 17A ist eine perspektivische Ansicht, 17B ist eine Querschnittansicht, die Y1-Y1 der 17A entspricht, 17C ist eine Querschnittansicht, die Y2-Y2 der 17A entspricht, 17D zeigt eine Querschnittansicht, die X1-X1 der 17C entspricht, und 17E zeigt eine Querschnittansicht, die X2-X2 der 17C entspricht. Das Material, die Konfiguration, die Maße und/oder Prozesse, die dieselben sind wie in den oben stehenden Ausführungsformen, die unter Bezug auf die 1A bis 16 beschrieben wurden, oder ähnlich sind, können bei den folgenden Ausführungsformen eingesetzt werden, und eine ausführliche Erklärung kann weggelassen werden.
  • In dem GAA-FET der 17Ab bis 17E, ist der Halbleiter-FET ein p-Typ-GAA-FET, und die Halbleiterdrähte für den Kanalbereich werden von der ersten Halbleiterschicht 20 konfiguriert. Bei einer Ausführungsform sind die ersten Halbleiterschichten 20 Si1-xGex, wobei x größer ist als etwa 0,3, oder Ge (x=1,0), und die zweiten Halbleiterschichten 25 bestehen aus Si oder Si1-yGey, wobei y kleiner als etwa 0,4 ist und x > y. Ferner ist die Struktur des Source/Drain-Bereichs von der Struktur, die in den 1A bis 1E gezeigt ist, verschieden. In den 17A bis 17E erstrecken sich die Halbleiterdrähte der ersten Halbleiterschicht 20 in den Source/Drain-Bereich und sind von einer epitaktischen Source/Drain-Schicht 81 umgeben.
  • Wie in den 17A bis 17E gezeigt, werden zwei Halbleiter-Finnenstrukturen 11 über einem Halbleitersubstrat 10 bereitgestellt. Bei bestimmten Ausführungsformen besteht das Substrat 10 aus kristallinem Si. Der Bodenteil der Finnenstrukturen 11 wird von einer Isolierschicht 35 (einer Finnenlinerschicht) abgedeckt. Die Finnenlinerschicht 35 weist eine oder mehrere Schichten aus isolierendem Material auf. Eine Isolations-Isolierschicht 40, wie zum Beispiel seichte Grabenisolationen (Shallow Trench Isolations - STI), ist in den Gräben über dem Substrat 11 angeordnet. Die Isolations-Isolierschicht 40 kann aus geeigneten dielektrischen Materialien hergestellt werden, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Fluor-dotiertes Silikatglas (Fluor doped Silicate Glass - FSG), Low-k-Dielektrika, wie zum Beispiel kohlenstoffdotierte Oxide, extrem Low-k-Dielektrika, wie zum Beispiel mit porigem Kohlenstoff dotiertes Siliziumdioxid, ein Polymer, wie zum Beispiel Polyimid, Kombinationen dieser oder dergleichen.
  • Wie in 17B gezeigt, sind Kanalschichten 20, die Halbleiterdrähte sind, über der Finnenstruktur 11 angeordnet. Jede der Kanalschichten 20 ist von einer dielektrischen Gate-Schicht 102 und einer Gate-Elektrodenschicht 104 umgeben. Bei einigen Ausführungsformen weist die dielektrische Gate-Schicht 102 eine Grenzflächenschicht 102A und eine dielektrische High-k-Schicht 102B auf. Ferner ist eine isolierende Gate-Kappenschicht 106 über der Gate-Elektrodenschicht 104 angeordnet.
  • Wie in den 17A, 17C und 17D gezeigt, ist eine epitaktische Source/Drain-Schicht 81 über einem Source/Drain-Bereich der Finnenstruktur 11 angeordnet. Die epitaktische Source/Drain-Schicht 81 ist mit einer dielektrischen Grenzflächenschicht (Interlayer Dielectric) 95 abgedeckt. Außerdem sind eine erste Deckschicht 51 und/oder eine Isolierschicht 85 zwischen der epitaktischen Source/Drain-Schicht 81 und der ILD-Schicht-95 und zwischen der Gate-Elektrode 104 und der ILD-Schicht 95 gebildet. Ferner ist ein Source/Drain-Kontakt 130 in Kontakt mit der epitaktischen Source/Drain-Schicht 81 angeordnet.
  • 17C ist eine Querschnittansicht in die Y-Richtung, die den vertikalen Abschnitt der Isolierschicht 85 an einem Bereich zwischen der Gate-Elektrode 104 und der epitaktischen Source/Drain-Schicht 80 schneidet. In diesem Bereich sind die Halbleiterdrähte 20 mindestens teilweise mit der Isolierschicht 85 abgedeckt. Bei einigen Ausführungsformen sind ein oder mehrere Leerräume 70 in der Isolierschicht 85 zwischen den Halbleiterdrähten 20 gebildet. Bei anderen Ausführungsformen wird kein Leerraum gebildet.
  • 17D zeigt eine Querschnittansicht, die X1-X1 der 17C entspricht, und 17E zeigt eine Querschnittansicht, die X2-X2 der 17C entspricht. Wie in 17D gezeigt, ist Isolierschicht 85 zwischen Endseiten der Gate-Elektrodenschicht 104 und der epitaktischen Source/Drain-Schicht 81 als innere Abstandhalter angeordnet. Bei einigen Ausführungsformen ist die dielektrische Gate-Schicht 102 zwischen der Isolierschicht 85 und der Gate-Elektrodenschicht 104 angeordnet. Wie in 17D gezeigt, sind Endseiten der inneren Abstandhalter 85 in Kontakt mit der epitaktischen Source/Drain-Schicht 81 vertikal ausgerichtet (auf derselben vertikalen Ebene angeordnet).
  • Die Schnittfläche zwischen der Gate-Elektrode 104 und den inneren Abstandhaltern 85 hat eine gewölbte Oberfläche, die zu der Gate-Elektrode 104 vorragt, während die Schnittfläche zwischen den inneren Abstandhaltern 85 und der Source/Drain-Schicht 81 im Wesentlichen flach ist. Wie in 17E gezeigt, besteht, wenn die Leerräume 70 gebildet werden, ein Raum (Leerraum) zwischen der Endseite des Halbleiterdrahts 25 und der epitaktischen Source/Drain-Schicht 81. Bei einigen Ausführungsformen bestehen die inneren Abstandhalter aus einem dielektrischen Low-k-Material wie SiOC und/oder SiOCN oder aus einem anderen geeigneten dielektrischen Material.
  • Die Stärke und die Breite jedes der Halbleiterdrähte 20 liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm, und liegt bei anderen Ausführungsformen in einem Bereich von etwa 6 nm bis etwa 12 nm. Der Raum zwischen benachbarten Halbleiterdrähten in die Z-Richtung liegt bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 6 nm. Die Stärke W1 des inneren Abstandhalters 85 liegt bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 6 nm. Die Querschnittform der Halbleiterdrähte 20 in dem Kanalbereich kann eine beliebige vieleckige Form sein (quadratisch, rechteckig, dreieckig usw.), eine Vieleckform mit gerundeten Ecken, kreisförmig oder oval (vertikal oder horizontal).
  • In den 17A bis 17E sind zwei Finnenstrukturen 11 und vier Halbleiterdrähte 20 veranschaulicht. Die Anzahlen sind jedoch nicht darauf beschränkt. Die Anzahl der Finnenstrukturen kann eine, drei, vier oder mehr pro Gate-Elektrode betragen, und die Anzahl der Halbleiterdrähte 20 kann ein, zwei, drei und mehr, bis zu zehn betragen.
  • Bei bestimmten Ausführungsformen werden ein oder mehrere Halbleitervorrichtungen der 1A bis 1E (ein n-Typ und/oder ein p-Typ GAA-FET) und ein oder mehrere p-Typ GAA-FETs der 17A bis 17E auf demselben Substrat 10 vorgesehen.
  • Die 18 bis 32 zeigen beispielhafte sequenzielle Prozesse zum Herstellen des GAA-FET, der in den 17A bis 17E gemäß einer Ausführung der vorliegenden Offenbarung gezeigt ist. Es ist klar, dass zusätzliche Vorgänge vor, während und nach den Prozessen, die von den 18 bis 32 gezeigt werden, vorgesehen werden können, und einige der Vorgänge, die unten beschrieben sind, können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden. Die Reihenfolge der Vorgänge/Prozesse kann gegenseitig austauschbar sein. Das Material, die Konfiguration, die Maße und/oder Prozesse, die dieselben sind wie in den oben stehenden Ausführungsformen, die unter Bezug auf die 1A bis 16 beschrieben wurden, oder ähnlich sind, können bei den folgenden Ausführungsformen eingesetzt werden, und eine ausführliche Erklärung kann weggelassen werden. Der GAA-FET der 1A bis 1E kann gemeinsam mit dem GAA-FET, der in den 17A bis 17E gezeigt ist, hergestellt werden.
  • Wie in 18 gezeigt, werden Fremdionen (Dotierstoffe) 12 in ein Siliziumsubstrat 10 implantiert, um einen Wannenbereich zu bilden. Die Ionenimplantation wird ausgeführt, um einen Punch-Through-Effekt zu vermeiden. Das Substrat 10 kann diverse Bereiche aufweisen, die zweckmäßig mit Verunreinigungen dotiert wurden (zum Beispiel p-Typ oder n-Typ-Leitfähigkeit). Die Dotierstoffe 12 sind zum Beispiel Phosphor für einen p-Typ FinFET.
  • Dann, wie in 19 gezeigt, werden gestapelte Halbleiterschichten über dem Substrat 10 gebildet. Die gestapelten Halbleiterschichten weisen erste Halbleiterschichten 20 und zweite Halbleiterschichten 25 auf. Ferner wird über den gestapelten Schichten eine Maskenschicht 15 gebildet.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 bestehen aus Materialien, die verschiedene Gitterkonstanten haben, und können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP aufweisen. Bei einigen Ausführungsformen bestehen die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung. Bei einer Ausführungsform sind die ersten Halbleiterschichten 20 Si1-xGex, wobei x größer ist als etwa 0,3, oder Ge (x=1,0), und die zweiten Halbleiterschichten 25 bestehen aus Si oder Si1-yGey, wobei y kleiner als etwa 0,4 ist und x > y.
  • In 20 sind vier Schichten der ersten Halbleiterschicht 20 und vier Schichten der zweiten Halbleiterschicht 25 angeordnet. Die Anzahl der Schichten ist jedoch nicht auf fünf beschränkt, und kann so klein sein wie 1 (jede Schicht) und, bei einigen Ausführungsformen werden 2 bis 10 Schichten sowohl der ersten als auch der zweiten Halbleiterschicht gebildet. Durch Anpassen der Anzahlen der gestapelten Schichten, kann ein Steuerstrom der GAA-FET-Vorrichtung angepasst werden.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 werden epitaktisch über dem Substrat 10 gebildet. Die Stärke der ersten Halbleiterschichten 20 kann gleich oder größer sein als die der zweiten Halbleiterschichten 25, und liegt bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 20 nm, und liegt bei anderen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm. Die Stärke der zweiten Halbleiterschichten 25 liegt bei einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 20 nm, und bei anderen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm. Die Stärke jeder der ersten Halbleiterschichten 20 kann gleich sein oder variieren.
  • Bei einigen Ausführungsformen ist die unterste Halbleiterschicht (die Schicht, die dem Substrat 10 am nächsten liegt) stärker als die restlichen ersten Halbleiterschichten. Die Stärke der untersten Halbleiterschicht liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 50 nm, oder, bei anderen Ausführungsformen, in einem Bereich von etwa 20 nm bis etwa 40 nm.
  • Bei einigen Ausführungsformen weist die Maskenschicht 15 eine erste Maskenschicht 15A und eine zweite Maskenschicht 15B auf. Die erste Maskenschicht 15A ist eine Pad-Oxidschicht bestehend aus einem Siliziumdioxid, die durch eine Wärmeoxidation gebildet werden kann. Die zweite Maskenschicht 15B besteht aus einem Siliziumnitrid (SiN). Die Maskenschicht 15 wird in eine Maskenstruktur unter Verwenden von Strukturierungsvorgängen, darunter Photolithographie und Ätzen, in eine Maskenstruktur strukturiert.
  • Dann, wie in 20 gezeigt, werden die gestapelten Schichten der ersten und zweiten Halbleiterschichten 20, 25 durch Verwenden der strukturierten Maskenschicht strukturiert, wobei die gestapelten Schichten in Finnenstrukturen 30, die sich in die X-Richtung erstrecken, gebildet werden. In 20 sind zwei Finnenstrukturen 30 in die Y-Richtung eingerichtet. Aber die Anzahl der Finnenstrukturen ist nicht auf zwei beschränkt und kann so klein wie eins und drei oder mehr sein. Bei einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 30 gebildet, um die Strukturierungstreue bei den Strukturierungsvorgängen zu verbessern. Wie in 20 gezeigt, haben die Finnenstrukturen 30 obere Abschnitte, die aus den gestapelten Halbleiterschichten 20, 25 bestehen, und Wannenabschnitte 11.
  • Die Stärke W1 des oberen Abschnitts der Finnenstruktur in die Y-Richtung liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm, und liegt bei anderen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 30 nm. Die Höhe H1 entlang der Z-Richtung der Finnenstruktur liegt in einem Bereich von etwa 100 nm bis etwa 200 nm.
  • Die gestapelte Finnenstruktur 30 kann durch ein beliebiges geeignetes Verfahren strukturiert werden. Die Strukturen können zum Beispiel unter Verwenden eines oder mehrerer photolitografischer Prozesse, darunter Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstständig ausrichten Prozesse, die es erlauben, Strukturen zu schaffen, die zum Beispiel Abstände kleiner als die haben, die man anderenfalls unter Verwenden eines einzigen direkten Photolithographieprozesses erhalten kann. Bei einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwenden eines Photolithographieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwenden eines sich selbstständig ausrichtenden Prozesses gebildet. Die Opferschicht wird dann entfernt, und die restlichen Abstandhalter können dann verwendet werden, um die gestapelte Finnenstruktur 30 zu strukturieren.
  • Nachdem die Finnenstrukturen 30 gebildet wurden, wird eine isolierende Materialschicht, die eine oder mehrere Schichten aus isolierendem Material aufweist, über dem Substrat derart gebildet, dass die Finnenstrukturen vollständig in der Isolierschicht eingebettet sind. Dann wird ein Planarisierungsvorgang, wie zum Beispiel ein chemisch-mechanisches Polier-(Chemical Mechanical Polishing - CMP)-Verfahren und/oder ein Rückätzverfahren derart ausgeführt, dass die Oberfläche der obersten zweiten Halbleiterschicht 25 aus der Isoliermaterialschicht freigelegt wird. Bei einigen Ausführungsformen wird eine Finnenlinerschicht 35 über den Finnenstrukturen gebildet, bevor die Isoliermaterialschicht gebildet wird. Die Finnenlinerschicht 35 besteht aus SiN oder einem auf Siliziumnitrid basierenden Material (zum Beispiel SiON, SiCN oder SiOCN).
  • Dann, wie in 21 gezeigt, wird die Schicht aus isolierendem Material vertieft, um eine Isolations-Isolierschicht 40 derart zu bilden, dass der oberste Abschnitt der Finnenstrukturen 30 freigelegt wird. Mit diesem Vorgang werden die Finnenstrukturen 30 elektrisch voneinander durch die Isolations-Isolierschicht 40 (STI) getrennt.
  • Bei der in 21 gezeigten Ausführungsform, wird die Isolations-Isolierschicht 40 vertieft, bis der obere Abschnitt der Finnenstruktur (Wannenschicht) 11 freigelegt wird. Bei anderen Ausführungsformen wird der obere Abschnitt der Finnenstruktur 11 nicht freigelegt. Die zweiten Halbleiterschichten 25 sind Opferschichten, die anschließend teilweise entfernt werden, und die ersten Halbleiterschichten 20 werden anschließend in Halbleiterdrähte als Kanalschichten eines GAA-FET geformt.
  • Nach dem Bilden der Isolations-Isolierschicht 40, wird, wie in 22 gezeigt, eine Opfer-(Dummy) Gate-Struktur 50 gebildet. 22 veranschaulicht eine Struktur, nachdem eine Opfer-Gate-Struktur 50 über den freigelegten Finnenstrukturen 30 gebildet wurde. Die Opfer-Gate-Struktur 50 wird über einem Abschnitt der Finnenstrukturen, der ein Kanalbereich sein soll, gebildet. Die Opfer-Gate-Struktur definiert den Kanalbereich des GAA-FET. Die Opfer-Gate-Struktur 50 weist eine dielektrische Opfer-Gate-Schicht 52 und eine Opfer-Gate-Elektrodenschicht 54 auf. Die dielektrische Opfer-Gate-Schicht 52 weist eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel einem auf Siliziumoxid basierenden Material auf. Bei einer Ausführungsform wird ein durch CVD gebildetes Siliziumoxid verwendet. Die Stärke der dielektrischen Opfer-Gate-Schicht 52 liegt bei einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Die Opfer-Gate-Struktur 50 wird durch erstes Aufbringen einer ganzflächigen Schicht der dielektrischen Opfer-Gate-Schicht 52 über die Finnenstrukturen gebildet. Eine Opfer-Gate-Elektrodenschicht wird dann als ganzflächige Schicht auf der dielektrischen Opfer-Gateschicht und über den Finnenstrukturen derart aufgebracht, dass die Finnenstrukturen vollständig in der Opfer-Gate-Elektrodenschicht eingebettet sind. Die Opfer-Gate-Elektrodenschicht weist Silizium auf, wie zum Beispiel polykristallines Silizium oder amorphes Silizium. Die Stärke der Opfer-Gate-Elektrodenschicht liegt bei einigen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 200 nm. Bei einigen Ausführungsformen wird auf der Opfer-Gate-Elektrodenschicht ein Planarisierungsvorgang ausgeführt. Die dielektrische Opfer-Gate-Schicht und die Opfer-Gate-Elektrodenschicht werden unter Verwenden von CVD, darunter LPCVD und PECVD, PVD, ALD oder durch eines anderen geeigneten Prozesses aufgebracht. Anschließend wird eine Maskenschicht über der Opfer-Gate-Elektrodenschicht 54 gebildet. Die Maskenschicht weist eine Pad-SiN-Schicht 56 und eine Siliziumoxid-Maskenschicht 58 auf.
  • Dann wird ein Strukturierungsvorgang auf der Maskenschicht ausgeführt, und die Opfer-Gate-Elektrodenschicht wird in eine Opfer-Gate-Struktur 50, wie in 22 gezeigt, strukturiert. Die Opfer-Gate-Struktur weist die dielektrische Opfer-Gate-Schicht 52, die Opfer-Gate-Elektrodenschicht 54 (zum Beispiel Polysilizium), die Pad-SiN-Schicht 56 und die Siliziumoxid-Maskenschicht 58 auf. Durch Strukturieren der Opfer-Gate-Struktur, werden die gestapelten Schichten der ersten und zweiten Halbleiterschichten teilweise auf entgegengesetzten Seiten der Opfer-Gate-Struktur freigelegt, wodurch Source/Drain (S/D)-Bereiche, wie in 22 gezeigt, definiert werden. In dieser Offenbarung werden eine Source und ein Drain gegenseitig austauschbar verwendet, und ihre Strukturen sind im Wesentlichen gleich. In 22 wird eine Opfer-Gate-Struktur gebildet, aber die Anzahl der Opfer-Gate-Strukturen ist nicht auf eine beschränkt. Zwei oder mehrere Opfer-Gate-Strukturen werden bei einigen Ausführungsformen in die X-Richtung eingerichtet. Bei bestimmten Ausführungsformen werden eine oder mehrere Dummy-Opfer-Gate-Strukturen auf beiden Seiten der Opfer-Gate-Strukturen gebildet, um die Strukturierungstreue zu verbessern.
  • Nachdem die erste Opfer-Gate-Struktur gebildet wurde, wird eine erste Deckschicht 51, die aus einem isolierenden Material besteht, formangeglichen über den freigelegten Finnenstrukturen 11 und der Opfer-Gate-Struktur 50 gebildet. Ferner wird eine zweite Deckschicht 53 über der ersten Deckschicht 51, wie in 23 gezeigt, gebildet. Die erste und die zweite Deckschicht werden auf formangeglichene Art derart aufgebracht, dass sie im Wesentlichen gleiche Stärke auf vertikalen Oberflächen, wie zum Beispiel jeweils Seitenwänden, horizontalen Oberflächen und der Oberseite der Opfer-Gate-Struktur haben. Bei einigen Ausführungsformen hat die erste Deckschicht 51 eine Stärke in einem Bereich von etwa 2 nm bis etwa 10 nm, und die zweite Deckschicht 53 hat eine Stärke, die größer ist als die der ersten Deckschicht, und hat eine Stärke in einem Bereich von etwa 5 nm bis etwa 20 nm.
  • Bei einer Ausführungsform weist die erste Deckschicht 51 ein dielektrisches Low-k-Material wie SiOC und/oder SiOCN oder ein anderes geeignetes dielektrisches Material auf. Die zweite Deckschicht 53 weist SiN und/oder SiON und/oder SiCN oder ein anderes geeignetes dielektrisches Material auf. Die erste Deckschicht und die zweite Deckschicht bestehen aus verschiedenen Materialien, so dass eine von ihnen selektiv geätzt werden kann. Die erste Deckschicht 51 und die zweite Deckschicht 53 können durch ALD oder CVD oder durch ein anderes geeignetes Verfahren gebildet werden.
  • Dann, wie in 24 gezeigt, werden die zweiten Halbleiterschichten 25 der Finnenstrukturen der Source/Drain-Bereiche entfernt, wodurch die erste Halbleiterschicht 20 als Halbleiterdrähte verbleibt. Wenn die zweiten Halbleiterschichten 25 Ge oder SiGe sind, und die ersten Halbleiterschichten 20 Si sind, können die zweiten Halbleiterschichten 25 selektiv durch ein Nassätzmittel entfernt werden, wie zum Beispiel, ohne darauf beschränkt zu sein, Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (Tetramethylammonium Hydroxide - TMAH), Ethylendiamin-Brenzkatechin (Ethylenediamine Pyrocatechol - EDP) oder Kaliumhydroxid (KOH)-Lösungen.
  • Anschließend wird eine epitaktische Source/Drain-Schicht 81, wie in 25 gezeigt, gebildet. Die epitaktische Source/Drain-Schicht 81 weist eine oder mehrere Schichten aus Si, SiGe, Ge oder aus einem anderen geeigneten kristallinen Halbleitermaterial auf. Die epitaktische Source/Drain-Schicht 81 kann Bor enthalten. Die epitaktischen Source/Drain-Schichten 81 werden durch ein epitaktisches Wachstumsverfahren unter Verwenden von CVD, ALD oder Molekularstrahlepitaxie (Molecular Beam Epitaxy - MBE) gebildet. Wie in 25 gezeigt, wachsen die epitaktischen Source/Drain-Schichten aus den vertieften zwei Finnenstrukturen. Die epitaktische Source/Drain-Schicht 81 legt sich um jede der ersten Halbleiterschichten (Drähte) 20. Bei einigen Ausführungsformen werden benachbarte epitaktische Source/Drain-Schichten 81 über Isolations-Isolierschicht 40 zusammengeführt, und bei anderen Ausführungsformen werden epitaktische Source/Drain-Schichten 81 unabhängig über jeweiligen Finnenstrukturen gebildet. Die epitaktische Source/Drain-Schicht 81 wird in Kontakt mit der zweiten Deckschicht 53, die über Seitenflächen der Opfer-Gate-Struktur 50 angeordnet ist, gebildet.
  • Anschließend, wie in den 26A bis 26D gezeigt, wird die zweite Deckschicht 53 durch Nass- und/oder Trockenätzen entfernt. 26A ist eine perspektivische Ansicht, 26B ist eine Querschnittansicht in die X-Richtung, die eine Finnenstruktur schneidet, 26C ist eine Querschnittansicht in die Y-Richtung, die einen Spalt 83 der 26D schneidet, und 26D zeigt eine andere perspektivische Ansicht.
  • Wenn die zweite Deckschicht 53 aus SiN besteht, kann die zweite Deckschicht 53 selektiv durch Verwenden von H3PO4 entfernt werden. Durch Entfernen der zweiten Deckschicht 53, wird ein Spalt 83 zwischen der epitaktischen Source/Drain-Schicht 81 und der ersten Deckschicht 51, die über den Seitenflächen der Opfer-Gate-Struktur angeordnet ist, wie in 26D gezeigt, gebildet. Wie in 26D gezeigt, wird ein Teil der Struktur aus dem Spalt 83 freigelegt. Der Raum des Spalts 83 hat im Wesentlichen dieselbe Stärke wie die Stärke der zweiten Deckschicht 53.
  • Dann, wie in den 27A bis 27D gezeigt, wird ein Teil der zweiten Halbleiterschichten 25 in dem Spalt 83 aus der Finnenstruktur entfernt, und Räume 21 werden zwischen den ersten Halbleiterschichten 20 gebildet. Die zweiten Halbleiterschichten 25 können entfernt oder unter Verwenden eines Ätzmittels, das selektiv die zweiten Halbleiterschichten 25 gegen die ersten Halbleiterschichten 20 ätzen kann, geätzt.
  • Wie in 27C gezeigt, haben die restlichen ersten Halbleiterschichten 20 bei einigen Ausführungsformen eine gerundete Eckenform. Aufgrund der Nassätzeigenschaften, hat die Endseite der zweiten Halbleiterschichten 25 bei einigen Ausführungsformen eine konvexe Form, wie in 27B gezeigt. Durch Anpassen der Ätzzeit ist es möglich, die Lagen der Endseiten der zweiten Halbleiterschichten 25 zu steuern.
  • Dann, wie in den 28A bis 28C gezeigt, wird eine Isolierschicht 85 über der Struktur, die in den 27A bis 27D gezeigt ist, gebildet. Die Isolierschicht 85 kann durch ALD oder CVD oder durch ein anderes geeignetes Verfahren gebildet werden. Durch Aufbringen der Isolierschicht 85, werden die Räume 21 mit dem Isoliermaterial der Isolierschicht 85 gefüllt, wodurch innere Abstandhalter 85, wie in 28B gezeigt, gebildet werden. Bei einigen Ausführungsformen weist die Isolierschicht 85 ein dielektrisches Low-k-Material wie SiOC und/oder SiOCN oder ein anderes geeignetes dielektrisches Material auf.
  • Bei einigen Ausführungsformen, wie in 28C gezeigt, werden ein oder mehrere Leerräume 70 in den inneren Abstandhaltern 85 gebildet. Bei bestimmten Ausführungsformen ist ein Teil der ersten Halbleiterschicht 20 mit dem Leerraum exponiert. Bei anderen Ausführungsformen ist kein Teil der ersten Halbleiterschicht 20 mit dem Leerraum exponiert. Bei einigen Ausführungsformen werden keine Leerräume gebildet.
  • Anschließend wird eine dielektrische Grenzflächenschicht (ILD) 95, wie in 29 gezeigt, gebildet. Die Materialien für die ILD-Schicht 95 weisen Verbindungen auf, die Si, O, C und/oder H umfassen, wie zum Beispiel Siliziumoxid, SiCOH und SiOC. Organische Materialien, wie Polymere, können für die ILD-Schicht 95 verwendet werden. Nachdem die ILD-Schicht 95 gebildet wurde, wird ein Planarisierungsvorgang, wie zum Beispiel CMP, ausgeführt, so dass der obere Abschnitt der Opfer-Gate-Elektrodenschicht freigelegt wird. Dann werden die Opfer-Gate-Elektrodenschicht 54 und die dielektrische Opfer-Gate-Schicht 52 entfernt, wodurch ein Gate-Zwischenraum 76 gebildet wird, in dem Kanalbereiche der Finnenstrukturen, wie in 30 gezeigt, freigelegt sind.
  • Die ILD-Schicht 95 schützt die S/D-Strukturen 81 während des Entfernens der Opfer-Gate-Strukturen. Die Opfer-Gate-Strukturen können unter Verwenden von Plasma-Trockenätzen und/oder Nassätzen entfernt werden. Wenn die Opfer-Gate-Elektrodenschicht 54 Polysilizium ist und die ILD-Schicht 95 Siliziumoxid ist, kann ein Nassätzmittel, wie zum Beispiel eine TMAH-Lösung verwendet werden, um die Opfer-Gate-Elektrodenschicht 54 selektiv zu entfernen. Die Opfer-Gate-Schicht 52 wird danach unter Verwenden von Plasma-Trockenätzen und/oder Nassätzen entfernt.
  • Nachdem die Opfer-Gate-Strukturen entfernt wurden, werden die zweiten Halbleiterschichten 25 in den Finnenstrukturen entfernt, wodurch Drähte der ersten Halbleiterschichten 20, wie in 31 gezeigt, gebildet werden. Die zweiten Halbleiterschichten 25 können entfernt oder unter Verwenden eines Ätzmittels, das selektiv die zweiten Halbleiterschichten 25 gegen die ersten Halbleiterschichten 20 ätzen kann, wie oben dargelegt, geätzt.
  • Nachdem die Halbleiterdrähte der ersten Halbleiterschichten 20 gebildet wurden, wird eine dielektrische Gate-Schicht 102 um jede Kanalschicht (Drähte der zweiten Halbleiterschichten 25) gebildet, und eine Gate-Elektrodenschicht 104 wird auf der dielektrischen Gate-Schicht 102, wie in 32 gezeigt, gebildet.
  • Anschließend werden Kontaktlöcher in der ILD-Schicht 95 durch Verwenden von Trockenätzen gebildet. Bei einigen Ausführungsformen wird der obere Abschnitt der epitaktischen S/D-Schicht 81 geätzt. Bei einigen Ausführungsformen wird über der epitaktischen S/D-Schicht 81 eine Silicidschicht gebildet. Dann wird ein leitfähiges Material 130 in den Kontaktlöchern, wie in 17A gezeigt, gebildet. Das leitfähige Material 130 weist eines oder mehrere aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN auf. Es versteht sich von selbst, dass die GAA-FETs weiteren CMOS-Prozessen unterzogen werden, um diverse Merkmale zu bilden, wie zum Beispiel Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, dielektrische Schichten, Passivierungsschichten usw.
  • Die 33A bis 33E zeigen diverse Ansichten einer Halbleiter-FET-Vorrichtung, und die 34A bis 34D zeigen diverse Ansichten einer Halbleiter-FET-Vorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung. 33A ist eine perspektivische Ansicht, 33B ist eine Querschnittansicht, die Y1-Y1 der 33A entspricht, 33C ist eine Querschnittansicht, die Y2-Y2 der 33A entspricht, 33D zeigt eine Querschnittansicht, die X1-X1 der 33C entspricht, und 33E zeigt eine Querschnittansicht, die X2-X2 der 33C entspricht. 34A ist eine perspektivische Ansicht, 34B ist eine Querschnittansicht, die Y1-Y1 der 34A entspricht, 34C ist eine Querschnittansicht, die Y2-Y2 der 34A entspricht, und 34D zeigt eine Querschnittansicht, die X1-X1 der 34C entspricht. Das Material, die Konfiguration, die Maße und/oder Prozesse, die dieselben sind wie in den oben in Bezug auf die 1A bis 32 beschriebenen oder ähnlich, können bei den folgenden Ausführungsformen eingesetzt werden, und eine ausführliche Erklärung kann weggelassen werden. Der GAA-FET, der in den 33A bis 33E gezeigt ist, und der FinFET, der in den 34A bis 34D gezeigt ist, werden bei einigen Ausführungsformen auf demselben Substrat bereitgestellt.
  • Der GAA-FET, der in den 33A bis 33E gezeigt ist, ist im Wesentlichen derselbe wie der GAA-FET, der in den 1A bis 1E gezeigt ist, mit der Ausnahme, dass eine Ätzstoppschicht (Etch-Stop Layer - ESL) 87 ferner zwischen der Isolierschicht 85 und der ILD-Schicht 95 gebildet wird. Die ESL 87 weist eine oder mehrere Schichten aus Isoliermaterial, wie SiN und SiON oder irgendein anderes geeignetes Material, das durch ALD, CVD oder durch ein anderes geeignetes Verfahren gebildet wird, auf. Der GAA-FET, der in den 33A bis 33E gezeigt ist, kann ein n-Typ-FET oder ein p-Typ FET sein.
  • In dem GAA-FET, der in den 33A bis 33E gezeigt ist, bestehen die Halbleiterdrähte des Kanalbereichs aus den zweiten Halbleiterschichten 25. Bei einigen Ausführungsformen ist die Querschnittansicht der zweiten Halbleiterschichten 25 eine rechteckige Form mit gerundeten Ecken. Bei einigen Ausführungsformen liegt die Breite W11 der zweiten Halbleiterschichten 25 in einem Bereich von etwa 5 nm bis etwa 15 nm, und die Stärke T11 liegt in einem Bereich von etwa 1,5 nm bis etwa 10 nm. Bei anderen Ausführungsformen liegt die Breite W11 der zweiten Halbleiterschichten 25 in einem Bereich von etwa 6 nm bis etwa 10 nm, und die Stärke T11 liegt in einem Bereich von etwa 2 nm bis etwa 6 nm. Der Kontaktabstand P11 liegt bei einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm, und liegt bei anderen Ausführungsformen in einem Bereich von etwa 8 nm bis etwa 12 nm.
  • Bei dem FinFET der 34A bis 35E, ist der Halbleiter-FET ein p-Typ- FinFET, und der Kanalbereich weist die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 auf. Bei einigen Ausführungsformen sind die ersten Halbleiterschichten 20 Si1-xGex, wobei x größer ist als etwa 0,3, oder Ge (x=1,0), und die zweiten Halbleiterschichten 25 bestehen aus Si oder Si1-yGey, wobei y kleiner als etwa 0,4 ist und x > y. Ferner ist die Struktur des Source/Drain-Bereichs von den Strukturen, die in den 1A bis 1E, 17A bis 17E oder 33A bis 33E gezeigt sind, verschieden. In dem FinFET der 34A bis 34D, weist der Source/Drain-Bereich die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 abwechselnd gestapelt auf, und eine epitaktische Source/Drain-Schicht 81 legt sich um die gestapelte Source/Drain-Struktur.
  • Wie in den 34B und 34D gezeigt, weist der Kanalbereich die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 auf. Die Breite der zweiten Halbleiterschichten 25 ist schmaler als die Breite der ersten Halbleiterschichten 20. Bei einigen Ausführungsformen liegt die Breite in die Y-Richtung der ersten Halbleiterschichten 20 in einem Bereich von etwa 3 nm bis etwa 10 nm, und die Breite in die Y-Richtung der zweiten Halbleiterschichten 25 liegt in einem Bereich von etwa 1 nm bis etwa 5 nm. Bei anderen Ausführungsformen liegt die Breite in die Y-Richtung der ersten Halbleiterschichten 20 in einem Bereich von etwa 4 nm bis etwa 6 nm, und die Breite in die Y-Richtung der zweiten Halbleiterschichten 25 liegt in einem Bereich von etwa 2 nm bis etwa 4 nm. Der Breitenunterschied zwischen der ersten Halbleiterschicht 20 und den zweiten Halbleiterschichten 25 liegt bei einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 3 nm.
  • Die 35 bis 40C zeigen beispielhafte sequenzielle Prozesse zum Herstellen des FinFET, der in den 34A bis 34D gemäß einer Ausführungsform der vorliegenden Offenbarung gezeigt ist. Es ist klar, dass zusätzliche Vorgänge vor, während und nach den Prozessen, die von den 35 bis 40C gezeigt werden, vorgesehen werden können, und einige der Vorgänge, die unten beschrieben sind, können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden. Die Reihenfolge der Vorgänge/Prozesse kann gegenseitig austauschbar sein. Das Material, die Konfiguration, die Maße und/oder Prozesse, die dieselben sind wie in den oben stehenden Ausführungsformen, die unter Bezug auf die 1A bis 34E beschrieben wurden, oder ähnlich sind, können bei den folgenden Ausführungsformen eingesetzt werden, und eine ausführliche Erklärung kann weggelassen werden. Der GAA-FET der 1A bis 1E, GAA-FET der 17A bis 17E und/oder der GAA-FET der 33A bis 33E können gemeinsam mit dem FinFET, der in den 34A bis 34D gezeigt ist, hergestellt werden.
  • Nachdem die Struktur, die in 23 gezeigt ist, gebildet wurde, werden die zweite Deckschicht 53 und die erste Deckschicht 51 über dem Source/Drain-Bereich der Finnenstruktur, wie in 35 gezeigt, entfernt.
  • Anschließend wird eine epitaktische Source/Drain-Schicht 81, wie in 36 gezeigt, gebildet. Die epitaktische Source/Drain-Schicht 81 weist eine oder mehrere Schichten aus Si, SiGe, Ge oder aus einem anderen geeigneten kristallinen Halbleitermaterial auf. Die epitaktische Source/Drain-Schicht 81 kann Bor (B) enthalten. Die epitaktischen Source/Drain-Schichten 81 werden durch ein epitaktisches Wachstumsverfahren unter Verwenden von CVD, ALD oder Molekularstrahlepitaxie (Molecular Beam Epitaxy - MBE) gebildet. Wie in 36 gezeigt, wachsen die epitaktischen Source/Drain-Schichten aus den vertieften zwei Finnenstrukturen von zwei Finnenstrukturen. Die epitaktische Source/Drain-Schicht 81 legt sich um jeden der oberen Abschnitte der Finnenstrukturen. Bei einigen Ausführungsformen werden benachbarte epitaktische Source/Drain-Schichten 81 über der Isolations-Isolierschicht 40 zusammengeführt, und bei anderen Ausführungsformen werden epitaktische Source/Drain-Schichten 81 unabhängig über jeweiligen Finnenstrukturen gebildet. Die epitaktische Source/Drain-Schicht 81 wird in Kontakt mit der zweiten Deckschicht, die über Seitenflächen der Opfer-Gate-Struktur angeordnet ist, gebildet.
  • Dann, die in den 37A bis 37C gezeigt, wird die zweite Deckschicht 53 durch Nass- und/oder Trockenätzen entfernt. 37A ist eine perspektivische Ansicht, 37B ist eine Querschnittansicht in die X-Richtung, die eine Finnenstruktur schneidet, 37C ist eine Querschnittansicht in die Y-Richtung, die einen Spalt 83 der 26D schneidet.
  • Wenn die zweite Deckschicht 53 aus SiN besteht, kann die zweite Deckschicht 53 selektiv durch Verwenden von H3PO4 entfernt werden. Durch Entfernen der zweiten Deckschicht 53, wird ein Spalt 83 zwischen der epitaktischen Source/Drain-Schicht 83 und der ersten Deckschicht 51, die über den Seitenflächen der Opfer-Gate-Struktur angeordnet ist, wie in 37B gezeigt, gebildet. Wie in 37B gezeigt, wird ein Teil der Struktur aus dem Spalt 83 freigelegt.
  • Dann, wie in den 38A bis 38C gezeigt, wird eine Isolierschicht 85 über der Struktur, die in den 37A bis 37C gezeigt ist, gebildet. Die Isolierschicht 85 kann durch ALD oder CVD oder durch ein anderes geeignetes Verfahren gebildet werden. Bei einigen Ausführungsformen weist die Isolierschicht 85 ein dielektrisches Low-k-Material wie SiOC und/oder SiOCN oder ein anderes geeignetes dielektrisches Material auf.
  • Anschließend wird eine dielektrische Grenzflächenschicht (ILD) 95, wie in den 39A bis 39C gezeigt, gebildet. Bei einigen Ausführungsformen wird vor dem Bilden der ILD-Schicht 95 eine Ätzstoppschicht (ESL) 87 über der Isolierschicht 85 gebildet. Die ESL 87 weist eine oder mehrere Schichten aus Isoliermaterial, wie SiN und SiON oder irgendein anderes geeignetes Material, das durch ALD, CVD oder durch ein anderes geeignetes Verfahren gebildet wird, auf.
  • Die Materialien für die ILD-Schicht 95 weisen Verbindungen auf, die Si, O, C und/oder H umfassen, wie zum Beispiel Siliziumoxid, SiCOH und SiOC. Organische Materialien, wie Polymere, können für die ILD-Schicht 95 verwendet werden. Nachdem die ILD-Schicht 95 gebildet wurde, wird ein Planarisierungsvorgang, wie zum Beispiel CMP, ausgeführt, so dass der obere Abschnitt der Opfer-Gate-Elektrodenschicht 54 freigelegt wird. Dann werden die Opfer-Gate-Elektrodenschicht 54 und die dielektrische Opfer-Gate-Schicht 52 entfernt, wodurch ein Gate-Zwischenraum 76 gebildet wird, in dem die Kanalbereiche der Finnenstrukturen, wie in den 39A bis 39C gezeigt, freigelegt sind.
  • Nachdem die Opfer-Gate-Strukturen entfernt wurden, werden die zweiten Halbleiterschichten 25 in den Finnenstrukturen teilweise, wie in 39C gezeigt, entfernt. Die zweiten Halbleiterschichten 25 können unter Verwenden eines Ätzmittels, das selektiv die zweiten Halbleiterschichten 25 gegen die ersten Halbleiterschichten 20 ätzen kann, wie oben dargelegt, geätzt.
  • Nachdem die Halbleiterdrähte der ersten Halbleiterschichten 20 gebildet wurden, wird eine dielektrische Gate-Schicht 102 über der Kanalschicht, die die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 aufweist, gebildet, und eine Gate-Elektrodenschicht 104 wird auf der dielektrischen Gate-Schicht 102, wie in den 40A bis 40C gezeigt, gebildet.
  • Anschließend werden Kontaktlöcher in der ILD-Schicht 95 durch Verwenden von Trockenätzen gebildet. Bei einigen Ausführungsformen wird der obere Abschnitt der epitaktischen S/D-Schicht 81 geätzt. Bei einigen Ausführungsformen wird über der epitaktischen S/D-Schicht 81 eine Silicidschicht gebildet. Dann wird ein leitfähiges Material 130 in den Kontaktlöchern, wie in den 34A bis 34D gezeigt, gebildet. Das leitfähige Material 130 weist eines oder mehrere aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN auf. Es versteht sich von selbst, dass die FETs weiteren CMOS-Prozessen unterzogen werden, um diverse Merkmale zu bilden, wie zum Beispiel Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, dielektrische Schichten, Passivierungsschichten usw.
  • Die diversen Ausführungsformen oder Beispiele, die hier beschrieben sind, bieten mehrere Vorteile im Vergleich zu dem Stand der Technik. Zum Beispiel können die inneren Abstandhalter bei der vorliegenden Offenbarung, da die inneren Abstandhalter 85 nach dem Bilden der epitaktischen Source/Drain-Schicht gebildet werden, in einer selbständig ausrichtenden Art gebildet werden. Anhand der oben stehenden Ausführungsformen ist es möglich, die Stärke, die Form und/oder die Lage der inneren Abstandhalter präziser zu kontrollieren und daher Kapazitanzen um Source/Drain und das Gate zu steuern.
  • Es ist klar, dass hier nicht alle Vorteile notwendigerweise besprochen wurden, kein besonderer Vorteil ist für alle Ausführungsformen oder Beispiele erforderlich, und andere Ausführungsformen oder Beispiele können verschiedene Vorteile bieten.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Offenbarung, bei einem Verfahren zum Herstellen einer Halbleitervorrichtung, wird eine Finnenstruktur, in der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt werden, gebildet. Eine Opfer-Gate-Struktur wird über der Finnenstruktur gebildet. Eine erste Deckschicht wird über der Opfer-Gate-Struktur gebildet, und eine zweite Deckschicht wird über der ersten Deckschicht gebildet. Eine epitaktische Source/Drain-Schicht wird auf entgegengesetzten Seiten der Opfer-Gate-Struktur gebildet. Nachdem die epitaktische Source/Drain-Schicht gebildet wurde, wird die zweite Deckschicht entfernt, wodurch ein Spalt zwischen der epitaktischen Source/Drain-Schicht und der ersten Deckschicht gebildet wird, aus dem ein Teil der Finnenstruktur freigelegt wird. Ein Teil der ersten Halbleiterschichten wird in dem Spalt entfernt, wodurch Räume zwischen den zweiten Halbleiterschichten gebildet werden. Die Räume werden mit einem ersten Isoliermaterial gefüllt. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen werden ein oder mehrere Leerräume in dem ersten Isoliermaterial zwischen den zweiten Halbleiterschichten gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, ist das erste Isoliermaterial ein dielektrisches Low-k-Material. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, wird das erste Isoliermaterial ferner auf der epitaktischen Source/Drain-Schicht und der ersten Deckschicht gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, besteht die erste Deckschicht aus einem ersten dielektrischen Material, und die zweite Deckschicht besteht aus einem zweiten dielektrischen Material, das von dem ersten dielektrischen Material verschieden ist. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, ist das erste dielektrische Material ein dielektrisches Low-k-Material. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, weist die epitaktische Source/Drain-Schicht das Vertiefen eines Teils der Finnenstrukturen, der nicht von der Opfer-Gate-Struktur abgedeckt wird, und das Bilden einer dritten Halbleiterschicht über der vertieften Finnenstruktur als die epitaktische Source/Drain-Schicht auf. Die dritte Halbleiterschicht besteht aus einem von den zweiten Halbleiterschichten verschiedenen Halbleitermaterial. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, wird die Opfer-Gate-Struktur entfernt, nachdem das erste Isoliermaterial gebildet wurde, wodurch ein Teil der Finnenstruktur freigelegt wird. Die ersten Halbleiterschichten werden von der freigelegten Finnenstruktur entfernt, wodurch Kanalschichten gebildet werden, die die zweiten Halbleiterschichten aufweisen. Eine dielektrische Gate-Schicht und eine Gate-Elektrodenschicht werden um die Kanalschichten gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, ist die Gate-Elektrodenschicht mit dem ersten Isoliermaterial in Kontakt und von der epitaktischen Source/Drain-Schicht durch das erste Isoliermaterial getrennt. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, besteht die erste Halbleiterschicht aus SiGe, und die zweite Halbleiterschicht besteht aus Si.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung, bei einem Verfahren zum Herstellen einer Halbleitervorrichtung, wird eine Finnenstruktur, in der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt werden, gebildet. Eine Opfer-Gate-Struktur wird über der Finnenstruktur gebildet. Eine erste Deckschicht wird über der Opfer-Gate-Struktur gebildet, und eine zweite Deckschicht wird über der ersten Deckschicht gebildet. Die zweiten Halbleiterschichten werden von einem Teil der Finnenstruktur, der nicht von der Opfer-Gate-Struktur abgedeckt wird, entfernt, wodurch Source/Drain-Schichten, die aus den ersten Halbleiterschichten bestehen, gebildet werden. Eine epitaktische Source/Drain-Schicht wird über den Source/Drain-Schichten gebildet. Nachdem die epitaktischen Source/Drain-Schichten gebildet wurden, wird die zweite Deckschicht entfernt, wodurch ein Spalt zwischen der epitaktischen Source/Drain-Schicht und der ersten Deckschicht gebildet wird, aus dem ein Teil der Finnenstruktur freigelegt wird. Ein Teil der zweiten Halbleiterschichten wird in dem Spalt entfernt, wodurch Räume zwischen den ersten Halbleiterschichten gebildet werden. Die Räume werden mit einem ersten Isoliermaterial gefüllt. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, werden ein oder mehrere Leerräume in dem ersten Isoliermaterial zwischen den ersten Halbleiterschichten gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, wird das erste Isoliermaterial ferner auf der epitaktischen Source/Drain-Schicht und der ersten Deckschicht gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, besteht die erste Deckschicht aus einem ersten dielektrischen Material, und die zweite Deckschicht besteht aus einem zweiten dielektrischen Material, das von dem ersten dielektrischen Material verschieden ist. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, wird die Opfer-Gate-Struktur entfernt, nachdem das erste Isoliermaterial gebildet wurde, wodurch ein Teil der Finnenstruktur freigelegt wird. Die zweiten Halbleiterschichten werden von der freigelegten Finnenstruktur entfernt, wodurch Kanalschichten gebildet werden, die aus den ersten Halbleiterschichten bestehen. Eine dielektrische Gate-Schicht und eine Gate-Elektrodenschicht werden um die Kanalschichten gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, ist die Gate-Elektrodenschicht mit dem ersten Isoliermaterial in Kontakt und von der epitaktischen Source/Drain-Schicht durch das erste Isoliermaterial getrennt. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, besteht die erste Halbleiterschicht aus SiGe, und die zweite Halbleiterschicht besteht aus Si.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung, bei einem Verfahren zum Herstellen einer Halbleitervorrichtung, wird eine Finnenstruktur, in der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt werden, gebildet. Eine Opfer-Gate-Struktur wird über der Finnenstruktur gebildet. Eine erste Deckschicht wird über der Opfer-Gate-Struktur gebildet, und eine zweite Deckschicht wird über der ersten Deckschicht gebildet. Die erste und die zweite Deckschicht werden von einem Source/Drain-Bereich der Finnenstruktur, der nicht von der Opfer-Gate-Struktur abgedeckt wird, entfernt, wodurch der Source/Drain-Bereich der Finnenstruktur freigelegt wird. Eine epitaktische Source/Drain-Schicht wird über dem Source/Drain-Bereich gebildet. Eine erste Isolierschicht wird über der epitaktischen Source/Drain-Schicht und der ersten Deckschicht gebildet. Eine Ätzstoppschicht wird über der ersten Isolierschicht gebildet. Eine dielektrische Grenzflächenschicht wird über der Ätzstoppschicht gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, wird die Opfer-Gate-Struktur entfernt, nachdem die dielektrische Grenzflächenschicht gebildet wurde, wodurch ein Teil der Finnenstruktur freigelegt wird. Die zweiten Halbleiterschichten werden teilweise von der freigelegten Finnenstruktur entfernt, wodurch Kanalschichten, die die ersten Halbleiterschichten und die zweiten Halbleiterschichten, die schmalere Breiten als die ersten Halbleiterschichten haben, aufweisen, gebildet werden. Eine dielektrische Gate-Schicht und eine Gate-Elektrodenschicht werden um die Kanalschichten gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, besteht das erste Isoliermaterial aus einem dielektrischen Low-k-Material.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Offenbarung, weist eine Halbleitervorrichtung erste Halbleiterdrähte auf, die über einem Substrat angeordnet sind, einen ersten Source/Drain-Bereich in Kontakt mit Enden der ersten Halbleiterdrähte, eine dielektrische Gate-Schicht, die auf jedem Kanalbereich der ersten Halbleiterdrähte angeordnet ist und sich ihn legt, eine Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und sich um den Kanalbereich legt, und erste isolierende Abstandhalter, die jeweils in Räumen angeordnet sind, auf. Die Räume sind durch benachbarte erste Halbleiterdrähte, die Gate-Elektrodenschicht und den ersten Source/Drain-Bereich definiert. Endseiten der ersten isolierenden Abstandhalter in Kontakt mit dem ersten Source/Drain-Bereich sind vertikal ausgerichtet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, sind die Endseiten der ersten isolierenden Abstandhalter in Kontakt mit dem ersten Source/Drain-Bereich und Schnittflächen zwischen den Enden der ersten Halbleiterdrähte und dem ersten Source/Drain-Bereich sind vertikal ausgerichtet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, werden ein oder mehrere Leerräume in den ersten isolierenden Abstandhaltern zwischen den ersten Halbleiterdrähten gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, bestehen die ersten isolierenden Abstandhalter aus einem dielektrischen Low-k-Material. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, weist das dielektrische Low-k-Material mindestens eines aus der Gruppe, die aus SiOC und SiOCN besteht, auf. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, wird eine erste Isolierschicht über dem Source/Drain-Bereich und über Seitenflächen der Gate-Elektrodenschicht gebildet, und die erste Isolierschicht besteht aus dem gleichen Material wie die ersten isolierenden Abstandhalter und wird mit ihnen gleichzeitig gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, weist die Halbleitervorrichtung ferner eine Deckschicht auf, die zwischen den Seitenflächen der Gate-Elektrodenschicht und der ersten Isolierschicht angeordnet ist. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, sind der Source/Drain-Bereich und die erste Deckschicht durch die erste Isolierschicht getrennt.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung, weist eine Halbleitervorrichtung erste Halbleiterdrähte auf, die über einem Substrat angeordnet sind, eine erste epitaktische Source/Drain-Schicht, die sich um die Source/Drain-Bereiche der ersten Halbleiterdrähte legt, eine dielektrische Gate-Schicht, die auf jedem Kanalbereich der ersten Halbleiterdrähte angeordnet ist und sich um sie legt, eine Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und sich um jeden Kanalbereich legt, und erste isolierende Abstandhalter, die jeweils in Räumen angeordnet sind. Die Räume sind durch benachbarte erste Halbleiterdrähte, die Gate-Elektrodenschicht und den ersten Source/Drain-Bereich definiert. Endseiten der ersten isolierenden Abstandhalter in Kontakt mit dem ersten Source/Drain-Bereich sind vertikal ausgerichtet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, bestehen die ersten Halbleiterdrähte aus SiGe oder Ge. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, werden ein oder mehrere Leerräume in den ersten isolierenden Räumen zwischen den ersten Halbleiterdrähten gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, weisen die ersten isolierenden Abstandhalter mindestens eines aus der Gruppe, die aus SiOC und SiOCN besteht, auf. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, wird eine erste Isolierschicht über der epitaktischen Source/Drain-Schicht und über Seitenflächen der Gate-Elektrodenschicht gebildet, und die erste Isolierschicht besteht aus einem gleichen Material wie die ersten isolierenden Abstandhalter und wird mit ihnen gleichzeitig gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, weist die Halbleitervorrichtung ferner eine Deckschicht auf, die zwischen den Seitenflächen der Gate-Elektrodenschicht und der ersten Isolierschicht angeordnet ist. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, sind der Source/Drain-Bereich und die erste Deckschicht durch die erste Isolierschicht getrennt. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung, weist eine Halbleitervorrichtung einen ersten Feldeffekttransistor (FET) und einen zweiten FET auf. Der erste FET weist erste Halbleiterdrähte, die über einem Substrat angeordnet sind, eine erste epitaktische Source/Drain-Schicht in Kontakt mit Enden der ersten Halbleiterdrähte, eine erste dielektrische Gate-Schicht, die auf jedem Kanalbereich der ersten Halbleiterdrähte angeordnet ist und sich um ihn legt, eine erste Gate-Elektrodenschicht, die auf der ersten dielektrischen Gate-Schicht angeordnet ist und sich um jeden Kanalbereich legt, und erste isolierende Abstandhalter, die jeweils in Räumen angeordnet sind, auf. Die Räume sind durch benachbarte erste Halbleiterdrähte, die erste Gate-Elektrodenschicht und die erste epitaktische Source/Drain-Schicht definiert. Der zweite FET weist eine erste Finnenstruktur auf, in der eine erste Halbleiterschicht und eine zweite Halbleiterschicht abwechselnd gestapelt sind, eine zweite epitaktische Source/Drain-Schicht, die über einem Source/Drain-Bereich der Finnenstruktur angeordnet ist, eine zweite dielektrische Gate-Schicht, die über einem Kanalbereich der Finnenstruktur angeordnet ist, und eine zweite Gate-Elektrodenschicht, die auf der zweiten dielektrischen Gate-Schicht angeordnet ist, auf. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, ist der erste FET ein n-Typ-FET, und der zweite FET ist ein p-Typ-FET. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, sind Endseiten der ersten isolierenden Abstandhalter in Kontakt mit der ersten epitaktischen Source/Drain-Schicht vertikal ausgerichtet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, werden ein oder mehrere Leerräume in den ersten isolierenden Räumen zwischen den ersten Halbleiterdrähten gebildet. Bei einer oder mehreren der oben stehenden und folgenden Ausführungsformen, sind die Breiten der ersten Halbleiterschichten in dem Kanalbereich schmaler als die Breite der zweiten Halbleiterschichten in dem Kanalbereich.

Claims (18)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bilden einer Finnenstruktur (11), in der erste Halbleiterschichten (20) und zweite Halbleiterschichten (25) abwechselnd gestapelt sind; Bilden einer Opfer-Gate-Struktur (54) über der Finnenstruktur (11); Bilden einer ersten Deckschicht (51) über der Opfer-Gate-Struktur (54) und einer zweiten Deckschicht (53) über der ersten Deckschicht (51); Bilden einer epitaktischen Source/Drain-Schicht (81) auf entgegengesetzten Seiten der Opfer-Gate-Struktur (54); nachdem die epitaktische Source/Drain-Schicht (81) gebildet wurde, Entfernen der zweiten Deckschicht (53), wodurch ein Spalt (83) zwischen der epitaktischen Source/Drain-Schicht (81) und der ersten Deckschicht (51) gebildet wird, aus dem ein Teil der Finnenstruktur (11) freigelegt wird; Entfernen eines Teils der ersten Halbleiterschichten (20) in dem Spalt, wodurch Räume zwischen den zweiten Halbleiterschichten (25) gebildet werden, und Füllen der Räume mit einem ersten Isoliermaterial (85), wobei das erste Isoliermaterial (85) ferner auf der epitaktischen Source/Drain-Schicht (81) und der ersten Deckschicht (51) gebildet wird.
  2. Verfahren nach Anspruch 1, wobei ein oder mehrere Leerräume (70) in dem ersten Isoliermaterial (85) zwischen den zweiten Halbleiterschichten (25) gebildet werden.
  3. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Isoliermaterial (85) ein dielektrisches Low-k-Material ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Deckschicht (51) aus einem ersten dielektrischen Material besteht und die zweite Deckschicht (53) aus einem zweiten dielektrischen Material, das von dem ersten dielektrischen Material verschieden ist, besteht.
  5. Verfahren nach Anspruch 4, wobei das erste dielektrische Material ein dielektrisches Low-k-Material ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der epitaktischen Source/Drain-Schicht (81) Folgendes aufweist: Vertiefen eines Teils der Finnenstruktur (11), der nicht von der Opfer-Gate-Struktur (54) abgedeckt wird, und Bilden einer dritten Halbleiterschicht über der vertieften Finnenstruktur (11) als die epitaktische Source/Drain-Schicht (81), wobei die dritte Halbleiterschicht aus einem von den zweiten Halbleiterschichten (25) verschiedenen Halbleitermaterial besteht.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner nach dem Bilden des ersten Isoliermaterials (85) Folgendes umfasst: Entfernen der Opfer-Gate-Struktur (54), wodurch ein Teil der Finnenstruktur (11) freigelegt wird; Entfernen der ersten Halbleiterschichten (20) von der freigelegten Finnenstruktur (11), wodurch Kanalschichten (25) gebildet werden, die die zweiten Halbleiterschichten (25) aufweisen, und Bilden einer dielektrischen Gate-Schicht (102) und einer Gate-Elektrodenschicht (104) um die Kanalschichten.
  8. Verfahren nach Anspruch 7, wobei die Gate-Elektrodenschicht (104) mit dem ersten Isoliermaterial (85) in Kontakt und von der epitaktischen Source/Drain-Schicht (81) durch das erste Isoliermaterial (85) getrennt ist.
  9. Verfahren einem der vorhergehenden Ansprüche, wobei: die erste Halbleiterschicht (20) aus SiGe besteht, und die zweite Halbleiterschicht (25) aus Si besteht.
  10. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bilden einer Finnenstruktur (11), in der erste Halbleiterschichten (20) und zweite Halbleiterschichten (25) abwechselnd gestapelt sind; Bilden einer Opfer-Gate-Struktur (54) über der Finnenstruktur (11); Bilden einer ersten Deckschicht (51) über der Opfer-Gate-Struktur (54) und einer zweiten Deckschicht (53) über der ersten Deckschicht (51), Entfernen der zweiten Halbleiterschichten (25) von einem Teil der Finnenstruktur (11), der nicht von der Opfer-Gate-Struktur (54) abgedeckt ist, wodurch die ersten Halbleiterschichten (20) in Source/Drain-Bereichen freigelegt werden; Bilden einer epitaktischen Source/Drain-Schicht (81) über den freigelegten ersten Halbleiterschichten (20); nachdem die, epitaktische Source/Drain-Schicht (81) gebildet wurde Entfernen der zweiten Deckschicht (53), wodurch ein Spalt (83) zwischen der epitaktischen Source/Drain-Schicht (81) und der ersten Deckschicht (51) gebildet wird, in dem ein Teil der Finnenstruktur (11) freigelegt ist; Entfernen eines Teils der zweiten Halbleiterschichten (25) in dem Spalt, wodurch Räume zwischen den ersten Halbleiterschichten (20) gebildet werden, und Füllen der Räume mit einem ersten Isoliermaterial (85).
  11. Verfahren nach Anspruch 10, wobei ein oder mehrere Leerräume (70) in dem ersten Isoliermaterial (85) zwischen den ersten Halbleiterschichten (20) gebildet werden.
  12. Verfahren nach Anspruch 10 oder 11, wobei das erste Isoliermaterial (85) ferner auf der epitaktischen Source/Drain-Schicht (81) und der ersten Deckschicht (51) gebildet wird.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei die erste Deckschicht (51) aus einem ersten dielektrischen Material besteht und die zweite Deckschicht (53) aus einem zweiten dielektrischen Material, das von dem ersten dielektrischen Material verschieden ist, besteht.
  14. Verfahren nach einem der Ansprüche 10 bis 13, das ferner nach dem Bilden des ersten Isoliermaterials (85) Folgendes umfasst: Entfernen der Opfer-Gate-Struktur (54), wodurch ein Teil der Finnenstruktur (11) freigelegt wird; Entfernen der zweiten Halbleiterschichten (25) von der freigelegten Finnenstruktur (11), wodurch Kanalschichten gebildet werden, die aus den ersten Halbleiterschichten (20) bestehen, und Bilden einer dielektrischen Gate-Schicht (102) und einer Gate-Elektrodenschicht (104) um die Kanalschichten.
  15. Verfahren nach Anspruch 14, wobei die Gate-Elektrodenschicht (104) mit dem ersten Isoliermaterial (85) in Kontakt und von der epitaktischen Source/Drain-Schicht (81) durch das erste Isoliermaterial (85) getrennt ist.
  16. Verfahren nach einem der Ansprüche 10 bis 15, wobei: die erste Halbleiterschicht (20) aus SiGe besteht, und die zweite Halbleiterschicht (25) aus Si besteht.
  17. Halbleitervorrichtung, umfassend: erste Halbleiterdrähte (20; 25), die über einem Substrat angeordnet sind; einen ersten Source/Drain-Bereich (80; 81) in Kontakt mit Enden der ersten Halbleiterdrähte (20; 25); eine dielektrische Gate-Schicht (102), die auf jedem Kanalbereich der ersten Halbleiterdrähte (20; 25) angeordnet ist und sich um ihn legt; eine Gate-Elektrodenschicht (104), die auf der dielektrischen Gate-Schicht (102) angeordnet ist und sich um jeden Kanalbereich legt, und erste isolierende Abstandhalter (85), die jeweils in Räumen angeordnet sind, wobei die Räume durch benachbarte erste Halbleiterdrähte (20; 25), die Gate-Elektrodenschicht (104) und den ersten Source/Drain-Bereich (80; 81) definiert sind, wobei Endseiten der ersten isolierenden Abstandhalter (85) in Kontakt mit dem ersten Source/Drain-Bereich (80; 81) vertikal ausgerichtet sind, wobei ein oder mehrere Leerräume (70) in den ersten isolierenden Räumen zwischen den ersten Halbleiterdrähten (20; 25) gebildet sind.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die Endseiten der ersten isolierenden Abstandhalter (85) in Kontakt mit dem ersten Source/Drain-Bereich (80; 81) und Schnittflächen zwischen den Enden der ersten Halbleiterdrähte (20; 25) und dem ersten Source/Drain-Bereich (80; 81) vertikal ausgerichtet sind.
DE102017119141.0A 2017-07-18 2017-08-22 Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung Active DE102017119141B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/653,068 US10211307B2 (en) 2017-07-18 2017-07-18 Methods of manufacturing inner spacers in a gate-all-around (GAA) FET through multi-layer spacer replacement
US15/653,068 2017-07-18

Publications (2)

Publication Number Publication Date
DE102017119141A1 DE102017119141A1 (de) 2019-01-24
DE102017119141B4 true DE102017119141B4 (de) 2021-09-02

Family

ID=64951371

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017119141.0A Active DE102017119141B4 (de) 2017-07-18 2017-08-22 Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung

Country Status (5)

Country Link
US (3) US10211307B2 (de)
KR (1) KR102045356B1 (de)
CN (2) CN109273362B (de)
DE (1) DE102017119141B4 (de)
TW (1) TWI661490B (de)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390400A (zh) * 2017-08-08 2019-02-26 中芯国际集成电路制造(上海)有限公司 环栅场效应晶体管及其形成方法
DE102017124637A1 (de) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Herstellungsverfahren für ein Halbleiter-Bauelement und ein Halbleiter-Bauelement
US10361278B2 (en) 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11038043B2 (en) * 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10692991B2 (en) 2018-09-06 2020-06-23 Globalfoundries Inc. Gate-all-around field effect transistors with air-gap inner spacers and methods
US11164866B2 (en) 2019-02-20 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
US12094972B2 (en) 2019-05-08 2024-09-17 Globalfoundries U.S. Inc. Gate-all-around field effect transistors having end portions of nanosheet channel layers adjacent to source/drain regions being wider than the center portions
KR20200136230A (ko) 2019-05-27 2020-12-07 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10910470B1 (en) 2019-07-18 2021-02-02 International Business Machines Corporation Nanosheet transistors with inner airgaps
US10903317B1 (en) 2019-08-07 2021-01-26 Globalfoundries U.S. Inc. Gate-all-around field effect transistors with robust inner spacers and methods
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11557655B2 (en) * 2019-10-11 2023-01-17 Tokyo Electron Limited Device and method of forming with three-dimensional memory and three-dimensional logic
US11296227B2 (en) * 2019-10-16 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
KR20220085805A (ko) * 2019-10-22 2022-06-22 어플라이드 머티어리얼스, 인코포레이티드 선택적 epi 재성장에 의한 gaa i/o 포맷화를 위한 방법들
US11183584B2 (en) 2020-01-17 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11695055B2 (en) * 2020-03-03 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation layers for semiconductor devices
US11563001B2 (en) 2020-03-30 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Air spacer and capping structures in semiconductor devices
US11245024B2 (en) * 2020-04-09 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11289584B2 (en) * 2020-04-24 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer features for multi-gate transistors
DE102020122139B4 (de) 2020-04-29 2022-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu ihrer herstellung
US11532720B2 (en) 2020-04-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
KR20210151277A (ko) * 2020-06-04 2021-12-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11848238B2 (en) * 2020-06-30 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for manufacturing semiconductor devices with tunable low-k inner air spacers
US11387341B2 (en) * 2020-09-29 2022-07-12 Taiwan Semiconductor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof
US20220122893A1 (en) * 2020-10-19 2022-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with Leakage Current Suppression and Method for Forming the Same
US11569348B2 (en) * 2021-02-26 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of fabrication thereof
US12040375B2 (en) 2021-03-18 2024-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-silicide structure for a semiconductor device and a method for manufacturing the same
KR20220134099A (ko) 2021-03-26 2022-10-05 삼성전자주식회사 활성 패턴을 포함하는 반도체 장치 및 이의 제조 방법
US11764265B2 (en) 2021-07-21 2023-09-19 International Business Machines Corporation Nanosheet transistor with inner spacers
US20230163212A1 (en) * 2021-11-19 2023-05-25 Intel Corporation Gate-all-around transistor device with compressively strained channel layers
CN117253910A (zh) * 2022-06-08 2023-12-19 长鑫存储技术有限公司 一种半导体结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060049429A1 (en) 2004-09-07 2006-03-09 Sungmin Kim Field effect transistor (FET) having wire channels and method of fabricating the same
US20150372115A1 (en) 2014-06-18 2015-12-24 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US20160190339A1 (en) 2014-05-21 2016-06-30 Globalfoundries Inc. Semiconductor devices with conductive contact structures having a larger metal silicide contact area
US20160204195A1 (en) 2015-01-08 2016-07-14 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same
WO2017003407A1 (en) 2015-06-27 2017-01-05 Intel Corporation Ge nano wire transistor with gaas as the sacrificial layer

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274450B1 (en) * 1999-09-17 2001-08-14 United Microelectronics Corp. Method for implementing metal oxide semiconductor field effect transistor
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
KR102083494B1 (ko) * 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
WO2015050546A1 (en) * 2013-10-03 2015-04-09 Intel Corporation Internal spacers for nanowire transistors and method of fabrication thereof
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9502518B2 (en) * 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9716145B2 (en) * 2015-09-11 2017-07-25 International Business Machines Corporation Strained stacked nanowire field-effect transistors (FETs)
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10164012B2 (en) * 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102482877B1 (ko) * 2016-02-01 2022-12-29 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
KR102429611B1 (ko) * 2016-06-10 2022-08-04 삼성전자주식회사 반도체 장치 제조 방법
US10236362B2 (en) * 2016-06-30 2019-03-19 International Business Machines Corporation Nanowire FET including nanowire channel spacers
FR3057703B1 (fr) * 2016-10-13 2019-06-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un transistor a effet de champ a grille enrobante
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060049429A1 (en) 2004-09-07 2006-03-09 Sungmin Kim Field effect transistor (FET) having wire channels and method of fabricating the same
US20160190339A1 (en) 2014-05-21 2016-06-30 Globalfoundries Inc. Semiconductor devices with conductive contact structures having a larger metal silicide contact area
US20150372115A1 (en) 2014-06-18 2015-12-24 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US20160204195A1 (en) 2015-01-08 2016-07-14 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same
WO2017003407A1 (en) 2015-06-27 2017-01-05 Intel Corporation Ge nano wire transistor with gaas as the sacrificial layer

Also Published As

Publication number Publication date
US20200052084A1 (en) 2020-02-13
KR102045356B1 (ko) 2019-11-15
DE102017119141A1 (de) 2019-01-24
US20190115438A1 (en) 2019-04-18
US20190027570A1 (en) 2019-01-24
TW201909283A (zh) 2019-03-01
CN114464535A (zh) 2022-05-10
CN109273362A (zh) 2019-01-25
US11139381B2 (en) 2021-10-05
CN109273362B (zh) 2022-02-11
KR20190009227A (ko) 2019-01-28
TWI661490B (zh) 2019-06-01
US10861952B2 (en) 2020-12-08
US10211307B2 (en) 2019-02-19

Similar Documents

Publication Publication Date Title
DE102017119141B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung
DE102016115986B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102019116859A1 (de) Verfahren zum herstellen einer halbleitervorrichtung, und eine halbleitervorrichtung
DE102019112545A1 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102017114981A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
DE102016115983A1 (de) Halbleiterstruktur und Herstellungsverfahren
DE102017124637A1 (de) Herstellungsverfahren für ein Halbleiter-Bauelement und ein Halbleiter-Bauelement
DE102015110636A1 (de) ET-Strukturen und Bildungsverfahren
DE102015112913A1 (de) Halbleiterbauelement und Herstellungsverfahren hierfür
DE102017123047B4 (de) Herstellungsverfahren für FINFETs mit unterschiedlichen Finnenkanalhöhen
DE102019126920A1 (de) Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung
DE102017126225A1 (de) Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung
DE102019115937A1 (de) Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtung
DE102017126511A1 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102018122810B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102018108821A1 (de) Verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung
DE102018103075B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung
DE102020120265A1 (de) Bilden von Isolationsregionen zum Trennen von Finnen und Gate-Stapeln
DE102017110442A1 (de) Finfet-Vorrichtung mit epitaktischen Strukturen, die die Rippen umschliessen, und ihr Herstellungsverfahren
DE102020102405A1 (de) Halbleitervorrichtung und herstellungsverfahren davon
DE102021109770B4 (de) Hybrid-halbleitervorrichtung
DE102019119807B4 (de) Herstellungsverfahren für ein halbleiter-bauelement und ein halbleiter-bauelement
DE102020121511A1 (de) Verfahren zur herstellung einer halbleitervorrichtung und eine halbleitervorrichtung
DE102017126049B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102019115490B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final