KR20190009227A - 반도체 장치 제조 방법 및 반도체 장치 - Google Patents

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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

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Abstract

본 개시 내용의 양태에 따르면, 반도체 장치의 제조 방법에서, 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체가 형성된다. 핀 구조체 위에 희생 게이트 구조체가 형성된다. 희생 게이트 구조체 위에 제1 커버층이 형성되고, 제1 커버층 위에 제2 커버층이 형성된다. 소스/드레인 에피택셜 층이 형성된다. 소스/드레인 에피택셜 층이 형성된 후, 제2 커버층이 제거되어 소스/드레인 에피택셜 층과 제1 커버층 사이에 핀 구조체의 일부가 노출되는 간극을 형성한다. 제1 반도체 층의 일부가 간극에서 제거됨으로써 제2 반도체 층들 사이에 공간이 형성된다. 공간은 제1 절연 물질로 충전된다.

Description

반도체 장치 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
본 개시 내용은 반도체 집적 회로 제조 방법에 관한 것으로, 보다 상세하게는 핀형 전계 효과 트랜지스터(FinFET) 및/또는 게이트-올-어라운드 FET를 포함하는 반도체 장치를 제조하는 방법 및 반도체 장치에 관한 것이다.
반도체 산업이 높은 장치 밀도, 높은 성능 및 낮은 비용을 위해 나노미터급 기술 공정 노드로 진행됨에 따라, 제조 및 설계 양자 모두에 대한 도전은 핀형 FET(FinFET)와 게이트-올-어라운드(GAA) FET를 포함하는 다중-게이트 전계 효과 트랜지스터(FET)와 같은 3차원 설계의 개발로 이어졌다. FinFET에서, 게이트 전극은 게이트 유전체 층을 사이에 두고 채널 영역의 3개 측면에 인접하게 배치된다. 게이트 구조체는 3개의 표면 상에서 핀을 둘러싸므로, 트랜지스터는 기본적으로 핀 또는 채널 영역을 통하는 전류를 제어하는 3개의 게이트를 가진다. 불행히도, 채널의 제4 측면, 바닥부는 게이트 전극으로부터 멀리 떨어져 있어서 근접한 게이트의 제어하에 있지 않다. 이에 대해, GAA FET의 경우, 채널 영역의 모든 측면이 게이트 전극에 의해 둘러싸여 있고, 이는 채널 영역에 더 완전한 공핍을 하용하여 더 급격한 서브-문턱 전류 스윙(sub-threshold current swing)(SS) 및 더 작은 드레인 유도 장벽 감소(DIBL)에 기인하여 단채널 효과 감소를 가져온다. 트랜지스터 크기가 10~15 nm 미만의 기술 노드로 계속적으로 축소됨에 따라 GAA FET의 개량이 더 요구된다.
본 개시 내용은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것이 아니며, 예시의 목적으로만 사용됨을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a~1e는 본 개시 내용의 실시예에 따른 반도체 FET 장치의 다양한 도면을 나타낸다. 도 1a는 사시도이고, 도 1b는 도 1a의 Y1-Y1에 대응하는 단면도이고, 도 1c는 도 1a의 Y2-Y2에 대응하는 단면도이고, 도 1d는 도 1c의 X1-X1에 대응하는 단면도를 나타내며, 도 1e는 도 1c의 X2-X2에 대응하는 단면도를 나타낸다.
도 2는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 3은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 4는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 5는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 6은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 7은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 8은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 9는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 10a~10d는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다. 도 10a는 사시도이고, 도 10b는 X-방향을 따른 단면도이고, 도 10c는 Y-방향을 따른 단면도이고, 도 10d는 또 다른 사시도를 보여준다.
도 11a~11d는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다. 도 11a는 사시도이고, 도 11b는 X-방향을 따른 단면도이고, 도 11c는 Y-방향을 따른 단면도이고, 도 11d는 또 다른 사시도를 보여준다.
도 12a~12c는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다. 도 12a는 사시도이고, 도 12b는 X-방향을 따른 단면도이고, 도 12c는 Y-방향을 따른 단면도이다
도 13은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 14는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 15는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 16은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 17a~17e는 본 개시 내용의 실시예에 따른 반도체 FET 장치의 다양한 도면을 나타낸다. 도 17a는 사시도이고, 도 17b는 도 17a의 Y1-Y1에 대응하는 단면도이고, 도 17c는 도 17a의 Y2-Y2에 대응하는 단면도이고, 도 17d는 도 17c의 X1-X1에 대응하는 단면도를 나타내며, 도 17e는 도 17c의 X2-X2에 대응하는 단면도를 나타낸다.
도 18은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 19는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 20은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 21은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 22는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 23은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 24는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 25는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 26a~26d는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다. 도 26a는 사시도이고, 도 26b는 X-방향을 따른 단면도이고, 도 26c는 Y-방향을 따른 단면도이고, 도 26d는 또 다른 사시도를 보여준다.
도 27a~27d는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다. 도 27a는 사시도이고, 도 27b는 X-방향을 따른 단면도이고, 도 27c는 Y-방향을 따른 단면도이고, 도 27d는 또 다른 사시도를 보여준다.
도 28a~28c는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다. 도 28a는 사시도이고, 도 28b는 X-방향을 따른 단면도이고, 도 28c는 Y-방향을 따른 단면도이다
도 29는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 30은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 31은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 32는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 33a~33e는 본 개시 내용의 실시예에 따른 반도체 FET 장치의 다양한 도면을 나타낸다. 도 33a는 사시도이고, 도 33b는 도 33a의 Y1-Y1에 대응하는 단면도이고, 도 33c는 도 33a의 Y2-Y2에 대응하는 단면도이고, 도 33d는 도 33c의 X1-X1에 대응하는 단면도를 나타내며, 도 33e는 도 33c의 X2-X2에 대응하는 단면도를 나타낸다.
도 34a~34d는 본 개시 내용의 실시예에 따른 반도체 FET 장치의 다양한 도면을 나타낸다. 도 34a는 사시도이고, 도 34b는 도 34a의 Y1-Y1에 대응하는 단면도이고, 도 34c는 도 34a의 Y2-Y2에 대응하는 단면도이고, 도 34d는 도 34c의 X1-X1에 대응하는 단면도를 나타낸다
도 35는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 36은 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다.
도 37a~37c는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다. 도 37a는 사시도이고, 도 37b는 X-방향을 따른 단면도이고, 도 37c는 Y-방향을 따른 단면도이다
도 38a~38c는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다. 도 38a는 사시도이고, 도 38b는 X-방향을 따른 단면도이고, 도 38c는 Y-방향을 따른 단면도이다
도 39a~39c는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다. 도 39a는 사시도이고, 도 39b는 X-방향을 따른 단면도이고, 도 39c는 Y-방향을 따른 단면도이다
도 40a~40c는 본 개시 내용의 실시예에 따른 반도체 FET 장치를 제조하는 여러 단계 중 하나를 보여준다. 도 40a는 사시도이고, 도 40b는 X-방향을 따른 단면도이고, 도 40c는 Y-방향을 따른 단면도이다.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공함이 이해될 것이다. 본 개시 내용을 단순화하기 위해 제조 성분 및 배열의 특정 실시예 또는 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 요소의 크기는 개시된 범위 또는 수치에 한정되지 않지만, 공정 조건 및/또는 원하는 장치의 특성에 의존할 수 있다. 더욱이, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부들은 간략함과 명료함을 위해 상이한 스케일들(scales)로 임의로 도시될 수 있다.
또한, 예컨대, "밑", "아래", "하부", "상부", "상측" 등의 공간 관계 용어들이 도면에 예시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명을 용이하게 하기 위해 본 명세서에 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 이외에 사용중 또는 동작 중인 장치의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 본 명세서에 사용된 공간 관계 기술어는 그에 따라 유사하게 해석될 수 있다. 추가로, "~로 제조된다"란 표현은 "포함하다" 또는 "이루어지다"를 의미할 수 있다.
본 개시 내용에서, GAA FET를 위한 금속 게이트 전극과 소스/드레인 에피택셜 층 사이에 내부 스페이서를 형성하는 방법과 적층형 채널 FET가 제공된다. 본 개시 내용에서, 소스/드레인은 소스 및/또는 드레인을 지칭한다. 내부 스페이서는 다음의 공정에 의해 형성될 수 있다. 2개의 다른 반도체 배선이 교대로 적층된 적층형 핀 구조체 위에 더미 게이트 구조체가 형성된 후, 적층형 핀 구조체의 소스/드레인 영역이 리세싱된다. 이후, 리세스 내에 절연(유전체) 층이 형성된 다음, 그 형성된 절연층이 에칭됨으로써 반도체 배선의 단부에 내부 스페이서를 형성한다. 후속하여, 내부 스페이서 위에 소스/드레인 에피택셜 층이 형성된다. 본 개시 내용에서 소스와 드레인은 호환적으로 사용되며 그 구조는 실질적으로 동일하다는 것을 알아야 한다.
그러나, 전술한 공정에서, 절연층의 에칭을 정밀하게 제어하는 것이 곤란하므로 내부 스페이서의 두께 및 위치를 정확하게 제어하기가 어렵다. 이 점에서, 본 개시 내용은 금속 게이트 전극과 소스/드레인 에피택셜 층 사이에 내부 스페이서를 형성하되 내부 스페이서의 두께, 형태 및/또는 위치를 더 정확하게 제어할 수 있는 방법을 제공한다.
도 1a~1e는 본 개시 내용의 실시예에 따른 반도체 FET 장치의 다양한 도면을 나타낸다. 도 1a는 사시도이고, 도 1b는 도 1a의 Y1-Y1에 대응하는 단면도이고, 도 1c는 도 1a의 Y2-Y2에 대응하는 단면도이고, 도 1d는 도 1c의 X1-X1에 대응하는 단면도를 나타내며, 도 1e는 도 1c의 X2-X2에 대응하는 단면도를 나타낸다.
도 1a~1e에 예시된 바와 같이, 반도체 기판(10) 위에 2개의 반도체 핀 구조체(11)가 제공된다. 일부 실시예에서, 기판(10)은 적어도 그 표면부에 단결정 반도체 층을 포함한다. 기판(10)은 한정되는 것은 아니지만, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, InP와 같은 단결정 반도체 물질을 포함할 수 있다. 소정의 실시예에서, 기판(10)은 결정질 Si으로 제조된다.
기판(10)은 그 표면 영역에 하나 이상의 버퍼층(미도시)을 포함할 수 있다. 버퍼층은 격자 상수를 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로 점진적으로 변화시키는 역할을 할 수 있다. 버퍼층은 한정되는 것은 아니지만, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, InP와 같은 에피택셜 성장된 단결정 반도체 물질로 형성될 수 있다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층을 포함한다. SiGe 버퍼층의 게르마늄 농도는 최저층의 버퍼층의 경우의 30 원자% 게르마늄으로부터 최상층의 버퍼층의 경우의 70 원자% 게르마늄까지 증가할 수 있다.
핀 구조체(11)의 바닥부는 절연층(35)(핀 라이너 층)에 의해 덮인다. 핀 라이너 층(35)은 한 층 이상의 절연층을 포함한다.
얕은 트렌치 격리층(STI)과 같은 격리 절연층(40)이 기판(10) 상의 트렌치에 배치된다. 격리 절연층(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물 등의 로우-k 유전체, 다공질 탄소 도핑된 실리콘 이산화물 등의 극저-k 유전체, 폴리이미드 등의 폴리머, 이들의 조합 등과 같은 적절한 유전체 물질로 제조될 수 있다. 일부 실시예에서, 격리 절연층(40)은 CVD, 유동성 CVD(FCVD), 또는 스핀-온-유리 공정과 같은 공정을 통해 형성되지만, 임의의 허용 가능한 공정이 사용될 수 있다.
도 1b에 예시된 바와 같이, 반도체 배선인 채널층(25)이 핀 구조체(11) 위에 배치된다. 각각의 채널층(25)은 게이트 유전체 층(102)과 게이트 전극층(104)에 의해 둘러싸인다. 일부 실시예에서, 게이트 유전체 층(102)은 계면층(102A)과 하이-k 유전체 층(102B)을 포함한다. 또한, 게이트 전극층(104) 위에 게이트 캡 절연층(106)이 배치된다.
도 1a, 도 1c 및 도 1d에 예시된 바와 같이, 핀 구조체(11)의 소스/드레인 영역 위에는 소스/드레인 에피택셜 층(80)이 배치된다. 소스/드레인 에피택셜 층(80)은 층간 절연(ILD) 층(95)에 의해 덮인다. 추가로, 소스/드레인 에피택셜 층(80)과 ILD 층(95) 사이와 게이트 전극층(104)과 ILD 층((5) 사이에 제1 커버층(51) 및/또는 절연층(85)이 형성된다. 또한, 소스/드레인 에피택셜 층(80)에 접촉되게 소스/드레인 접측부(130)가 배치된다. 일부 실시예에서, 소스/드레인 에피택셜 층(80)은 육각형, 다이아몬드형, 다른 다각형 또는 반원형의 단면을 가진다.
도 1c는 게이트 전극(104)과 소스/드레인 에피택셜 층(80) 사이의 영역에서 절연층(85)의 수직부를 절단하는 Y 방향의 단면도이다. 이 영역에서, 반도체 배선(25)은 절연층(85)에 의해 적어도 부분적으로 덮인다. 일부 실시예에서, 반도체 배선(25) 사이의 절연층(85)에 하나 이상의 공동(70)이 형성된다. 공동(70)의 단면 형태는 원형, 타원형(수직 및/또는 수평으로), 눈물방울형, 또는 원형 코너의 직사각형 또는 다각형을 포함한다. 다른 실시예에서, 공동은 형성되지 않는다.
도 1d는 도 1c의 X1-X1에 대응하는 단면도이고, 도 1e는 도 1c의 X2-X2에 대응하는 단면도이다. 도 1d에 예시된 바와 같이, 절연층(85)은 내부 스페이서로서 게이트 전극층(104)과 소스/드레인 에피택셜 층(80)의 단부면 사이에 배치된다. 일부 실시예에서, 게이트 유전체 층(102)은 절연층(85)과 게이트 전극층(104) 사이에 배치된다. 도 1d에 예시된 바와 같이, 소스/드레인 에피택셜 층(80)과 접촉된 내부 스페이서(85)의 단부면은 수직으로 정렬된다(동일한 수직면에 배치됨). 또한, 소스/드레인 에피택셜 층(80)에 접촉된 내부 스페이서(85)의 단부면과 반도체 배선과 소스/드레인 에피택셜 층(80)의 단부면 사이의 계면도 수직으로 정렬된다. 게이트 전극(104)과 내부 스페이서(85) 사이의 계면은 게이트 전극(104) 측으로 돌출하는 곡면을 가지는 반면, 내부 스페이서(85)와 소스/드레인 에피택셜 층(80) 사이의 계면은 실질적으로 평탄하다. 도 1e에 예시된 바와 같이, 공동(70)이 형성되는 경우, 반도체 배선(25)의 단부면과 소스/드레인 에피택셜 층(80) 사이에 공간(공동)이 존재한다. 도 1e에 예시된 바와 같이, 이 단면에서, 공동(70)은 하나의 휘어진 측면과 실질적으로 직선형인 3개의 측면을 가진다. 일부 실시예에서, 내부 스페이서(85)는 SiOC 및/또는 SiOCN 등의 로우-k 유전체 물질 또는 임의의 다른 적절한 유전체 물질로 제조된다. 로우-k 유전체 물질은 실리콘 이산화물보다 작은 유전 상수를 가진다.
반도체 배선(25) 각각의 두께 및 폭은 일부 실시예에서 약 5 nm~약 15 nm의 범위에 있고, 다른 실시예에서 약 6 nm~약 12 nm의 범위에 있다. Z-방향의 인접한 반도체 기판 사이의 공간은 일부 실시예에서 약 2 nm~약 6 nm의 범위에 있다. 내부 스페이서(85)의 두께(W1)는 일부 실시예에서 약 2 nm~약 6 nm의 범위에 있다. 채널 영역에 있는 반도체 배선(25)의 단면 형태는 임의의 다각형(정방형, 직사각형, 삼각형 등), 원형 코너의 다각형, 원형, 또는 타원형(수직 또는 수평으로)일 수 있다.
도 1a~1e에서, 2개의 핀 구조체(11)와 4개의 반도체 배선(25)이 예시된다. 그러나, 개수는 이것에 한정되지 않는다. 핀 구조체의 개수는 게이트 당 1, 3, 4 또는 그 이상일 수 있고, 반도체 배선(25)의 개수는 1, 2, 3 이상 10까지일 수 있다.
소정의 실시예에서, 도 1a~1e의 반도체 장치는 n-형 GAA FET이다. 다른 실시예에서, 도 1a~1e의 반도체 장치는 p-형 GAA FET이다. 일부 실시예에서, 동일한 기판(10)에 하나 이상의 n-형 GAA FET와 하나 이상의 P-형 GAA FET가 제공된다.
도 2~16은 본 개시 내용의 일 실시예에 따라 도 1a~1e에 예시된 GAA FET를 제조하는 예시적인 연속 공정을 보여준다. 도 2~16에 예시된 공정의 도중, 이전 및 이후에 추가의 조작이 제공될 수 있으며, 아래 설명되는 조작 중 일부는 방법의 추가적인 실시예에서 대체 또는 제거될 수 있는 것으로 이해된다. 조작/공정의 순서는 호환 가능하다.
도 2에 예시된 바와 같이, 실리콘 기판(10)에 불순물 이온(도펀트)(12)이 주입되어 우물(well) 영역을 형성한다. 이온 주입은 펀치-스루 효과를 방지하기 위해 수행된다. 기판(10)은 불순물(예, p-형 또는 n-형 전도성)로 적절하게 도핑된 다양한 영역을 포함할 수 있다. 도펀트(12)는 예컨대, n-형 핀 FET용의 붕소(BF2)와 p-형 핀 FET용의 인이다.
이후, 도 3에 예시된 바와 같이, 기판(10) 위에 적층된 반도층들이 형성된다. 적층된 반도체 층들은 제1 반도체 층(20)과 제2 반도체 층(25)을 포함한다. 또한, 적층된 층 위에 마스크 층(15)이 형성된다.
제1 반도체 층(20)과 제2 반도체 층(25)은 다른 격자 상수를 가지는 물질로 제조되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다.
일부 실시예에서, 제1 반도체 층(20)과 제2 반도체 층(25)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 일 실시예에서, 제1 반도체 층(20)은 Si1-xGex 또는 Ge(x=1.0)로 제조되는 데, 여기서 x는 약 0.3보다 크며, 제2 반도체 층(25)은 Si 또는 Si1 - yGey로 제조되는 데, 여기서 y는 약 0.4보다 작고 x>y이다. 본 개시 내용에서, "M" 화합물" 또는 "M계 화합물"은 화합물의 주성분이 M이라는 의미이다.
다른 실시예에서, 제2 반도체 층(25)은 Si1 - yGey 또는 Ge으로 제조되는 데, 여기서 y는 약 0.3보다 크고, 제1 반도체 층(20)은 Si 또는 Si1 - xGex로 제조되는 데, 여기서 x는 약 0.4보다 작고, x<y이다. 또 다른 실시예에서, 제1 반도체 층(20)은 Si1 - xGex로 제조되는 데, 여기서 x는 약 0.3~약 0.8의 범위에 있고, 제2 반도체 층(25)은 Si1 - yGey로 제조되는 데, 여기서 y는 약 0.1~약 0.4의 범위에 있다.
도 3에서, 4개 층의 제1 반도체 층(20)과 4개 층의 제2 반도체 층(25)이 배치된다. 그러나, 층의 개수는 4개에 한정되지 않으며, 1개 층(각 층)으로 적을 수 있고, 일부 실시예에서는 제1 반도체 층과 제2 반도체 층 각각이 2~10개 층으로 형성된다. 적층된 층들의 개수를 조절하는 것에 의해 GAA FET 장치의 구동 전류가 조절될 수 있다.
제1 반도체 층(20)과 제2 반도체 층(25)은 기판(10) 위에 에피택셜 성장된다. 제1 반도체 층(20)의 두께는 제2 반도체 층(25)의 두께와 같거나 그보다 클 수 있는 데, 일부 실시예에서 약 2 nm~약 20 nm의 범위에 있으며, 다른 실시예에서 약 5 nm~약 15 nm의 범위에 있다. 제2 반도체 층(25)의 두께는 일부 실시예에서 약 2 nm~약 20 nm의 범위에 있으며, 다른 실시예에서 약 5 nm~약 15 nm의 범위에 있다. 제1 반도체 층(20) 각각의 두께는 동일하거나 변할 수 있다.
일부 실시예에서, 최저의 제1 반도체 층(기판(10)에 가장 가까운 층)은 나머지 제1 반도체 층들보다 두껍다. 최저의 제1 반도체 층의 두께는 일부 실시예에서 약 10 nm~약 50 nm의 범위에 있고, 다른 실시예에서 20 nm~40 nm의 범위에 있다.
일부 실시예에서, 마스크 층(15)은 제1 마스크 층(15A)과 제2 마스크 층(15B)을 포함한다. 제1 마스크 층(15A)은 열 산화로 형성될 수 있는 실리콘 산화물로 제조된 패드 산화물 층이다. 제2 마스크 층(15B)은 저압 CVD(LPCVD)와 플라즈마 증강된 CVD(PECVD)를 포함하는 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 또는 다른 적절한 공정에 의해 형성되는 실리콘 질화물(SiN)로 제조된다. 마스크 층(15)은 포토-리소그래피 및 에칭을 포함하는 패턴화 조작을 이용하는 것에 의해 마스크 패턴으로 패턴화된다.
다음에, 도 4에 예시된 바와 같이, 제1 및 제2 반도체 층(20, 25)의 적층된 층들이 패턴화된 마스크 층에 의해 패턴화됨으로써, X-방향으로 연장되는 핀 구조체(30) 내에 적층된 층들이 형성된다. 도 4에서, Y 방향으로 2개의 핀 구조체(30)가 배열된다. 그러나, 핀 구조체의 개수는 2개로 한정되지 않으며, 1개로 적을 수 있고 3개 이상일 수 있다. 일부 실시예에서, 패턴화 조작에서 패턴 충실도의 향상을 위해 핀 구조체(30)의 양측에 하나 이상의 더미 핀 구조체가 형성된다. 도 4에 예시된 바와 같이, 핀 구조체(30)는 적층된 반도체 층(20, 25)으로 제조된 상부와 우물부(11)를 가진다.
핀 구조체의 상부의 Y 방향 폭(W1)은 일부 실시예에서 약 10 nm~약 40 nm의 범위에 있고, 다른 실시예에서 약 20 nm~약 30 nm의 범위에 있다. 핀 구조체의 Z 방향 높이(H1)는 약 100 nm~약 200 nm의 범위에 있다.
적층형 핀 구조체(30)는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들면, 이중-패턴화 공정 또는 다중-패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 구조체들이 패턴화될 수 있다. 일반적으로, 이중-패턴화 또는 다중-패턴화 공정은 포토리소그래피 및 자체-정렬 공정을 결합함으로써 예컨대, 그렇지 않고 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴들이 형성될 수 있게 한다. 예를 들면, 일 실시예에서, 기판 위에 희생층이 형성된 후 포토리소그래피 공정을 이용하여 패턴화된다. 자체-정렬 공정을 이용하여 패턴화된 희생층에 나란히 스페이서들이 형성된다. 희생층은 이후 제거되며, 나머지 스페이서를 이용하여 적층형 핀 구조체(30)를 패턴화한다.
핀 구조체(30)가 형성된 후, 한 층 이상의 절연 물질의 층을 포함하는 절연 물질층이 기판 위에 형성됨으로써 핀 구조체가 절연층 내에 완전 매입된다. 절연층을 위한 절연 물질은 LPCVD(저압 화학적 기상 퇴적), 플라즈마-CVD 또는 유동성 CVD로 형성된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCN, 불소-도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 물질을 포함할 수 있다. 절연층의 형성 후에 어닐링 조작이 수행될 수 있다. 이후, 화학적 기계적 연마(CMP) 방법 및/또는 에치-백 방법과 같은 평탄화 조작이 수행되어 최상부 제2 반도체 층(25)의 상부면이 절연 물질층으로부터 노출된다. 일부 실시예에서, 절연 물질층의 형성 이전에 핀 구조체 위에 핀 라이너 층(35)이 형성된다. 핀 라이너 층(35)은 SiN 또는 실리콘 질화물계 물질(예, SiON, SiCN, 또는 SiOCN)로 제조된다.
일부 실시예에서, 핀 라이너 층(35)은 기판(10)과 제1 핀 구조체(11)의 바닥부의 측벽 위에 형성된 제1 핀 라이너 층과 제1 핀 라이너 층 위에 형성된 제2 핀 라이너 층을 포함한다. 라이너 층 각각은 일부 실시예에서 약 1 nm~약 20 nm의 두께를 가진다. 일부 실시예에서, 제1 핀 라이너 층은 실리콘 산화물을 포함하고 약 0.5 nm~약 5 nm의 두께를 가지며, 제2 핀 라이너 층은 실리콘 질화물을 포함하고 약 0.5 nm~약 5 nm의 두께를 가진다. 라이너 층은 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD) 또는 원자층 퇴적(ALD)과 같은 하나 이상의 공정을 통해 퇴적될 수 있지만, 임의의 허용 가능한 공정이 사용될 수 있다.
이후, 도 5에 예시된 바와 같이, 절연 물질층이 리세싱되어 격리 절연층(40)을 형성함으로써 핀 구조체(30)의 상부가 노출된다. 이 조작에 의해, 핀 구조체(30)는 얕은 트렌치 격리부(STI)로도 지칭되는 격리 절연층(40)에 의해 서로 전기적으로 분리된다.
도 5에 예시된 실시예에서, 절연 물질층(40)은 핀 구조체(11)의 상부(우물층)가 노출될 때까지 리세싱된다. 다른 실시예에서, 핀 구조체(11)의 상부는 노출되지 않는다. 제1 반도체 층(20)은 후속으로 부분적으로 제거되는 희생층이며, 제2 반도체 층(25)은 후속하여 GAA FET의 채널층으로서 반도체 배선으로 형성된다.
격리 절연층(40)이 형성된 후, 도 6에 예시된 바와 같이 희생(더미) 게이트 구조체(50)가 형성된다. 도 6은 노출된 핀 구조체(30) 상에 희생 게이트 구조체(50)가 형성된 이후를 나타낸다. 희생 게이트 구조체(50)는 채널 영역이 될 핀 구조체의 부분 위에 형성된다. 희생 게이트 구조체는 GAA FET의 채널 영역을 규정한다. 희생 게이트 구조체(50)는 희생 게이트 유전체 층(52)과 희생 게이트 전극층(54)을 포함한다. 희생 게이트 유전체 층(52)은 실리콘 산화물계 물질과 같은 한 층 이상의 절연 물질을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 희생 게이트 유전체 층(52)의 두께는 일부 실시예에서 약 1 nm~약 5 nm의 범위에 있다.
희생 게이트 구조체(50)는 핀 구조체 위에 희생 게이트 유전체 층(52)을 피착하는 제1 블랭킷에 의해 형성된다. 이후 핀 구조체가 희생 게이트 전극 층 내에 완전히 매입되도록 희생 게이트 전극이 희생 게이트 유전체 층 상부와 핀 구조체 위에 블랭킷 피착된다. 희생 게이트 전극층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 희생 게이트 전극층의 두께는 일부 실시예에서 약 100 nm~약 200nm의 범위에 있다. 일부 실시예에서, 희생 게이트 전극층은 평탄화 조작을 받는다. 희생 게이트 유전체 층과 희생 게이트 전극층은 LPCVD와 PECVD를 포함하는 CVD, PVD, ALD, 또는 다른 적절한 공정을 이용하여 퇴적된다. 후속으로, 희생 게이트 전극층 위에 마스크 층이 형성된다. 마스크 층은 패드 SiN 층(56)과 실리콘 산화물 마스크 층(58)을 포함한다.
다음에, 도 6에 예시된 바와 같이 마스크 층에 패턴화 조작이 수행되어 희생 게이트 전극층이 희생 게이트 구조체(50) 내에 패턴화된다. 희생 게이트 구조체는 희생 게이트 유전체 층(52), 희생 게이트 전극층(54)(예, 폴리 실리콘), 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)을 포함한다. 희생 게이트 구조체를 패턴화하는 것에 의해, 제1 및 제2 반도체 층의 적층된 층들이 희생 게이트 구조체의 대향 측면들에 부분적으로 노출됨으로써 도 6에 예시된 바와 같이 소스/드레인(S/D) 영역이 규정된다. 본 개시 내용에서, 소스와 드레인은 호환적으로 사용되며, 그 구조는 실질적으로 동일하다. 도 6에서, 하나의 희생 게이트 구조체가 형성되지만, 희생 게이트 구조체의 개수는 1개로 한정되지 않는다. 일부 실시예에서 2개 이상의 희생 게이트 구조체가 X 방향으로 배열된다. 소정의 실시예에서, 패턴의 충실도를 향상시키기 위해 희생 게이트 구조체의 양측에 하나 이상의 더미 희생 게이트 구조체가 형성된다.
희생 게이트 구조체가 형성된 후, 노출된 핀 구조체와 희생 게이트 구조체(50) 위에 절연 물질로 제조된 제1 커버층(51)이 컨포멀하게(conformally) 형성된다. 또한, 도 7에 예시된 바와 같이 제1 커버층(51) 위에 제2 커버층(53)이 형성된다. 제1 및 제2 커버층은 희생 게이트 구조체의 측벽 등의 수직 표면, 수평 표면 및 상부에 각각 실질적으로 동일한 두께로 형성되도록 컨포멀하게 퇴적된다. 일부 실시예에서, 제1 커버층(51)은 약 2 nm~약 10 nm의 범위의 두께를 가지며, 제2 커버층(53)은 제1 커버층보다 두꺼운 두께를 가지며, 약 5 nm~약 20 nm의 범위의 두께를 가진다.
일 실시예에서, 제1 커버층(51)은 SiOC 및/또는 SiOCN과 같은 로우-k 유전체 물질 또는 임의의 다른 적절한 유전체 물질을 포함한다. 제2 커버층(53)은 SiN, SiON 및 SiCN 중 하나 이상 또는 임의의 다른 적절한 유전체 물질을 포함한다. 제1 커버층과 제2 커버층은 이들 중 하나가 선택적으로 에칭될 수 있도록 다른 물질로 제조된다. 제1 커버층(51)과 제2 커버층(53)은 ALD 또는 CVD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
이후, 도 8에 예시된 바와 같이, 소스/드레인 영역의 핀 구조체가 대략 격리 절연층(40)의 상부면으로 하방으로 리세싱된다.
후속하여, 도 9에 예시된 바와 같이 소스/드레인 에피택셜 층(80)이 형성된다. 소스/드레인 에피택셜 층(80)은 n-채널 FET용의 한 층 이상의 Si, SiP, SiC 및 SiCP 또는 p-채널 FET용의 한 층 이상의 Si, SiGe, Ge를 포함한다. p-채널 FET용으로 소스/드레인에 붕소(B)도 포함될 수 있다. 소스/드레인 에피택셜 층(80)은 CVD, ALD 또는 분자 빔 에피택시(MBE)를 이용한 에피택셜 성장법에 의해 형성된다. 도 9에 예시된 바와 같이, 소스/드레인 에피택셜 층은 리세싱된 2개의 핀 구조체로부터 성장되며, 성장된 에피택셜 층은 일부 실시예에서 격리 절연층 위에서 합류하여 공동(89)을 형성한다. 소스/드레인 에피택셜 층(80)은 희생 게이트 구조체(50)의 측면 위에 배치된 제2 커버층(53)과 접촉되게 형성된다.
후속하여, 도 10a~10d에 예시된 바와 같이, 습식 및/또는 건식 에칭에 의해 제2 커버층(53)이 제거된다. 도 10a는 사시도이고, 도 10b는 하나의 핀 구조체를 절단하는 X-방향을 따른 단면도이고, 도 10c는 도 10d의 간극(83)을 절단하는 Y-방향을 따른 단면도이고, 도 10d는 다른 사시도를 보여준다.
제2 커버층(53)이 SiN으로 제조되면, 제2 커버층(53)은 H3PO4를 사용하는 것으로 선택적으로 제거될 수 있다. 제2 커버층(53)을 제거하는 것에 의해 도 10d에 예시된 바와 같이 희생 게이트 구조체의 양측면 위에 배치된 소스/드레인 에피택셜 층(80)과 제1 커버층(51) 사이에 간극(83)이 형성된다. 도 10d에 예시된 바와 같이, 상기 간극으로부터 구조체의 일부가 노출된다. 간극(83)의 공간은 제2 커버층(53)의 두께와 실질적으로 동일하다.
이후, 도 11a~11d에 예시된 바와 같이, 간극(83) 내에서 제1 반도체 층(20)의 일부가 핀 구조체로부터 제거되어, 제2 반도체 층(25) 사이에 공간(21)이 형성된다. 제1 반도체 층(20)은 제2 반도체 층(25)에 대해 제1 반도체 층(20)을 선택적으로 에칭할 수 있는 에칭제를 사용하여 제거 또는 에칭될 수 있다.
제1 반도체 층(20)이 Ge 또는 SiGe이고 제2 반도체 층(25)이 Si인 경우, 제1 반도체 층(20)은 한정되는 것은 아니지만 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 수산화칼륨(KOH) 용액 등과 같은 습식 에칭제를 사용하여 선택적으로 제거될 수 있다. 유사하게, 제1 반도체 층(20)이 Si이고 제2 반도체 층(25)이 Ge 또는 SiGe인 경우, 제1 반도체 층(20)은 한정되는 것은 아니지만 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 수산화칼륨(KOH) 용액 등과 같은 습식 에칭제를 사용하여 선택적으로 제거될 수 있다. 도 11c에 예시된 바와 같이, 나머지 제2 반도체 층(25)은 일부 실시예에서 원형 코너 형태를 가진다. 습식 에칭 특성에 기인하여, 제1 반도체 층(20)의 단부면은 일부 실시예에서 도 11b에 예시된 바와 같이 볼록한 형태를 가진다. 에칭 시간을 조절하는 것에 의해 제1 반도체 층(20)의 단부면의 위치를 조절하는 것이 가능하다.
다음에, 도 12a~12c에 예시된 바와 같이, 도 11a~11d에 예시된 구조체 위에 절연층(85)이 형성된다. 절연층(85)은 ALD, 또는 CVD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 절연층(85)의 퇴적에 의해, 공간(21)은 절연층(85)의 절연 물질에 의해 충전됨으로써 도 12b에 예시된 바와 같이 내부 스페이서(85)를 형성한다. 일부 실시예에서, 절연층(85)은 SiOC 및/또는 SiOCN과 같은 로우-k 유전체 물질 또는 임의의 다른 적절한 유전체 물질을 포함한다.
일부 실시예에서, 도 12c에 예시된 바와 같이, 내부 스페이서(85) 내에 하나 이상의 공동(70)이 형성된다. 소정의 실시예에서, 제2 반도체 층(25)의 일부가 공동에 노출된다. 다른 실시예에서, 제2 반도체 층(25)의 어떤 부분도 공동에 노출되지 않는다. 일부 실시예에서, 공동은 형성되지 않는다.
후속하여, 도 13에 예시된 바와 같이 층간 절연(ILD) 층(95)이 형성된다. ILD 층(95)용 물질은 Si, O, C 및/또는 H를 포함하는 실리콘 산화물, SiCOH 및 SiOC와 같은 화합물을 포함한다. 폴리머와 같은 유기 물질이 ILD 층(95)용으로 사용될 수 있다. ILD 층(95)이 형성된 후, 희생 게이트 전극층의 상부가 노출되도록 CMP와 같은 평탄화 조작이 수행될 수 있다. 이후, 도 14에 예시된 바와 같이, 희생 게이트 전극층(54)과 희생 게이트 유전체 층(52)이 제거됨으로써 핀 구조체의 채널 영역이 노출된 게이트 공간(75)을 형성한다.
ILD 층(95)은 희생 게이트 구조체의 제거 중에 S/D 구조체(80)를 보호한다. 희생 게이트 구조체는 플라즈마 건식 및/또는 습식 에칭을 이용하여 제거될 수 있다. 희생 게이트 전극층(54)이 폴리 실리콘이고 ILD 층(95)이 실리콘 산화물인 경우, 희생 게이트 전극층(54)을 선택적으로 제거하기 위해 TMAH와 같은 습식 에칭제가 사용될 수 있다. 이후 희생 게이트 유전체 층(52)이 플라즈마 건식 에칭 및/또는 습식 에칭에 의해 제거된다.
희생 게이트 구조체가 제거된 후, 도 15에 예시된 바와 같이, 핀 구조체 내의 제1 반도체 층(20)이 제거됨으로써 제2 반도체 층(25)의 배선이 형성된다. 제1 반도체 층(20)은 전술한 바와 같이 제2 반도체 층(25)에 대해 제1 반도체 층(20)을 선택적으로 에칭할 수 있는 에칭제를 사용하여 제거 또는 에칭될 수 있다.
제2 반도체 층(25)의 반도체 배선이 형성된 후, 도 16에 예시된 바와 같이, 각각의 채널층(제2 반도체 층(25)의 배선) 주위에 게이트 유전체 층(102)이 형성되고, 게이트 유전체 층(102) 위에 게이트 전극층(104)이 형성된다.
소정의 실시예에서, 게이트 유전체 층(102)은 실리콘 산화물, 실리콘 질화물, 하이-k 유전체 물질, 다른 적절한 유전체 물질 및/또는 이들의 조합과 같은 일층 이상의 유전체 물질을 포함한다. 하이-k 유전체 물질의 예로는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질 및/또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층(102)은 채널층과 유전체 물질 사이에 형성된 계면층(102A)을 포함한다.
게이트 유전체 층(102)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(012)은 각 채널층 주위에 균일한 두께를 가지는 게이트 유전체 층의 형성을 보장하기 위해 ALD와 같은 매우 컨포멀한 퇴적 공정(highly conformal deposition process)을 이용하여 형성된다. 게이트 유전체 층(102)의 두께는 일 실시예에서 약 1 nm~약 6 nm의 범위에 있다.
게이트 전극층(104)은 각 채널층을 둘러싸도록 게이트 유전체 층(102) 위에 형성된다. 게이트 전극층(104)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 살리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 물질 및/또는 이들의 조합과 같은 일층 이상의 전도성 물질을 포함한다.
게이트 전극층(104)은 CVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 전극층은 ILD 층(95)의 상부면 위에도 퇴적된다. ILD 층(95) 위에 형성된 게이트 유전체 층과 게이트 전극층은 이후 예컨대 CMP를 이용하는 것에 의해 ILD 층(95)의 상부면이 드러날 때까지 평탄화된다. 평탄화 조작 이후, 도 1a에 예시된 바와 같이 게이트 전극층(104)이 리세싱되고 리세싱된 게이트 전극층(104) 위에 캡 절연층(106)이 형성된다. 캡 절연층은 예컨대, SiN과 같은, 하나 이상의 실리콘 질화물 기반 물질층을 포함한다. 캡 절연층(106)은 절연 물질의 퇴적 후 평탄화 조작에 의해 형성될 수 있다.
본 개시 내용의 소정의 실시예에서, 게이트 유전체 층(102)과 게이트 전극(104) 사이에 하나 이상의 일함수 조절층(미도시)이 개재된다. 일함수 조절층은 단일층의 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC, 또는 다층의 이들 물질 중 2개 이상의 물질과 같은 전도성 물질로 제조된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조절층으로서 사용되고, p-채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조절층으로서 사용된다. 일함수 조절층은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조절층은 다른 금속층을 사용할 수 있는 n-채널 FET와 p-채널 FET에 대해 별도로 형성될 수 있다.
후속하여, 건식 에칭을 이용하는 것에 의해 ILD 층(95)에 접촉홀이 형성된다. 일부 실시예에서, S/D 에피택셜 층(80)의 상부가 에칭된다. 일부 실시예에서, S/D 에피택셜 층(80) 위에 실리사이드 층이 형성된다. 실리사이드 층은 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중 하나 이상을 포함한다. 이후, 도 1a에 예시된 바와 같이 접촉 홀에 전도성 물질(130)이 형성된다. 전도성 물질(130)은 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 하나 이상을 포함한다. GAA FET는 접촉부/비아, 배선 금속층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 공정들을 받는다.
도 17a~17e는 본 개시 내용의 다른 실시예에 따른 반도체 FET 장치의 다양한 도면을 나타낸다. 도 17a는 사시도이고, 도 17b는 도 17a의 Y1-Y1에 대응하는 단면도이고, 도 17c는 도 17a의 Y2-Y2에 대응하는 단면도이고, 도 17d는 도 17c의 X1-X1에 대응하는 단면도를 나타내며, 도 17e는 도 17c의 X2-X2에 대응하는 단면도를 나타낸다. 다음 실시예에는 도 1a~16에 대해 설명된 전술한 실시예와 동일하거나 유사한 물질, 제조, 크기 및/또는 공정이 채용될 수 있으며, 그 상세한 설명은 생략할 수 있다.
도 17a~17e의 GAA FET에서, 반도체 FET는 p-형 GAA FET이고, 채널 영역용 반도체 배선은 제1 반도체 층(20)에 의해 제조된다. 일부 실시예에서, 제1 반도체 층(20)은 Si1 - xGex 또는 Ge(x=1.0)로 제조되는 데, 여기서 x는 약 0.3보다 크며, 제2 반도체 층(25)은 Si 또는 Si1 - yGey로 제조되는 데, 여기서 y는 약 0.4보다 작고 x>y이다. 또한, 소스/드레인 영역의 구조는 도 1a~1e에 예시된 구조와 다르다. 도 17a~17e에서, 제1 반도체 층(20)의 반도체 배선은 소스/드레인 영역 내로 연장되며, 소스/드레인 에피택셜 층(81)에 의해 둘러싸인다.
도 17a~17e에 예시된 바와 같이, 반도체 기판(10) 위에 2개의 반도체 핀 구조체(11)가 제공된다. 소정의 실시예에서, 기판(10)은 결정질 Si으로 제조된다. 핀 구조체(11)의 바닥부는 절연층(35)(핀 라이너 층)에 의해 덮인다. 핀 라이너 층(35)은 한 층 이상의 절연 물질을 포함한다. 얕은 트렌치 격리층(STI)과 같은 격리 절연층(40)이 기판(10) 상의 트렌치에 배치된다. 격리 절연층(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(FSG), 탄소 도핑된 산화물 등의 로우-k 유전체, 다공질 탄소 도핑된 실리콘 이산화물 등의 극저-k 유전체, 폴리이미드 등의 폴리머, 이들의 조합 등과 같은 적절한 유전체 물질로 제조될 수 있다.
도 17b에 예시된 바와 같이, 반도체 배선인 채널층(20)이 핀 구조체(11) 위에 배치된다. 각각의 채널층(20)은 게이트 유전체 층(102)과 게이트 전극층(104)에 의해 둘러싸인다. 일부 실시예에서, 게이트 유전체 층(102)은 계면층(102A)과 하이-k 유전체 층(102B)을 포함한다. 또한, 게이트 전극층(104) 위에 게이트 캡 절연층(106)이 배치된다.
도 17a, 도 17c 및 도 17d에 예시된 바와 같이, 핀 구조체(11)의 소스/드레인 영역 위에는 소스/드레인 에피택셜 층(81)이 배치된다. 소스/드레인 에피택셜 층(81)은 층간 절연(ILD) 층(95)에 의해 덮인다. 추가로, 소스/드레인 에피택셜 층(81)과 ILD 층(95) 사이와 게이트 전극층(104)과 ILD 층((5) 사이에 제1 커버층(51) 및/또는 절연층(85)이 형성된다. 또한, 소스/드레인 에피택셜 층(81)에 접촉되게 소스/드레인 접측부(130)가 배치된다.
도 17c는 게이트 전극(104)과 소스/드레인 에피택셜 층(80) 사이의 영역에서 절연층(85)의 수직부를 절단하는 Y 방향의 단면도이다. 이 영역에서, 반도체 배선(20)은 절연층(85)에 의해 적어도 부분적으로 덮인다. 일부 실시예에서, 반도체 배선(20) 사이의 절연층(85)에 하나 이상의 공동(70)이 형성된다. 다른 실시예에서, 공동은 형성되지 않는다.
도 17d는 도 17c의 X1-X1에 대응하는 단면도이고, 도 17e는 도 17c의 X2-X2에 대응하는 단면도이다. 도 17d에 예시된 바와 같이, 절연층(85)은 내부 스페이서로서 게이트 전극층(104)과 소스/드레인 에피택셜 층(81)의 단부면 사이에 배치된다. 일부 실시예에서, 게이트 유전체 층(102)은 절연층(85)과 게이트 전극층(104) 사이에 배치된다. 도 17d에 예시된 바와 같이, 소스/드레인 에피택셜 층(81)과 접촉된 내부 스페이서(85)의 단부면은 수직으로 정렬된다(동일한 수직면에 배치됨).
게이트 전극(104)과 내부 스페이서(85) 사이의 계면은 게이트 전극(104) 측으로 돌출하는 곡면을 가지는 반면, 내부 스페이서(85)와 소스/드레인 에피택셜 층(81) 사이의 계면은 실질적으로 평탄하다. 도 17e에 예시된 바와 같이, 공동(70)이 형성되는 경우, 반도체 배선(25)의 단부면과 소스/드레인 에피택셜 층(81) 사이에 공간(공동)이 존재한다. 일부 실시예에서, 내부 스페이서(85)는 SiOC 및/또는 SiOCN 등의 로우-k 유전체 물질 또는 임의의 다른 적절한 유전체 물질로 제조된다.
반도체 배선(20) 각각의 두께 및 폭은 일부 실시예에서 약 5 nm~약 15 nm의 범위에 있고, 다른 실시예에서 약 6 nm~약 12 nm의 범위에 있다. Z-방향의 인접한 반도체 기판 사이의 공간은 일부 실시예에서 약 2 nm~약 6 nm의 범위에 있다. 내부 스페이서(85)의 두께(W1)는 일부 실시예에서 약 2 nm~약 6 nm의 범위에 있다. 채널 영역에 있는 반도체 배선(20)의 단면 형태는 임의의 다각형(정방형, 직사각형, 삼각형 등), 원형 코너의 다각형, 원형, 또는 타원형(수직 또는 수평으로)일 수 있다.
도 17a~17e에서, 2개의 핀 구조체(11)와 4개의 반도체 배선(20)이 예시된다. 그러나, 개수는 이것에 한정되지 않는다. 핀 구조체의 개수는 게이트 전극 당 1, 3, 4 또는 그 이상일 수 있고, 반도체 배선(20)의 개수는 1, 2, 3 이상 10까지일 수 있다.
소정의 실시예에서, 동일한 기판(10)에 도 1a~1e의 하나 이상의 반도체 장치(n-형 및/또는 p-형 GAA FET)와 도 17a~17e의 하나 이상의 p-형 GAA FET가 제공된다.
도 18~32는 본 개시 내용의 일 실시예에 따라 도 17a~17e에 예시된 GAA FET를 제조하는 예시적인 연속 공정을 보여준다. 도 18~32에 예시된 공정의 도중, 이전 및 이후에 추가의 조작이 제공될 수 있으며, 아래 설명되는 조작 중 일부는 방법의 추가적인 실시예에서 대체 또는 제거될 수 있는 것으로 이해된다. 조작/공정의 순서는 호환 가능하다. 도 1a~16과 관련하여 설명된 전술한 실시예와 동일하거나 유사한 물질, 제조, 크기 및/또는 공정이 다음의 실시예에 채용될 수 있으며, 그 상세한 설명은 생략될 수 있다. 도 1a~1e의 GAA FET는 도 17a~17e에 예시된 GAA FET와 함께 제조될 수 있다.
도 18에 예시된 바와 같이, 실리콘 기판(10)에 불순물 이온(도펀트)(12)이 주입되어 우물 영역을 형성한다. 이온 주입은 펀치-스루 효과를 방지하기 위해 수행된다. 기판(10)은 불순물(예, p-형 또는 n-형 전도성)로 적절하게 도핑된 다양한 영역을 포함할 수 있다. 도펀트(12)는 예컨대, p-형 핀 FET용의 인이다.
이후, 도 19에 예시된 바와 같이, 기판(10) 위에 적층된 반도층들이 형성된다. 적층된 반도체 층들은 제1 반도체 층(20)과 제2 반도체 층(25)을 포함한다. 또한, 적층된 층 위에 마스크 층(15)이 형성된다.
제1 반도체 층(20)과 제2 반도체 층(25)은 상이한 격자 상수를 가지는 물질로 제조되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 제1 반도체 층(20)과 제2 반도체 층(25)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 일 실시예에서, 제1 반도체 층(20)은 Si1-xGex 또는 Ge(x=1.0)로 제조되는 데, 여기서 x는 약 0.3보다 크며, 제2 반도체 층(25)은 Si 또는 Si1 - yGey로 제조되는 데, 여기서 y는 약 0.4보다 작고 x>y이다.
도 20에서, 4개 층의 제1 반도체 층(20)과 4개 층의 제2 반도체 층(25)이 배치된다. 그러나, 층의 개수는 5개에 한정되지 않으며, 1개 층(각 층)으로 적을 수 있고, 일부 실시예에서는 제1 반도체 층과 제2 반도체 층 각각이 2~10개 층으로 형성된다. 적층된 층들의 개수를 조절하는 것에 의해 GAA FET 장치의 구동 전류가 조절될 수 있다.
제1 반도체 층(20)과 제2 반도체 층(25)은 기판(10) 위에 에피택셜 성장된다. 제1 반도체 층(20)의 두께는 제2 반도체 층(25)의 두께와 같거나 그보다 클 수 있는 데, 일부 실시예에서 약 2 nm~약 20 nm의 범위에 있으며, 다른 실시예에서 약 5 nm~약 15 nm의 범위에 있다. 제2 반도체 층(25)의 두께는 일부 실시예에서 약 2 nm~약 20 nm의 범위에 있으며, 다른 실시예에서 약 5 nm~약 15 nm의 범위에 있다. 제1 반도체 층(20) 각각의 두께는 동일하거나 변할 수 있다.
일부 실시예에서, 최저의 제1 반도체 층(20)(기판(10)에 가장 가까운 층)은 나머지 제1 반도체 층들보다 두껍다. 최저의 제1 반도체 층의 두께는 일부 실시예에서 약 10 nm~약 50 nm의 범위에 있고, 다른 실시예에서 20 nm~40 nm의 범위에 있다.
일부 실시예에서, 마스크 층(15)은 제1 마스크 층(15A)과 제2 마스크 층(15B)을 포함한다. 제1 마스크 층(15A)은 열 산화로 형성될 수 있는 실리콘 산화물로 제조된 패드 산화물 층이다. 제2 마스크 층(15B)은 실리콘 질화물(SiN)로 제조된다. 마스크 층(15)은 포토-리소그래피 및 에칭을 포함하는 패턴화 조작을 이용하는 것에 의해 마스크 패턴으로 패턴화된다.
다음에, 도 20에 예시된 바와 같이, 제1 및 제2 반도체 층(20, 25)의 적층된 층들이 패턴화된 마스크 층을 이용하는 것에 의해 패턴화됨으로써, X-방향으로 연장되는 핀 구조체(30) 내에 적층된 층들이 형성된다. 도 20에서, Y 방향으로 2개의 핀 구조체(30)가 배열된다. 그러나, 핀 구조체의 개수는 한정되지 않으며, 1개로 적을 수 있고 3개 이상일 수 있다. 일부 실시예에서, 패턴화 조작에서 패턴 충실도의 향상을 위해 핀 구조체(30)의 양측에 하나 이상의 더미 핀 구조체가 형성된다. 도 20에 예시된 바와 같이, 핀 구조체(30)는 적층된 반도체 층(20, 25)으로 제조된 상부와 우물부(11)를 가진다.
핀 구조체의 상부의 Y 방향 폭(W1)은 일부 실시예에서 약 10 nm~약 40 nm의 범위에 있고, 다른 실시예에서 약 20 nm~약 30 nm의 범위에 있다. 핀 구조체의 Z 방향 높이(H1)는 약 100 nm~약 200 nm의 범위에 있다.
적층형 핀 구조체(30)는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들면, 이중-패턴화 공정 또는 다중-패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 구조체들이 패턴화될 수 있다. 일반적으로, 이중-패턴화 또는 다중-패턴화 공정은 포토리소그래피 및 자체-정렬 공정을 결합함으로써 예컨대, 그렇지 않고 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴들이 형성될 수 있게 한다. 예를 들면, 일 실시예에서, 기판 위에 희생층이 형성된 후 포토리소그래피 공정을 이용하여 패턴화된다. 자체-정렬 공정을 이용하여 패턴화된 희생층에 나란히 스페이서들이 형성된다. 희생층은 이후 제거되며, 나머지 스페이서를 이용하여 적층형 핀 구조체(30)를 패턴화한다.
핀 구조체(30)가 형성된 후, 한 층 이상의 절연 물질의 층을 포함하는 절연 물질층이 기판 위에 형성됨으로써 핀 구조체가 절연층 내에 완전 매입된다. 이후, 화학적 기계적 연마(CMP) 방법 및/또는 에치-백 방법과 같은 평탄화 조작이 수행되어 최상부 제2 반도체 층(25)의 상부면이 절연 물질층으로부터 노출된다. 일부 실시예에서, 절연 물질층의 형성 이전에 핀 구조체 위에 핀 라이너 층(35)이 형성된다. 핀 라이너 층(35)은 SiN 또는 실리콘 질화물계 물질(예, SiON, SiCN, 또는 SiOCN)로 제조된다.
이후, 도 21에 예시된 바와 같이, 절연 물질층이 리세싱되어 격리 절연층(40)을 형성함으로써 핀 구조체(30)의 상부가 노출된다. 이 조작에 의해, 핀 구조체(30)는 격리 절연층(40)(STI)에 의해 서로 전기적으로 분리된다.
도 21에 예시된 실시예에서, 절연 물질층(40)은 핀 구조체(11)의 상부(우물층)가 노출될 때까지 리세싱된다. 다른 실시예에서, 핀 구조체(11)의 상부는 노출되지 않는다. 제2 반도체 층(25)은 후속으로 부분적으로 제거되는 희생층이며, 제1 반도체 층(20)은 후속하여 GAA FET의 채널층으로서 반도체 배선으로 형성된다.
격리 절연층(40)이 형성된 후, 도 22에 예시된 바와 같이 희생(더미) 게이트 구조체(50)가 형성된다. 도 22는 노출된 핀 구조체(30) 상에 희생 게이트 구조체(50)가 형성된 후의 구조를 나타낸다. 희생 게이트 구조체(50)는 채널 영역이 될 핀 구조체의 부분 위에 형성된다. 희생 게이트 구조체는 GAA FET의 채널 영역을 규정한다. 희생 게이트 구조체(50)는 희생 게이트 유전체 층(52)과 희생 게이트 전극층(54)을 포함한다. 희생 게이트 유전체 층(52)은 실리콘 산화물계 물질과 같은 한 층 이상의 절연 물질을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 희생 게이트 유전체 층(52)의 두께는 일부 실시예에서 약 1 nm~약 5 nm의 범위에 있다.
희생 게이트 구조체(50)는 핀 구조체 위에 희생 게이트 유전체 층(52)을 피착하는 제1 블랭킷에 의해 형성된다. 이후 핀 구조체가 희생 게이트 전극 층 내에 완전히 매입되도록 희생 게이트 전극이 희생 게이트 유전체 층 상부와 핀 구조체 위에 블랭킷 피착된다. 희생 게이트 전극층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 희생 게이트 전극층의 두께는 일부 실시예에서 약 100 nm~약 200nm의 범위에 있다. 일부 실시예에서, 희생 게이트 전극층은 평탄화 조작을 받는다. 희생 게이트 유전체 층과 희생 게이트 전극층은 LPCVD와 PECVD를 포함하는 CVD, PVD, ALD, 또는 다른 적절한 공정을 이용하여 퇴적된다. 후속으로, 희생 게이트 전극층(54) 위에 마스크 층이 형성된다. 마스크 층은 패드 SiN 층(56)과 실리콘 산화물 마스크 층(58)을 포함한다.
다음에, 도 22에 예시된 바와 같이 마스크 층에 패턴화 조작이 수행되어 희생 게이트 전극층이 희생 게이트 구조체(50) 내에 패턴화된다. 희생 게이트 구조체는 희생 게이트 유전체 층(52), 희생 게이트 전극층(54)(예, 폴리 실리콘), 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)을 포함한다. 희생 게이트 구조체를 패턴화하는 것에 의해, 제1 및 제2 반도체 층의 적층된 층들이 희생 게이트 구조체의 대향 측면들에 부분적으로 노출됨으로써 도 22에 예시된 바와 같이 소스/드레인(S/D) 영역이 규정된다. 본 개시 내용에서, 소스와 드레인은 호환적으로 사용되며, 그 구조는 실질적으로 동일하다. 도 22에서, 하나의 희생 게이트 구조체가 형성되지만, 희생 게이트 구조체의 개수는 1개로 한정되지 않는다. 일부 실시예에서 2개 이상의 희생 게이트 구조체가 X 방향으로 배열된다. 소정의 실시예에서, 패턴의 충실도를 향상시키기 위해 희생 게이트 구조체의 양측에 하나 이상의 더미 희생 게이트 구조체가 형성된다.
희생 게이트 구조체가 형성된 후, 노출된 핀 구조체와 희생 게이트 구조체(50) 위에 절연 물질로 제조된 제1 커버층(51)이 컨포멀하게 형성된다. 또한, 도 23에 예시된 바와 같이 제1 커버층(51) 위에 제2 커버층(53)이 형성된다. 제1 및 제2 커버층은 희생 게이트 구조체의 측벽 등의 수직 표면, 수평 표면 및 상부에 각각 실질적으로 동일한 두께로 형성되도록 컨포멀하게 퇴적된다. 일부 실시예에서, 제1 커버층(51)은 약 2 nm~약 10 nm의 범위의 두께를 가지며, 제2 커버층(53)은 제1 커버층보다 두꺼운 두께를 가지며, 약 5 nm~약 20 nm의 범위의 두께를 가진다.
일 실시예에서, 제1 커버층(51)은 SiOC 및/또는 SiOCN과 같은 로우-k 유전체 물질 또는 임의의 다른 적절한 유전체 물질을 포함한다. 제2 커버층(53)은 SiN, SiON 및 SiCN 중 하나 이상 또는 임의의 다른 적절한 유전체 물질을 포함한다. 제1 커버층과 제2 커버층은 이들 중 하나가 선택적으로 에칭될 수 있도록 상이한 물질들로 제조된다. 제1 커버층(51)과 제2 커버층(53)은 ALD 또는 CVD, 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다.
이후, 도 24에 예시된 바와 같이, 소스/드레인 영역의 핀 구조체의 제2 반도체 층(25)dol 제거됨으로써 제1 반도체 층(20)을 반도체 배선으로서 남긴다. 제2 반도체 층(25)이 Ge 또는 SiGe이고 제1 반도체 층(20)이 Si인 경우, 제2 반도체 층(25)은 한정되는 것은 아니지만 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 수산화칼륨(KOH) 용액 등과 같은 습식 에칭제를 사용하여 선택적으로 제거될 수 있다.
후속하여, 도 25에 예시된 바와 같이 소스/드레인 에피택셜 층(81)이 형성된다. 소스/드레인 에피택셜 층(81)은 한 층 이상의 Si, SiGe, Ge 또는 임의의 다른 적절한 결정질 반도체 물질을 포함한다. 소스/드레인 에피택셜 층(81)은 붕소를 포함될 수 있다. 소스/드레인 에피택셜 층(81)은 CVD, ALD 또는 분자 빔 에피택시(MBE)를 이용한 에피택셜 성장법에 의해 형성된다. 도 25에 예시된 바와 같이, 소스/드레인 에피택셜 층은 리세싱된 2개의 핀 구조체로부터 성장된다. 소스/드레인 에피택셜 층(81)은 각각의 제1 반도체 층(배선)(20)을 둘러싼다. 일부 실시예에서, 인접한 소스/드레인 에피택셜 층은 격리 절연층(40) 위에서 합류하며, 다른 실시예에서 소스/드레인 에피택셜 층(81)은 개별 핀 구조체 위에 독립적으로 형성된다. 소스/드레인 에피택셜 층(81)은 희생 게이트 구조체(50)의 측면 위에 배치된 제2 커버층(53)과 접촉되게 형성된다.
후속하여, 도 26a~26d에 예시된 바와 같이, 습식 및/또는 건식 에칭에 의해 제2 커버층(53)이 제거된다. 도 26a는 사시도이고, 도 26b는 하나의 핀 구조체를 절단하는 X-방향을 따른 단면도이고, 도 26c는 도 26d의 간극(83)을 절단하는 Y-방향을 따른 단면도이고, 도 26d는 다른 사시도를 보여준다.
제2 커버층(53)이 SiN으로 제조되면, 제2 커버층(53)은 H3PO4를 사용하는 것으로 선택적으로 제거될 수 있다. 제2 커버층(53)을 제거하는 것에 의해 도 26d에 예시된 바와 같이 희생 게이트 구조체의 양측면 위에 배치된 소스/드레인 에피택셜 층(81)과 제1 커버층(51) 사이에 간극(83)이 형성된다. 도 26d에 예시된 바와 같이, 상기 간극(83)으로부터 구조체의 일부가 노출된다. 간극(83)의 공간은 제2 커버층(53)의 두께와 실질적으로 동일하다.
이후, 도 27a~27d에 예시된 바와 같이, 간극(83) 내에서 제2 반도체 층(25)의 일부가 핀 구조체로부터 제거되어, 제1 반도체 층(20) 사이에 공간(21)이 형성된다. 제2 반도체 층(25)은 제1 반도체 층(20)에 대해 제2 반도체 층(25)을 선택적으로 에칭할 수 있는 에칭제를 사용하여 제거 또는 에칭될 수 있다.
도 27c에 예시된 바와 같이, 나머지 제1 반도체 층(20)은 일부 실시예에서 원형 코너 형태를 가진다. 습식 에칭 특성에 기인하여, 제2 반도체 층(25)의 단부면은 일부 실시예에서 도 27b에 예시된 바와 같이 볼록한 형태를 가진다. 에칭 시간을 조절하는 것에 의해 제2 반도체 층(25)의 단부면의 위치를 조절하는 것이 가능하다.
다음에, 도 28a~28c에 예시된 바와 같이, 도 27a~27d에 예시된 구조체 위에 절연층(85)이 형성된다. 절연층(85)은 ALD, 또는 CVD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 절연층(85)의 퇴적에 의해, 공간(21)은 절연층(85)의 절연 물질에 의해 충전됨으로써 도 28b에 예시된 바와 같이 내부 스페이서(85)를 형성한다. 일부 실시예에서, 절연층(85)은 SiOC 및/또는 SiOCN과 같은 로우-k 유전체 물질 또는 임의의 다른 적절한 유전체 물질을 포함한다.
일부 실시예에서, 도 28c에 예시된 바와 같이, 내부 스페이서(85) 내에 하나 이상의 공동(70)이 형성된다. 소정의 실시예에서, 제1 반도체 층(20)의 일부가 공동에 노출된다. 다른 실시예에서, 제1 반도체 층(20)의 어떤 부분도 공동에 노출되지 않는다. 일부 실시예에서, 공동은 형성되지 않는다.
후속하여, 도 29에 예시된 바와 같이 층간 절연(ILD) 층(95)이 형성된다. ILD 층(95)용 물질은 Si, O, C 및/또는 H를 포함하는 실리콘 산화물, SiCOH 및 SiOC와 같은 화합물을 포함한다. 폴리머와 같은 유기 물질이 ILD 층(95)용으로 사용될 수 있다. ILD 층(95)이 형성된 후, 희생 게이트 전극층의 상부가 노출되도록 CMP와 같은 평탄화 조작이 수행될 수 있다. 이후, 도 30에 예시된 바와 같이, 희생 게이트 전극층(54)과 희생 게이트 유전체 층(52)이 제거됨으로써 핀 구조체의 채널 영역이 노출된 게이트 공간(76)을 형성한다.
ILD 층(95)은 희생 게이트 구조체의 제거 중에 S/D 구조체(81)를 보호한다. 희생 게이트 구조체는 플라즈마 건식 및/또는 습식 에칭을 이용하여 제거될 수 있다. 희생 게이트 전극층(54)이 폴리 실리콘이고 ILD 층(95)이 실리콘 산화물인 경우, 희생 게이트 전극층(54)을 선택적으로 제거하기 위해 TMAH와 같은 습식 에칭제가 사용될 수 있다. 이후 희생 게이트 유전체 층(52)이 플라즈마 건식 에칭 및/또는 습식 에칭에 의해 제거된다.
희생 게이트 구조체가 제거된 후, 도 31에 예시된 바와 같이, 핀 구조체 내의 제2 반도체 층(25)이 제거됨으로써 제1 반도체 층(20)의 배선이 형성된다. 제2 반도체 층(25)은 전술한 바와 같이 제1 반도체 층(20)에 대해 제2 반도체 층(25)을 선택적으로 에칭할 수 있는 에칭제를 사용하여 제거 또는 에칭될 수 있다.
제1 반도체 층(20)의 반도체 배선이 형성된 후, 도 32에 예시된 바와 같이, 각각의 채널층(제2 반도체 층(25)의 배선) 주위에 게이트 유전체 층(102)이 형성되고, 게이트 유전체 층(102) 위에 게이트 전극층(104)이 형성된다.
후속하여, 건식 에칭을 이용하는 것에 의해 ILD 층(95)에 접촉홀이 형성된다. 일부 실시예에서, S/D 에피택셜 층(81)의 상부가 에칭된다. 일부 실시예에서, S/D 에피택셜 층(81) 위에 실리사이드 층이 형성된다. 이후, 도 17a에 예시된 바와 같이 접촉 홀에 전도성 물질(130)이 형성된다. 전도성 물질(130)은 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 하나 이상을 포함한다. GAA FET는 접촉부/비아, 배선 금속층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 공정들을 받는다.
도 33a~33e는 반도체 FET 장치의 다양한 도면을 나타내고, 도 34a~34d는 본 개시 내용의 다른 실시예에 따른 반도체 FET 장치의 다양한 도면을 나타낸다. 도 33a는 사시도이고, 도 33b는 도 33a의 Y1-Y1에 대응하는 단면도이고, 도 33c는 도 33a의 Y2-Y2에 대응하는 단면도이고, 도 33d는 도 33c의 X1-X1에 대응하는 단면도를 나타내며, 도 33e는 도 33c의 X2-X2에 대응하는 단면도를 나타낸다. 도 34a는 사시도이고, 도 34b는 도 34a의 Y1-Y1에 대응하는 단면도이고, 도 34c는 도 34a의 Y2-Y2에 대응하는 단면도이고, 도 34d는 도 34c의 X1-X1에 대응하는 단면도를 나타낸다. 도 1a~32에 대해 설명된 전술한 실시예와 동일하거나 유사한 물질, 제조, 크기 및/또는 공정이 다음 실시예에 채용될 수 있으며, 그 상세한 설명은 생략할 수 있다. 일부 실시예에서 도 33a~33e에 예시된 GAA FET와 도 34a~34d에 예시된 FinFET는 동일 기판에 제공된다.
도 33a~33e에 예시된 GAA FET는 절연층(85)과 ILD 층(95) 사이에 에칭 정지층(ESL)(87)이 더 형성된 점을 제외하고 도 1a~1e에 예시된 GAA FET와 실질적으로 동일하다. ESL(87)은 ALD, CVD 또는 임의의 다른 적절한 방법에 의해 형성된 한 층 이상의 SiN과 SiON과 같은 절연 물질 또는 임의의 다른 적절한 물질의 층을 포함한다. 도 33a~33e에 예시된 GAA FET는 n-형 FET 또는 p-형 FET일 수 있다.
도 33a~33e에 예시된 GAA FET에서, 채널 영역의 반도체 배선은 제2 반도체 층(25)으로 제조된다. 일부 실시예에서, 제2 반도체 층(25)의 단면도는 원형 코너의 직사각형 형태이다. 일부 실시예에서, 제2 반도체 층(25)의 폭(W11)은 약 5 nm~약 15 nm의 범위에 있고, 두께(T11)는 약 1.5 nm~약 10 nm의 범위에 있다. 다른 실시예에서, 제2 반도체 층(25)의 폭(W11)은 약 6 nm~약 10 nm의 범위에 있고, 두께(T11)는 약 2 nm~약 6 nm의 범위에 있다. 피치(P11)는 일부 실시예에서 약 5 nm~약 15 nm의 범위에 있고, 다른 실시예에서 약 8 nm~약 12 nm의 범위에 있다.
도 34a~35e의 FinFET에서, 반도체 FET는 p-형 FinFET이고, 채널 영역은 제1 반도체 층(20)과 제2 반도체 층(25)을 포함한다. 일부 실시예에서, 제1 반도체 층(20)은 Si1 - xGex 또는 Ge(x=1.0)로 제조되는 데, 여기서 x는 약 0.3보다 크며, 제2 반도체 층(25)은 Si 또는 Si1 - yGey로 제조되는 데, 여기서 y는 약 0.4보다 작고 x>y이다. 또한, 소스/드레인 영역의 구조는 도 1a~1e, 도 17a~17e, 또는 도 33a~33e에 예시된 구조의 것과 다르다. 도 34a~34d에 예시된 FinFET에서, 소스/드레인 영역은 교대로 적층된 제1 반도체 층(20)과 제2 반도체 층(25)을 포함하며, 소스/드레인 에피택셜 층(81)이 적층된 소스/드레인 구조체를 둘러싼다.
도 34b 및 도 34d에 예시된 바와 같이, 채널 영역은 제1 반도체 층(20)과 제2 반도체 층(25)을 포함한다. 제2 반도체 층(25)의 폭은 제1 반도체 층(20)의 폭보다 작다. 일부 실시예에서, 제1 반도체 층(20)의 Y 방향의 폭은 약 3 nm~약 10 nm의 범위에 있고, 제2 반도체 층(25)의 Y 방향의 폭은 약 1 nm~약 5 nm의 범위에 있다. 다른 실시예에서, 제1 반도체 층(20)의 Y 방향의 폭은 약 4 nm~약 6 nm의 범위에 있고, 제2 반도체 층(25)의 Y 방향의 폭은 약 2 nm~약 4 nm의 범위에 있다. 제1 반도체 층(20)과 제2 반도체 층(25) 사이의 폭의 차이는 일부 실시예에서 약 1 nm~약 3 nm의 범위에 있다.
도 35~40c는 본 개시 내용의 일 실시예에 따라 도 34a~34d에 예시된 FinFET를 제조하는 예시적인 연속 공정을 보여준다. 도 35~40c에 예시된 공정의 도중, 이전 및 이후에 추가의 조작이 제공될 수 있으며, 아래 설명되는 조작 중 일부는 방법의 추가적인 실시예에서 대체 또는 제거될 수 있는 것으로 이해된다. 조작/공정의 순서는 호환 가능하다. 도 1a~34e와 관련하여 설명된 전술한 실시예와 동일하거나 유사한 물질, 제조, 크기 및/또는 공정이 다음의 실시예에 채용될 수 있으며, 그 상세한 설명은 생략될 수 있다. 도 1a~1e의 GAA FET, 도 17a~17e의 GAA FET 또는 도 33a~33e의 GAA FET는 도 34a~34d에 예시된 FinFET와 함께 제조될 수 있다.
도 23에 예시된 구조가 형성된 후, 도 35에 예시된 바와 같이, 핀 구조체의 소스/드레인 영역 위에 배치된 제2 커버층(53)과 제1 커버층(51)이 제거된다.
후속하여, 도 36에 예시된 바와 같이 소스/드레인 에피택셜 층(81)이 형성된다. 소스/드레인 에피택셜 층(81)은 한 층 이상의 Si, SiGe, Ge 또는 임의의 다른 적절한 결정질 반도체 물질을 포함한다. 소스/드레인 에피택셜 층(81)은 붕소(B)를 포함될 수 있다. 소스/드레인 에피택셜 층(81)은 CVD, ALD 또는 분자 빔 에피택시(MBE)를 이용한 에피택셜 성장법에 의해 형성된다. 도 36에 예시된 바와 같이, 소스/드레인 에피택셜 층은 2개 핀 구조체의 리세싱된 2개의 핀 구조체로부터 성장된다. 소스/드레인 에피택셜 층(81)은 각각의 핀 구조체의 상부를 둘러싼다. 일부 실시예에서, 인접한 소스/드레인 에피택셜 층(81)은 격리 절연층(40) 위에서 합류하며, 다른 실시예에서 소스/드레인 에피택셜 층(81)은 개별 핀 구조체 위에 독립적으로 형성된다. 소스/드레인 에피택셜 층(81)은 희생 게이트 구조체의 측면 위에 배치된 제2 커버층과 접촉되게 형성된다.
이후, 도 37a~37c에 예시된 바와 같이, 습식 및/또는 건식 에칭에 의해 제2 커버층(53)이 제거된다. 도 37a는 사시도이고, 도 37b는 하나의 핀 구조체를 절단하는 X-방향을 따른 단면도이고, 도 37c는 도 26d의 간극(83)을 절단하는 Y-방향을 따른 단면도이다
제2 커버층(53)이 SiN으로 제조되면, 제2 커버층(53)은 H3PO4를 사용하는 것으로 선택적으로 제거될 수 있다. 제2 커버층(53)을 제거하는 것에 의해 도 37b에 예시된 바와 같이 희생 게이트 구조체의 양측면 위에 배치된 소스/드레인 에피택셜 층(81)과 제1 커버층(51) 사이에 간극(83)이 형성된다. 도 37b에 예시된 바와 같이, 상기 간극(83)으로부터 핀 구조체의 일부가 노출된다.
다음에, 도 38a~38c에 예시된 바와 같이, 도 37a~37d에 예시된 구조체 위에 절연층(85)이 형성된다. 절연층(85)은 ALD, 또는 CVD 또는 임의의 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 절연층(85)은 SiOC 및/또는 SiOCN과 같은 로우-k 유전체 물질 또는 임의의 다른 적절한 유전체 물질을 포함한다.
후속하여, 도 39a~39c에 예시된 바와 같이 층간 절연(ILD) 층(95)이 형성된다. 일부 실시예에서, ILD 층(95)을 형성하기 전에 절연층(85) 위에 에칭 정지층(ESL)(87)이 형성된다. ESL(87)은 ALD, CVD 또는 임의의 다른 적절한 방법에 의해 형성된 일층 이상의 SiN 및 SiON 등의 절연 물질 또는 임의의 다른 적절한 물질을 포함한다. ILD 층(95)용 물질은 Si, O, C 및/또는 H를 포함하는 실리콘 산화물, SiCOH 및 SiOC와 같은 화합물을 포함한다. 폴리머와 같은 유기 물질이 ILD 층(95)용으로 사용될 수 있다. ILD 층(95)이 형성된 후, 희생 게이트 전극층(54)의 상부가 노출되도록 CMP와 같은 평탄화 조작이 수행된다. 이후, 도 39a~39c에 예시된 바와 같이, 희생 게이트 전극층(54)과 희생 게이트 유전체 층(52)이 제거됨으로써 핀 구조체의 채널 영역이 노출된 게이트 공간(76)을 형성한다.
희생 게이트 구조체가 제거된 후, 도 39c에 예시된 바와 같이, 핀 구조체 내의 제2 반도체 층(25)이 부분적으로 제거된다. 제2 반도체 층(25)은 전술한 바와 같이 제1 반도체 층(20)에 대해 제2 반도체 층(25)을 선택적으로 에칭할 수 있는 에칭제를 사용하여 에칭될 수 있다.
제1 반도체 층(20)의 반도체 배선이 형성된 후, 도 40a~40c에 예시된 바와 같이, 제1 반도체 층(20)과 제2 반도체 층(25)을 포함하는 채널 층 위에 게이트 유전체 층(102)이 형성되며, 게이트 유전체 층(102) 위에 게이트 전극층(104)이 형성된다.
후속하여, 건식 에칭을 이용하는 것에 의해 ILD 층(95)에 접촉홀이 형성된다. 일부 실시예에서, S/D 에피택셜 층(81)의 상부가 에칭된다. 일부 실시예에서, S/D 에피택셜 층(81) 위에 실리사이드 층이 형성된다. 이후, 도 34a~34d에 예시된 바와 같이 접촉 홀에 전도성 물질(130)이 형성된다. 전도성 물질(130)은 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 하나 이상을 포함한다. 상기 FET는 접촉부/비아, 배선 금속층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 공정들을 받는 것으로 이해된다.
여기에 설명된 다양한 실시예들 및 예들은 존래 기술에 대해 여러 가지 장점을 제공한다. 예를 들면, 본 개시 내용에서, 내부 스페이서(85)는 소스/드레인 에피택셜 층이 형성된 후에 형성되므로, 내부 스페이서는 자체-정렬 방식으로 형성될 수 있다. 전술한 실시예에 의해, 내부 스페이서의 두께, 형태 및/또는 위치를 더 정확하게 조절할 수 있어서 소스/드레인 및 게이트 주위의 커패시턴스를 정확하게 조절하는 것이 가능하다.
모든 장점들이 반드시 여기에서 논의된 것은 아니며, 모든 실시예들 또는 예들에 대해 특정 장점이 요구되지 않으며, 다른 실시예들 또는 예들이 다른 장점을 제공할 수 있음을 이해할 것이다.
본 개시 내용의 양태에 따르면, 반도체 장치의 제조 방법에서, 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체가 형성된다. 핀 구조체 위에 희생 게이트 구조체가 형성된다. 희생 게이트 구조체 위에 제1 커버층이 형성되고, 제1 커버층 위에 제2 커버층이 형성된다. 희생 게이트 구조체의 대향 측면들 상에 소스/드레인 에피택셜 층이 형성된다. 소스/드레인 에피택셜 층이 형성된 후, 제2 커버층이 제거되어 소스/드레인 에피택셜 층과 제1 커버층 사이에 핀 구조체의 일부가 노출되는 간극을 형성한다. 제1 반도체 층의 일부가 간극에서 제거됨으로써 제2 반도체 층 사이에 공간이 형성된다. 공간은 제1 절연 물질로 충전된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제2 반도체 층 사이의 제1 절연 물질에 하나 이상의 공동이 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 물질은 로우-k 유전체 물질이다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층과 제1 커버층 위에 제1 절연 물질이 추가로 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 커버층은 제1 유전체 물질로 제조되고, 제2 커버층은 제1 유전체 물질과 다른 제2 유전체 물질로 제조된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 유전체 물질은 로우-k 유전체 물질이다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층의 형성은 희생 게이트 구조체에 의해 덮이지 않은 핀 구조체의 일부를 리세싱시키고 리세싱된 핀 구조체 위에 제3 반도체 층을 소스/드레인 에피택셜 층으로서 형성하는 단계를 포함한다. 제3 반도체 층은 제2 반도체 층과 다른 반도체 물질로 제조된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 물질이 형성된 후, 희생 게이트 구조체가 제거됨으로써 핀 구조체의 일부를 노출시킨다. 제1 반도체 층이 노출된 핀 구조체로부터 제거됨으로써 제2 반도체 층을 포함하는 채널층이 형성된다. 채널층 주위에 게이트 유전체 층과 게이트 전극층이 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 게이트 전극층은 제1 절연 물질에 접촉되며, 제1 절연 물질에 의해 소스/드레인 에피택셜 층으로부터 격리된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 반도체 층은 SiGe로 제조되며, 제2 반도체 층은 Si로 제조된다.
본 개시 내용의 다른 양태에 따르면, 반도체 장치의 제조 방법에서, 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체가 형성된다. 핀 구조체 위에 희생 게이트 구조체가 형성된다. 희생 게이트 구조체 위에 제1 커버층이 형성되고, 제1 커버층 위에 제2 커버층이 형성된다. 희생 게이트 구조체에 의해 덮이지 않은 핀 구조체의 일부로부터 제2 반도체 층이 제거됨으로써 제1 반도체 층으로 제조된 소스/드레인 층이 형성된다. 소스/드레인 층 위에 소스/드레인 에피택셜 층이 형성된다. 소스/드레인 에피택셜 층이 형성된 후, 제2 커버층이 제거됨으로써 소스/드레인 에피택셜 층과 제1 커버층 사이에 핀 구조체의 일부가 노출되는 간극을 형성한다. 제2 반도체 층의 일부가 간극에서 제거됨으로써 제1 반도체 층 사이에 공간이 형성된다. 공간은 제1 절연 물질로 충전된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 반도체 층 사이의 제1 절연 물질에 하나 이상의 공동이 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층과 제1 커버층 위에 제1 절연 물질이 추가로 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 커버층은 제1 유전체 물질로 제조되고, 제2 커버층은 제1 유전체 물질과 다른 제2 유전체 물질로 제조된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 물질이 형성된 후, 희생 게이트 구조체가 제거됨으로써 핀 구조체의 일부를 노출시킨다. 제2 반도체 층이 노출된 핀 구조체로부터 제거됨으로써 제1 반도체 층으로 제조된 채널층이 형성된다. 채널층 주위에 게이트 유전체 층과 게이트 전극층이 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 게이트 전극층은 제1 절연 물질에 접촉되며, 제1 절연 물질에 의해 소스/드레인 에피택셜 층으로부터 격리된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 반도체 층은 SiGe로 제조되며, 제2 반도체 층은 Si로 제조된다.
본 개시 내용의 다른 양태에 따르면, 반도체 장치의 제조 방법에서, 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체가 형성된다. 핀 구조체 위에 희생 게이트 구조체가 형성된다. 희생 게이트 구조체 위에 제1 커버층이 형성되고, 제1 커버층 위에 제2 커버층이 형성된다. 희생 게이트 구조체에 의해 덮이지 않은 핀 구조체의 소스/드레인 영역으로부터 제1 및 제2 커버층이 제거됨으로써 핀 구조체의 소스/드레인 영역이 형성된다. 소스/드레인 영역 위에 소스/드레인 에피택셜 층이 형성된다. 소스/드레인 에피택셜 층과 제1 커버층 위에 제1 절연층이 형성된다. 제1 절연층 위에 에칭 정지층이 형성된다. 에칭 정지층 위에 층간 절연층이 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, ㅊ층간 절연층이 형성된 후, 희생 게이트 구조체가 제거됨으로써 핀 구조체의 일부를 노출시킨다. 제2 반도체 층이 노출된 핀 구조체로부터 부분적으로 제거됨으로써 제1 반도체 층과 해당 제1 반도체 층보다 얇은 폭의 제2 반도체 층을 포함하는 채널층이 형성된다. 채널층 주위에 게이트 유전체 층과 게이트 전극층이 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연층은 로우-k 유전체 물질로 제조된다.
본 개시 내용의 다른 양태에 따르면, 반도체 장치는 기판 위에 배치된 제1 반도체 배선과, 제1 반도체 배선의 단부에 접촉된 제1 소스/드레인 영역과, 제1 반도체 배선의 각각의 채널 영역 상부에 배치되어 각각의 채널 영역을 둘러싸는 게이트 유전체 층과, 게이트 유전체 층 상부에 배치되어 각각의 채널 영역을 둘러싸는 게이트 전극층과, 여러 공간에 각각 배치된 제1 절연 스페이서를 포함한다. 공간은 인접한 제1 반도체 배선, 게이트 전극층 및 제1 소스/드레인 영역에 의해 규정된다. 제1 소스/드레인 영역과 접촉하는 제1 절연 스페이서의 단부면은 수직으로 정렬된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 소스/드레인 영역과 접촉하는 제1 절연 스페이서의 단부면과 제1 반도체 배선의 단부와 제1 소스/드레인 영역 사이의 계면은 수직으로 정렬된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 반도체 배선 사이의 제1 절연 스페이서에 하나 이상의 공동이 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 스페이서는 로우-k 유전체 물질로 제조된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 로우-k 유전체 물질은 SiOC와 SiOCN으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 소스/드레인 영역의 상부와 게이트 전극층의 측면 상부에 제1 절연층이 형성되고, 제1 절연층은 제1 절연 스페이서와 동일한 물질로 제조되고 제1 절연 스페이서와 동일한 시간에 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 반도체 장치는 게이트 전극층과 제1 절연층의 측면 사이에 배치된 커버층을 더 포함한다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 소스/드레인 영역과 제1 커버층은 제1 절연층에 의해 분리된다.
본 개시 내용의 다른 양태에 따르면, 반도체 장치는 기판 위에 배치된 제1 반도체 배선과, 제1 반도체 배선의 소스/드레인 영역을 둘러싸는 제1 소스/드레인 에피택셜 층과, 제1 반도체 배선의 각각의 채널 영역 상에 배치되어 각각의 채널 영역을 둘러싸는 게이트 유전체 층과, 게이트 유전체 층 상에 배치되어 각각의 채널 영역을 둘러싸는 게이트 전극층과, 여러 공간에 각각 배치된 제1 절연 스페이서를 포함한다. 공간은 인접한 제1 반도체 배선, 게이트 전극층 및 제1 소스/드레인 영역에 의해 규정된다. 제1 소스/드레인 영역과 접촉하는 제1 절연 스페이서의 단부면은 수직으로 정렬된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 반도체 배선은 SiGe 또는 Ge로 제조된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 반도체 배선 사이의 제1 절연 스페이서에 하나 이상의 공동이 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 절연 스페이서는 SiOC와 SiOCN으로 이루어진 그룹에서 선택된 적어도 하나를 포함한다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층의 상부와 게이트 전극층의 측면 상부에 제1 절연층이 형성되고, 제1 절연층은 제1 절연 스페이서와 동일한 물질로 제조되고 제1 절연 스페이서와 동일한 시간에 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 반도체 장치는 게이트 전극층과 제1 절연층의 측면 사이에 배치된 커버층을 더 포함한다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 소스/드레인 영역과 제1 커버층은 제1 절연층에 의해 분리된다.
본 개시 내용의 다른 양태에 따르면, 반도체 장치는 제1 전계 효과 트랜지스터(FET)와 제2 FET를 포함한다. 제1 FET는 기판 위에 배치된 제1 반도체 배선과, 제1 반도체 배선의 단부와 접촉된 제1 소스/드레인 에피택셜 층과, 제1 반도체 배선의 각각의 채널 영역 상에 배치되어 각각의 채널 영역을 둘러싸는 제1 게이트 유전체 층과, 제1 게이트 유전체 층 상에 배치되어 각각의 채널 영역을 둘러싸는 제1 게이트 전극층과, 여러 공간에 각각 배치된 제1 절연 스페이서를 포함한다. 공간은 인접한 제1 반도체 배선, 제1 게이트 전극층 및 제1 소스/드레인 에피택셜 층에 의해 규정된다. 제2 FET는 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체와, 핀 구조체의 소스/드레인 영역 위에 배치된 제2 소스/드레인 에피택셜 층과, 핀 구조체의 채널 영역 위에 배치된 제2 게이트 유전체 층과, 제2 게이트 유전체 층 위에 배치된 제2 게이트 전극층을 포함한다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 FET는 n-형 FET이고, 제2 FET는 p-형 FET이다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 소스/드레인 에피택셜 층과 접촉된 제1 절연 스페이서의 단부면은 수직으로 정렬된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 제1 반도체 배선 사이의 제1 절연 스페이서에 하나 이상의 공동이 형성된다. 상기의 실시예 및 하기의 실시예 중 하나 이상에서, 채널 영역 내의 제1 반도체 층의 폭은 채널 영역 내의 제2 반도체 층의 폭보다 작다.
이상의 설명은 당업자들이 본 개시 내용의 여러 가지 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 기술한 것이다. 당업자들은 그들이 동일한 목적을 수행하고 및/또는 본 명세서에 소개된 실시예와 동일한 효과를 달성하기 위한 다른 프로세스와 구조를 설계하거나 변형하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자라면 이러한 균등적인 제조이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시 내용의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 장치를 제조하는 방법에 있어서,
제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체를 형성하는 단계;
상기 핀 구조체 위에 희생 게이트 구조체를 형성하는 단계;
상기 희생 게이트 구조체 위에 제1 커버층을, 그리고 상기 제1 커버층 위에 제2 커버층을 형성하는 단계;
상기 희생 게이트 구조체의 대향 측면들 상에 소스/드레인 에피택셜 층을 형성하는 단계;
상기 소스/드레인 에피택셜 층이 형성된 후, 상기 소스/드레인 에피택셜 층과 상기 제1 커버층 사이에 상기 핀 구조체의 일부가 노출되는 간극을 형성하도록 상기 제2 커버층을 제거하는 단계;
상기 제2 반도체 층들 사이에 공간이 형성되도록 상기 간극에서 상기 제1 반도체 층의 일부를 제거하는 단계; 및
상기 공간을 제1 절연 물질로 충전하는 단계
를 포함하는, 반도체 장치를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제2 반도체 층들 사이의 상기 제1 절연 물질에 하나 이상의 공동이 형성되는 것인, 반도체 장치를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제1 절연 물질은 로우-k 유전체 물질인 것인, 반도체 장치를 제조하는 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 절연 물질이 또한, 상기 소스/드레인 에피택셜 층과 상기 제1 커버층 상에 형성되는 것인, 반도체 장치를 제조하는 방법.
실시예 5. 실시예 1에 있어서,
상기 제1 커버층은 제1 유전체 물질로 제조되고, 상기 제2 커버층은 상기 제1 유전체 물질과 다른 제2 유전체 물질로 제조되는 것인, 반도체 장치를 제조하는 방법.
실시예 6. 실시예 5에 있어서,
상기 제1 유전체 물질은 로우-k 유전체 물질인 것인, 반도체 장치를 제조하는 방법.
실시예 7. 실시예 1에 있어서,
상기 소스/드레인 에피택셜 층을 형성하는 단계는,
상기 희생 게이트 구조체로 덮이지 않은 상기 핀 구조체의 일부를 리세싱(recessing)시키는 단계; 및
상기 리세싱된 핀 구조체 위에 상기 소스/드레인 에피택셜 층으로서 제3 반도체 층을 형성하는 단계
를 포함하며,
상기 제3 유전체 층은 상기 제2 유전체 층과는 다른 반도체 물질로 제조되는 것인, 반도체 장치를 제조하는 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 절연 물질이 형성된 후,
상기 핀 구조체의 일부가 노출되도록 상기 희생 게이트 구조체를 제거하는 단계;
상기 제2 반도체 층을 포함하는 채널층이 형성되도록 상기 노출된 핀 구조체로부터 상기 제1 반도체 층을 제거하는 단계;
상기 채널층 주위에 게이트 유전체 층과 게이트 전극층을 형성하는 단계
를 더 포함하는, 반도체 장치를 제조하는 방법.
실시예 9. 실시예 8에 있어서,
상기 게이트 전극층은 상기 제1 절연 물질과 접촉되며, 상기 제1 절연 물질에 의해 상기 소스/드레인 에피택셜 층으로부터 격리되는 것인, 반도체 장치를 제조하는 방법.
실시예 10. 실시예 1에 있어서,
상기 제1 반도체 층은 SiGe로 제조되며,
상기 제2 반도체 층은 Si로 제조되는 것인, 반도체 장치를 제조하는 방법.
실시예 11. 반도체 장치를 제조하는 방법에 있어서,
제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체를 형성하는 단계;
상기 핀 구조체 위에 희생 게이트 구조체를 형성하는 단계;
상기 희생 게이트 구조체 위에 제1 커버층을, 그리고 상기 제1 커버층 위에 제2 커버층을 형성하는 단계;
상기 제1 반도체 층을 포함하는 소스/드레인 층이 형성되도록 상기 희생 게이트 구조체에 의해 덮이지 않은 상기 핀 구조체의 일부로부터 상기 제2 반도체 층을 제거하는 단계;
상기 소스/드레인 층 위에 소스/드레인 에피택셜 층을 형성하는 단계;
상기 소스/드레인 에피택셜 층이 형성된 후, 상기 소스/드레인 에피택셜 층과 상기 제1 커버층 사이에 상기 핀 구조체의 일부가 노출되는 간극을 형성하도록 상기 제2 커버층을 제거하는 단계;
상기 제1 반도체 층들 사이에 공간을 형성하도록 상기 간극에서 상기 제2 반도체 층의 일부를 제거하는 단계; 및
상기 공간을 제1 절연 물질로 충전하는 단계
를 포함하는, 반도체 장치를 제조하는 방법.
실시예 12. 실시예 11에 있어서,
상기 제1 반도체 층들 사이의 상기 제1 절연 물질에 하나 이상의 공동이 형성되는 것인, 반도체 장치를 제조하는 방법.
실시예 13. 실시예 11에 있어서,
상기 소스/드레인 에피택셜 층과 상기 제1 커버층 상에 상기 제1 절연 물질이 또한 형성되는 것인, 반도체 장치를 제조하는 방법.
실시예 14. 실시예 11에 있어서,
상기 제1 커버층은 제1 유전체 물질로 제조되고, 상기 제2 커버층은 상기 제1 유전체 물질과는 다른 제2 유전체 물질로 제조되는 것인, 반도체 장치를 제조하는 방법.
실시예 15. 실시예 11에 있어서,
상기 제1 절연 물질이 형성된 후,
상기 핀 구조체의 일부가 노출되도록 상기 희생 게이트 구조체를 제거하는 단계;
상기 제1 반도체 층으로 제조된 채널층이 형성하도록 상기 노출된 핀 구조체로부터 상기 제2 반도체 층을 제거하는 단계; 및
상기 채널층 주위에 게이트 유전체 층과 게이트 전극층을 형성하는 단계
를 더 포함하는, 반도체 장치를 제조하는 방법.
실시예 16. 실시예 15에에 있어서,
상기 게이트 전극층은 상기 제1 절연 물질과 접촉되며, 상기 제1 절연 물질에 의해 상기 소스/드레인 에피택셜 층으로부터 분리되는 것인, 반도체 장치를 제조하는 방법.
실시예17. 실시예 11에 있어서,
상기 제1 반도체 층은 SiGe로 제조되며,
상기 제2 반도체 층은 Si으로 제조되는 것인, 반도체 장치를 제조하는 방법.
실시예 18. 반도체 장치에 있어서,
기판 위에 배치된 제1 반도체 배선;
상기 제1 반도체 배선의 단부에 접촉된 제1 소스/드레인 영역;
상기 제1 반도체 배선의 각각의 채널 영역 상에 배치되어 상기 각각의 채널 영역을 둘러싸는 게이트 유전체 층;
상기 게이트 유전체 층 상에 배치되어 상기 각각의 채널 영역을 둘러싸는 게이트 전극층; 및
인접한 제1 반도체 배선들, 상기 게이트 전극층 및 상기 제1 소스/드레인 영역에 의해 규정된 공간에 각각 배치된 제1 절연 스페이서
를 포함하며,
상기 제1 소스/드레인 영역과 접촉하는 상기 제1 절연 스페이서의 단부면은 수직으로 정렬되는 것인, 반도체 장치.
실시예19. 실시예 18에 있어서,
상기 제1 소스/드레인 영역과 접촉하는 상기 제1 절연 스페이서의 단부면과 상기 제1 반도체 배선의 단부와 상기 제1 소스/드레인 영역 사이의 계면은 수직으로 정렬되는 것인, 반도체 장치.
실시예 20. 실시예 18에 있어서,
상기 제1 반도체 배선들 사이의 제1 절연 스페이서에 하나 이상의 공동이 형성되는 것인, 반도체 장치.

Claims (10)

  1. 반도체 장치를 제조하는 방법에 있어서,
    제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체를 형성하는 단계;
    상기 핀 구조체 위에 희생 게이트 구조체를 형성하는 단계;
    상기 희생 게이트 구조체 위에 제1 커버층을, 그리고 상기 제1 커버층 위에 제2 커버층을 형성하는 단계;
    상기 희생 게이트 구조체의 대향 측면들 상에 소스/드레인 에피택셜 층을 형성하는 단계;
    상기 소스/드레인 에피택셜 층이 형성된 후, 상기 소스/드레인 에피택셜 층과 상기 제1 커버층 사이에 상기 핀 구조체의 일부가 노출되는 간극을 형성하도록 상기 제2 커버층을 제거하는 단계;
    상기 제2 반도체 층들 사이에 공간이 형성되도록 상기 간극에서 상기 제1 반도체 층의 일부를 제거하는 단계; 및
    상기 공간을 제1 절연 물질로 충전하는(filling) 단계
    를 포함하는, 반도체 장치를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제2 반도체 층들 사이의 상기 제1 절연 물질에 하나 이상의 공동이 형성되는 것인, 반도체 장치를 제조하는 방법.
  3. 제1항에 있어서,
    상기 제1 절연 물질이 또한, 상기 소스/드레인 에피택셜 층과 상기 제1 커버층 상에 형성되는 것인, 반도체 장치를 제조하는 방법.
  4. 제1항에 있어서,
    상기 제1 커버층은 제1 유전체 물질로 제조되고, 상기 제2 커버층은 상기 제1 유전체 물질과 다른 제2 유전체 물질로 제조되는 것인, 반도체 장치를 제조하는 방법.
  5. 제1항에 있어서,
    상기 소스/드레인 에피택셜 층을 형성하는 단계는,
    상기 희생 게이트 구조체로 덮이지 않은 상기 핀 구조체의 일부를 리세싱(recessing)하는 단계; 및
    상기 리세싱된 핀 구조체 위에 상기 소스/드레인 에피택셜 층으로서 제3 반도체 층을 형성하는 단계
    를 포함하며,
    상기 제3 유전체 층은 상기 제2 반도체 층과는 다른 반도체 물질로 제조되는 것인, 반도체 장치를 제조하는 방법.
  6. 제1항에 있어서,
    상기 제1 절연 물질이 형성된 후,
    상기 핀 구조체의 일부가 노출되도록 상기 희생 게이트 구조체를 제거하는 단계;
    상기 제2 반도체 층을 포함하는 채널층이 형성되도록 상기 노출된 핀 구조체로부터 상기 제1 반도체 층을 제거하는 단계;
    상기 채널층 주위에 게이트 유전체 층과 게이트 전극층을 형성하는 단계
    를 더 포함하는, 반도체 장치를 제조하는 방법.
  7. 제6항에 있어서,
    상기 게이트 전극층은 상기 제1 절연 물질과 접촉되며, 상기 제1 절연 물질에 의해 상기 소스/드레인 에피택셜 층으로부터 격리되는 것인, 반도체 장치를 제조하는 방법.
  8. 제1항에 있어서,
    상기 제1 반도체 층은 SiGe로 제조되며,
    상기 제2 반도체 층은 Si로 제조되는 것인, 반도체 장치를 제조하는 방법.
  9. 반도체 장치를 제조하는 방법에 있어서,
    제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체를 형성하는 단계;
    상기 핀 구조체 위에 희생 게이트 구조체를 형성하는 단계;
    상기 희생 게이트 구조체 위에 제1 커버층을, 그리고 상기 제1 커버층 위에 제2 커버층을 형성하는 단계;
    상기 제1 반도체 층을 포함하는 소스/드레인 층이 형성되도록 상기 희생 게이트 구조체에 의해 덮이지 않은 상기 핀 구조체의 일부로부터 상기 제2 반도체 층을 제거하는 단계;
    상기 소스/드레인 층 위에 소스/드레인 에피택셜 층을 형성하는 단계;
    상기 소스/드레인 에피택셜 층이 형성된 후, 상기 소스/드레인 에피택셜 층과 상기 제1 커버층 사이에 상기 핀 구조체의 일부가 노출되는 간극을 형성하도록 상기 제2 커버층을 제거하는 단계;
    상기 제1 반도체 층들 사이에 공간을 형성하도록 상기 간극에서 상기 제2 반도체 층의 일부를 제거하는 단계; 및
    상기 공간을 제1 절연 물질로 충전하는 단계
    를 포함하는, 반도체 장치를 제조하는 방법.
  10. 반도체 장치에 있어서,
    기판 위에 배치된 제1 반도체 배선;
    상기 제1 반도체 배선의 단부에 접촉된 제1 소스/드레인 영역;
    상기 제1 반도체 배선의 각각의 채널 영역 상에 배치되어 상기 각각의 채널 영역을 둘러싸는 게이트 유전체 층;
    상기 게이트 유전체 층 상에 배치되어 상기 각각의 채널 영역을 둘러싸는 게이트 전극층; 및
    인접한 제1 반도체 배선들, 상기 게이트 전극층 및 상기 제1 소스/드레인 영역에 의해 규정된 공간에 각각 배치된 제1 절연 스페이서
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