KR20170063353A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자가, 기판 위에 배치되는 제1 채널 층들, 기판 위에 배치되는 제1 소스/드레인 영역, 각각의 제1 채널 층 상에 배치되며 그리고 각각의 제1 채널 층을 둘러싸는 게이트 유전체 층, 게이트 유전체 층 상에 배치되며 그리고 각각의 제1 채널 층을 둘러싸는 게이트 전극 층, 및 제1 채널 층들과 제1 소스/드레인 영역 사이에 배치되는 라이너 반도체 층을 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
관련 출원의 상호 참조
본 출원은, 그 전체 개시가 본 명세서에 참조로 통합되는, 2015년 11월 30일 출원된, 미국 가출원번호 제62/261,264호에 대한 우선권을 주장한다.
반도체 산업이, 더 높은 소자 밀도, 더 높은 성능, 및 더 낮은 비용을 쫓아서, 나노미터 기술 처리 노드들(nodes)로 진전됨에 따라, 제조 및 설계 문제 모두로부터의 도전들이, 핀 펫(Fin FET) 및 게이트-올-어라운드 펫(GAA FET)을 포함하는, 복수-게이트 전계 효과 트랜지스터(FET)와 같은, 3차원 설계의 발전을 야기해 왔다. Fin FET에서, 게이트 전극이 채널 영역의 3개의 측방 표면에 인접하게 놓이며, 게이트 유전체 층이 게이트 전극과 채널 영역 사이에 개재된다. 게이트 구조물이 3개의 표면 상에서 핀을 둘러싸기 때문에, 트랜지스터는 본질적으로, 핀 또는 채널 영역을 통해 전류를 제어하는 3개의 게이트를 구비한다. 불행하게도, 제4 표면, 즉 채널의 바닥 부분은, 게이트 전극으로부터 멀리 떨어져 있으며 그리고 그에 따라 밀접한 게이트 제어 하에 놓이지 않는다. 대조적으로, GAA FET에서, 채널 영역의 모든 측방 표면이 게이트 전극에 의해 둘러싸이게 되며, 이는 채널 영역에서의 더욱 완전한 고갈(fuller depletion)을 허용하며 그리고 더 급격한 서브-임계 전류 스윙(steeper sub-threshold current swing: SS) 및 더 작은 드레인 유도 장벽 낮춤(smaller drain induced barrier lowering: DIBL)으로 인한 적은 채널 단축 효과(short-channel effect)를 야기한다.
트랜지스터 치수들이 10 내지 15 nm 이하의 기술 노드로 지속적으로 규모 축소됨에 따라, GAA FET의 추가적인 개선들이 요구된다.
본 발명은, 반도체 소자를 제조하는 방법으로서, 기판 위에 제1 방향으로 제2 반도체 층들에 의해 사이에 끼이게 되는 제1 반도체 층을 형성하는 단계; 상기 제1 반도체 층 및 상기 제2 반도체 층들을, 핀 구조물이 상기 제2 반도체 층들에 의해 이루어지는 희생 층들 및 상기 제1 반도체 층에 의해 이루어지는 채널 층을 포함하도록, 상기 핀 구조물로 패턴화하는 단계; 희생 게이트 구조물을, 상기 희생 게이트 구조물이 상기 핀 구조물의 일부를 덮는 가운데 상기 핀 구조물의 나머지 부분들이 노출된 상태로 남게 되도록, 상기 핀 구조물 위에 형성하는 단계; 상기 희생 게이트 구조물에 의해 덮이지 않는, 상기 핀 구조물의 남아있는 부분들을 제거하는 단계; 상기 희생 층들의 에지들이 상기 희생 게이트 구조물의 측면 아래에 놓이게 되도록, 상기 희생 층들을 수평으로 만입시키는 단계; 적어도 상기 희생 층들의 만입된 표면 상에 라이너 에피텍셜 층을 형성하는 단계; 소스/드레인 영역을 형성하는 단계; 상기 희생 게이트 구조물을 제거하는 단계; 상기 채널 층이 노출되도록, 상기 희생 게이트 구조물을 제거한 이후에, 상기 핀 구조물 내의 상기 희생 층을 제거하는 단계; 및 노출된 채널 층 둘레에, 게이트 유전체 층 및 게이트 전극 층을 형성하는 단계를 포함하는 것인, 반도체 소자 제조 방법을 제공한다.
본 개시는, 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않으며 그리고 단지 예시의 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가하게 되거나 감소하게 될 수 있다.
도 1 내지 도 20c는, 본 개시의 일 실시예에 따른 GAA FET 소자를 제조하기 위한 예시적인 연속적 공정들을 도시한다.
뒤따르는 개시는 본 발명의 상이한 특징들을 구현하기 위한 상이한 실시예들 또는 예들을 제공한다는 것이 이해되어야 한다. 구성요소들 및 배열들에 대한 구체적인 실시예들 또는 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 요소들의 치수들은 개시된 범위들 또는 값들로 제한되지 않는 대신, 공정 조건들 및/또는 소자의 요구되는 특성들에 의존할 수 있을 것이다. 더불어 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 놓이도록 형성될 수도 있는 실시예들을 포함할 수 있다. 다양한 특징부들이 임의로 단순함 및 명료함을 위해 상이한 축적으로 작도될 수 있을 것이다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한, 설명의 용이함을 위해 사용될 수 있을 것이다. 공간적으로 상대적인 용어들은, 도면에 도시된 방향성에 부가하여, 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 지향하게 될 수 있으며(90 °회전하게 되거나 다른 방향으로) 그리고 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다. 부가적으로, 용어 "이루어지는"은 "포함하는" 또는 "구성되는"을 의미할 수 있을 것이다.
도 1 내지 도 20c는, 본 개시의 일 실시예에 따른 GAA FET 소자를 제조하기 위한 예시적인 연속적 공정들을 도시한다. 부가적인 작동들이, 도 1 내지 도 20c에 의해 도시되는 공정들 이전에, 도중에 그리고 이후에 제공될 수 있으며, 그리고 이하에 설명되는 작동들 중 일부는, 방법의 부가적인 실시예들을 위해 교체되거나 제거될 수 있다는 것이 이해된다. 작업들/공정들의 순서는 상호 교체 가능할 수 있을 것이다.
도 1에 도시된 바와 같이, 불순물 이온들(도펀트)(12)이, 웰 영역을 형성하기 위해 실리콘 기판(10) 내로 주입된다. 이온 주입은, 펀치스루 효과(punch-through effect)를 방지하기 위해 실행된다.
일 실시예에서, 기판(10)은, 적어도 그의 표면 부분에 단 결정 반도체 층을 포함한다. 기판(10)은, 이에 국한되는 것은 아니지만, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단 결정 반도체 재료를 포함할 수 있을 것이다. 이러한 실시예에서, 기판은 Si로 이루어진다.
기판(10)은, 그의 표면 영역에, 하나 이상의 버퍼 층(미도시)을 포함할 수 있을 것이다. 버퍼 층들은, 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로, 격자 상수를 점진적으로 변화시키는 역할을 할 수 있다. 버퍼 층들은, 이에 국한되는 것은 아니지만, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은, 에피택셜 성장된 단 결정 반도체 재료로 형성될 수 있을 것이다. 특정 실시예에서, 기판(10)은, 실리콘 기판(10) 상에 에피텍셜 성장되는 실리콘 게르마늄(SiGe) 버퍼 층을 포함한다. SiGe 버퍼 층들의 게르마늄 농도는, 최하부 버퍼 층에 대한 30 원자% 게르마늄으로부터 최상부 버퍼 층에 대한 70 원자% 게르마늄으로 증가할 수 있을 것이다.
기판(10)은, 불순물들(예를 들어, p-형 또는 n-형 도전성)로 적당하게 도핑된 여러 영역들을 포함할 수 있을 것이다. 도펀트들(12)은, 예를 들어, n-형 Fin FET에 대해 붕소(BF2) 그리고 p-형 Fin FET에 대해 인이다.
도 2에서, 적층된 반도체 층들이 기판(10) 위에 형성된다. 적층된 반도체 층들은, 제1 반도체 층들(20) 및 제2 반도체 층들(25)을 포함한다. 또한, 마스크 층(15)이 적층된 층들 위에 형성된다.
제1 반도체 층들(20) 및 제2 반도체 층들(25)은, 상이한 격자 상수를 구비하는 재료로 이루어질 수 있으며, 그리고 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있을 것이다.
일부 실시예에서, 제1 반도체 층들(20) 및 제2 반도체 층들(25)은, Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 이루어진다. 일 실시예에서, 제1 반도체 층들(20)은 Si1 - xGex('x'는 대략 0.3보다 더 큼) 또는 Ge(x=1.0)이며, 그리고 제2 반도체 층들(25)은 Si 또는 Si1 - yGey('y'는 대략 0.4보다 작고, x > y)이다. 본 개시에서, "M 화합물" 또는 "M 계 화합물"은, 화합물의 주 성분이 M이라는 것을 의미한다.
다른 실시예에서, 제2 반도체 층들(25)은 Si1 - yGey('y'는 대략 0.3보다 더 큼) 또는 Ge이며, 그리고 제1 반도체 층들(20)은 Si 또는 Si1 - xGex('x'는 대략 0.4보다 작고, x < y)이다. 또 다른 실시예에서, 제1 반도체 층(20)은, Si1 - xGex('x'는 대략 0.3 내지 대략 0.8의 범위에 있음)이며, 그리고 제2 반도체 층(25)은 Si1 -xGex('x'는 대략 0.1 내지 대략 0.4의 범위에 있음)이다.
도 2에서, 5개의 제1 반도체 층(20) 및 6개의 제2 반도체 층(25)이 배치된다. 그러나, 층들의 개수는 5개로 제한되지 않고, 1개(각 층)만큼 작을 수 있으며, 그리고 일부 실시예에서, 제1 및 제2 반도체 층 각각에 대해 2개 내지 10개의 층이 형성된다. 적층된 층들의 개수를 조절함에 의해, GAA FET 소자의 구동 전류가 조절될 수 있다.
제1 반도체 층들(20) 및 제2 반도체 층들(25)은 기판(10) 위에 에피텍셜 형성된다. 제1 반도체 층들(20)의 두께는, 제2 반도체 층들(25)의 두께와 같거나 그보다 클 수 있으며, 그리고 일부 실시예에서 대략 5 nm 내지 대략 50 nm의 범위에 있고, 다른 실시예에서 대략 10 nm 내지 대략 30 nm의 범위에 있다. 제2 반도체 층들(25)의 두께는, 일부 실시예에서 대략 5 nm 내지 대략 30 nm의 범위에 있고, 다른 실시예에서 대략 10 nm 내지 대략 20 nm의 범위에 있다. 제1 반도체 층들(20) 각각의 두께는, 동일할 수 있거나, 또는 변할 수 있을 것이다.
일부 실시예에서, 하부 제1 반도체 층(기판(10)에 가장 가까운 층)은, 나머지 제1 반도체 층들보다 더 두껍다. 하부 제1 반도체 층의 두께는, 일부 실시예에서 대략 10 nm 내지 대략 50 nm의 범위에 있고, 또는 다른 실시예에서 20 nm 내지 40 nm의 범위에 있다.
일부 실시예에서, 마스크 층(15)은, 제1 마스크 층(15A) 및 제2 마스크 층(15B)을 포함한다. 제1 마스크 층(15A)은, 열적 산화에 의해 형성될 수 있는, 실리콘 산화물로 이루어지는 패드 산화물 층이다. 제2 마스크 층(15B)은, 저압 CVD(LPCVD) 및 플라즈마 향상 CVD(PECVD)를 포함하는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자 층 증착(ALD), 또는 다른 적당한 공정에 의해 형성되는, 실리콘 질화물(SiN)이다. 마스크 층(15)은, 포토리소그래피 및 에칭을 포함하는, 패턴화 작업을 사용함에 의해 마스크 패턴으로 패턴화된다.
이어서, 도 3에 도시된 바와 같이, 제1 및 제2 반도체 층들(20, 25)의 적층된 층들은, 패턴화된 마스크 층을 사용함에 의해 패턴화되며, 그로 인해 적층된 층들은, X 방향으로 연장되는 핀 구조물들(30)로 형성된다. 도 3에서, 2개의 핀 구조물(30)이 Y 방향으로 배열된다. 그러나 핀 구조물들의 개수는, 이에 국한되지 않으며, 하나만큼 작을 수도 그리고 3개 또는 4개일 수도 있을 것이다. 일부 실시예에서, 하나 이상의 더미 핀 구조물이, 패턴화 작업에서 패턴 충실도를 개선하기 위해, 핀 구조물들(30)의 양 측부 상에 형성된다.
도 3에 도시된 바와 같이, 핀 구조물들(30)은, 적층된 반도체 층들(20, 25) 및 웰 부분들(11)로 구성되는 상측 부분들을 구비한다.
Y 방향을 따르는 핀 구조물의 상측 부분의 폭(W1)은, 일부 실시예에서 대략 10 nm 내지 대략 40 nm의 범위에 있고, 다른 실시예에서 대략 20 nm 내지 대략 30 nm의 범위에 있다. 핀 구조물의 Z 방향을 따르는 높이(H1)는, 대략 100 nm 내지 대략 200 nm의 범위에 있다.
핀 구조물이 형성된 이후에, 하나 이상의 절연 재료의 층으로 포함하는 절연 재료 층(41)이, 기판 위에 형성되며, 따라서 핀 구조물들이 절연 층(41)에 의해 완전히 매립된다. 절연 층(41)을 위한 절연 재료는, LPCVD(저압 화학적 기상 증착), 플라즈마-CVD 또는 유동 가능형 CVD에 의해 형성되는, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, SiCN, 불소 도핑된 규산염 유리(FSG), 또는 로우-K 유전체 재료를 포함할 수 있을 것이다. 어닐링 작업이, 절연 층(41)의 형성 이후에 실행될 수 있을 것이다. 이어서, 화학적 기계적 폴리싱(CMP) 방법 및/또는 에치-백(etch-back) 방법과 같은 평탄화 작업이, 최상부의 제2 반도체 층(25)의 상측 표면이 도 4에 도시된 바와 같이 절연 재료 층(41)으로부터 노출되도록, 실행된다.
일부 실시예에서, 제1 라이너 층(35)이, 도 4에 도시된 바와 같이, 절연 재료 층(41)을 형성하기 이전에, 도 3의 구조물 위에 형성된다. 제1 라이너 층(35)은, SiN 또는 실리콘 질화물-계 재료(예를 들어, SiON, SiCN 또는 SiOCN)로 이루어진다.
이어서, 도 4에 도시된 바와 같이, 절연 재료 층(41)은, 격리 절연 층(40)을 형성하기 위해 만입되며, 따라서 핀 구조물들(30)의 상측 부분들이 노출된다. 이러한 작업에 의해, 핀 구조물들(30)은 격리 절연 층(40)에 의해 서로 전기적으로 분리되며, 이는 또한 얕은 트렌치 격리(shallow trench isolation: STI)으로 지칭된다.
도 5에 도시된 실시예에서, 절연 재료 층(41)은, 최하부의 제1 반도체 층(20)이 노출될 때까지, 만입된다. 다른 실시예에서, 웰 층(11)의 상측 부분이 또한 부분적으로 노출된다. 제1 반도체 층들(20)은 후속적으로 부분적으로 제거되는 희생 층들이며, 그리고 제2 반도체 층들(25)은 후속적으로, GAA FET의 채널 층들로 형성된다.
격리 절연 층(40)이 형성된 이후에, 희생 게이트 유전체 층(52)이, 도 6에 도시된 바와 같이, 형성된다. 희생 게이트 유전체 층(sacrificial gate dielectric layer: 52)은, 실리콘 산화물-계 재료와 같은, 하나 이상의 절연 재료의 층을 포함한다. 일 실시예에서, CVD에 의해 형성되는 실리콘 산화물이 사용된다. 희생 게이트 유전체 층(52)의 두께는, 일부 실시예에서 대략 1 nm 내지 대략 5 nm의 범위에 있다.
도 7은, 희생 게이트 구조물(50)이 노출된 핀 구조물들(30) 위에 형성된 이후의 구조물을 도시한다. 희생 게이트 구조물은, 희생 게이트 전극(54) 및 희생 게이트 유전체 층(52)을 포함한다. 희생 게이트 구조물(50)은, 채널 영역이 되어야 할 핀 구조물의 일부분 위에 형성된다. 희생 게이트 구조물은, GAA FET의 채널 영역을 한정한다.
희생 게이트 구조물(50)은, 도 7에 도시된 바와 같이, 핀 구조물들 위에 희생 게이트 유전체 층(52)을 우선 전반적으로 성막함에 의해 형성된다. 희생 게이트 전극 층이 이어서, 핀 구조물들이 희생 게이트 전극 층 내에 완전히 매립되도록, 희생 게이트 유전체 층 상에 그리고 핀 구조물들 위에 전반적으로 성막된다. 희생 게이트 전극 층은, 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 희생 게이트 전극 층의 두께는, 일부 실시예에서 대략 100 nm 내지 대략 200 nm의 범위에 있다. 일부 실시예에서, 희생 게이트 전극 층은, 평탄화 작업에 종속된다. 희생 게이트 유전체 층 및 희생 게이트 전극 층은, LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD, 또는 다른 적당한 공정을 사용하여 성막된다. 후속적으로, 마스크 층이 희생 게이트 전극 층 위에 형성된다. 마스크 층은, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)을 포함한다.
이어서, 패턴화 작업이 마스크 층 상에 실행되며 그리고 희생 게이트 전극 층이, 도 7에 도시된 바와 같이, 희생 게이트 구조물(50)로 패턴화된다. 희생 게이트 구조물은, 희생 게이트 유전체 층(52), 희생 게이트 전극 층(54) (예를 들어, 폴리실리콘), 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)을 포함한다. 희생 게이트 구조물을 패턴화함에 의해, 제1 및 제2 반도체 층들의 적층된 층들은, 희생 게이트 구조물의 대향하는 측부들에서 부분적으로 노출되며, 그로 인해, 도 7에 도시된 바와 같이, 소스/드레인(S/D) 영역을 한정한다. 본 개시에서, 소스 및 드레인은 교체 가능하게 사용되며, 그리고 그들의 구조는 실질적으로 동일하다. 도 7에서, 하나의 희생 게이트 구조물이 형성되지만, 희생 게이트 구조물의 개수는 하나로 국한되지 않는다. 2개 이상의 희생 게이트 구조물이, 일부 실시예에서, X 방향으로 배열된다. 특정 실시예에서, 하나 이상의 더미 희생 게이트 구조물이, 패턴 충실도를 개선하기 위해, 희생 게이트 구조물들의 양 측부 상에 형성된다.
희생 게이트 구조물이 형성된 이후에, 측벽 스페이서들(55)을 위한 절연 재료의 블랭킷 층(blanket layer: 53)이, 도 8에 도시된 바와 같이, CVD 또는 다른 적당한 방법들을 사용함에 의해, 형상적으로 순응하도록 형성된다. 블랭킷 층(53)은, 형상적으로 순응하는 방식으로 성막되며, 따라서 블랭킷 층은 희생 게이트 구조물의, 측벽들과 같은 수직 표면들, 수평 표면들 및 상부에서 실질적으로 균등한 두께를 갖도록 형성된다. 일부 실시예에서, 블랭킷 층(53)은, 대략 2 nm 내지 대략 10 nm의 범위의 두께로 성막된다. 일 실시예에서, 블랭킷 층(53)의 절연 재료는, SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은, 실리콘 질화물-계 재료이다.
또한, 도 9a 내지 도 9c에 도시된 바와 같이, 측벽 스페이서들(55)이 희생 게이트 구조물의 대향하는 측벽들 상에 형성되며, 그리고 후속적으로, S/D 영역의 핀 구조물들이, 격리 절연 층(40)의 상측 표면 아래로 만입된다. 도 9b는 도 9a의 A1 영역 및 X1-X1 선에 대응하는 단면도이며, 그리고 도 9c는 도 9a의 Y1-Y1 선에 대응하는 단면도이다. 도 9b에, 하나의 희생 게이트 구조물(50) 및 인접한 희생 게이트 구조물(50')의 하부 부분들의 단면이 도시된다.
블랭킷 층(53)이 형성된 이후에, 이방성 에칭이, 예를 들어 반응성 이온 에칭(reactive ion etching: RIE)을 사용하여, 블랭킷 층(53) 상에 실행된다. 이방성 에칭 공정 도중에, 대부분의 절연 재료가 수평 표면들로부터 제거되어, 희생 게이트 구조물의 측벽들 및 노출된 핀 구조물들의 측벽들과 같은, 수직 표면들 상의 유전체 스페이서 층을 남기도록 한다. 마스크 층(58)은, 측벽 스페이서들로부터 노출될 수 있을 것이다. 일부 실시예에서, 등방성 에칭이, 노출된 핀 구조물들(30)의 S/D 영역의 상측 부분들로부터 절연 재료를 제거하기 위해 후속적으로 실행될 수 있을 것이다.
후속적으로, S/D 영역의 핀 구조물들은, 건식 에칭 및/또는 습식 에칭을 사용함에 의해, 격리 절연 층(40)의 상측 표면 아래로 만입된다. 도 9a 및 도 9c에 도시된 바와 같이, 노출된 핀 구조물들의 S/D 영역들 상에 형성되는 측벽 스페이서들(55)은 부분적으로 남게 된다. 그러나, 다른 실시예에서, 노출된 핀 구조물들의 S/D 영역들 상에 형성되는 측벽 스페이서들(55)은 완전히 제거된다. 이러한 단계에서, 희생 게이트 구조물 아래의 제1 및 제2 반도체 층들(20, 25)의 적층된 층의 단부 부분들이, 도 9b에 도시된 바와 같이, 측벽 스페이서들(55)과 동일 평면 상에 놓이는, 실질적으로 평평한 면들을 구비한다. 일부 실시예에서, 제1 및 제2 반도체 층들(20, 25)의 적층된 층의 단부 부분들은, 약간 수평으로 에칭된다.
후속적으로, 도 10a 및 도 10c에 도시된 바와 같이, 제1 반도체 층들(20)이 수평으로 만입(에칭)되며, 따라서 제1 반도체 층들(20)의 에지들이, 실질적으로 희생 게이트 전극 층(54)의 측면 아래에 놓이게 된다. 도 10b에 도시된 바와 같이, 희생 게이트 구조물 아래의 제1 반도체 층들(20)의 단부 부분들(에지들)은 희생 게이트 전극 층(54)의 측면들과 실질적으로 동일 평면 상에 놓인다. 여기서, "실질적으로 동일 평면 상에 놓이는"은, 상대적인 위치의 차이가 대략 1 nm 미만이라는 것을 의미한다.
제1 반도체 층들(20)의 만입 에칭(recess etching) 및/또는 도 9a 내지 도 9c와 함께 설명된 바와 같은 제1 및 제2 반도체 층들의 만입 에칭 도중에, 제2 반도체 층들(25)의 단부 부분들 또한, 도 10b에 도시된 바와 같이, 수평으로 에칭된다. 제1 반도체 층들(20)의 만입량이 제2 반도체 층들(25)의 만입량보다 더 크다.
하나의 측벽 스페이서를 포함하는 평면으로부터의 제1 반도체 층들(20)의 만입의 깊이(D1)는, 대략 5 nm 내지 대략 10 nm의 범위에 있으며, 하나의 측벽 스페이서를 포함하는 평면으로부터의 제2 반도체 층들(25)의 만입의 깊이(D2)는, 대략 1 nm 내지 대략 4 nm의 범위에 있다. 깊이(D1)와 깊이(D2)의 차이(D3)는, 일부 실시예에서 대략 1 nm 내지 대략 9 nm의 범위에 있다.
특정 실시예에서, 제1 및 제2 반도체 층들의 에칭(수평으로의 만입)이 실행되지 않는다. 다른 실시예에서, 제1 및 제2 반도체 층들의 에칭의 양이 실질적으로 동일하다(차이가 대략 0.5 nm 미만임).
제1 반도체 층들(20)이 수평으로 만입된 이후에, 라이너 에피텍셜 층(70)이, 도 11a 내지 도 11c에 도시된 바와 같이, 제1 및 제2 반도체 층들(20, 25)의 만입된 표면들 상에 형성된다. 라이너 에피텍셜 층(70)은 또한, S/D 영역의 만입된 핀 구조물(11) 상에도 형성된다.
일부 실시예에서, 라이너 에피텍셜 층(70)은, 도핑되지 않은 실리콘이다. 다른 실시예에서, 라이너 에피텍셜 층은, Si, SiP 및 SiCP의 하나 이상의 층을 포함한다. 특정 실시예에서, 라이너 에피텍셜 층(70)은, SiGe 및 Ge의 하나 이상의 층으로 이루어진다. 제1 반도체 층들(20)의 만입된 표면 상의 라이너 에피텍셜 층(70)의 두께는, 일부 실시예에서 대략 5 nm 내지 대략 10 nm의 범위에 있다. 제2 반도체 층들(25)의 만입된 표면 상의 라이너 에피텍셜 층(70)의 두께는, 일부 실시예에서 대략 1 nm 내지 대략 4 nm의 범위에 있다. 제2 반도체 층들(25)의 만입된 표면 상의 라이너 에피텍셜 층(70)의 두께는, 특정 실시예에서, 제1 반도체 층들(20)의 만입된 표면 상의 라이너 에피텍셜 층(70)의 두께의 대략 20 % 내지 대략 60 %이다. 라이너 에피텍셜 층(70)은, 반도체 층들 상에서 선택적으로 성장된다.
라이너 에피텍셜 층(70)이 형성된 이후에, 소스/드레인(S/D) 에피텍셜 층들(80)이, 도 12에 도시된 바와 같이, 형성된다. S/D 에피텍셜 층(80)은, n-채널 FET을 위한 Si, SiP, SiC 및 SiCP의, 그리고 p-채널 FET을 위한 Si, SiGe, Ge의, 하나 이상의 층을 포함한다. S/D 층(80)은, CVD, ALD 또는 분자 빔 에피텍시(molecular beam epitaxy: MBE)를 사용하는 에피텍셜 성장 방법에 의해 형성된다.
도 12에 도시된 바와 같이, S/D 에피텍셜 층들은, 2개의 핀 구조물의 개별적인 하부 표면들(11) 상에 형성되는 라이너 층들(70)로부터 성장한다. 성장된 에피텍셜 층들은, 일부 실시예에서, 격리 절연 층 상부에서 통합되며 그리고 공동(82)을 형성한다.
후속적으로, 도 13에 도시된 바와 같이, 제2 라이너 층(90)이 형성되며, 이어서 층간 유전체(ILD) 층(95)이 형성된다. 제2 라이너 층(90)은, SiN과 같은 실리콘 질화물-계 재료로 형성되며, 그리고 후속 에칭 작업들에서 접촉 에칭 정지 층으로서 기능한다.
ILD 층(95)을 위한 재료들은, 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C 및/또는 H를 포함하는 화합물들을 포함한다. 중합체들과 같은 유기 재료들이, ILD 층(95)을 위해 사용될 수 있을 것이다.
ILD 층(95)이 형성된 이후에, CMP와 같은 평탄화 작업이 실행되며, 따라서 희생 게이트 전극 층(54)의 상부 부분이 노출된다.
이어서, 도 14에 도시된 바와 같이, 희생 게이트 전극 층(54) 및 희생 게이트 유전체 층(52)이 제거되며, 그로 인해 핀 구조물들을 노출시키도록 한다.
ILD 층(95)은, 희생 게이트 구조물들의 제거 도중에, S/D 구조물들(80)을 보호한다. 희생 게이트 구조물은, 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극 층(54)이 폴리실리콘이며 그리고 ILD 층(95)이 실리콘 산화물일 때, TMAH 용액과 같은 습식 부식액이, 희생 게이트 전극 층(54)을 선택적으로 제거하기 위해 사용될 수 있다. 희생 게이트 유전체 층(52)은 그 후, 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
희생 게이트 구조물이 제거된 이후에, 핀 구조물 내의 제1 반도체 층들(20)이 제거되며, 그로 인해, 도 15a 및 도 15b에 도시된 바와 같이, 제2 반도체 층들(25)의 와이어들을 형성하도록 한다. 도 15b는 핀 구조물을 따르는 단면도이다.
제1 반도체 층들(20)은, 제2 반도체 층들(25)에 대항하여 제1 반도체 층들(20)을 선택적으로 에칭할 수 있는, 부식제를 사용하여 에칭되거나 또는 제거될 수 있다.
제1 반도체 층들(20)이 Ge 또는 SiGe이며 그리고 제2 반도체 층들(25)이 Si일 때, 제1 반도체 층들(20)은, 이에 국한되는 것은 아니지만, 수산화암모늄 (NH4OH), 수산화테트라메틸암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 수산화칼륨(KOH) 용액과 같은, 습식 부식액을 사용하여 선택적으로 제거될 수 있다.
제1 반도체 층들(20)이 Si이며 그리고 제2 반도체 층들(25)이 Ge 또는 SiGe일 때, 제1 반도체 층들(20)은, 이에 국한되는 것은 아니지만, 수산화암모늄 (NH4OH), 수산화테트라메틸암모늄(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 수산화칼륨(KOH) 용액과 같은, 습식 부식액을 사용하여 선택적으로 제거될 수 있다.
본 실시예에서, 라이너 에피텍셜 층(70)이 형성되기 때문에, 제1 반도체 층들(20)(예를 들어, SiGe)의 에칭은 라이너 에피텍셜 층(70)에서 정지한다. 제1 반도체 층들(20)이 Si로 이루어질 때, 라이너 에피텍셜 층(70)은 SiGe 또는 Ge일 수 있다. 제1 반도체 층들(20)의 에칭이 라이너 에피텍셜 층(70)에서 정지하기 때문에, 게이트 전극 및 S/D 에피텍셜 층이 접촉 또는 교락(bridging)하는 것을 방지할 수 있다.
제2 반도체 층들(25)의 와이어들이 형성된 이후에, 도 16에 도시된 바와 같이, 게이트 유전체 층(102)이 각각의 채널 층(제2 반도체 층들(25)의 와이어들) 둘레에 형성되며, 그리고 게이트 전극 층(104)이 게이트 유전체 층(102) 상에 형성된다.
특정 실시예에서, 게이트 유전체 층(102)은, 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 다른 적당한 유전체 재료, 및/또는 이들의 조합과 같은, 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예들이, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 이산화하프늄-알루미나(HfO2-Al2O3) 합금, 다른 적당한 하이-k 유전체 재료들, 및/또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층(102)은, 채널 층들과 유전체 재료 사이에 형성되는 계면 층을 포함한다.
게이트 유전체 층(102)은, CVD, ALD 또는 임의의 적당한 방법에 의해, 형성될 수 있을 것이다. 일 실시예에서, 게이트 유전체 층(102)은, 각각의 채널 층 둘레에 균일한 두께를 구비하는 게이트 유전체 층의 형성을 보장하기 위해, ALD와 같은 매우 형상적으로 순응하는 성막 공정을 사용하여 형성된다. 게이트 유전체 층(102)의 두께는, 일 실시예에서 대략 1 nm 내지 대략 6 nm의 범위에 있다.
게이트 전극 층(104)은, 각각의 채널 층을 둘러싸도록 게이트 유전체 층(102) 상에 형성된다. 게이트 전극(104)은, 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적당한 재료들, 및/또는 이들의 조합과 같은, 도전성 재료의 하나 이상의 층을 포함한다.
게이트 전극 층(104)은, CVD, ALD, 전기도금, 또는 다른 적당한 방법에 의해, 형성될 수 있을 것이다. 게이트 전극 층은 또한, ILD 층(95)의 상측 표면 위에도 성막된다. ILD 층(95) 위에 형성되는 게이트 유전체 층 및 게이트 전극 층은 이어서, 예를 들어, CMP를 사용하여, ILD 층(95)의 상면이 드러날 때까지, 평탄화된다.
평탄화 작업 이후에, 게이트 전극 층(104)은 만입되며, 그리고 도 16에 도시된 바와 같이, 캡 절연 층(106)이 만입된 게이트 전극(104) 위에 형성된다. 캡 절연 층은, SiN과 같은, 실리콘 질화물-계 재료의 하나 이상의 층을 포함한다. 캡 절연 층(106)은, 절연 재료를 성막함에 의해 형성될 수 있으며, 평탄화 작업이 뒤따르게 된다.
본 개시의 특정 실시예에서, 하나 이상의 일 함수 조절 층(미도시)이, 게이트 유전체 층(102)와 게이트 전극(104) 사이에 개재된다. 일 함수 조절 층들은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층, 또는 이러한 재료들의 2개 이상의 복수 층과 같은, 도전성 재료로 이루어진다. n-채널 FET을 위해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일 함수 조절 층으로서 사용되며, 그리고 p-채널 FET을 위해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상이, 일 함수 조절 층으로서 사용된다. 일 함수 조절 층은, ALD, PVD, CVD, 전자-빔(e-beam) 증착, 또는 다른 적당한 공정에 의해 형성될 수 있을 것이다. 또한, 일 함수 조절 층은, 상이한 금속 층들을 사용할 수 있는 n-채널 FET 및 p-채널 FET을 위해 별개로 형성될 수 있을 것이다.
후속적으로, 컨택 홀들(110)이, 도 17에 도시된 바와 같이, ILD 층(95) 내에 형성된다. 일부 실시예에서, S/D 에피텍셜 층들(80)의 상측 부분이 에칭된다.
규화물 층(120)이, 도 18에 도시된 바와 같이, S/D 에피텍셜 층들(80) 위에 형성된다. 규화물 층은, WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중의 하나 이상을 포함한다. 이어서, 도전성 재료(130)가, 도 19에 도시된 바와 같이, 컨택 홀들 내에 형성된다. 도전성 재료(130)는, Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중의 하나 이상을 포함한다.
도 20a 내지 도 20c는, 도 19의 구조물의 단면도들을 도시한다. 도 20a는, Y 방향을 따라 게이트들을 절단하는 단면도를 도시하고, 도 20b는 X 방향을 따라 게이트들을 절단하는 단면도를 도시하며, 그리고 도 20c는 Y 방향을 따라 S/D 영역을 절단하는 단면도를 도시한다.
도 20a에 도시된 바와 같이, 제2 반도체 층(25)으로 이루어진 와이어들은, Z 방향으로 적층된다. 제2 반도체 층들(25)은 또한, 제1 반도체 층(20)이 제거될 때, 에칭될 수 있으며, 그리고 그에 따라 제2 반도체 층들(25)의 모서리들이 둥글게 된다는 것을, 알아야 한다. 계면 층(102A)이 각각의 와이어 둘레를 둘러싸며, 그리고 게이트 유전체 층(102B)이 계면 층(102A)을 덮는다. 비록 하나의 와이어를 둘러싸는 게이트 유전체 층(102B)이 도 20a에서 인접한 와이어의 게이트 유전체 층과 접촉 상태에 놓이지만, 구조물은 도 20a에 국한되지 않는다. 다른 실시예에서, 게이트 전극(104)이 또한, 계면 층(102A) 및 게이트 유전체 층(102B)에 의해 덮이는 각각의 와이어 둘레를 둘러싼다.
도 20b에 도시된 바와 같이, 라이너 에피텍셜 층(70)은, S/D 에피텍셜 층들(80)과 와이어들(제2 반도체 층들(25)) 사이에 형성된다. 일부 실시예에서, 와이어들 사이의 부분에서의 라이너 에피텍셜 층(70)의 두께(T1)는 대략 5 nm 내지 대략 10 nm의 범위에 있고, 와이어들의 단부들에서의 라이너 에피텍셜 층(70)의 만입부의 두께(T2)는 대략 1 nm 내지 대략 4 nm의 범위에 있다. 두께(T1)와 두께(T2) 사이의 차(T3)는, 일부 실시예에서, 대략 1 nm 내지 대략 9 nm의 범위에 있다. 두께(T2)는, 특정 실시예에서, 두께(T1)의 대략 20 % 내지 대략 60 %이며, 그리고 다른 실시예에서 대략 40 % 미만이다.
GAA FET들은, 컨택부들/비아들, 상호연결 금속 층들, 유전체 층들, 패시베이션 층들, 등과 같은 다양한 특징부들을 형성하기 위해, 추가적인 CMOS 공정들을 겪는다는 것이 이해된다.
여기에서 설명되는 다양한 실시예들 또는 예들은, 기존의 기술을 넘는 여러 이점들을 제공한다. 예를 들어, 본 개시에서, 제1 반도체 층들(20)의 에칭이 라이너 에피텍셜 층(70)에서 정지하기 때문에, 게이트 전극 및 S/D 에피텍셜 층이 접촉 또는 교락하는 것을 방지할 수 있다. 부가적으로, S/D 에피텍셜 층과 채널 층 사이의 근접성을 조절할 수 있다.
모든 이점들이 여기에서 반드시 논의되지 않았고, 특정 이점이 모든 실시예 또는 예를 위해 요구되지 않으며, 그리고 다른 실시예들 또는 예들이 상이한 이점들을 제공할 수 있다는 것을, 이해하게 될 것이다.
본 개시의 일 양태에 따르면, 반도체 소자를 제조하는 방법에서, 제2 반도체 층들에 의해 제1 방향으로 사이에 끼이게 되는 제1 반도체 층이, 기판 위에 형성된다. 제1 반도체 층 및 제2 반도체 층들은, 구조물이 제2 반도체 층들에 의해 이루어지는 희생 층들 및 제1 반도체 층에 의해 이루어지는 채널 층을 포함하도록, 핀 구조물로 패턴화된다. 희생 게이트 구조물이, 희생 게이트 구조물이 핀 구조물의 일부를 덮는 가운데 핀 구조물의 나머지 부분이 노출된 상태로 남게 되도록, 핀 구조물 위에 형성된다. 희생 게이트 구조물에 의해 덮이지 않는, 핀 구조물의 남아있는 부분들은, 제거된다. 희생 층들은 수평으로 만입되며, 따라서 희생 층들의 에지들이 희생 게이트 구조물의 측면 아래에 놓이게 된다. 라이너 에피텍셜 층이, 적어도 희생 층들의 만입된 표면들 상에 형성된다. 소스/드레인 영역이 형성된다. 희생 게이트 구조물이 제거된다. 핀 구조물 내의 희생 층이, 희생 게이트 구조물을 제거한 이후에 제거되며, 따라서 채널 층이 노출된다. 게이트 유전체 층 및 게이트 전극 층이, 노출된 채널 층 둘레에 형성된다.
본 개시의 다른 일 양태에 따르면, 반도체 소자를 제조하는 방법에서, 제2 반도체 층들에 의해 제1 방향으로 사이에 끼이게 되는 제1 반도체 층이, 기판 위에 형성된다. 제1 반도체 층 및 제2 반도체 층들은, 핀 구조물이 제2 반도체 층들에 의해 이루어지는 희생 층들 및 제1 반도체 층에 의해 이루어지는 채널 층을 포함하도록, 핀 구조물로 패턴화된다. 희생 게이트 구조물이, 희생 게이트 구조물이 핀 구조물의 일부를 덮는 가운데 핀 구조물의 나머지 부분이 노출된 상태로 남게 되도록, 핀 구조물 위에 형성된다. 희생 게이트 구조물에 의해 덮이지 않는, 핀 구조물의 남아있는 부분들은, 제거된다. 라이너 에피텍셜 층이, 적어도 희생 층들의 만입된 표면들 상에 형성된다. 소스/드레인 영역이 형성된다. 희생 게이트 구조물이 제거된다. 핀 구조물 내의 희생 층이, 희생 게이트 구조물을 제거한 이후에 제거되며, 따라서 채널 층이 노출된다. 게이트 유전체 층 및 게이트 전극 층이, 노출된 채널 층 둘레에 형성된다.
본 개시의 다른 양태에 따르면, 반도체 소자가, 기판 위에 배치되는 제1 채널 층들, 기판 위에 배치되는 제1 소스/드레인 영역, 각각의 제1 채널 층 상에 배치되며 그리고 각각의 제1 채널 층을 둘러싸는 게이트 유전체 층, 게이트 유전체 층 상에 배치되며 그리고 각각의 제1 채널 층을 둘러싸는 게이트 전극 층, 및 제1 채널 층들과 제1 소스/드레인 영역 사이에 배치되는 라이너 반도체 층을 포함한다.
이상의 설명은 여러 실시예들 또는 예들에 대한 특징들을 개략적으로 개시하여 당업자가 본 개시의 양태들을 더욱 잘 이해하도록 한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들 또는 예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.

Claims (10)

  1. 반도체 소자를 제조하는 방법으로서,
    기판 위에 제1 방향으로 제2 반도체 층들에 의해 사이에 끼이게 되는 제1 반도체 층을 형성하는 단계;
    상기 제1 반도체 층 및 상기 제2 반도체 층들을, 핀 구조물이 상기 제2 반도체 층들에 의해 이루어지는 희생 층들 및 상기 제1 반도체 층에 의해 이루어지는 채널 층을 포함하도록, 상기 핀 구조물로 패턴화하는 단계;
    희생 게이트 구조물을, 상기 희생 게이트 구조물이 상기 핀 구조물의 일부를 덮는 가운데 상기 핀 구조물의 나머지 부분들이 노출된 상태로 남게 되도록, 상기 핀 구조물 위에 형성하는 단계;
    상기 희생 게이트 구조물에 의해 덮이지 않는, 상기 핀 구조물의 나머지 부분들을 제거하는 단계;
    상기 희생 층들의 에지들이 상기 희생 게이트 구조물의 측면 아래에 놓이게 되도록, 상기 희생 층들을 수평으로 만입시키는(recessing) 단계;
    적어도 상기 희생 층들의 만입된 표면 상에 라이너 에피텍셜 층을 형성하는 단계;
    소스/드레인 영역을 형성하는 단계;
    상기 희생 게이트 구조물을 제거하는 단계;
    상기 채널 층이 노출되도록, 상기 희생 게이트 구조물을 제거한 이후에, 상기 핀 구조물 내의 상기 희생 층을 제거하는 단계; 및
    노출된 채널 층 둘레에, 게이트 유전체 층 및 게이트 전극 층을 형성하는 단계
    를 포함하는 것인, 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 소스/드레인 영역을 형성하는 단계에서의 상기 핀 구조물 내의 상기 희생 층 및 상기 제1 반도체 층은, 개별적으로, 습식 에칭에 의해 제거되는 것인, 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    복수의 제1 반도체 층 및 복수의 제2 반도체 층이 상기 기판 위에 교대로 형성되며, 그리고
    상기 핀 구조물 내에, 복수의 희생 층 및 복수의 채널 층이 교대로 적층되는 것인, 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 채널 층은, Si 또는 Si-계 화합물로 이루어지는 것인, 반도체 소자 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 반도체 층 및 상기 제2 반도체 층을 패턴화함에 의해 상기 핀 구조물을 형성하는 단계에서, 상기 기판의 표면에 평행한 수평 방향으로 배열되는 복수의 핀 구조물이 형성되며, 그리고
    상기 희생 게이트 구조물을 형성하는 단계에서, 상기 희생 게이트 구조물은 상기 복수의 핀 구조물 각각의 일부분을 덮는 것인, 반도체 소자 제조 방법.
  6. 제 1항에 있어서,
    상기 라이너 에피텍셜 층은 도핑되지 않은 실리콘인 것인, 반도체 소자 제조 방법.
  7. 제 1항에 있어서,
    상기 희생 층을 만입시키는 단계에서, 상기 채널 층이 또한 수평으로 만입되는 것인, 반도체 소자 제조 방법.
  8. 반도체 소자를 제조하는 방법으로서,
    기판 위에 제1 방향으로 제2 반도체 층들에 의해 사이에 끼이게 되는 제1 반도체 층을 형성하는 단계;
    상기 제1 반도체 층 및 상기 제2 반도체 층들을, 핀 구조물이 상기 제2 반도체 층들에 의해 이루어지는 희생 층들 및 상기 제1 반도체 층에 의해 이루어지는 채널 층을 포함하도록, 상기 핀 구조물로 패턴화하는 단계;
    희생 게이트 구조물을, 상기 희생 게이트 구조물이 상기 핀 구조물의 일부를 덮는 가운데 상기 핀 구조물의 나머지 부분들이 노출된 상태로 남게 되도록, 상기 핀 구조물 위에 형성하는 단계;
    상기 희생 게이트 구조물에 의해 덮이지 않는, 상기 핀 구조물의 나머지 부분들을 제거하는 단계;
    적어도 상기 희생 층들의 만입된 표면 상에 라이너 에피텍셜 층을 형성하는 단계;
    소스/드레인 영역을 형성하는 단계;
    상기 희생 게이트 구조물을 제거하는 단계;
    상기 채널 층이 노출되도록, 상기 희생 게이트 구조물을 제거한 이후에, 상기 핀 구조물 내의 상기 희생 층을 제거하는 단계; 및
    노출된 채널 층 둘레에, 게이트 유전체 층 및 게이트 전극 층을 형성하는 단계
    를 포함하는 것인, 반도체 소자 제조 방법.
  9. 반도체 소자로서,
    기판 위에 배치되는 제1 채널 층들;
    상기 기판 위에 배치되는 제1 소스/드레인 영역;
    각각의 상기 제1 채널 층 상에 배치되며 그리고 각각의 상기 제1 채널 층을 둘러싸는 게이트 유전체 층;
    상기 게이트 유전체 층 상에 배치되며 그리고 각각의 상기 제1 채널 층을 둘러싸는 게이트 전극 층; 및
    상기 제1 채널 층들 및 상기 제1 소스/드레인 영역 사이에 배치되는 라이너 반도체 층
    을 포함하는 것인, 반도체 소자.
  10. 제 9항에 있어서,
    상기 라이너 반도체 층은, 상기 게이트 유전체 층 및 상기 게이트 전극 층과, 상기 제1 소스/드레인 영역 사이에, 배치되는 것인, 반도체 소자.
KR1020160136416A 2015-11-30 2016-10-20 반도체 소자 및 그 제조 방법 KR101926231B1 (ko)

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