KR102354010B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스를 제조하는 방법에서, 하부 핀 구조체 위에 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체가 형성된다. 측벽 스페이서를 갖는 희생 게이트 구조체가 핀 구조체 위에 형성된다. 희생 게이트 구조체에 의해 덮이지 않은 핀 구조체의 소스/드레인 영역이 제거된다. 제2 반도체 층은 측방향으로 리세스된다. 유전체 내부 스페이서가 리세스된 제2 반도체 층의 횡측 단부에 형성된다. 제1 반도체 층은 측방향으로 리세스된다. 소스/드레인 에피택셜 층이 리세스된 제1 반도체 층의 횡측 단부와 접촉하도록 형성된다. 제2 반도체 층이 제거되어 채널 영역에서 제1 반도체 층이 릴리스된다. 게이트 구조체가 제1 반도체 층 주위에 형성된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
관련 출원
본 출원은 그 전체 내용이 여기에 참조로 포함된, 2018년 7월 31일자 출원된 미국 가특허 출원 제62/712,868호의 우선권을 주장한다.
반도체 산업이 높은 디바이스 밀도, 고성능 및 비용 절감을 추구하여 나노미터 기술 공정 노드로 진보함에 따라, 제조 및 설계 문제에 따른 도전으로 인해 핀 FET(Fin FET) 및 게이트-올-라운드(GAA) FET를 포함하는 다중 게이트 전계 효과 트랜지스터(FET)와 같은 3차원 설계의 개발이 이루어지고 있다. Fin FET에서, 게이트 전극은 게이트 유전체 층을 사이에 두고 채널 영역의 3개의 측면에 인접한다. 게이트 구조체는 3면에서 핀을 둘러싸기(랩핑하기) 때문에, 트랜지스터는 본질적으로 핀 또는 채널 영역을 통해 전류를 제어하는 3개의 게이트를 가진다. 불행히도, 제4 측면인 채널의 바닥 부분은 게이트 전극으로부터 멀리 떨어져 있으므로 확실한 게이트 제어하에 있지 않다. 대조적으로, GAA FET에서, 채널 영역의 모든 측면은 게이트 전극에 의해 둘러싸여 있어, 채널 영역에서의 완전한 공핍을 가능하게 하고 급격한 서브 임계치 전류 스윙(SS) 및 더 작은 드레인 유도 장벽 저하(DIBL)으로 인해 쇼트 채널 효과(short-channel effects)가 감소된다. 트랜지스터 크기가 10~15 nm 이하의 기술 노드까지 지속적으로 축소되면서 GAA FET의 추가 개선이 필요하다.
본 개시 내용은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성되지 않으며 예시의 목적으로만 사용됨을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a, 1b, 1c 및 1d는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스의 다양한 도면을 예시한다.
도 2a, 2b, 2c 및 2d는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스의 다양한 도면을 예시한다.
도 3은 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 4는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스에 대한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 5는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 6은 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 7은 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 8은 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 9는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 10은 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 11a 및 도 11b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 12a 및 도 12b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 13a 및 도 13b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 14a 및 도 14b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 15a 및 도 15b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 16a 및 도 16b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 17a 및 도 17b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 18a 및 도 18b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 19a 및 도 19b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 20a 및 도 20b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 21a 및 도 21b는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 22a 및 도 22b는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 23a 및 도 23b는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 24a 및 도 24b는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 25a 및 도 25b는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 26a 및 도 26b는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 27a 및 도 27b는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 28a 및 도 28b는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 29a 및 도 29b는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 30a 및 도 30b는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
도 31a 및 도 31b는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스를 위한 순차적 제조 공정의 다양한 단계 중 하나의 도면을 예시한다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다는 것을 이해하여야 한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값으로 제한되지 않지만, 공정 조건 및/또는 디바이스의 원하는 특성에 의존할 수 있다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부는 단순 및 명료를 위해 다른 비율로 임의로 작성될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, "~으로 형성된"이란 용어는 "포함하는" 또는 "이루어진" 중 어느 하나를 의미할 수 있다. 본 개시 내용에서, "A, B 및 C 중 하나"라는 표현은 "A, B 및/또는 C"를 의미하며(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C), 달리 설명되지 않으면, A에서 하나의 요소, B에서 하나의 요소, C에서 하나의 요소를 의미하지는 않는다.
이하의 실시예에서, 일 실시예의 물질, 구성, 치수, 동작 및/또는 공정은 다른 설명이 없는 한, 다른 실시예에 채용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
최근 10년 내에 Moore의 법칙의 수명을 연장하기 위해 높은 이동도의 채널 물질 및 디바이스 아키텍처가 연구되어 왔다. 순수 Ge 및 높은 Ge 농도를 갖는 SiGe는 높은 고유 정공 및 전자 이동도의 물질 특성으로 인해 그러한 물질에 대한 유망한 후보이다. Lg<12 nm의 잘 조절된 디바이스 스케일링을 위해, 나노와이어 또는 나노시트 구조를 채용하여 더 양호한 쇼트 채널 제어를 제공하게 된다. 따라서, Ge 또는 SiGe 나노와이어 디바이스는 더욱 축소된 로직 디바이스 애플리케이션을 위한 유망하고 잠재적인 후보로 고려된다. 우수한 Ge 나노와이어 디바이스 성능을 위해, 예컨대, (1) 게이트 측벽 스페이서 아래의 높은 계면 상태 밀도(Dit) 및 (2) Si(1.2 eV)에 대한 Ge(0.66 eV)의 좁은 밴드 갭으로 인한 높은 디바이스 누설 전류와 같은 몇 가지 해결 과제가 존재한다.
본 개시 내용에서, 전술한 과제를 해결하기 위한 디바이스 구조 및 그 제조 방법이 제시된다.
도 1a~1d는 본 개시 내용의 일 실시예에 따른 GAA FET 디바이스의 다양한 도면을 예시한다. 도 1a는 핀 구조체 및 채널(나노와이어)이 연장되는 X-방향을 따른 단면도를 예시한다. 또한, 도 1b, 도 1c 및 도 1d는 게이트 전극이 연장되는 Y-방향을 따른 단면도를 예시한다. 도 1b는 채널의 중심을 절단하는 도 1a의 A-A' 라인에 대응하는 단면도이다. 도 1c는 게이트 측벽 스페이서의 중심을 절단하는 도 1a의 B-B' 라인에 대응하는 단면도이다. 도 1d는 소스/드레인 에피택셜 층을 절단하는 도 1a의 C-C' 라인에 대응하는 단면도이다. 일부 실시예에서, GAA FET는 n-채널 FET이다.
도 1a~1d에 예시된 바와 같이, 하부 핀 구조체(11)가 기판(10) 위에 배치된다. 복수의 반도체 와이어(20)가 채널로서 하부 핀 구조체(11) 위에 수직으로 배열된다. 도 1a 및 도 1b에 5개의 반도체 와이어(20)가 예시되어 있지만, 수직으로 배열된 반도체 와이어(20)의 수는 5개로 제한되지 않고, 1개의 적은 수일 수 있고 15~20까지의 수일 수 있다. 일부 실시예에서, 반도체 와이어(20)는 Si1-xGex(여기서, x는 약 0.5 이상 또는 Ge(x=1.0))로 형성된다. 일부 실시예에서, 하나 이상의 핀 라이너 층(35)이 하부 핀 구조체(11)의 측면 상에 배치된다. 특정 실시예에서, 핀 라이너 층(35)은 하부 핀 구조체(11)와 접촉되게 배치된 제1 핀 라이너 층(35A)과 해당 제1 핀 라이너 층(35A)과 상이한 물질로 형성되고 제1 핀 라이너 층(35A) 위에 배치된 제2 핀 라이너 층(35B)을 포함한다. 일부 실시예에서, 적어도 하부 핀 구조체(11)의 최상부는 SiGe로 형성된 층을 포함한다.
게이트 구조체(100)는 반도체 와이어(20) 둘레를 감싸는 게이트 유전체 층(104) 및 해당 게이트 유전체 층(104) 위에 배치된 게이트 전극층(108)을 포함한다. 일부 실시예에서, 계면층(102)이 게이트 유전체 층(104)과 반도체 와이어(20) 사이에 배치된다. 일부 실시예에서, 하나 이상의 일함수 조정층(106)이 게이트 전극층(108)과 게이트 유전체 층(104) 사이에 배치된다. 일부 실시예에서, 게이트 전극층(108)은 반도체 나노와이어(20) 사이에 배치되지 않으며, 일함수 조정층(106)은 인접한 반도체 와이어(20) 사이의 갭을 채운다. 다른 실시예에서, 게이트 전극층(108)은 계면층(102), 게이트 유전체 층(104) 및 일함수 조정층(106)뿐만 아니라 반도체 와이어의 주위를 둘러싼다. 또한, 도 1a 및 도 1c에 예시된 바와 같이, 게이트 측벽 스페이서(55)가 게이트 구조체(100)의 측면에 대향하여 배치된다.
또한, 반도체 와이어(20)의 수평 단부에 접속되도록 소스/드레인 에피택셜 층(80)이 배치된다. 도 1a에 예시된 바와 같이, 반도체 와이어(20)의 수평 단부는 오목한 V-형 또는 U-형을 가진다. 콘택 에칭 정지층(CESL)일 수 있는 라이너 층(85)이 소스/드레인 에피택셜 층(80) 위에 배치되고, 층간 유전체(ILD) 층(90)이 라이너 층(85) 위에 배치된다. 일부 실시예에서, 소스/드레인 에피택셜 층(80)은 반도체 와이어(20)의 반도체 물질보다 높은 에너지 밴드 갭을 갖는 반도체 물질로 형성된다. 소정의 실시예에서, 소스/드레인 에피택셜 층(80)은 P-도핑된 Si(SiP)로 형성된다.
도 1a~1d에 예시된 GAA FET는 인접한 반도체 와이어(20) 사이에 배치 된 게이트 구조체(100)와 소스/드레인 에피택셜 층(80) 사이에 배치된 유전체 내부 스페이서(62)를 더 포함한다. 또한, 유전체 내부 스페이서(62)와 동일한 물질로 형성된 유전체 층(60)이 소스/드레인 에피택셜 층(80) 및 하부 핀 구조체(11) 사이에 배치된다.
일부 실시예에서, 도 1a에 예시된 바와 같이, 반도체 와이어(20) 중 적어도 하나와 소스/드레인 에피택셜 층(80) 사이의 계면은 게이트 측벽 스페이서(55) 중 하나의 게이트 측벽 스페이서 아래에 위치된다. 소정 실시예에서, 게이트 측벽 스페이서(55) 중 하나의 아래의 위치는 X-방향으로 게이트 측벽 스페이서(55)의 중심을 절단하는 단면(Y-Z 평면)에 대응한다. 일부 실시예에서, 계면은 게이트 측벽 스페이서(55)의 중심선(도 1a의 B-B' 라인)보다 게이트 구조체(100)에 더 가깝게 위치된다. 일부 실시예에서, 유전체 내부 스페이서(62)의 전체가 게이트 측벽 스페이서(55) 아래에 위치된다.
일부 실시예에서, 게이트 측벽 스페이서(55)는 반도체 와이어(20)와 접촉하지 않는다.
도 2a 내지 도 2d는 본 개시 내용의 다른 실시예에 따른 GAA FET 디바이스의 다양한 도면을 예시한다. 도 2a는 핀 구조체 및 채널(나노와이어)이 연장되는 X-방향을 따른 단면도를 예시한다. 도 2b, 도 2c 및 도 2d는 게이트 전극이 연장되는 Y-방향을 따른 단면도를 예시한다. 도 2b는 채널의 중심을 절단하는 도 2a의 A-A' 라인에 대응하는 단면도이다. 도 2c는 제1 게이트 측벽 스페이서의 중심을 절단하는 도 2a의 B-B' 라인에 대응하는 단면도이다. 도 2d는 소스/드레인 에피택셜 층을 절단하는 도 2a의 C-C' 라인에 대응하는 단면도이다. 일부 실시예에서, GAA FET는 n-채널 FET이다.
도 2a~2d에 예시된 바와 같이, 하부 핀 구조체(11)가 기판(10) 위에 배치된다. 복수의 반도체 와이어(20)가 채널로서 하부 핀 구조체(11) 위에 수직으로 배열된다. 도 2a 및 도 2b에 5개의 반도체 와이어(20)가 예시되어 있지만, 수직으로 배열된 반도체 와이어(20)의 수는 5개로 제한되지 않고, 1개의 적은 수일 수 있고 15~20까지의 수일 수 있다. 일부 실시예에서, 반도체 와이어(20)는 Si1-xGex(여기서, x는 약 0.5 이상 또는 Ge(x=1.0))로 형성된다. 일부 실시예에서, 하나 이상의 핀 라이너 층(35)이 하부 핀 구조체(11)의 측면 상에 배치된다. 특정 실시예에서, 핀 라이너 층(35)은 하부 핀 구조체(11)와 접촉되게 배치된 제1 핀 라이너 층(35A)과 해당 제1 핀 라이너 층(35A)과 상이한 물질로 형성되고 제1 핀 라이너 층(35A) 위에 배치된 제2 핀 라이너 층(35B)을 포함한다. 일부 실시예에서, 적어도 하부 핀 구조체(11)의 최상부는 SiGe로 형성된 층을 포함한다.
게이트 구조체(100)는 반도체 와이어(20) 둘레를 감싸는 게이트 유전체 층(104) 및 해당 게이트 유전체 층(104) 위에 배치된 게이트 전극층(108)을 포함한다. 일부 실시예에서, 계면층(102)이 게이트 유전체 층(104)과 반도체 와이어(20) 사이에 배치된다. 일부 실시예에서, 하나 이상의 일함수 조정층(106)이 게이트 전극층(108)과 게이트 유전체 층(104) 사이에 배치된다. 일부 실시예에서, 게이트 전극층(108)은 반도체 나노와이어(20) 사이에 배치되지 않으며, 일함수 조정층(106)은 인접한 반도체 와이어(20) 사이의 갭을 채운다. 다른 실시예에서, 게이트 전극층(108)은 계면층(102), 게이트 유전체 층(104) 및 일함수 조정층(106)뿐만 아니라 반도체 와이어의 주위를 둘러싼다. 또한, 도 2a 및 도 2c에 예시된 바와 같이, 제1 게이트 측벽 스페이서(55)가 게이트 구조체(100)의 측면에 대향하여 배치된다.
또한, 반도체 와이어(20)의 수평 단부에 접속되도록 소스/드레인 에피택셜 층(80)이 배치된다. 도 2a에 예시된 바와 같이, 반도체 와이어(20)의 수평 단부는 오목한 V-형 또는 U-형을 가진다. 콘택 에칭 정지층(CESL)일 수 있는 라이너 층(85)이 소스/드레인 에피택셜 층(80) 위에 배치되고, 층간 유전체(ILD) 층(90)이 라이너 층(85) 위에 배치된다. 일부 실시예에서, 소스/드레인 에피택셜 층(80)은 반도체 와이어(20)의 반도체 물질보다 높은 에너지 밴드 갭을 갖는 반도체 물질로 형성된다. 소정의 실시예에서, 소스/드레인 에피택셜 층(80)은 P-도핑된 Si(SiP)로 형성된다.
도 2a~2d에 예시된 GAA FET는 인접한 반도체 와이어(20) 사이에 배치 된 게이트 구조체(100)와 소스/드레인 에피택셜 층(80) 사이에 배치된 유전체 내부 스페이서(62)를 더 포함한다. 또한, 유전체 내부 스페이서(62)와 동일한 물질로 형성된 유전체 층(60)이 소스/드레인 에피택셜 층(80) 및 하부 핀 구조체(11) 사이에 배치된다. 추가로, 유전체 내부 스페이서(62)와 동일한 물질로 형성된 제2 측벽 스페이서(64)가 도 2a에 예시된 바와 같이 제1 게이트 측벽 스페이서(55)와 라이너 층(85) 사이에 배치된다.
일부 실시예에서, 도 2a에 예시된 바와 같이, 반도체 와이어(20) 중 적어도 하나와 소스/드레인 에피택셜 층(80) 사이의 계면은 제1 게이트 측벽 스페이서(55) 중 하나의 게이트 측벽 스페이서 아래에 위치된다. 소정 실시예에서, 제1 게이트 측벽 스페이서(55) 중 하나의 아래의 위치는 X-방향으로 제1 게이트 측벽 스페이서(55)의 중심을 절단하는 단면(Y-Z 평면)에 대응한다. 일부 실시예에서, 계면은 제1 게이트 측벽 스페이서(55)의 중심선(도 2a의 B-B' 라인)보다 게이트 구조체(100)에 더 가깝게 위치된다. 일부 실시예에서, 유전체 내부 스페이서(62)의 전체가 제1 게이트 측벽 스페이서(55) 아래에 위치된다. 다른 실시예에서, 유전체 내부 스페이서(62) 중 적어도 하나와 소스/드레인 에피택셜 층(80) 사이의 계면은 제1 측벽 스페이서(55) 중 하나의 측벽 스페이서 아래의 영역 외부에 위치된다.
일부 실시예에서, 제1 게이트 측벽 스페이서(55)는 반도체 와이어(20)와 접촉하지 않는다. 소정의 실시예에서, 제2 게이트 측벽 스페이서(64)는 반도체 와이어(20)와 접촉하지 않는다.
도 3~21b는 본 개시 내용의 일 실시예에 따른 도 1a~1d에 예시된 GAA FET 디바이스를 제조하기 위한 순차적인 공정을 예시한다. 방법의 추가적인 실시예에서 도 3~21b에 예시된 공정의 이전, 도중 및 이후에 추가의 조작이 제공될 수 있으며 이하에서 설명되는 조작 중 일부는 교체되거나 제거될 수 있음을 이해할 것이다. 조작/공정의 순서는 호환 가능할 수 있다.
도 3에 예시된 바와 같이, 실리콘 기판(10)에 불순물 이온(도펀트)(12)을 주입하여 우물 영역을 형성한다. 펀치-스루(punch-through) 효과를 방지하기 위해 이온 주입이 수행된다. 일부 실시예에서, 기판(10)은 적어도 그 표면 상에 단결정 반도체 층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단결정 반도체 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다. 일 실시예에서, 기판(10)은 결정질 Si로 형성된다.
기판(10)은 그 표면 영역에 하나 이상의 버퍼층(미도시)을 포함할 수 있다. 버퍼층은 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로 점진적으로 격자 상수를 변화시키는 역할을 할 수 있다. 버퍼층은 한정되는 것은 아니지만, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP와 같은 에피택셜 성장된 단결정 반도체 물질로 형성될 수 있다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층을 포함한다. SiGe 버퍼층의 게르마늄 농도는 최하부 버퍼층의 30 원자% 게르마늄으로부터 최상부 버퍼층의 70 원자% 게르마늄까지 증가할 수 있다. 기판(10)은 불순물(예, p-형 또는 n-형 도전형)로 적절하게 도핑된 다양한 영역을 포함할 수 있다. 도펀트(12)는 예를 들면, n-형 FinFET의 경우, 붕소(BF2)이고, p-형 FinFET의 경우, 인이다.
도 4에 예시된 바와 같이, 기판(10) 위에 적층형 반도체 층이 형성된다. 적층된 반도체 층은 제1 반도체 층(20) 및 제2 반도체 층(25)을 포함한다. 또한, 적층된 층 위에 마스크 층(15)이 형성된다.
제1 반도체 층(20) 및 제2 반도체 층(25)은 격자 정수가 다른 물질로 이루어지고, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다.
일부 실시예에서, 제1 반도체 층(20) 및 제2 반도체 층(25)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 이루어진다. 일 실시예에서, 제1 반도체 층(20)은 Si1-xGex이고, x는 약 0.5 이상, 또는 Ge(x=1.0)이며, 제2 반도체 층(25)은 Si 또는 Si1-yGey이고, 여기서 y는 약 0.6 이하이고, x> y이다. 본 개시 내용에서, "M 화합물" 또는 "M계 화합물"은 화합물의 대부분이 M인 것을 의미한다.
도 4에서, 5개 층의 제1 반도체 층(20)과 5개 층의 제2 반도체 층(25)이 배치되어 있다. 그러나, 층수는 5개로 제한되지 않고, 1개층(각 층)만큼 적은 수일 수 있고, 일부 실시예에서 제1 및 제2 반도체 층 각각이 2~20개 층으로 형성된다. 적층된 층수를 조정함으로써, GAA FET 디바이스의 구동 전류를 조정할 수 있다.
제1 반도체 층(20) 및 제2 반도체 층(25)은 기판(10) 위에 에피택셜 방식으로 형성된다. 제1 반도체 층(20)의 두께는 제2 반도체 층(25)의 두께와 동일하거나 그보다 클 수 있고, 일부 실시예에서 약 5 nm 내지 약 50 nm의 범위이고, 다른 실시예에서는 약 10 nm 내지 약 30 nm의 범위이다. 제2 반도체 층(25)의 두께는 일부 실시예에서 약 5 nm 내지 약 30 nm의 범위이고, 다른 실시예에서는 약 10 nm 내지 약 20 nm의 범위이다. 각각의 제1 반도체 층(20)의 두께는 동일하거나 다를 수 있다.
일부 실시예에서, 하부의 제1 반도체 층(기판(10)의 최근접층)은 나머지 제1 반도체 층보다 두껍다. 하부의 제1 반도체 층의 두께는 일부 실시예에서 약 10 nm 내지 약 50 nm의 범위이거나 다른 실시예에서 20 nm 내지 40 nm의 범위이다.
일부 실시예에서, 마스크 층(15)은 제1 마스크 층(15A) 및 제2 마스크 층(15B)을 포함한다. 제1 마스크 층(15A)은 열 산화에 의해 형성될 수 있는 실리콘 산화물로 이루어진 패드 산화물 층이다. 제2 마스크 층(15B)은 저압 CVD(LPCVD) 및 플라즈마 증강형 CVD(PECVD)를 포함하는 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(PVD) 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 질화물(SiN)로 형성된다. 마스크 층(15)은 포토 리소그래피 및 에칭을 포함하는 패턴화 공정을 이용하는 것에 의해 마스크 패턴으로 패턴화된다.
다음에, 도 5에 예시된 바와 같이, 패턴화된 마스크 층을 사용하는 것에 의해 제1 반도체 층(20)과 제2 반도체 층(25)의 적층된 층을 패턴화하여 X-방향으로 연장되는 핀 구조체(30)를 형성한다.
핀 구조체(30)는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀 구조체는 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피 및 자기 정렬 공정을 조합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 자기 정렬 공정을 이용하여 패턴화된 희생층과 함께 스페이서가 형성된다. 이어서, 희생층이 제거되고, 나머지 스페이서 또는 맨드렐이 핀 구조체를 패턴화하는 데 사용될 수 있다.
도 5에서, 2개의 핀 구조체(30)가 Y-방향으로 배열된다. 그러나, 핀 구조체의 수는 1개로 제한되지 않고, 적게는 1개이고 많게는 3개 이상일 수 있다. 일부 실시예에서, 하나 이상의 더미 핀 구조체가 핀 구조체(30)의 양측면 상에 형성되어 패턴화 동작에서 패턴 충실도를 향상시킨다. 도 5에 예시된 바와 같이, 핀 구조체(30)는 적층령 반도체 층(20, 25)과 우물 영역(11)으로 구성되는 상부를 가지며, 이는 하부 핀 구조체에 대응한다.
핀 구조체(30)의 상부의 Y-방향을 따른 폭(W1)은 일부 실시예에서 약 10 nm 내지 약 40 nm의 범위에 있고, 다른 실시 예에서는 약 20 nm 내지 약 30 nm의 범위에 있다. 핀 구조체(30)의 Z-방향을 따른 높이(H1)는 약 100 nm 내지 약 200 nm의 범위이다.
핀 구조체가 형성된 후에, 핀 구조체가 절연층(41) 내에 완전히 매립되도록 절연 물질의 하나 이상의 층을 포함하는 절연 물질층(41)이 기판 위에 형성된다. 절연층(41)을 위한 절연 물질은 LPCVD(저압 화학적 기상 퇴적), 플라즈마 CVD 또는 유동성 CVD에 의해 형성된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCN, 불소-도핑된 실리게이트 유리(FSG) 또는 오루-k 유전체 물질을 포함할 수 있다. 상기 절연층(41)을 형성한 후, 어닐링(anneal) 동작을 수행할 수 있다. 이어서, 화학적 기계적 연마(CMP) 방법 및/또는 에치-백 방법과 같은 평탄화 공정이 수행되어 도 6에 예시된 바와 같이 최상부의 제2 반도체 층(25)의 상부면이 절연 물질층(41)으로부터 노출된다.
일부 실시예에서, 하나 이상의 핀 라이너 층(35)이 도 6에 예시된 바와 같이 절연 물질층(41)을 형성하기 전에 도 5의 구조체 위에 형성된다. 라이너 층(35)은 SiN 또는 실리콘 질화물계 물질(예, SiON, SiCN 또는 SiOCN)로 이루어진다. 일부 실시예에서, 핀 라이너 층(35)은 기판(10) 및 하부 핀 구조체(11)의 측면 위에 형성된 제1 핀 라이너 층(35A) 및 해당 제1 핀 라이너 층(35A) 상에 형성된 제2 핀 라이너 층(35B)을 포함한다. 각 라이너 층은 일부 실시예에서 약 1 nm 내지 약 20 nm의 두께를 가진다. 일부 실시예에서, 제1 핀 라이너 층(35A)은 실리콘 산화물을 포함하고, 약 0.5㎚와 약 5 ㎚ 사이의 두께를 가지며, 제2 핀 라이너 층(35B)은 실리콘 질화물을 포함하고, 약 0.5 ㎚와 약 5 ㎚ 사이의 두께를 가진다. 핀 라이너 층(35)은 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD) 또는 원자층 퇴적(ALD)과 같은 하나 이상의 공정을 통해 퇴적될 수 있지만, 임의의 허용 가능한 공정이 이용될 수 있다.
이후, 도 7에 예시된 바와 같이, 핀 구조체(30)의 상부가 노출되도록 절연 물질층(41)을 리세스하여 분리 절연층(40)을 형성한다. 이 동작에 의해, 핀 구조체(30)는 얕은 트렌치 분리 영역(STI)으로도 지칭되는 분리 절연층(40)에 의해 서로 전기적으로 분리된다. 도 7에 예시된 실시예에서, 절연 물질층(41)은 최하부의 제1 반도체 층(20)이 노출될 때까지 리세스된다. 다른 실시예에서, 우물층(11)의 상부도 부분적으로 노출된다. 제1 반도체 층(20)은 후속으로 부분적으로 제거되는 희생층이고, 제2 반도체 층(25)은 후속으로 GAA FET의 채널층으로 형성된다.
분리 절연층(40)이 형성된 후에, 도 8에 예시된 바와 같이, 희생 게이트 유전체 층(52)이 형성된다. 희생 게이트 유전체 층(52)은 실리콘 산화물계 물질과 같은 절연 물질의 하나 이상의 층을 포함한다. 일 실시예에서, CVD에 의해 형성된 실리콘 산화물이 사용된다. 일부 실시예에서, 희생 게이트 유전체 층(52)의 두께는 약 1 nm 내지 약 5 nm의 범위에 있다.
도 9는 희생 게이트 구조체(50)가 노출된 핀 구조체(30) 위에 형성 된 후의 구조체를 예시한다. 희생 게이트 구조체는 희생 게이트 전극(54) 및 희생 게이트 유전체 층(52)을 포함한다. 희생 게이트 구조체(50)는 채널 영역이 될 핀 구조체의 일부 위에 형성된다. 희생 게이트 구조체(50)는 GAA FET의 채널 영역을 형성한다.
희생 게이트 구조체(50)는 도 9에 예시된 바와 같이 핀 구조체(30) 위에 희생 게이트 유전체 층(52)을 먼저 블랭킷 퇴적함으로써 형성된다. 이후, 희생 게이트 전극층이 희생 게이트 유전체 층 위와 핀 구조체(30) 위에 블랭킷 퇴적됨으로써, 핀 구조체(30)는 희생 게이트 전극층 내에 완전히 매립된다. 희생 게이트 전극층은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서 희생 게이트 전극층의 두께는 약 100 nm 내지 약 200 nm의 범위이다. 일부 실시예에서, 희생 게이트 전극층에 평탄화 조작이 수행된다. 희생 게이트 유전체 층 및 희생 게이트 전극층은 LPCVD 및 PECVD, PVD, ALD 또는 다른 적절한 공정을 포함하는 CVD를 이용하여 퇴적된다. 이어서, 희생 게이트 전극층 위에 마스크 층을 형성한다. 마스크 층은 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)을 포함한다.
다음에, 마스크 층에 대해 패턴화 조작이 수행되고, 희생 게이트 전극층이 도 9에 예시된 바와 같이 희생 게이트 구조체(50)로 패턴화된다. 희생 게이트 구조체는 희생 게이트 유전체 층(52), 희생 게이트 전극층(54)(예, 폴리 실리콘), 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)을 포함한다. 희생 게이트 구조체를 패턴화하는 것에 의해, 제1 및 제2 반도체 층의 적층된 층이 희생 게이트 구조체의 대향 측면 상에 부분적으로 노출되어, 도 9에 예시된 바와 같이 소스/드레인(S/D) 영역을 형성한다. 본 개시 내용에서, 소스 및 드레인은 호환 가능하게 사용되고 그 구조는 실질적으로 동일하다. 도 9에서, 하나의 희생 게이트 구조체가 형성되어 있지만, 희생 게이트 구조체의 수는 1개로 한정되지 않는다. 일부 실시예에서, 2개 이상의 희생 게이트 구조체가 X-방향으로 배열된다. 특정 실시예에서, 하나 이상의 더미 희생 게이트 구조체가 패턴 충실도를 향상시키기 위해 희생 게이트 구조체의 양 측면 상에 형성된다.
희생 게이트 구조체가 형성된 후에, 게이트 측벽 스페이서(55)를 위한 절연 물질의 블랭킷 층(53)이 도 10에 예시된 바와 같이 CVD 또는 다른 적절한 방법을 이용하는 것에 의해 동형으로(conformally) 형성된다. 블랭킷 층(53)은 측벽, 수평면 및 희생 게이트 구조체의 상부와 같은 수직면 상에 실질적으로 동일한 두께로 형성되도록 동형으로 퇴적된다. 일부 실시예에서, 블랭킷 층(53)은 약 2 nm 내지 약 10 nm의 범위의 두께로 퇴적된다. 일부 실시예에서, 블랭킷 층(53)의 절연 물질은 SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물계 물질이다. 특정 실시예에서, 절연 물질은 SiOC, SiCON 및 SiCN 중 하나이다.
도 11a 및 도 11b는 도 10과 동일한 구조체를 예시한다. 도 11a는 사시도이고, 도 11b는 핀 구조체(30)를 절단하는 도 11a의 X1-X1 라인에 대응하는 단면도를 예시한다. 도 11b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다.
또한, 도 12a 및 도 12b에 예시된 바와 같이, 게이트 측벽 스페이서(55)가 이방성 에칭에 의해 희생 게이트 구조체의 대향 측벽 상에 형성되고, 이어서 핀 구조체의 S/D 영역이 분리 절연층(40)의 상부면과 동일하게 또는 그 아래로 리세스된다. 도 12a는 사시도이고, 도 12b는 도 11a의 X1-X1 라인에 따른 단면도이다. 도 12b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다.
블랭킷 층(53)이 형성된 후에, 예를 들어 반응성 이온 에칭(RIE)을 이용하여 블랭킷 층(53)에 이방성 에칭이 수행된다. 이방성 에칭 공정 중에, 대부분의 절연 물질이 수평면으로부터 제거되어, 희생 게이트 구조체의 측벽 및 노출된 핀 구조체의 측벽과 같은 수직면 상에 유전체 스페이서 층을 남긴다. 마스크 층(58)은 측벽 스페이서로부터 노출될 수 있다. 일부 실시예에서, 노출된 핀 구조체(30)의 S/D 영역의 상부로부터 절연 물질을 제거하기 위해 등방성 에칭 공정이 후속으로 수행될 수 있다.
이어서, 건식 에칭 및/또는 습식 에칭을 이용하는 것에 의해 핀 구조체의 S/D 영역이 분리 절연층(40)의 상부면과 동일하게 또는 그 아래로 리세스된다. 도 12a 및 도 12b에 예시된 바와 같이, 노출된 핀 구조체의 S/D 영역 상에 형성된 측벽 스페이서(55)도 제거된다. 이 단계에서, 희생 게이트 구조체 아래의 제1 및 제2 반도체 층(20, 25)의 적층된 층의 단부는 도 12b에 예시된 바와 같이 측벽 스페이서(55)와 동일 높이의 실질적으로 평탄한 표면을 가진다. 일부 실시예에서, 제1 및 제2 반도체 층(20, 25)의 적층된 층의 단부는 약간 수평하게 에칭된다.
이어서, 도 13a 및 도 13b에 예시된 바와 같이, 제2 반도체 층(25)의 엣지가 실질적으로 게이트 측벽 스페이서(55) 아래에 위치되고 공동(27)이 형성되도록 제2 반도체 층(25)이 수평으로 리세스(에칭)된다. 도 13a는 사시도이고, 도 13b는 핀 구조체(30)를 절단하는 도 11a의 X1-X1 라인에 대응하는 단면도를 예시한다. 도 13b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다. 도 13b에 예시된 바와 같이, 제2 반도체 층(25)의 단부(엣지)는 V-형 또는 U-형 등의 오목한 형상을 가진다. 하나의 게이트 측벽 스페이서(55)를 포함하는 평면으로부터 제2 반도체 층(25)의 리세싱의 깊이(D1)는 약 5 nm 내지 약 10 nm의 범위이다. 제2 반도체 층(25)의 에칭은 습식 에칭 및/또는 건식 에칭을 포함한다. 테트라메틸암모늄 수산화물(TMAH) 용액과 같은 습식 에칭제가 제2 반도체 층(25)을 선택적으로 에칭하는 데 사용될 수 있다.
이후, 도 14a 및 도 14b에 예시된 바와 같이, 유전체 물질층(60)이 도 13a 및 도 13b의 구조체 위에 형성된다. 도 14a는 사시도이고, 도 14b는 핀 구조체(30)를 절단하는 도 11a의 X1-X1 라인에 따른 단면도이다. 도 14b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다. 일부 실시예에서, 유전체 물질층(60)은 SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물계 물질을 포함하고, 게이트 측벽 스페이서(55)의 물질과 상이하다. 소정의 실시예에서, 유전체 물질은 실리콘 질화물이다. 유전체 물질층(60)은 도 14b에 도시된 바와 같이 공동(27)을 완전히 채운다. 유전체 물질층(60)은 LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD 또는 다른 적절한 공정이용하여 형성될 수 있다.
다음에, 도 15a 및 도 15b에 예시된 바와 같이, 유전체 내부 스페이서(62)를 형성하기 위해 1회 이상의 에칭 조작이 수행된다. 도 15a는 사시도이고, 도 15b는 핀 구조체(30)를 절단하는 도 11a의 X1-X1 라인에 대응하는 단면도를 예시한다. 도 15b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다. 에칭 조작은 하나 이상의 습식 및/또는 건식 에칭 조작을 포함한다. 소정의 실시예에서, 에칭은 일부 실시예에서 등방성 에칭이다. 일부 실시예에서, 유전체 내부 스페이서(62)의 Y-방향을 따른 최대 두께는 약 0.5 nm 내지 약 5 nm의 범위이다. 도 15a 및 도 15b에 예시된 바와 같이, 게이트 측벽 스페이서(55) 및 분리 절연층(40) 상에 형성된 유전체 물질층(60)이 제거되는 동안, 유전체 물질층(60)의 일부가 하부 핀 구조체 위에 남겨진다.
계속해서, 도 16a 및 도 16b에 예시된 바와 같이, 제1 반도체 층(20)의 엣지가 실질적으로 게이트 측벽 스페이서(55) 아래에 위치되고 공동(22)이 형성되도록 제1 반도체 층(20)이 수평으로 리세스(에칭)된다. 도 16a는 사시도이고, 도 16b는 도 11a의 X1-X1 라인에 대응하는 단면도를 예시한다. 도 16b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다. 도 16b에 예시된 바와 같이, 제1 반도체 층(20)의 단부(엣지)는 V-형 또는 U-형 등의 오목한 형상을 가진다. 하나의 게이트 측벽 스페이서(55)의 표면을 포함하는 평면으로부터 제1 반도체 층(20)의 리세싱의 깊이(D2)는 약 7 nm 내지 약 15 nm의 범위이다. 제1 반도체 층(20)의 에칭은 습식 에칭 및/또는 건식 에칭을 포함한다. 암모늄 수산화물(NH4OH), 테트라메틸암모늄 용액과 같은 습식 에칭제가 제1 반도체 층(20)을 선택적으로 에칭하는 데 사용될 수 있다. 일부 실시예에서, D2는 D1보다 크다. 도 16a에 예시된 바와 같이, 제1 반도체 층(20)은 상기 에칭에 의해 게이트 측벽 스페이서(55) 및 유전체 내부 스페이서(62)로부터 분리된다.
공동(22)이 형성된 후에, 도 17a 및 도 17b에 예시된 바와 같이 소스/드레인(S/D) 에피택셜 층(80)이 형성된다. 도 17a는 사시도이고, 도 17b는 도 11a의 X1-X1 라인에 따른 단면도를 예시한다. 도 17b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다. S/D 에피택셜 층(80)은 n-채널 FET용 Si, SiP, SiC 및 SiCP의 하나 이상의 층을 포함한다. S/D 에피택셜 층(80)은 CVD, ALD 또는 분자빔 에피택시(MBE)를 이용한 에피택셜 성장법에 의해 형성된다. 도 17b에 예시된 바와 같이, 제1 반도체 층(20) 중 적어도 하나와 S/D 에피택셜 층(80) 사이의 계면은 게이트 측벽 스페이서(55) 중 하나의 측벽 스페이서 아래에 위치된다.
이어서, 도 18a 및 도 18b에 예시된 바와 같이, 라이너 층(85)이 형성된 후에 층간 유전체(ILD) 층(90)이 형성된다. 도 18a는 사시도이고, 도 18b는 도 11a의 X1-X1 라인에 따른 단면도를 예시한다.
라이너 층(85)은 실리콘 질화물과 같은 실리콘 질화물계 물질로 형성되고, 후속하는 에칭 조작에서 콘택 에칭 정지층(CESL)으로서 기능한다. ILD 층(90)의 물질은 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. ILD 층(90)에 중합체와 같은 유기 물질을 사용할 수 있다. ILD 층(90)이 형성된 후, CMP 등의 평탄화 공정이 수행되어, 도 18a 및 도 18b에 예시된 바와 같이 희생 게이트 전극층(54)이 노출된다.
다음에, 도 19a 및 도 19b에 예시된 바와 같이, 희생 게이트 전극층(54) 및 희생 게이트 유전체 층(52)이 제거 됨으로써 핀 구조체의 채널 영역이 노출된다. 도 19a는 사시도이고, 도 19b는 도 11a의 X1-X1 라인에 따른 단면도이다. ILD 층(90)은 희생 게이트 구조체의 제거 중에 S/D 에피택셜 층(80)을 보호한다. 희생 게이트 구조체는 플라즈마 건식 에칭 및/또는 습식 에칭을 이용하여 제거될 수 있다. 희생 게이트 전극층(54)이 폴리실리콘이고 ILD 층(90)이 실리콘 산화물인 경우, 희생 게이트 전극층(54)을 선택적으로 제거하기 위해 TMAH 용액과 같은 습식 에칭제가 사용될 수 있다. 이후, 희생 게이트 유전체 층(52)이 플라즈마 건식 에칭 및/또는 습식 에칭을 이용하여 제거된다.
희생 게이트 구조체가 제거된 후에, 핀 구조체의 채널 영역 내의 제2 반도체 층(25)이 제거됨으로써 도 20a 및 도 20b에 예시된 바와 같이 제1 반도체 층(20)의 배선이 형성된다. 도 20a는 사시도이고, 도 20b는 도 11a의 X1-X1 라인에 따른 단면도를 나타낸다.
제2 반도체 층(25)은 제2 반도체 층(25)을 선택적으로 에칭할 수 있는 에칭제를 사용하여 제거 또는 에칭될 수 있다. 제1 반도체 층(20)이 Si이고 제2 반도체 층(25)이 Ge 또는 SiGe인 경우, 제1 반도체 층(20)은 한정되는 것은 아니지만 테트라메틸암모늄 수산화물(TMAH), 에틸렌디아민 피로카테콜(EDP) 또는 수산화 칼륨(KOH) 용액과 같은 습식 에칭제를 사용하여 선택적으로 제거될 수 있다.
제1 반도체 층(20)의 배선이 형성된 후, 도 21a 및 도 21b에 예시된 바와 같이, 게이트 구조체(100)가 형성된다. 도 21a는 사시도이고, 도 21b는 도 11a의 X1-X1 라인에 따른 단면도이다. 각 채널층(제1 반도체 층(20)의 배선) 주위에 게이트 유전체 층(104)이 형성되고, 게이트 유전체 층(104) 위에 게이트 전극층(108)이 형성된다.
특정 실시예에서, 게이트 유전체 층(104)은 실리콘 산화물, 실리콘 질화물 또는 하이-k 유전체 물질, 다른 적절한 유전체 물질 및/또는 이들의 조합과 같은 유전체 물질의 하나 이상의 층을 포함한다. 하이-k 유전체 물질의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질 또는 이들의 조합을 포함한다. 일부 실시예에서, 계면층(102)이 채널층과 게이트 유전체 층(104) 사이에 형성된다. 게이트 유전체 층(104)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(104)은 각 채널층 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해 ALD와 같은 고도의 동형(conformal) 퇴적 공정을 이용하여 형성된다. 게이트 유전체 층(102)의 두께는 일 실시예에서 약 1 nm 내지 약 6 nm의 범위 내에 있다.
게이트 전극층(108)은 일부 실시예에서 게이트 유전체 층(104) 위에 형성되어 각 채널층을 둘러싼다. 게이트 전극(108)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 물질 및/또는 이들의 조합과 같은 도전 물질의 하나 이상의 층을 포함한다. 게이트 전극층(108)은 CVD, ALD, 전기 도금 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 전극층은 또한 ILD 층(90)의 상부면 위에 퇴적된다. ILD 층(90) 위에 형성된 게이트 유전체 층 및 게이트 전극층은 ILD 층(90)이 노출될 때까지 예를 들어 CMP를 이용하여 평탄화된다.
특정 실시예에서, 하나 이상의 일함수 조정층(106)이 게이트 유전체 층(104)과 게이트 전극층(108) 사이에 개재된다. 일함수 조정층(106)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층 또는 이들 물질 중 2종 이상의 물질의 다층과 같은 도전 물질로 형성된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 일종 이상의 물질이 일함수 조정층으로서 사용된다. 일함수 조정층(106)은 ALD, PVD, CVD, 전자빔 증발 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조정층(106)은 다른 금속층을 사용할 수 있는 n-채널 FET 및 p-채널 FET에 대해 개별적으로 형성될 수 있다.
GAA FET는 접점/비아, 상호 접속 금속층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 공정을 거친다는 것이 이해된다.
도 22a~31b는 본 개시 내용의 다른 실시예에 따라 도 2a~2d에 예시된 GAA FET 디바이스를 제조하기 위한 순차적인 공정을 예시한다. 본 방법의 추가적인 실시예에서, 도 22a~31b에 예시된 공정의 이전, 도중 및 이후에 추가적인 조작이 제공될 수 있으며, 아래 설명되는 조작의 일부는 대체되거나 제거될 수 있음을 이해할 것이다. 조작/공정의 순서는 호환될 수 있다.
도 22a는 사시도이고, 도 22b는 도 22a의 Ⅹ1-Ⅹ1 라인에 대응하는 단면도를 예시한다. 도 22b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다.
도 11a 및 도 11b에 예시된 구조체가 형성된 후, 블랭킷 층(53) 상에, 예를 들어 반응성 이온 에칭(RIE)을 이용하여 이방성 에칭이 수행된다. 이방성 에칭 공정 중에, 대부분의 절연 물질이 수평면으로부터 제거되어, 희생 게이트 구조체(50)의 게이트 측벽(55)과 같은 수직면 상에 유전체 스페이서 층이 남겨진다. 또한, 도 22a 및 도 22b에 예시된 바와 같이, 노출된 핀 구조체(30)의 S/D 영역의 상부면 위에 형성된 절연 물질(53)도 제거된다. 따라서, 제1 반도체 층(20)과 제2 반도체 층(25)의 적층 구조체는 S/D 영역에서 노출된다.
이후, 도 23a 및 도 23b에 예시된 바와 같이, 제2 반도체 층(25)의 엣지가 실질적으로 게이트 측벽 스페이서(55) 아래에 위치되고 공동(27)이 형성되도록 제2 반도체 층(25)이 수평으로 리세스된다. 도 23a는 사시도이고, 도 23b는 핀 구조체(30)를 절단하는 도 22a의 Ⅹ1-Ⅹ1 라인에 대응하는 단면도를 예시한다. 도 23b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다. 도 23b에 예시된 바와 같이, 일부 실시예에서, 제2 반도체 층(25)의 단부(엣지)는 V-형 또는 U-형과 같은 오목한 형상을 가진다. 하나의 게이트 측벽 스페이서(55)를 포함하는 평면으로부터의 제2 반도체 층(25)의 리세싱의 깊이(D3)는 약 5 nm 내지 약 10 nm의 범위이다. 제2 반도체 층(25)의 에칭은 습식 에칭 및/또는 건식 에칭을 포함한다. 테트라메틸암모늄 수산화물(TMAH) 용액과 같은 습식 에칭제가 제1 반도체 층(20)에 대해 제2 반도체 층(25)을 선택적으로 에칭하는 데 사용될 수 있다.
다음에, 도 24a 및 도 24b에 예시된 바와 같이, 유전체 물질층(60)이 도 23a 및 도 23b의 구조체 위에 형성된다. 도 24a는 사시도이고, 도 24b는 핀 구조체(30)를 절단하는 도 22a의 X1-X1 라인에 따른 단면도이다. 도 24b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다. 일부 실시예에서, 유전체 물질층(60)은 SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물계 물질을 포함하고, 게이트 측벽 스페이서(55)의 물질과 상이하다. 소정의 실시예에서, 유전체 물질은 실리콘 질화물이다. 도 24b에 예시된 바와 같이 유전체 물질층(60)이 공동(27) 및 인접한 제1 반도체 층(20) 사이의 공간을 완전히 채운다. 유전체 물질층(60)은 LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD 또는 다른 적절한 공정을 이용하여 형성될 수 있다.
다음에, 도 25a 및 도 25b에 예시된 바와 같이, 유전체 내부 스페이서(62)를 형성하도록 1회 이상의 에칭 조작이 수행된다. 도 25a는 사시도이고, 도 25b는 도 22a의 X1-X1 라인에 따른 단면도이다. 도 25b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다. 에칭 조작은 하나 이상의 습식 및/또는 건식 에칭 조작을 포함한다. 특정 실시예에서, 에칭은 일부 실시예에서 등방성 에칭이다. 일부 실시예에서, 유전체 내부 스페이서(62)의 Y-방향을 따른 최대 두께는 약 0.5 nm 내지 약 5 nm의 범위에 있다. 도 25a 및 도 25b에 예시된 바와 같이, 유전체 물질(60)의 일부는 하부 핀 구조체(11) 위에 남겨지고, 유전체 물질(60)의 일부는 제2 게이트 측벽 스페이서(64)로서 게이트 측벽 스페이서(55) 상에 남겨진다. 일부 실시예에서, 제2 게이트 측벽 스페이서(64)의 두께는 약 2 nm 내지 약 15 nm의 범위에 있다. 분리 절연층(40) 상에 형성된 유전체 물질층(60)은 제거된다.
다음으로, 도 26a 및 도 26b에 예시된 바와 같이, 제1 반도체 층(20)의 엣지가 실질적으로 게이트 측벽 스페이서(55) 아래에 위치되고 공동(22)이 형성되도록 제1 반도체 층(20)이 수평으로 리세스(에칭)된다. 도 26a는 사시도이고, 도 26b는 도 22a의 X1-X1 라인에 따른 단면도이다. 도 26b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다. 도 26b에 예시된 바와 같이, 일부 실시예에서, 제1 반도체 층(20)의 단부(엣지)는 V-형 또는 U-형과 같은 오목한 형상을 가진다. 하나의 게이트 측벽 스페이서(55)의 표면을 포함하는 평면으로부터의 제1 반도체 층(20)의 리세싱의 깊이(D4)는 약 7 nm 내지 약 15 nm의 범위이다. 제1 반도체 층(20)의 에칭은 습식 에칭 및/또는 건식 에칭을 포함한다. 암모늄 수산화물(NH4OH), 테트라메틸암모늄 용액과 같은 습식 에칭제가 제2 반도체 층(25)에 대해 제1 반도체 층(20)을 선택적으로 에칭하는 데 사용될 수 있다. 일부 실시예에서, D4는 D3보다 크다. 도 26a에 예시된 바와 같이, 제1 반도체 층(20)은 이 에칭에 의해 제1 게이트 측벽 스페이서(55) 및 제2 게이트 측벽 스페이서(64)로부터 분리된다.
공동(22)이 형성된 후에, 도 27a 및 도 27b에 예시된 바와 같이 소스/드레인(S/D) 에피택셜 층(80)이 형성된다. 도 27a는 사시도이고, 도 27b는 도 22a의 X1-X1 라인에 따른 단면도를 예시한다. 도 27b에서, 패드 SiN 층(56) 및 실리콘 산화물 마스크 층(58)은 도시되지 않았다. S/D 에피택셜 층(80)은 n-채널 FET용 Si, SiP, SiC 및 SiCP의 하나 이상의 층을 포함한다. S/D 에피택셜 층(80)은 CVD, ALD 또는 분자빔 에피택시(MBE)를 이용한 에피택셜 성장법에 의해 형성된다. 도 27b에 예시된 바와 같이, 제1 반도체 층(20) 중 적어도 하나와 S/D 에피택셜 층(80) 사이의 계면은 게이트 측벽 스페이서(55) 중 하나의 측벽 스페이서 아래에 위치된다.
이어서, 도 28a 및 도 28b에 예시된 바와 같이, 라이너 층(85)이 형성된 다음에 층간 유전체(ILD) 층(90)이 형성된다. 도 28a는 사시도이고, 도 28b는 도 22a의 X1-X1 라인에 따른 단면도이다.
라이너 층(85)은 실리콘 질화물과 같은 실리콘 질화물계 물질로 형성되고, 후속하는 에칭 조작에서 콘택 에칭 정지층(CESL)으로서 기능한다. ILD 층(90)의 물질은 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C 및/또는 H로 이루어진 화합물을 포함한다. 중합체와 같은 유기 물질이 ILD 층(90)에 대해 사용될 수 있다. ILD 층(90)이 형성된 후, 도 28a 및 도 28b에 예시된 바와 같이, 희생 게이트 전극층(54)이 노출되도록 CMP 등의 평탄화 공정이 수행된다.
다음에, 도 29a 및 도 29b에 예시된 바와 같이, 희생 게이트 전극층(54) 및 희생 게이트 유전체 층(52)이 제거됨으로써 핀 구조체의 채널 영역이 노출된다. 도 29a는 사시도이고, 도 29b는 도 22a의 X1-X1 라인에 따른 단면도이다. ILD 층(90)은 희생 게이트 구조체의 제거 중에 S/D 에피택셜 층(80)을 보호한다. 희생 게이트 구조체는 플라즈마 건식 에칭 및/또는 습식 에칭을 이용하여 제거될 수 있다. 희생 게이트 전극층(54)이 폴리 실리콘이고 ILD 층(90)이 실리콘 산화물인 경우, 희생 게이트 전극층(54)을 선택적으로 제거하기 위해 TMAH 용액과 같은 습식 에칭제가 사용될 수 있다. 이후, 희생 게이트 유전체 층(52)이 플라즈마 건식 에칭 및/또는 습식 에칭을 이용하여 제거된다.
희생 게이트 구조체가 제거된 후에, 도 30a 및 도 30b에 예시된 바와 같이, 핀 구조체의 채널 영역 내의 제2 반도체 층(25)이 제거됨으로써 제1 반도체 층(20)의 배선이 형성된다. 도 30a는 사시도이고, 도 30b는 도 22a의 X1-X1 라인에 따른 단면도를 나타낸다.
제2 반도체 층(25)은 제2 반도체 층(25)을 선택적으로 에칭할 수 있는 에칭제를 사용하여 제거 또는 에칭될 수 있다. 제1 반도체 층(20)이 Si이고 제2 반도체 층(25)이 Ge 또는 SiGe인 경우, 제1 반도체 층(20)은 한정되는 것은 아니지만, 테트라메틸암모늄 수산화물(TMAH), 에틸렌디아민 피로카테콜(EDP) 또는 수산화 칼륨(KOH) 용액과 같은 습식 에칭제를 사용하여 선택적으로 제거될 수 있다.
제1 반도체 층(20)의 배선이 형성된 후에, 도 31a 및 도 31b에 예시된 바와 같이, 게이트 구조체(100)가 형성된다. 도 31a는 사시도이고, 도 31b는 도 22a의 X1-X1 라인에 따른 단면도이다. 각 채널층(제1 반도체 층(20)의 배선) 주위에 게이트 유전체 층(104)이 형성되고, 게이트 유전체 층(104) 위에 게이트 전극층(108)이 형성된다.
특정 실시예에서, 게이트 유전체 층(104)은 실리콘 산화물, 실리콘 질화물 또는 하이-k 유전체 물질, 다른 적절한 유전체 물질 및/또는 이들의 조합과 같은 유전체 물질의 하나 이상의 층을 포함한다. 하이-k 유전체 물질의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 물질 또는 이들의 조합을 포함한다. 일부 실시예에서, 계면층(102)이 채널층과 게이트 유전체 층(104) 사이에 형성된다. 게이트 유전체 층(104)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(104)은 각 채널층 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해 ALD와 같은 고도의 동형(conformal) 퇴적 공정을 이용하여 형성된다. 게이트 유전체 층(102)의 두께는 일 실시예에서 약 1 nm 내지 약 6 nm의 범위 내에 있다.
게이트 전극층(108)은 일부 실시예에서 게이트 유전체 층(104) 위에 형성되어 각 채널층을 둘러싼다. 게이트 전극(108)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 물질 및/또는 이들의 조합과 같은 도전 물질의 하나 이상의 층을 포함한다. 게이트 전극층(108)은 CVD, ALD, 전기 도금 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 전극층은 또한 ILD 층(90)의 상부면 위에 퇴적된다. ILD 층(90) 위에 형성된 게이트 유전체 층 및 게이트 전극층은 ILD 층(90)이 노출될 때까지 예를 들어 CMP를 이용하여 평탄화된다.
특정 실시예에서, 하나 이상의 일함수 조정층(106)이 게이트 유전체 층(104)과 게이트 전극층(108) 사이에 개재된다. 일함수 조정층(106)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층 또는 이들 물질 중 2종 이상의 물질의 다층과 같은 도전 물질로 형성된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 일종 이상의 물질이 일함수 조정층으로서 사용된다. 일함수 조정층(106)은 ALD, PVD, CVD, 전자빔 증발 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조정층(106)은 다른 금속층을 사용할 수 있는 n-채널 FET 및 p-채널 FET에 대해 개별적으로 형성될 수 있다.
GAA FET는 접점/비아, 상호 접속 금속층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 공정을 거친다는 것이 이해된다.
여기에 설명된 다양한 실시예 또는 예들은 기존 기술에 비해 몇 가지 장점을 제공한다. 예를 들어, 본 개시 내용에서, 채널(반도체 배선)은 게이트 측벽 스페이서와 접촉하지 않고, 게이트 측벽 스페이서는 소스/드레인 에피택셜 층(SiP 층)과 접촉한다. 따라서, 게이트 측벽 스페이서 아래의 계면 상태 밀도(Dit)를 감소시키는 것이 가능하다. 또한, 채널의 단부와 접촉하는 채널의 Ge 또는 SiGe보다 큰 밴드 갭 물질을 사용하는 것에 의해 Ge 대역간 채널 누설을 감소시키는 것이 가능하다. 또한, 소스/드레인 에피택셜 층의 바닥에 유전체 물질층의 잔류층을 배치함으로써, 기판 누설 전류를 감소시킬 수 있다.
모든 장점들이 본 명세서에서 반드시 논의되지는 않았으며, 모든 실시예들 또는 예들에 특별한 장점이 요구되지 않으며, 다른 실시예들 또는 예들은 상이한 장점들을 제공할 수 있다는 것을 이해할 것이다.
본 개시 내용의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 하부 핀 구조체 위에 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체가 형성된다. 측벽 스페이서를 갖는 희생 게이트 구조체가 핀 구조체 위에 형성된다. 측벽 스페이서는 반도체 기판의 주 표면에 수직한 방향으로 형성된다. 희생 게이트 구조체에 의해 덮이지 않은 핀 구조체의 소스/드레인 영역이 제거된다. 제2 반도체 층은 측방향으로 리세스된다. 유전체 내부 스페이서가 리세스된 제2 반도체 층의 횡측 단부(lateral ends)에 형성된다. 제1 반도체 층은 측방향으로 리세스된다. 소스/드레인 에피택셜 층이 리세스된 제1 반도체 층의 횡측 단부와 접촉하도록 형성된다. 제2 반도체 층이 제거되어 채널 영역에서 제1 반도체 층이 릴리스(release)된다. 게이트 구조체가 제1 반도체 층 주위에 형성된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 제1 반도체 층 중 적어도 하나와 소스/드레인 에피택셜 층 사이의 계면은 측벽 스페이서 중 하나의 측벽 스페이서의 아래에 위치된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 계면은 측벽 스페이서 중 하나의 중심선보다 게이트 구조체에 더 가깝게 위치된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 측벽 스페이서는 제1 반도체 층과 접촉하지 않는다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 유전체 내부 스페이서를 형성하는 단계는 유전체 층을 형성하고 해당 유전체 층을 에칭하는 단계를 포함하고, 소스/드레인 에피택셜 층은 유전체 층의 일부에 의해 하부 핀 구조체로부터 분리된다. 전술한 실시예 및하기 실시예 중 하나 이상에서, 측벽 스페이서의 물질은 유전체 내부 스페이서의 물질과 상이하다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 유전체 내부 스페이서의 물질은 실리콘 질화물이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 측벽 스페이서의 물질은 SiOC, SiCON 및 SiCN 중 하나이다. 제1 반도체 층은 Ge 또는 Si1-xGex (단, 0.5≤x<1)로 이루어지고, 제2 반도체 층은 Si1-yGey (0.2≤y≤0.6)로 이루어지며, x>y이다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 하부 핀 구조체 위에 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체가 형성된다. 측벽 스페이서를 갖는 희생 게이트 구조체가 핀 구조체 위에 형성된다. 측벽 스페이서는 반도체 기판의 주 표면에 수직한 방향으로 형성된다. 희생 게이트 구조체에 의해 덮이지 않은 핀 구조체의 소스/드레인 영역 내의 제2 반도체 층이 제거된다. 유전체 층이 형성된다. 소스/드레인 영역 내의 제1 반도체 층 및 유전체 층이 에칭되어 제2 반도체 층의 횡측 단부 상에 유전체 내부 스페이서가 형성된다. 제1 반도체 층은 측방향으로 리세스된다. 소스/드레인 에피택셜 층이 리세스된 제1 반도체 층의 횡측 단부와 접촉하도록 형성된다. 제2 반도체 층이 제거되어 채널 영역에서 제1 반도체 층이 릴리스된다. 게이트 구조체가 제1 반도체 층 주위에 형성된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 제1 반도체 층 중 적어도 하나와 소스/드레인 에피택셜 층 사이의 계면은 측벽 스페이서 중 하나의 측벽 스페이서의 아래에 위치된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 측벽 스페이서는 제1 반도체 층과 접촉하지 않는다. 전술한 실시예 및하기 실시예 중 하나 이상에서, 측벽 스페이서의 물질은 유전체 내부 스페이서의 물질과 상이하다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 유전체 내부 스페이서의 물질은 실리콘 질화물이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 측벽 스페이서의 물질은 SiOC, SiCON 및 SiCN 중 하나이다. 제1 반도체 층은 Ge 또는 Si1-xGex (단, 0.5≤x<1)로 이루어지고, 제2 반도체 층은 Si1-yGey (0.2≤y≤0.6)로 이루어지며, x>y이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 유전체 내부 스페이서가 형성된 후에 유전체 층의 일부가 측벽 스페이서 상에 남겨진다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 유전체 층의 일부에 의해 하부 핀 구조체로부터 분리된다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 하부 핀 구조체 위에 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체가 형성된다. 희생 게이트 구조체가 핀 구조체 위에 형성된다. 희생 게이트 구조체의 대향 측면 상에 측벽 스페이서가 형성된다. 핀 구조체의 소스/드레인 영역이 제거된다. 제2 반도체 층은 측방향으로 리세스된다. 유전체 내부 스페이서가 리세스된 제2 반도체 층의 횡측 단부에 형성된다. 제1 반도체 층은 측방향으로 리세스된다. 소스/드레인 에피택셜 층이 리세스된 제1 반도체 층의 횡측 단부와 접촉하도록 형성된다. 층간 유전체 층이 형성된다. 희생 게이트 구조체가 제거된다. 제2 반도체 층이 제거되어 채널 영역에서 제1 반도체 층이 릴리스된다. 게이트 구조체가 제1 반도체 층 주위에 형성된다. 전술한 실시예 및하기 실시예 중 하나 이상에서, 측벽 스페이서의 물질은 유전체 내부 스페이서의 물질과 상이하다.
본 개시 내용의 일 양태에 따르면, 반도체 디바이스는, 각각 채널 영역을 가지고, 수직으로 배열된 반도체 배선, 반도체 배선의 단부에 연결된 소스/드레인 에피택셜 층, 반도체 배선 주위에 형성된 측벽 스페이서를 가지는 게이트 구조체, 및 게이트 구조체와 소스/드레인 에피택셜 층 사이에 배치된 유전체 내부 스페이서를 포함한다. 반도체 배선 중 적어도 하나와 소스/드레인 에피택셜 층 사이의 계면은 측벽 스페이서 중 하나의 측벽 스페이서의 아래에 위치된다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 측벽 스페이서는 반도체 배선과 접촉하지 않는다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 계면은 측벽 스페이서 중 하나의 중심선보다 게이트 구조체에 더 가깝게 위치된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 반도체 배선의 단부는 V-형 또는 U-형 단면을 가진다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 측벽 스페이서의 물질은 유전체 내부 스페이서의 물질과 상이하다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 유전체 내부 스페이서의 물질은 실리콘 질화물이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 측벽 스페이서의 물질은 SiOC, SiCON 및 SiCN 중 하나이다. 반도체 배선은 Ge 또는 Si1-xGex (단, 0.5≤x<1.0)로 이루어진다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 SiP를 포함한다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 유전체 내부 스페이서는 전체가 측벽 스페이서 아래에 위치된다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스는, 각각 채널 영역을 가지고, 수직으로 배열된 반도체 배선, 반도체 배선의 단부에 연결된 소스/드레인 에피택셜 층, 반도체 배선 주위에 형성된 제1 측벽 스페이서를 가지는 게이트 구조체, 게이트 구조체와 소스/드레인 에피택셜 층 사이에 배치된 유전체 내부 스페이서, 및 제1 측벽 스페이서 상에 배치된 제2 측벽 스페이서를 포함한다. 제1 측벽 스페이서는 반도체 배선과 접촉하지 않는다. 전술한 실시예 및 하기의 실시예 중 하나 이상에서, 제2 측벽 스페이서는 반도체 배선과 접촉하지 않는다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 반도체 배선 중 적어도 하나와 소스/드레인 에피택셜 층 사이의 계면은 제1 측벽 스페이서 중 하나의 측벽 스페이서의 아래에 위치된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 유전체 내부 스페이서 중 하나와 소스/드레인 에피택셜 층 사이의 계면은 제1 측벽 스페이서 중 하나의 측벽 스페이서 아래의 영역의 외부에 위치된다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 제2 측벽 스페이서의 물질과 유전체 내부 스페이서의 물질은 동일하다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 제1 측벽 스페이서의 물질은 유전체 내부 스페이서의 물질과 상이하다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 유전체 내부 스페이서의 물질은 실리콘 질화물이다. 전술한 실시예 및 하기 실시예 중 하나 이상에서, 제1 측벽 스페이서의 물질은 SiOC, SiCON 및 SiCN 중 하나이다. 반도체 배선은 Ge 또는 Si1-xGex (단, 0.5≤x<1.0)로 이루어진다.
본 개시 내용의 다른 양태에 따르면, 반도체 디바이스는 수직으로 배열된 반도체 배선을 포함하며, 상기 반도체 배선은 각각 채널 영역, 반도체 배선의 단부에 연결된 소스/드레인 에피택셜 층, 반도체 배선 주위에 형성된 측벽 스페이서를 가지는 게이트 구조체, 및 게이트 구조체와 소스/드레인 에피택셜 층 사이에 배치된 유전체 내부 스페이서를 포함한다. 측벽 스페이서는 반도체 배선과 접촉하지 않는다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법으로서,
하부 핀 구조체 위에 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체를 형성하는 단계;
상기 핀 구조체 위에 측벽 스페이서를 갖는 희생 게이트 구조체를 형성하는 단계 - 상기 측벽 스페이서는 반도체 기판의 주 표면에 수직한 방향으로 형성됨 -;
상기 희생 게이트 구조체에 의해 덮이지 않은 상기 핀 구조체의 소스/드레인 영역을 제거하는 단계;
상기 제2 반도체 층을 측방향으로 리세스(recess)하는 단계;
상기 리세스된 제2 반도체 층의 횡측 단부(lateral end) 상에 유전체 내부 스페이서를 형성하는 단계;
상기 제1 반도체 층을 측방향으로 리세스하는 단계;
상기 리세스된 제1 반도체 층의 횡측 단부와 접촉하도록 소스/드레인 에피택셜 층을 형성하는 단계;
채널 영역에서 상기 제1 반도체 층을 릴리스(release)하도록 상기 제2 반도체 층을 제거하는 단계; 및
상기 제1 반도체 층 주위에 게이트 구조체를 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 반도체 층 중 적어도 하나와 상기 소스/드레인 에피택셜 층 사이의 계면은 상기 측벽 스페이서 중 하나의 측벽 스페이서의 아래에 위치된 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 2에 있어서, 상기 계면은 상기 측벽 스페이서 중의 상기 하나의 측벽 스페이서의 중심선보다 상기 게이트 구조체에 더 가깝게 위치된 것인, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 1에 있어서, 상기 측벽 스페이서는 상기 제1 반도체 층과 접촉하지 않는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 1에 있어서,
상기 유전체 내부 스페이서를 형성하는 단계는 유전체 층을 형성하고 상기 유전체 층을 에칭하는 단계를 포함하고,
상기 소스/드레인 에피택셜 층은 상기 유전체 층의 일부에 의해 상기 하부 핀 구조체로부터 분리된 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 1에 있어서, 상기 측벽 스페이서의 물질은 상기 유전체 내부 스페이서의 물질과 상이한 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 6에 있어서,
상기 유전체 내부 스페이서의 물질은 실리콘 질화물인 것인, 반도체 소 자를 제조하는 방법.
실시예 8. 실시예 6에 있어서,
상기 측벽 스페이서의 물질은 SiOC, SiCON 및 SiCN 중 하나인 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 1에 있어서, 상기 제1 반도체 층은 Ge 또는 Si1-xGex 로 이루어지고, 0.5≤x<1 이며, 상기 제2 반도체 층은 Si1-yGey 로 이루어지고, 0.2≤y≤0.6 이며, x>y 인 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 반도체 디바이스를 제조하는 방법으로서,
하부 핀 구조체 위에 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체를 형성하는 단계;
상기 핀 구조체 위에 측벽 스페이서를 갖는 희생 게이트 구조체를 형성하는 단계 - 상기 측벽 스페이서는 반도체 기판의 주 표면에 수직한 방향으로 형성됨 -;
상기 희생 게이트 구조체에 의해 덮이지 않은 상기 핀 구조체의 소스/드레인 영역에서 상기 제2 반도체 층을 제거하는 단계;
유전체 층을 형성하는 단계;
상기 제2 반도체 층의 횡측 단부 상에 유전체 내부 스페이서를 형성하도록 상기 소스/드레인 영역 내의 상기 제1 반도체 층 및 상기 유전체 층을 에칭하는 단계;
상기 제1 반도체 층을 측방향으로 리세스하는 단계;
상기 리세스된 제1 반도체 층의 횡측 단부와 접촉하도록 소스/드레인 에피택셜 층을 형성하는 단계;
채널 영역에서 상기 제1 반도체 층을 릴리스하도록 상기 제2 반도체 층을 제거하는 단계; 및
상기 제1 반도체 층 주위에 게이트 구조체를 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 10에 있어서,
상기 제1 반도체 층 중 적어도 하나와 상기 소스/드레인 에피택셜 층 사이의 계면은 상기 측벽 스페이서 중 하나의 측벽 스페이서의 아래에 위치된 것인, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 10에 있어서,
상기 측벽 스페이서는 상기 제1 반도체 층과 접촉하지 않는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 10에 있어서,
상기 측벽 스페이서의 물질은 상기 유전체 내부 스페이서의 물질과 상이한 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 13에 있어서,
상기 유전체 내부 스페이서의 물질은 실리콘 질화물인 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 실시예 13에 있어서,
상기 측벽 스페이서의 물질은 SiOC, SiCON 및 SiCN 중 하나인 것인, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 10에 있어서,
상기 제1 반도체 층은 Ge 또는 Si1-xGex 로 이루어지고, 0.5≤x<1 이며, 상기 제2 반도체 층은 Si1-yGey 로 이루어지고, 0.2≤y≤0.6 이며, x>y인 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 8에 있어서, 상기 유전체 내부 스페이서가 형성된 후에 상기 유전체 층의 일부가 상기 측벽 스페이서 상에 남겨지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 18. 실시예 10에 있어서,
상기 소스/드레인 에피택셜 층은 상기 유전체 층의 일부에 의해 상기 하부 핀 구조체로부터 분리된 것인, 반도체 디바이스를 제조하는 방법.
실시예 19. 반도체 디바이스로서,
각각 채널 영역을 가지고, 수직으로 배열된 반도체 배선;
상기 반도체 배선의 단부에 연결된 소스/드레인 에피택셜 층;
상기 반도체 배선 주위에 형성된 측벽 스페이서를 갖는 게이트 구조체; 및
상기 게이트 구조체와 상기 소스/드레인 에피택셜 층 사이에 배치된 유전체 내부 스페이서
를 포함하고,
상기 반도체 배선 중 적어도 하나와 상기 소스/드레인 에피택셜 층 사이의 계면은 상기 측벽 스페이서 중 하나의 측벽 스페이서의 아래에 위치된 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 측벽 스페이서는 상기 반도체 배선과 접촉하지 않는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    하부 핀 구조체 위에 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체를 형성하는 단계;
    상기 핀 구조체 위에 측벽 스페이서를 갖는 희생 게이트 구조체를 형성하는 단계 - 상기 측벽 스페이서는 반도체 기판의 주 표면에 수직한 방향으로 형성됨 -;
    상기 희생 게이트 구조체에 의해 덮이지 않은 상기 핀 구조체의 소스/드레인 영역을 제거하는 단계;
    상기 제2 반도체 층을 측방향으로 리세스(recess)하는 단계;
    상기 리세스된 제2 반도체 층의 횡측 단부(lateral end) 상에 유전체 내부 스페이서를 형성하는 단계;
    상기 제1 반도체 층을 측방향으로 리세스하는 단계;
    상기 리세스된 제1 반도체 층의 횡측 단부와 접촉하도록 소스/드레인 에피택셜 층을 형성하는 단계;
    채널 영역에서 상기 제1 반도체 층을 릴리스(release)하도록 상기 제2 반도체 층을 제거하는 단계; 및
    상기 제1 반도체 층 주위에 게이트 구조체를 형성하는 단계
    를 포함하고,
    상기 리세스된 제1 반도체 층과 상기 리세스된 제2 반도체 층의 단부는 오목한 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서, 상기 제1 반도체 층 중 적어도 하나와 상기 소스/드레인 에피택셜 층 사이의 계면은 상기 측벽 스페이서 중 하나의 측벽 스페이서의 아래에 위치된 것인, 반도체 디바이스를 제조하는 방법.
  3. 제2항에 있어서, 상기 계면은 상기 측벽 스페이서 중의 상기 하나의 측벽 스페이서의 중심선보다 상기 게이트 구조체에 더 가깝게 위치된 것인, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서, 상기 측벽 스페이서는 상기 제1 반도체 층과 접촉하지 않는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 유전체 내부 스페이서를 형성하는 단계는 유전체 층을 형성하고 상기 유전체 층을 에칭하는 단계를 포함하고,
    상기 소스/드레인 에피택셜 층은 상기 유전체 층의 일부에 의해 상기 하부 핀 구조체로부터 분리된 것인, 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서, 상기 측벽 스페이서의 물질은 상기 유전체 내부 스페이서의 물질과 상이한 것인, 반도체 디바이스를 제조하는 방법.
  7. 제1항에 있어서, 상기 제1 반도체 층은 Ge 또는 Si1-xGex 로 이루어지고, 0.5≤x<1 이며, 상기 제2 반도체 층은 Si1-yGey 로 이루어지고, 0.2≤y≤0.6 이며, x>y 인 것인, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법으로서,
    하부 핀 구조체 위에 제1 반도체 층과 제2 반도체 층이 교대로 적층된 핀 구조체를 형성하는 단계;
    상기 핀 구조체 위에 측벽 스페이서를 갖는 희생 게이트 구조체를 형성하는 단계 - 상기 측벽 스페이서는 반도체 기판의 주 표면에 수직한 방향으로 형성됨 -;
    상기 희생 게이트 구조체에 의해 덮이지 않은 상기 핀 구조체의 소스/드레인 영역에서 상기 제2 반도체 층을 제거하는 단계;
    상기 소스/드레인 영역에서 상기 제1 반도체 층 상에 그리고 상기 희생 게이트 구조체 상에 유전체 층을 형성하는 단계 - 상기 유전체 층은 상기 소스/드레인 영역에서 인접한 제1 반도체 층들 사이의 공간을 채움 -;
    상기 제2 반도체 층의 횡측 단부 상에 유전체 내부 스페이서를 형성하도록 상기 소스/드레인 영역 내의 상기 제1 반도체 층 및 상기 유전체 층을 에칭하는 단계;
    상기 제1 반도체 층을 측방향으로 리세스하는 단계;
    상기 리세스된 제1 반도체 층의 횡측 단부와 접촉하도록 소스/드레인 에피택셜 층을 형성하는 단계;
    채널 영역에서 상기 제1 반도체 층을 릴리스하도록 상기 제2 반도체 층을 제거하는 단계; 및
    상기 제1 반도체 층 주위에 게이트 구조체를 형성하는 단계
    를 포함하고,
    상기 제1 반도체 층과 상기 제2 반도체 층의 횡측 단부는 오목한 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서, 상기 유전체 내부 스페이서가 형성된 후에 상기 유전체 층의 일부가 상기 측벽 스페이서 상에 남겨지는 것인, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스로서,
    각각 채널 영역을 가지고, 수직으로 배열된 반도체 배선;
    상기 반도체 배선의 단부에 연결된 소스/드레인 에피택셜 층;
    상기 반도체 배선 주위에 형성된 측벽 스페이서를 갖는 게이트 구조체; 및
    상기 게이트 구조체와 상기 소스/드레인 에피택셜 층 사이에 배치된 유전체 내부 스페이서
    를 포함하고,
    상기 반도체 배선 중 적어도 하나와 상기 소스/드레인 에피택셜 층 사이의 계면은 상기 유전체 내부 스페이서 중 적어도 하나와 상기 소스/드레인 에피택셜 층 사이의 계면보다 상기 게이트 구조체에 더 가깝게 위치되고,
    상기 유전체 내부 스페이서 중 적어도 하나와 상기 소스/드레인 에피택셜 층 사이의 계면은 상기 반도체 배선 중 적어도 하나와 상기 소스/드레인 에피택셜 층 사이의 계면보다 상기 측벽 스페이서 중 하나의 외측 표면에 더 가깝게 위치되고, 상기 유전체 내부 스페이서 중 적어도 하나와 상기 소스/드레인 에피택셜 층 사이의 계면은 상기 측벽 스페이서 중 하나의 외측 표면과 동일 평면 상에 있지 않고,
    상기 반도체 배선의 단부는 오목한 형상을 갖는 것인, 반도체 디바이스.
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