KR20240028674A - 반도체 장치 - Google Patents

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KR20240028674A
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gate structure
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김철
정연도
박귀림
이예린
김기철
최경인
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Abstract

반도체 장치는 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 채널들; 상기 기판 상에 형성되어, 상기 각 채널들 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물; 및 상기 게이트 구조물에 인접한 상기 기판 상에 형성되어, 상기 채널들의 측벽에 접촉하는 소스/드레인 층을 포함할 수 있으며, 상기 채널들 중 최상층 채널의 상부에는 질소가 도핑된 질소 함유부가 형성될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직 방향으로 적층된 복수의 채널들을 포함하는 반도체 장치에 관한 것이다.
수직 방향으로 적층된 복수의 채널들을 포함하는 반도체 장치의 제조 방법에서, 상기 수직 방향을 따라 교대로 적층된 희생 라인들 및 반도체 라인들 상에 더미 게이트 구조물 및 게이트 스페이서를 형성하고, 이들을 식각 마스크로 사용하는 식각 공정을 수행하여 상기 반도체 라인들 및 상기 희생 라인들을 식각함으로써 각각 반도체 패턴들 및 희생 패턴들을 형성하며, 상기 반도체 패턴들의 측벽에 접촉하는 소스/드레인 층을 형성하고, 식각 공정을 통해 상기 희생 패턴들을 제거하여 개구를 형성한 후, 상기 개구 내에 게이트 구조물을 형성한다.
상기 식각 공정들을 수행함에 따라 각 패턴들이 입은 손상을 치유하고 식각 잔류물을 제거하기 위해서 큐어링 공정 혹은 세정 공정을 수행할 수 있으며, 이들 공정에 의해 원하지 않는 산화막이 형성되거나 상기 패턴들 중 일부가 제거될 수 있으며, 이는 일부 패턴들 사이의 전기적 절연성을 약화시켜 전기적 쇼트의 원인이 될 수 있다.
본 발명의 과제는 개선된 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 채널들; 상기 기판 상에 형성되어, 상기 각 채널들 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물; 및 상기 게이트 구조물에 인접한 상기 기판 상에 형성되어, 상기 채널들의 측벽에 접촉하는 소스/드레인 층을 포함할 수 있으며, 상기 채널들 중 최상층 채널의 상부에는 질소가 도핑된 질소 함유부가 형성될 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 채널들; 상기 기판 상에 형성되어, 상기 각 채널들 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물; 상기 게이트 구조물에 인접한 상기 기판 상에 형성되어, 상기 채널들의 측벽에 접촉하는 소스/드레인 층; 및 상기 채널들 중 최상층 채널의 가장자리 부분의 상면에 형성되어 실리콘 산질화물을 포함하는 산화 패턴을 구비할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 액티브 패턴; 상기 기판의 상면에 수직한 수직 방향을 따라 상기 액티브 패턴 상에 서로 이격된 채널들; 상기 기판 상에 형성되어, 상기 각 채널들 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물; 상기 게이트 구조물에 인접한 상기 기판 상에 형성되어, 상기 채널들의 측벽에 접촉하는 소스/드레인 층; 상기 게이트 구조물의 상부의 측벽에 형성된 게이트 스페이서; 상기 채널들 중 최상층 채널의 중앙부 상부에 형성된 질소 함유부; 및 상기 최상층 채널의 각 양 가장자리 부분들의 상면과 상기 게이트 스페이서의 저면 사이에 형성된 산화 패턴을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 게이트 구조물과 소스/드레인 층 사이의 전기적 절연성이 강화되어, 이들 사이의 전기적 쇼트 현상이 감소할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 6 내지 도 32는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 33은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 36 및 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 38 및 39는 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 이하 발명의 상세한 설명에서는(청구항은 제외), 기판의 상면에 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하고, 상기 기판 상면에 수직한 방향을 수직 방향을 제3 방향(D3)으로 정의한다. 예시적인 실시예들에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
[실시예]
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 1은 평면도이고, 도 2 내지 도 5는 단면도들이다. 이때, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이며, 도 5는 도 1의 C-C'선을 따라 절단한 단면도이다. 한편, 도 4는 도 3의 X 영역에 대한 확대 단면도이다.
도 1 내지 도 5를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(105), 소자 분리 패턴(130), 반도체 패턴들(124), 제2 산화 패턴(124b), 게이트 구조물(290), 게이트 스페이서(180), 캐핑 패턴(300), 소스/드레인 층(210), 제1 및 제2 콘택 플러그들(330, 340), 및 제1 및 제2 층간 절연막들(230, 310)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
액티브 패턴(105)은 기판(100)의 상부로 돌출될 수 있으며, 그 측벽은 소자 분리 패턴(130)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 액티브 패턴(105)은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 액티브 패턴(105)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있으며, 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
반도체 패턴(124)은 액티브 패턴(105)의 상면으로부터 제3 방향(D3)을 따라 서로 이격되도록 복수의 층들에 형성될 수 있으며, 각각이 제1 방향(D1)으로 일정한 길이만큼 연장될 수 있다. 도면 상에서는 반도체 패턴들(124)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 이보다 더 많거나 적은 개수의 층들에 형성될 수도 있다.
또한, 도면 상에서는 제1 방향(D1)으로 연장되는 액티브 패턴(105) 상의 각 층들에 제1 방향(D1)으로 서로 이격된 2개의 반도체 패턴들(124)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 제1 방향(D1)을 따라 서로 이격된 임의의 복수의 개수의 반도체 패턴들(124)이 형성될 수 있다.
예시적인 실시예들에 있어서, 반도체 패턴(124)은 실리콘을 포함하는 나노 시트(nano-sheet)이거나 혹은 나노 와이어(nano-wire)일 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(124)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 채널로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(124)의 상부 및 측부에는 질소가 도핑된 실리콘을 포함하는 제2 질소 함유부(122a)를 포함할 수 있다.
보다 구체적으로, 제2 질소 함유부(122a)는 최상층 반도체 패턴(124)의 상부 및 제2 방향(D2)으로의 측부에 형성될 수 있으며, 또한 그 이하의 층들에 형성된 각 반도체 패턴(124)의 제2 방향(D2)으로의 측부에 형성될 수 있다.
예시적인 실시예들에 있어서, 최상층 반도체 패턴(124)의 상부에 형성된 제2 질소 함유부(122a)는 상기 최상층 반도체 패턴(124)의 제2 방향(D2)으로의 중앙부의 상부에 형성될 수 있으며, 제2 방향(D2)으로의 양 가장자리 부분들에 비해 제3 방향(D3)으로 돌출될 수 있다.
제2 산화 패턴(124b)은 최상층 반도체 패턴(124)의 상기 각 양 가장자리 부분들 상에 형성될 수 있으며, 제2 질소 함유부(122a)와 서로 이격될 수 있다. 예시적인 실시예들에 있어서, 제2 산화 패턴(124b)은 제2 질소 함유부(122a)와 실질적으로 동일한 높이에 형성될 수 있다. 이에 따라, 제2 산화 패턴(124b)의 상하면은 각각 제2 질소 함유부(122a)의 상하면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 산화 패턴(124b)은 실리콘 산질화물을 포함할 수 있다.
게이트 구조물(290)은 액티브 패턴(105) 및 소자 분리 패턴(130) 상에서 제2 방향(D2)으로 연장될 수 있으며, 게이트 절연 패턴(260), 제1 도전 패턴(270) 및 제2 도전 패턴(280)을 포함할 수 있다. 이때, 제1 및 제2 도전 패턴들(270, 280)은 함께 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(290)은 각 반도체 패턴들(124)의 제1 방향(D1)으로의 중앙부를 둘러쌀 수 있으며, 각 반도체 패턴들(124)의 상기 중앙부의 상하면 및 제2 방향(D2)으로의 양 측벽들을 커버할 수 있다.
예시적인 실시예들에 있어서, 최상층 반도체 패턴(124)의 중앙부의 상부에 형성된 제2 질소 함유부(122a)는 제3 방향(D3)을 따라 게이트 구조물(290)에 오버랩될 수 있으며, 제1 방향(D1)으로의 폭이 게이트 구조물(290)의 제1 방향(D1)으로의 폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 게이트 절연 패턴(260) 및 제1 도전 패턴(270)은 각 반도체 패턴들(124)의 표면, 액티브 패턴(105)의 상면, 소자 분리 패턴(130)의 상면, 소스/드레인 층(210)의 일부 측벽, 게이트 스페이서(180)의 내측벽 및 제2 산화 패턴(124b)의 내측벽 상에 순차적으로 적층될 수 있으며, 제2 도전 패턴(280)은 제3 방향(D3)으로 서로 이격된 반도체 패턴들(124) 사이의 공간, 최하층 반도체 패턴(124)과 액티브 패턴(105) 사이의 공간, 및 최상층 반도체 패턴(124) 상부에서 제1 방향(D1)으로 서로 이격된 게이트 스페이서들(180)의 사이의 공간을 채울 수 있다.
이하에서는, 게이트 구조물(290) 중에서 최상층 반도체 패턴(124) 상에 형성된 부분을 상부로, 그 이하의 높이에 형성된 부분을 하부로 정의하고 기술하기로 한다.
게이트 절연 패턴(260)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 각 제1 및 제2 도전 패턴들(270, 280)은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물, 예를 들어, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 산질화물(TiAlON), 티타늄 알루미늄 탄질화물(TiAlCN), 티타늄 알루미늄 산탄질화물(TiAlOCN) 등과 같은 금속 합금, 금속 탄화물, 금속 산질화물, 금속 탄질화물 혹은 금속 산탄질화물, 또는 예를 들어 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속을 포함할 수 있다. 이때, 제1 및 제2 도전 패턴들(270, 280)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
게이트 스페이서(180)는 게이트 구조물(290)의 상기 상부의 제1 방향(D1)으로의 각 양 측벽들에 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(180)는 제1 방향(D1)으로의 폭이 상대적으로 큰 하부(180a), 및 제1 방향(D1)으로의 폭이 상대적으로 작은 상부(180b)를 포함할 수 있다. 이때, 게이트 구조물(290)에 대향하는 게이트 스페이서(180)의 하부(180a)의 측벽은 제1 방향(D1)으로 볼록한 형상을 가질 수 있으며, 게이트 구조물(290)에 대향하는 게이트 스페이서(180)의 상부(180b)의 측벽은 기판(100)의 상면에 수직할 수 있다.
제2 산화 패턴(124b)은 제3 방향(D3)을 따라 게이트 스페이서(180)에 오버랩될 수 있다. 예시적인 실시예들에 있어서, 최상층 반도체 패턴(124)과 게이트 스페이서(180) 사이에 형성된 제2 산화 패턴(124b)의 외측벽은 상기 최상층 반도체 패턴(124)의 측벽 및 게이트 스페이서(180)의 외측벽과 제3 방향(D3)을 따라 얼라인되지 않으며, 이들로부터 제1 방향(D1)을 따라 오목하게 패인 제2 리세스(195)를 포함할 수 있다.
일 실시예에 있어서, 제2 산화 패턴(124b)은 제3 방향(D3)을 따라 게이트 구조물(290)과 오버랩되지 않을 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
캐핑 패턴(300)은 게이트 구조물(290)의 상면에 접촉할 수 있으며, 게이트 스페이서(180)의 내측벽에 접촉할 수 있다.
각 게이트 스페이서(180) 및 캐핑 패턴(300)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
소스/드레인 층(210)은 게이트 구조물(290)에 인접한 액티브 패턴(105) 상에 형성될 수 있으며, 복수의 층들에 형성된 반도체 패턴들(124)의 제1 방향(D1)으로의 각 양 측벽들에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 소스/드레인 층(210)의 상부는 게이트 스페이서(180)의 외측벽에 부분적으로 접촉할 수도 있다.
일 실시예에 있어서, 소스/드레인 층(210)은 p형 불순물을 포함하는 단결정 실리콘-게르마늄을 포함할 수 있다. 다른 실시예에 있어서, 소스/드레인 층(210)은 n형 불순물을 포함하는 단결정 실리콘 혹은 단결정 실리콘 탄화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(210)은 최상층 반도체 패턴(124)의 제1 방향(D1)으로의 각 양 가장자리 부분들 상에 형성된 제2 산화 패턴(124b)의 외측벽에 접촉할 수 있다. 이때, 제2 산화 패턴(124b)의 상기 외측벽에는 상기 최상층 반도체 패턴(124)의 측벽 및 게이트 스페이서(180)의 외측벽으로부터 오목한 제2 리세스(195)가 형성되므로, 소스/드레인 층(210)은 제2 산화 패턴(124b)과 접촉하는 부분이 다른 부분들에 비해서 제1 방향(D1)으로 돌출될 수 있다.
제1 층간 절연막(230)은 기판(100) 상에 형성되어 소스/드레인 층(210)의 상면 및 게이트 스페이서(180)의 외측벽을 커버할 수 있으며, 제2 층간 절연막(310)은 제1 층간 절연막(230), 캐핑 패턴(300) 및 게이트 스페이서(180) 상에 형성될 수 있다.
각 제1 및 제2 층간 절연막들(230, 310)은 예를 들어, 실리콘 산탄화물(SiOC), 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 절연 물질을 포함할 수 있다.
제1 콘택 플러그(330)는 제1 및 제2 층간 절연막들(230, 310) 및 소스/드레인 층(210)의 상부를 관통하여 이에 전기적으로 연결될 수 있다. 이때, 제1 콘택 플러그(330)와 소스/드레인 층(210) 사이에는 오믹 콘택 패턴(320)이 형성될 수 있다.
제2 콘택 플러그(340)는 제2 층간 절연막(310) 및 캐핑 패턴(300)을 관통하여 상기 게이트 전극에 포함된 제2 도전 패턴(280)에 접촉할 수 있다.
각 제1 및 제2 콘택 플러그들(330, 340)은 예를 들어, 금속, 금속 질화물 등을 포함할 수 있으며, 오믹 콘택 패턴(320)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
도시하지는 않았으나, 제1 및 제2 콘택 플러그들(330, 340) 상에는 이들에 각각 접촉하며 전기적 신호를 인가하는 상부 배선들이 형성될 수 있다.
상기 반도체 장치는 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성되어 채널 역할을 각각 수행하는 반도체 패턴들(124)을 포함하는 엠비씨펫(Multi-Bridge Channel FET: MBCFET)일 수 있다.
상기 반도체 장치에서, 게이트 구조물(290)의 상부와 소스/드레인 층(210) 사이에는 게이트 스페이서(180)가 형성될 수 있으며, 또한 최상층 반도체 패턴(124)과 게이트 스페이서(180) 사이에 형성된 제2 산화 패턴(124b) 역시 게이트 구조물(290)의 상부와 소스/드레인 층(210) 사이에 형성될 수 있다. 이에 따라, 게이트 구조물(290)의 상부와 소스/드레인 층(210)은 게이트 스페이서(180) 및 제2 산화 패턴(124b)에 의해 서로 전기적으로 절연될 수 있으므로, 이들 사이의 전기적 쇼트 현상이 방지될 수 있다.
도 6 내지 도 32는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6, 13, 20, 25 및 30은 평면도들이고, 도 7-12, 14-19, 21-24, 26-29 및 31-32는 단면도들이다.
도 7, 9, 11 및 14는 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이고, 도 8, 10, 12, 15-19, 21-22, 24, 26, 28-29 및 31-32는 대응하는 평면도들의 B-B'선을 따라 각각 절단한 단면도들이며, 도 23 및 27은 대응하는 평면도들의 C-C'선을 따라 각각 절단한 단면도들이다. 한편, 도 17, 19, 22, 24, 29 및 32는 각각 대응하는 단면도들의 X 영역에 대한 확대 단면도들이다.
도 6 내지 도 8을 참조하면, 기판(100) 상에 희생막 및 반도체 막을 교대로 반복적으로 적층하고, 최상층에 형성된 상기 반도체 막 상에 제1 방향(D1)으로 연장되는 제1 식각 마스크를 형성한 후, 이를 사용하여 상기 반도체 막들, 상기 희생막들 및 기판(100)의 상부를 식각할 수 있다.
이에 따라, 기판(100) 상에 제1 방향(D1)으로 연장되는 액티브 패턴(105)이 형성될 수 있으며, 액티브 패턴(105) 상에는 제3 방향(D3)을 따라 교대로 반복적으로 적층된 희생 라인들(112) 및 반도체 라인들(122)을 포함하는 핀 구조물이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 핀 구조물은 기판(100) 상에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도면 상에서는 기판(100) 상에 각각 3개의 층들에 희생 라인들(112) 및 반도체 라인들(122)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 반도체 라인(122)은 예를 들어, 실리콘을 포함할 수 있으며, 희생 라인(112)은 기판(100) 및 반도체 라인(122)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
이후, 기판(100) 상에 액티브 패턴(105)의 측벽을 커버하는 소자 분리 패턴(130)을 형성할 수 있다.
도 9 및 10을 참조하면, 기판(100) 상에 상기 핀 구조물 및 소자 분리 패턴(130)을 커버하는 더미 게이트 절연막(140)을 형성할 수 있다.
더미 게이트 절연막(140)은 예를 들어, 실리콘 산화물(SiO2)과 같은 산화물을 포함할 수 있다.
도 11 및 12를 참조하면, 더미 게이트 절연막(140)에 대해 예를 들어, 플라스마 질화 공정과 같은 질화 공정을 수행할 수 있다.
이에 따라, 더미 게이트 절연막(140)은 예를 들어, 실리콘 산질화물(SiON)과 같은 절연성 질화물을 포함하는 희생 게이트 절연막(145)으로 변환될 수 있다.
한편, 상기 질화 공정 시, 더미 게이트 절연막(140)의 아래에 형성된 반도체 라인(122)의 상면 및 측벽, 및 희생 라인(112)의 측벽에는 질소가 침투하여 잔류할 수 있다. 이에 따라, 반도체 라인(122)의 상면 및/또는 측벽에는 질소가 도핑된 실리콘을 포함하는 제2 질소 함유부(122a)가 형성될 수 있으며, 희생 라인(112)의 측벽에는 질소가 도핑된 실리콘-게르마늄을 포함하는 제1 질소 함유부(112a)가 형성될 수 있다.
도 13 내지 도 15를 참조하면, 희생 게이트 절연막(145) 상에 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 제2 방향(D2)으로 연장되는 제2 식각 마스크를 형성한 후, 이를 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100) 상에 더미 게이트 마스크(160)를 형성할 수 있다.
이후, 더미 게이트 마스크(160)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 희생 게이트 절연막(145)을 식각함으로써, 기판(100) 상에 더미 게이트 전극(150) 및 희생 게이트 절연 패턴(147)을 각각 형성할 수 있다.
액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(130)의 일부 상에 순차적으로 적층된 희생 게이트 절연 패턴(147), 더미 게이트 전극(150) 및 더미 게이트 마스크(160)는 더미 게이트 구조물(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 더미 게이트 구조물(170)은 상기 핀 구조물 및 소자 분리 패턴(130) 상에서 제2 방향(D2)으로 연장될 수 있으며, 상기 핀 구조물의 상면 및 제2 방향(D2)으로의 양 측벽들을 커버할 수 있다.
도 16 및 17a를 참조하면, 더미 게이트 전극(150)의 가장자리 부분 아래에 형성된 희생 게이트 절연 패턴(147) 부분을 식각 공정을 통해 제거할 수 있으며, 이에 따라 더미 게이트 전극(150) 아래에는 희생 게이트 절연 패턴(147)의 측벽에 제1 리세스(149)가 형성될 수 있다.
희생 게이트 절연 패턴(147)은 실리콘 산질화물(SiON)을 포함하므로, 예를 들어, 실리콘 산화물(SiO2)을 포함하는 것에 비해 식각 속도가 느릴 수 있으며, 이에 따라 상기 식각 공정 시 제거되는 희생 게이트 절연 패턴(147)의 양을 조절하기가 용이할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정 시, 희생 게이트 절연 패턴(147)은 중앙부를 기준으로 상하부가 동일한 양만큼 식각될 수 있으며, 이에 따라 상기 식각 공정 후 잔류하는 희생 게이트 절연 패턴(147)은 상기 중앙부를 중심으로 제3 방향(D3)으로 대칭적인 형상을 가질 수 있다. 또한, 상기 식각 공정 후 잔류하는 희생 게이트 절연 패턴(147)은 상부에서 보았을 때, 모든 부분이 더미 게이트 전극(150)의 외곽으로 돌출되지 않을 수 있으며, 더미 게이트 전극(150)이 형성된 영역의 내부에만 형성될 수 있다.
반면, 도 17b를 참조하면, 도 11 및 12를 참조로 설명한 질화 공정을 수행하지 않은 경우, 더미 게이트 절연막(140)이 패터닝되어 형성된 더미 게이트 절연 패턴(142)은 실리콘 산화물을 포함할 수 있으며, 이에 따라 상기 식각 공정 시 식각 속도가 상대적으로 빨라서, 상기 식각 공정 시 제거되는 더미 게이트 절연 패턴(142)의 양을 조절하기가 어려울 수 있다.
이에 따라, 상기 식각 공정 시, 더미 게이트 절연 패턴(142)은 중앙부를 기준으로 상하부가 동일하게 식각되지 못하고, 예를 들어 하부가 상부에 비해 덜 식각될 수 있으며, 이에 따라 상기 식각 공정 후 잔류하는 더미 게이트 절연 패턴(142)은 상기 중앙부를 중심으로 제3 방향(D3)으로 대칭적인 형상을 가지지 못할 수 있다. 또한, 상기 식각 공정 후 잔류하는 더미 게이트 절연 패턴(142)은 상부에서 보았을 때, 예를 들어, 상기 하부가 더미 게이트 전극(150)의 외곽으로 부분적으로 돌출되어, 더미 게이트 전극(150)이 형성된 영역의 외부에도 형성될 수 있다.
도 18 및 19를 참조하면, 더미 게이트 구조물(170) 형성을 위한 상기 식각 공정 시 손상된 상기 핀 구조물의 표면 및 더미 게이트 구조물(170)의 표면에 대한 큐어링(curing) 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 큐어링 공정은 예를 들어, 불산(HF) 및 SC1 용액을 사용하여 수행될 수 있으며, 상기 SC1 용액에 포함된 산소 성분에 의해서 상기 핀 구조물의 표면 및 더미 게이트 구조물(170)의 표면이 산화될 수 있다.
이에 따라, 질소가 도핑된 실리콘을 포함하며 반도체 라인(122)의 상면 및 측벽에 형성된 제2 질소 함유부(122a)의 일부, 구체적으로 희생 게이트 절연 패턴(147)에 의해 커버되지 않는 제2 질소 함유부(122a) 부분은 실리콘 산질화물을 포함하는 제2 산화막(122b)으로 변환될 수 있다. 또한, 질소가 도핑된 실리콘-게르마늄을 포함하며 희생 라인(112)의 측벽에 형성된 제1 질소 함유부(112a)의 일부는 제1 산화막(도시되지 않음)으로 변환될 수 있다.
한편, 폴리실리콘을 포함하는 더미 게이트 전극(150)의 측벽에는 실리콘 산화물을 포함하는 제3 산화막(150a)이 형성될 수 있고, 실리콘 질화물을 포함하는 더미 게이트 마스크(160)의 상면 및 측벽에는 실리콘 산질화물을 포함하는 제4 산화막(160a)이 형성될 수 있다.
다만, 실리콘 산질화물을 포함하여 이미 산소 성분을 포함하는 희생 게이트 절연 패턴(147)의 측벽에는 추가적인 산화막이 형성되지 않으며, 상기 큐어링 공정에 의해 미세하게만 부피가 증가될 수 있다. 이에 따라, 상기 큐어링 공정을 통해 형성되는 제2 산화막(122b)의 일부는 희생 게이트 절연 패턴(147)의 가장자리와 부분적으로 접촉할 수 있다.
도 20 내지 도 23을 참조하면, 더미 게이트 구조물(170)의 측벽에 게이트 스페이서(180)를 형성할 수 있다.
구체적으로, 상기 핀 구조물, 소자 분리 패턴(130) 및 더미 게이트 구조물(170)이 형성된 기판(100) 상에 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 더미 게이트 구조물(170)의 제1 방향(D1)으로의 각 양 측벽들을 커버하는 게이트 스페이서(180)를 형성할 수 있다.
상기 이방성 식각 공정 시, 더미 게이트 마스크(160)의 상면에 형성된 제4 산화막(160a) 부분은 함께 제거될 수 있다.
이후, 더미 게이트 구조물(170) 및 게이트 스페이서(180)를 식각 마스크로 사용하여 노출된 상기 핀 구조물 및 그 하부의 액티브 패턴(105) 상부를 식각함으로써 제1 개구(190)를 형성할 수 있다.
이에 따라, 더미 게이트 구조물(170) 및 게이트 스페이서(180) 하부에 형성된 희생 라인들(112) 및 반도체 라인들(122)은 각각 희생 패턴들(114) 및 반도체 패턴들(124)로 변환될 수 있으며, 제1 방향(D1)으로 연장되는 상기 핀 구조물은 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
상기 식각 공정 시, 상기 제1 산화막 및 제2 산화막(122b) 역시 부분적으로 식각되어 각각 제1 산화 패턴(도시되지 않음) 및 제2 산화 패턴(124b)으로 변환될 수 있다.
이하에서는 설명의 편의 상, 더미 게이트 구조물(170), 이의 각 양 측벽들에 형성된 게이트 스페이서(180), 및 그 하부의 상기 핀 구조물을 함께 스택 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 스택 구조물은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 24를 참조하면, 상기 스택 구조물이 형성된 기판(100)에 대해 세정 공정을 수행할 수 있다.
상기 세정 공정을 수행함에 따라서, 제1 개구(190)에 의해 노출된 제2 산화 패턴(124b)의 측벽 부분이 제거되어 제2 리세스(195)가 형성될 수 있다.
전술한 바와 같이, 제2 산화 패턴(124b)은 실리콘 산질화물을 포함하므로, 예를 들어 실리콘 산화물을 포함하는 것에 비해서, 상기 세정 공정 시 제거되는 제2 산화 패턴(124b) 부분의 양이 상대적으로 작을 수 있다. 이에 따라, 예시적인 실시예들에 있어서, 제2 리세스(195)는 상부에서 보았을 때, 게이트 스페이서(180)가 형성된 영역의 내부에만 형성될 수 있으며, 제3 방향(D3)으로 더미 게이트 구조물(170)과는 오버랩되지 않을 수 있다.
도 25 내지 도 27을 참조하면, 제1 개구(190)에 의해 노출된 액티브 패턴(105)의 상면 및 반도체 패턴들(124) 및 희생 패턴들(114)의 측벽을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 제1 개구(190) 내에 소스/드레인 층(210)을 형성할 수 있다.
상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다.
또는, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다. 이와는 달리, 상기 선택적 에피택시얼 성장(SEG) 공정은 상기 n형 불순물 소스 가스와 함께, 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스만을 사용하여 n형 불순물이 도핑된 단결정 실리콘 층을 형성할 수도 있다.
이후, 상기 스택 구조물 및 소스/드레인 층(210)을 덮는 제1 층간 절연막(230)을 기판(100) 상에 형성할 수 있다.
도 28 및 29를 참조하면, 상기 스택 구조물에 포함된 더미 게이트 전극(150)의 상면이 노출될 때까지 평탄화 공정을 수행하여 제1 층간 절연막(230)의 상부 및 더미 게이트 구조물(170)에 포함된 더미 게이트 마스크(160)를 제거할 수 있으며, 이때 더미 게이트 마스크(160)의 측벽에 형성된 제4 산화막(160a)도 함께 제거될 수 있다.
이후, 상기 노출된 더미 게이트 전극(150), 희생 게이트 절연 패턴(147) 및 희생 패턴들(114)을 예를 들어, 습식 식각 공정 및/또는 건식 식각 공정을 통해 제거할 수 있으며, 이때 더미 게이트 전극(150)의 측벽에 형성된 제3 산화막(150a), 및 희생 게이트 절연 패턴(147)과 접촉하는 제2 산화 패턴(124b) 부분도 함께 제거될 수 있다.
다만 예시적인 실시예들에 있어서, 제2 산화 패턴(124b)은 전체적으로 제거되지는 않을 수 있으며, 예를 들어, 제3 방향(D3)으로 더미 게이트 전극(150)에 오버랩되지 않는 부분은 잔류할 수 있다.
이에 따라, 게이트 스페이서(180)의 내측벽 및 최상층 반도체 패턴(124)의 상면을 노출시키는 제2 개구(240)가 형성될 수 있으며, 또한 소스/드레인 층(210)의 일부 측벽, 반도체 패턴들(124)의 표면 및 액티브 패턴(105)의 상면을 노출시키는 제3 개구(250)가 형성될 수 있다. 이때, 제2 개구(240)에 의해서 반도체 패턴(124)의 상면 및 측벽에 형성된 제2 질소 함유부(122a)의 표면, 및 제2 산화 패턴(124b)의 측벽도 노출될 수 있다.
도 30 내지 도 32를 참조하면, 제2 및 제3 개구들(240, 250)에 의해 노출된 게이트 스페이서(180)의 내측벽, 반도체 패턴들(124)의 표면, 제2 산화 패턴(124b)의 측벽, 액티브 패턴(105) 상면, 소자 분리 패턴(130)의 상면 및 소스/드레인 층(210)의 일부 측벽, 및 제1 층간 절연막(230)의 상면에 게이트 절연막 및 제1 도전막을 순차적으로 적층하고, 상기 제1 도전막 상에 제2 및 제3 개구들(240, 250)의 나머지 부분을 채우는 제2 도전막을 형성할 수 있다.
일 실시예에 있어서, 액티브 패턴(105) 상면 및 반도체 패턴들(124)의 표면에는 예를 들어, 실리콘 산화물을 포함하는 인터페이스 패턴이 더 형성될 수도 있다.
이후, 제1 층간 절연막(230)의 상면이 노출될 때까지, 상기 제1 및 제2 도전막들 및 상기 게이트 절연막을 평탄화할 수 있다. 이에 따라, 제2 및 제3 개구들(240, 250)을 채우며, 게이트 절연 패턴(260), 제1 도전 패턴(270) 및 제2 도전 패턴(280)을 포함하는 게이트 구조물(290)이 형성될 수 있다. 이때, 제1 및 제2 도전 패턴들(270, 280)은 함게 게이트 전극을 형성할 수 있다.
다시 도 1 내지 도 5를 참조하면, 게이트 구조물(290)의 상부를 제거하여 제3 리세스를 형성하고, 상기 제3 리세스 내에 캐핑 패턴(300)을 형성할 수 있다.
이후, 캐핑 패턴(300), 게이트 스페이서(180) 및 제1 층간 절연막(230) 상에 제2 층간 절연막(310)을 형성하고, 제1 및 제2 층간 절연막들(230, 310) 및 소스/드레인 층(210)의 상부를 관통하는 제1 콘택 플러그(330), 및 제2 층간 절연막(310) 및 캐핑 패턴(300)을 관통하여 제2 도전 패턴(280)의 상면에 접촉하는 제2 콘택 플러그(340)를 형성할 수 있다.
일 실시예에 있어서, 제1 콘택 플러그(330)와 소스/드레인 층(210) 사이에는 오믹 콘택 패턴(320)이 더 형성될 수 있다.
이후, 제1 및 제2 콘택 플러그들(330, 340)에 전기적으로 연결되는 상부 배선들을 형성함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 액티브 패턴(105) 상에 형성되어 교대로 적층된 희생 라인(112) 및 반도체 라인(122)을 포함하는 핀 구조물 상에 실리콘 산화물을 포함하는 더미 게이트 절연막(140)을 형성한 후, 이에 대해 질화 공정을 수행하여 실리콘 산질화물을 포함하는 희생 게이트 절연막(145)을 형성할 수 있으며, 이때 반도체 라인(122)의 상부에는 질소가 도핑된 실리콘을 포함하는 제2 질소 함유부(122a)가 형성될 수 있다.
이후, 더미 게이트 구조물(170)을 형성하는 공정에서 희생 게이트 절연막(145)이 패터닝되어 희생 게이트 절연 패턴(147)이 형성될 수 있으며, 추가적인 식각 공정을 통해 이의 측부를 제거하여 제1 리세스(149)를 형성할 수 있다. 희생 게이트 절연막(145)은 실리콘 산화물 대신 실리콘 산질화물을 포함하므로 상기 추가 식각 공정 시 식각 속도가 낮아, 희생 게이트 절연 패턴(147)이 제거되는 양을 용이하게 조절할 수 있으며, 희생 게이트 절연 패턴(147)은 상부에서 보았을 때, 더미 게이트 전극(150)이 형성된 영역 내부에만 형성될 수 있다.
이후, 상기 핀 구조물 및 더미 게이트 구조물(170)에 대해서 불산(HF) 및 SC1 용액을 사용하는 큐어링 공정을 수행할 수 있으며, 상기 SC1 용액에 포함된 산소 성분에 의해서 희생 게이트 절연 패턴(147)에 의해 커버되지 않는 제2 질소 함유부(122a) 부분은 실리콘 산질화물을 포함하는 제2 산화막(122b)으로 변환될 수 있으나, 이미 산소 성분을 포함하는 희생 게이트 절연 패턴(147)은 부피가 거의 증가하지 않을 수 있다.
더미 게이트 구조물(170)의 측벽에 게이트 스페이서(180)를 형성한 후, 이들을 식각 마스크로 사용하는 식각 공정을 통해 상기 핀 구조물 및 액티브 패턴(105) 상부를 식각함으로써 제1 개구(190)를 형성할 수 있으며, 희생 라인(112) 및 반도체 라인(122)은 각각 희생 패턴(114) 및 반도체 패턴(124)으로 변환되고, 제2 산화막(122b)은 제2 산화 패턴(124b)으로 변환될 수 있다.
이후, 세정 공정 수행 시, 제1 개구(190)에 의해 노출된 제2 산화 패턴(124b)이 부분적으로 제거될 수 있으나, 실리콘 산화물을 포함하는 것에 비해서 상대적으로 작은 양만 제거될 수 있다.
제1 개구(190) 내에 소스/드레인 층(210)을 형성한 후, 더미 게이트 구조물(170) 및 희생 패턴(114)을 제거하여 제2 및 제3 개구들(240, 250)을 형성할 때, 희생 게이트 절연 패턴(147)에 인접한 제2 산화 패턴(124b)도 부분적으로 제거될 수 있으나 전부가 제거되지는 않고 적어도 일부가 잔류할 수 있다.
이에 따라, 제2 및 제3 개구들(240, 250) 내에 게이트 구조물(290)을 형성하더라도, 제2 개구(240) 내에 형성된 게이트 구조물(290) 부분, 즉 최상층 반도체 패턴(124) 상에 형성된 게이트 구조물(290)의 상부와 소스/드레인 층(210) 사이에는 게이트 스페이서(180)뿐만 아니라 제2 산화 패턴(124b)이 형성되므로, 이들 사이의 전기적 쇼트 현상이 방지될 수 있다.
도 33은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 4에 대응하는 도면이다.
상기 반도체 장치는 제2 산화 패턴(124b) 및 게이트 절연 패턴(260)을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 33을 참조하면, 제2 산화 패턴(124b)은 제2 질소 함유부(122a)와 서로 이격되지 않으며, 이들은 서로 접촉할 수 있다.
이에 따라, 제2 산화 패턴(124b)과 제2 질소 함유부(122a) 사이에는 게이트 절연 패턴(260)이 개재되지 않으며, 게이트 절연 패턴(260)은 제2 질소 함유부(122a)의 측벽 및 제2 산화 패턴(124b)의 내측벽에 접촉하지 않을 수 있다.
일 실시예에 있어서, 제2 산화 패턴(124b)의 일부는 제3 방향(D3)을 따라 게이트 구조물(290)과 오버랩될 수 있다.
도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 도 19에 대응하는 도면이다.
상기 반도체 장치의 제조 방법은 도 6 내지 도 32 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 중복적인 설명은 생략한다.
먼저 도 1 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 큐어링 공정을 수행한 후, 최상층 반도체 패턴(124)의 각 양 가장자리 부분들 상에 형성되는 제2 산화막(122b)은 희생 게이트 절연 패턴(147)의 가장자리 부분과 접촉하지 않을 수 있다.
이후, 도 20 내지 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 다만 제2 개구(240) 형성 시, 제2 산화 패턴(124b)은 희생 게이트 절연 패턴(147)과 접촉하지 않으므로, 제2 산화 패턴(124b)은 일부라도 제거되지 않을 수 있다.
이후 도 30 내지 도 32 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 반도체 장치의 제조를 완성할 수 있다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 4에 대응하는 도면이다.
상기 반도체 장치는 제2 질소 함유부(122a), 제2 산화 패턴(124b) 및 게이트 절연 패턴(260)을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 35를 참조하면, 최상층 반도체 패턴(124)의 상부에 형성된 제2 질소 함유부(122a)는 상기 최상층 반도체 패턴(124)의 제1 방향(D1)으로의 중앙부뿐만 아니라 각 양 가장자리 부분들의 상부에도 형성될 수 있으며, 이에 따라 제2 산화 패턴(124b)은 형성되지 않을 수 있다.
한편, 제2 질소 함유부(122a)는 질소가 도핑된 실리콘을 포함하므로, 세정 공정 혹은 게이트 구조물(290) 형성을 위한 제2 및 제3 개구들(240, 250) 형성 공정 시 제거되지 않을 수 있으며, 이에 따라 게이트 구조물(290) 상부와 소스/드레인 층(210) 사이의 전기적 절연성이 유지될 수 있다.
도 36 및 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 각각 도 24 및 29에 대응하는 도면들이다.
상기 반도체 장치의 제조 방법은 도 6 내지 도 32 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 중복적인 설명은 생략한다.
먼저 도 1 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 18 및 19를 참조로 설명한 큐어링 공정을 수행하지 않을 수있다. 이에 따라, 최상층 반도체 패턴(124)의 상부에 형성된 제2 질소 함유부(122a)의 각 양 가장자리 부분들이 제2 산화막(122b)으로 변환되지 않을 수 있다.
도 36을 참조하면, 도 20 내지 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 실리콘 산질화물을 포함하는 제2 산화 패턴(124b) 대신에, 최상층 반도체 패턴(124)의 각 양 가장자리 부분들의 상부에는 질소가 도핑된 실리콘을 포함하는 제2 질소 함유부(122a)가 형성되어 있으므로, 세정 공정을 수행하더라도 제2 리세스(195)는 형성되지 않을 수 있다.
도 37을 참조하면, 도 25 내지 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 희생 게이트 절연 패턴(147)과 접촉하는 제2 질소 함유부(122a)는 질소가 도핑된 실리콘을 포함하므로, 희생 게이트 절연 패턴(147)이 제거되어 제2 개구(240)가 형성될 때 함께 제거되지 않을 수 있다.
다시 도 35를 참조하면, 도 30 내지 도 32 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
도 38 및 39는 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들로서, 도 3에 대응하는 도면들이다.
상기 반도체 장치들은 소스/드레인 층(210)의 형상 혹은 내부 스페이서를 더 포함하는 것을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 38을 참조하면, 소스/드레인 층(210)의 제1 방향(D1)으로의 측벽은 기판(100) 상면에 대해 수직하지 않으며 변동하는 기울기를 가질 수 있다.
즉, 소스/드레인 층(210)의 상기 측벽은 제3 방향(D3)을 따라 굴곡질 수 있으며, 제1 방향(D1)으로 오목 및 볼록한 형상이 제3 방향(D3)을 따라 교대로 반복될 수 있다. 예시적인 실시예들에 있어서, 소스/드레인 층(210)은 제1 방향(D1)으로 각 반도체 패턴들(124)에 대향하는 부분의 폭이 게이트 구조물(290)의 하부에 대향하는 폭보다 작을 수 있다.
도 39를 참조하면, 소스/드레인 층(210)과 게이트 구조물(290)의 하부 사이에는 내부 스페이서(350)가 형성될 수 있다.
일 실시예에 있어서, 내부 스페이서(350)는 게이트 구조물(290)을 향해 볼록한 형상을 가질 수 있다. 내부 스페이서(350)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 패턴
112: 희생 라인 112a, 122a: 제1, 제2 질소 함유부
114: 희생 패턴 122: 반도체 라인
122b, 150a, 160a: 제2 내지 제4 산화막
124: 반도체 패턴 124b: 제2 산화 패턴
130: 소자 분리 패턴 140: 더미 게이트 절연막
142: 더미 게이트 절연 패턴 145: 희생 게이트 절연막
147: 희생 게이트 절연 패턴 149, 195: 제1, 제2 리세스
150: 더미 게이트 전극 160: 더미 게이트 마스크
170: 더미 게이트 구조물 180: 게이트 스페이서
190, 240, 250: 제1 내지 제3 개구 210: 소스/드레인 층
230, 310: 제1, 제2 층간 절연막 260: 게이트 절연 패턴
270, 280: 제1, 제2 도전 패턴 290: 게이트 구조물
300: 캐핑 패턴 320; 오믹 콘택 패턴
330, 340: 제1, 제2 콘택 플러그 350: 내부 스페이서

Claims (10)

  1. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 채널들;
    상기 기판 상에 형성되어, 상기 각 채널들 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물; 및
    상기 게이트 구조물에 인접한 상기 기판 상에 형성되어, 상기 채널들의 측벽에 접촉하는 소스/드레인 층을 포함하며,
    상기 채널들 중 최상층 채널의 상부에는 질소가 도핑된 질소 함유부가 형성된 반도체 장치.
  2. 제 1 항에 있어서, 상기 질소 함유부는 상기 최상층 채널의 다른 부분들보다 상기 수직 방향으로 돌출된 반도체 장치.
  3. 제 1 항에 있어서, 상기 각 채널들은 상기 기판 상면에 평행한 제1 방향으로 연장되며,
    상기 질소 함유부는 상기 최상층 채널의 상기 제1 방향으로의 중앙부의 상부에 형성된 반도체 장치.
  4. 제 3 항에 있어서, 상기 최상층 채널의 상기 제1 방향으로의 각 양 가장자리 부분들의 상면에 형성되며, 실리콘 산질화물을 포함하는 산화 패턴을 더 구비하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 산화 패턴은 상기 질소 함유부와 동일한 높이에 형성된 반도체 장치.
  6. 제 4 항에 있어서, 상기 질소 함유부와 상기 산화 패턴 사이에는 상기 게이트 구조물의 일부가 형성된 반도체 장치.
  7. 제 4 항에 있어서, 상기 질소 함유부와 상기 산화 패턴은 서로 접촉하는 반도체 장치.
  8. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 채널들;
    상기 기판 상에 형성되어, 상기 각 채널들 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물;
    상기 게이트 구조물에 인접한 상기 기판 상에 형성되어, 상기 채널들의 측벽에 접촉하는 소스/드레인 층; 및
    상기 채널들 중 최상층 채널의 가장자리 부분의 상면에 형성되어 실리콘 산질화물을 포함하는 산화 패턴을 구비하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 게이트 구조물의 상부의 측벽에 접촉하는 게이트 스페이서를 더 포함하며,
    상기 산화 패턴은 상기 최상층 채널과 상기 게이트 스페이서 사이에 형성된 반도체 장치.
  10. 기판 상에 형성된 액티브 패턴;
    상기 기판의 상면에 수직한 수직 방향을 따라 상기 액티브 패턴 상에 서로 이격된 채널들;
    상기 기판 상에 형성되어, 상기 각 채널들 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물;
    상기 게이트 구조물에 인접한 상기 기판 상에 형성되어, 상기 채널들의 측벽에 접촉하는 소스/드레인 층;
    상기 게이트 구조물의 상부의 측벽에 형성된 게이트 스페이서;
    상기 채널들 중 최상층 채널의 중앙부 상부에 형성된 질소 함유부; 및
    상기 최상층 채널의 각 양 가장자리 부분들의 상면과 상기 게이트 스페이서의 저면 사이에 형성된 산화 패턴을 포함하는 반도체 장치.
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