KR20240076253A - 반도체 장치 - Google Patents

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KR20240076253A
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epitaxial layer
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semiconductor device
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전경빈
김진범
김겸
김다혜
김영광
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삼성전자주식회사
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Abstract

반도체 장치는 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들; 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 상기 기판 상에 연장되어, 상기 채널들의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버하는 게이트 구조물; 및 상기 기판 상에 형성되어 상기 채널들의 상기 제1 방향으로의 각 양 측벽들과 연결되고 실리콘-게르마늄을 포함하며, 제2 게르마늄 농도를 갖는 제2 에피택시얼 층; 및 상기 제2 게르마늄 농도보다 낮은 제1 게르마늄 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 제1 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 소스/드레인 층을 구비할 수 있으며, 상기 제1 에피택시얼 층은 상기 제1 방향으로 돌출되어 상기 게이트 구조물에 접촉하는 돌출부를 포함할 수 있으며, 상기 돌출부는 곡면이 아닌 패싯(facet)을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직 방향으로 적층된 복수의 채널들을 포함하는 반도체 장치에 관한 것이다.
수직 방향으로 적층된 복수의 채널들을 포함하는 반도체 장치의 제조 방법에서, 상기 수직 방향을 따라 교대로 적층된 희생 라인들 및 반도체 라인들 상에 더미 게이트 구조물 및 게이트 스페이서를 형성하고, 이들을 식각 마스크로 사용하여 상기 반도체 라인들 및 상기 희생 라인들을 식각함으로써 각각 반도체 패턴들 및 희생 패턴들을 형성한다. 이후, 상기 반도체 패턴들의 측벽에 접촉하는 소스/드레인 층을 형성하고, 식각 공정을 통해 상기 희생 패턴들을 제거하여 개구를 형성한 후, 상기 개구 내에 게이트 구조물을 형성한다. 상기 희생 패턴을 제거할 때, 상기 소스/드레인 층이 부분적으로 제거되는 문제가 발생한다.
본 발명의 일 과제는 개선된 특성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 개선된 특성을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들; 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 상기 기판 상에 연장되어, 상기 채널들의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버하는 게이트 구조물; 및 상기 기판 상에 형성되어 상기 채널들의 상기 제1 방향으로의 각 양 측벽들과 연결되고 실리콘-게르마늄을 포함하며, 제2 게르마늄 농도를 갖는 제2 에피택시얼 층; 및 상기 제2 게르마늄 농도보다 낮은 제1 게르마늄 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 제1 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 소스/드레인 층을 구비할 수 있으며, 상기 제1 에피택시얼 층은 상기 제1 방향으로 돌출되어 상기 게이트 구조물에 접촉하는 돌출부를 포함할 수 있으며, 상기 돌출부는 곡면이 아닌 패싯(facet)을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들; 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 상기 기판 상에 연장되어, 상기 채널들의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버하는 게이트 구조물; 상기 게이트 구조물의 상기 제1 방향으로의 각 양 측벽들을 커버하는 게이트 스페이서; 상기 기판 상에 형성되어 상기 채널들의 상기 제1 방향으로의 각 양 측벽들과 연결되고 실리콘-게르마늄을 포함하며, 제2 게르마늄 농도를 갖는 제2 에피택시얼 층; 및 상기 제2 게르마늄 농도보다 낮은 제1 게르마늄 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 제1 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 소스/드레인 층을 구비할 수 있고, 상기 제1 에피택시얼 층은 상기 제1 방향으로 돌출되어 상기 게이트 구조물에 접촉하는 돌출부를 포함할 수 있으며, 상기 제1 에피택시얼 층의 돌출부는 상기 게이트 스페이서의 상기 제2 방향으로의 측벽에 적어도 부분적으로 접촉할 수 있고, 상기 제1 에피택시얼 층의 돌출부는 (111) 결정면을 포함할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 교대로 반복적으로 적층된 희생 라인들 및 반도체 라인들을 포함하는 핀 구조물을 형성할 수 있다. 상기 기판 상에 상기 핀 구조물의 일부를 커버하는 더미 게이트 구조물 및 게이트 스페이서를 형성할 수 있다. 상기 더미 게이트 구조물 및 상기 게이트 스페이서를 식각 마스크로 사용하는 제1 식각 공정을 통해 상기 핀 구조물을 부분적으로 제거하여 상기 기판 상면을 노출시키는 제1 개구를 형성할 수 있다. 상기 제1 개구에 의해 노출되는 상기 핀 구조물에 포함된 상기 희생 라인들에 제2 식각 공정을 수행하여, 상기 각 희생 라인들의 측벽이 곡면이 아닌 패싯(facet)을 포함할 수 있다. 상기 제1 개구에 의해 노출되는 상기 핀 구조물의 측벽 및 상기 기판 상면을 시드로 사용하는 선택적 에피택시얼 공정(SEG) 공정을 수행하여 실리콘-게르마늄을 포함하는 소스/드레인 층을 형성할 수 있다. 상기 더미 게이트 구조물 및 상기 희생 라인들을 제거하여 각각 제2 및 제3 개구들을 형성할 수 있다. 상기 제2 및 제3 개구들을 채우는 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 희생 패턴들을 제거하면서 소스/드레인 층이 손상되는 것을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 6은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 7 내지 도 33은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 36은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 37 및 도 38은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 이하 발명의 상세한 설명에서는(청구항은 제외), 기판의 상면에 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하고, 상기 기판 상면에 수직한 방향을 수직 방향을 제3 방향(D3)으로 정의한다. 예시적인 실시예들에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
[실시예]
도 1 내지 도 6은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 1은 평면도이고, 도 2 내지 도 5는 단면도들이다. 이때, 도 2는 도 1의 A-A'선을 따라 절단한 수직 단면도이고, 도 3은 도 1의 B-B'선을 따라 절단한 수직 단면도이며, 도 6은 도 1의 C-C'선을 따라 절단한 수직 단면도이다. 한편, 도 4는 도 3의 X 영역에 대한 확대 수직 단면도이고, 도 5는 도 1의 Y 영역에 대한 확대 수평 단면도이다.
도 1 내지 도 6을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(105), 소자 분리 패턴(130), 반도체 패턴(124), 게이트 구조물(290), 게이트 스페이서(182), 소스/드레인 펜스(184), 제1 내지 제3 에피택시얼 층들(210, 220, 230)을 포함하는 소스/드레인 층(235), 제1 및 제2 콘택 플러그들(320, 340), 비아(350), 및 제1 내지 제3 층간 절연막들(240, 300, 330)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
액티브 패턴(105)은 기판(100)의 상부로 돌출될 수 있으며, 그 측벽은 소자 분리 패턴(130)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 액티브 패턴(105)은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 액티브 패턴(105)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있으며, 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
반도체 패턴(124)은 액티브 패턴(105)의 상면으로부터 제3 방향(D3)을 따라 서로 이격되도록 복수의 층들에 형성될 수 있으며, 각각이 제1 방향(D1)으로 일정한 길이만큼 연장될 수 있다. 도면 상에서는 반도체 패턴들(124)이 4개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 이보다 더 많거나 적은 개수의 층들에 형성될 수도 있다.
또한, 도면 상에서는 제1 방향(D1)으로 연장되는 액티브 패턴(105) 상의 각 층들에 제1 방향(D1)으로 서로 이격된 2개의 반도체 패턴들(124)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 제1 방향(D1)을 따라 서로 이격된 임의의 복수의 개수의 반도체 패턴들(124)이 형성될 수 있다.
예시적인 실시예들에 있어서, 반도체 패턴(124)은 실리콘을 포함하는 나노 시트(nano-sheet)이거나 혹은 나노 와이어(nano-wire)일 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(124)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 채널로 지칭될 수도 있다.
게이트 구조물(290)은 액티브 패턴(105) 및 소자 분리 패턴(130) 상에서 제2 방향(D2)으로 연장될 수 있으며, 게이트 절연 패턴(260), 게이트 전극(270) 및 캐핑 패턴(280)을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(290)은 각 반도체 패턴들(124)의 제1 방향(D1)으로의 중앙부를 둘러쌀 수 있으며, 각 반도체 패턴들(124)의 상기 중앙부의 상하면 및 제2 방향(D2)으로의 양 측벽들을 커버할 수 있다.
예시적인 실시예들에 있어서, 게이트 절연 패턴(260)은 각 반도체 패턴들(124)의 표면, 액티브 패턴(105)의 상면, 소자 분리 패턴(130)의 상면, 제1 에피택시얼 층(210)의 일부 측벽 및 게이트 스페이서(182)의 내측벽에 순차적으로 적층될 수 있으며, 게이트 전극(270)은 제3 방향(D3)으로 서로 이격된 반도체 패턴들(124) 사이의 공간, 최하층 반도체 패턴(124)과 액티브 패턴(105) 사이의 공간, 및 최상층 반도체 패턴(124) 상부에서 제1 방향(D1)으로 서로 이격된 게이트 스페이서들(182)의 사이의 공간을 채울 수 있다.
이하에서는, 게이트 구조물(290) 중에서 최상층 반도체 패턴(124) 상에 형성된 부분을 상부로, 그 이하의 높이에 형성된 부분을 하부로 정의하고 기술하기로 한다.
게이트 절연 패턴(260)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 게이트 전극(270)은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물, 예를 들어, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 산질화물(TiAlON), 티타늄 알루미늄 탄질화물(TiAlCN), 티타늄 알루미늄 산탄질화물(TiAlOCN) 등과 같은 금속 합금, 금속 탄화물, 금속 산질화물, 금속 탄질화물 혹은 금속 산탄질화물, 또는 예를 들어 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속을 포함할 수 있다.
게이트 스페이서(182)는 게이트 구조물(290)의 상기 상부의 제1 방향(D1)으로의 각 양 측벽들에 형성될 수 있다.
캐핑 패턴(280)은 게이트 절연 패턴(260) 및 게이트 전극(270)의 상면에 접촉할 수 있으며, 게이트 스페이서(182)의 내측벽에 접촉할 수 있다.
각 게이트 스페이서(182) 및 캐핑 패턴(280)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
소스/드레인 층(235)은 게이트 구조물(290)에 인접한 액티브 패턴(105) 상에 형성될 수 있으며, 제3 방향(D3)을 따라 순차적으로 적층된 제1 내지 제3 에피택시얼 층들(210, 220, 230)을 포함할 수 있다.
제1 에피택시얼 층(210)은 복수의 층들에 형성된 반도체 패턴들(124)의 제1 방향(D1)으로의 각 양 측벽들에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 제1 에피택시얼 층(210)의 상부는 게이트 스페이서(182)의 외측벽에 부분적으로 접촉할 수도 있다.
제1 에피택시얼 층(210)은 게이트 구조물(290)의 상기 하부의 제1 방향(D1)으로의 각 양 측벽들에 접촉할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(290)에 제1 방향(D1)으로 대향하는 제1 에피택시얼 층(210) 부분(이하에서는 이를 제1 부분으로 지칭한다)의 측벽은 반도체 패턴(124)에 제1 방향(D1)으로 대향하는 제1 에피택시얼 층(210) 부분(이하에서는 이를 제2 부분으로 지칭한다)의 측벽에 비해 제1 방향(D1)으로 돌출될 수 있으며, 이를 돌출부로 지칭하기로 한다. 게이트 구조물(290)의 상기 하부는 제3 방향(D3)으로 서로 이격된 반도체 패턴들(124) 사이에 형성되므로, 이에 대응하여 제1 에피택시얼 층(210)의 상기 돌출부는 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(210)의 상기 돌출부는 제1 방향(D1)으로의 단면이 삼각형 형상일 수 있다. 일 실시예에 있어서, 제1 에피택시얼 층(210)의 상기 돌출부는 게이트 구조물(290)에 대향하는 표면이 (111) 결정면을 가질 수 있다.
제1 에피택시얼 층(210)의 상기 돌출부가 형성된 높이에서, 게이트 구조물(290)의 제1 방향(D1)으로의 각 양 측벽들은 상기 돌출부의 형상에 대응하여 제1 방향(D1)으로 오목한 형상을 가질 수 있으며, 제3 방향(D3)으로의 중앙부를 기준으로 상부 및 하부는 일정한 기울기를 갖되, 이들은 서로 반대 방향일 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(210)의 상기 돌출부는 게이트 스페이서(182)의 제2 방향(D2)의 측벽에 적어도 부분적으로 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(210)의 상기 제1 부분의 상기 수평 방향으로의 단면은 육각형 형상을 가질 수 있다. 일 실시예에 있어서, 제1 에피택시얼 층(210)의 상기 제1 부분은 (100) 결정면 및 (110) 결정면을 포함할 수 있다.
제2 에피택시얼 층(220)은 제1 에피택시얼 층(210) 상에 형성될 수 있으며, 제3 에피택시얼 층(230)은 제1 및 제2 에피택시얼 층들(220)의 상면들을 커버할 수 있다.
각 제1 및 제2 에피택시얼 층들(210, 220)은 p형 불순물을 포함하는 단결정 실리콘-게르마늄을 포함할 수 있다. 이때, 제2 에피택시얼 층(220)에 포함된 게르마늄의 농도는 제1 에피택시얼 층(210)에 포함된 게르마늄의 농도보다 클 수 있다. 제3 에피택시얼 층(230)은 단결정 실리콘을 포함할 수 있다.
소스/드레인 펜스(184)는 소자 분리 패턴(130)의 상면, 제1 에피택시얼 층(210)의 제2 방향(D2)으로의 각 양 측벽들 및 제2 에피택시얼 층(220)의 제2 방향(D2)으로의 각 양 측벽들의 하부를 커버할 수 있다.
소스/드레인 펜스(184)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제1 층간 절연막(240)은 기판(100) 상에 형성되어 소스/드레인 펜스(184)의 상면 및 외측벽, 제3 에피택시얼 층(210)의 상면 및 게이트 스페이서(182)의 외측벽을 커버할 수 있고, 제2 층간 절연막(300)은 제1 층간 절연막(240), 캐핑 패턴(280) 및 게이트 스페이서(182) 상에 형성될 수 있으며, 제3 층간 절연막(330)은 제2 층간 절연막(300) 및 제1 콘택 플러그(320) 상에 형성될 수 있다.
각 제1 내지 제3 층간 절연막들(240, 300, 330)은 예를 들어, 실리콘 산탄화물(SiOC), 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 절연 물질을 포함할 수 있다.
제1 콘택 플러그(320)는 제1 및 제2 층간 절연막들(240, 300) 및 소스/드레인 층(235)의 상부를 관통하여 이에 전기적으로 연결될 수 있다. 이때, 제1 콘택 플러그(320)와 소스/드레인 층(235) 사이에는 오믹 콘택 패턴(310)이 형성될 수 있다.
제2 콘택 플러그(340)는 제2 및 제3 층간 절연막들(300, 330) 및 캐핑 패턴(280)을 관통하여 게이트 전극(270)에 접촉할 수 있다. 비아(350)는 제3 층간 절연막(330)을 관통하여 제1 콘택 플러그(320)에 접촉할 수 있다.
각 제1 및 제2 콘택 플러그들(320, 340) 및 비아(350)는 예를 들어, 금속, 금속 질화물 등을 포함할 수 있으며, 오믹 콘택 패턴(310)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
도시하지는 않았으나, 제2 콘택 플러그(340) 및 비아(350) 상에는 이들에 각각 접촉하며 전기적 신호를 인가하는 상부 배선들이 형성될 수 있다.
상기 반도체 장치는 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성되어 채널 역할을 각각 수행하는 반도체 패턴들(124)을 포함하는 엠비씨펫(Multi-Bridge Channel FET: MBCFET)일 수 있다.
상기 반도체 장치에서, 제2 에피택시얼 층(220)은 제1 에피택시얼 층(210)에 의해 전체적으로 커버될 수 있으며, 후술하는 바와 같이 더미 게이트 구조물(170, 도 9 내지 도 11 참조)을 게이트 구조물(290)로 대체하기 위한 식각 공정 시, 제2 에피택시얼 층(220)은 제1 에피택시얼 층(210)에 의해 보호되어 손상되지 않을 수 있다. 이에 따라, 제2 에피택시얼 층(220)을 포함하는 소스/드레인 층(235)은 개선된 전기적 특성을 가질 수 있다.
도 7 내지 도 33은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 7, 9, 12, 26 및 31은 평면도들이고, 도 8, 10-11, 13-14, 16-18, 20, 22-23, 25, 27-29 및 32-33은 수직 단면도들이며, 도 15, 19, 21, 24 및 30은 수평 단면도들이다.
도 8, 10 및 32는 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이고, 도 11, 13, 17, 20, 23, 27, 29 및 33은 대응하는 평면도들의 B-B'선을 따라 각각 절단한 단면도들이며, 도 16, 22, 25 및 28은 대응하는 평면도들의 C-C'선을 따라 각각 절단한 단면도들이다. 한편, 도 14 및 18은 각각 대응하는 단면도들의 X 영역에 대한 확대 수직 단면도들이고, 도 15, 19, 21, 24 및 30은 각각 대응하는 평면도들의 Y 영역에 대한 확대 수평 단면도들이다.
도 7 내지 도 8을 참조하면, 기판(100) 상에 희생막 및 반도체 막을 교대로 반복적으로 적층하고, 최상층에 형성된 상기 반도체 막 상에 제1 방향(D1)으로 연장되는 제1 식각 마스크를 형성한 후, 이를 사용하여 상기 반도체 막들, 상기 희생막들 및 기판(100)의 상부를 식각할 수 있다.
이에 따라, 기판(100) 상에 제1 방향(D1)으로 연장되는 액티브 패턴(105)이 형성될 수 있으며, 액티브 패턴(105) 상에는 제3 방향(D3)을 따라 교대로 반복적으로 적층된 희생 라인들(112) 및 반도체 라인들(122)을 포함하는 핀 구조물이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 핀 구조물은 기판(100) 상에서 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도면 상에서는 기판(100) 상에 각각 3개의 층들에 희생 라인들(112) 및 반도체 라인들(122)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 반도체 라인(122)은 예를 들어, 실리콘을 포함할 수 있으며, 희생 라인(112)은 기판(100) 및 반도체 라인(122)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
이후, 기판(100) 상에 액티브 패턴(105)의 측벽을 커버하는 소자 분리 패턴(130)을 형성할 수 있다. 소자 분리 패턴(130)은 액티브 패턴(105)의 측벽 전체를 커버할 수도 있고, 이의 상부 측벽을 노출시키며 하부 측벽만을 커버할 수도 있다.
도 9 내지 도 11를 참조하면, 기판(100) 상에 상기 핀 구조물들 및 소자 분리 패턴(130)을 부분적으로 커버하는 더미 게이트 구조물(170)을 형성할 수 있다.
구체적으로, 액티브 패턴(105), 상기 핀 구조물들 및 소자 분리 패턴(130)이 형성된 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 제2 방향(D2)으로 연장되는 제2 식각 마스크를 형성한 후, 이를 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100) 상에 더미 게이트 마스크(160)를 형성할 수 있다.
이후, 더미 게이트 마스크(160)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 더미 게이트 전극(150) 및 더미 게이트 절연 패턴(140)을 형성할 수 있다.
상기 핀 구조물 및 이에 제2 방향(D2)으로 인접하는 소자 분리 패턴(130)의 부분 상에 순차적으로 적층된 더미 게이트 절연 패턴(140), 더미 게이트 전극(150), 및 더미 게이트 마스크(160)는 함께 더미 게이트 구조물(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 더미 게이트 구조물(170)은 상기 핀 구조물들 및 소자 분리 패턴(130) 상에서 제2 방향(D2)으로 연장될 수 있으며, 상기 핀 구조물들의 상면 및 제2 방향(D2)으로의 양 측벽들을 커버할 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 구조물(170)은 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 도 9 내지 도 11에서는 예시적으로, 제1 방향(D1)을 따라 서로 이격된 2개의 더미 게이트 구조물들(170)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
도 12 내지 도 16을 참조하면, 더미 게이트 구조물(170), 핀 구조물, 소자 분리 패턴(130) 및 액티브 패턴(105) 상에 스페이서 막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서 막은 예를 들어, 실리콘 산탄질화물(SiOCN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 질화물(SiN) 등과 같은 질화물을 포함할 수 있다.
이후, 상기 스페이서 막을 이방성 식각함으로써, 더미 게이트 구조물(170)의 제1 방향(D1)으로의 각 양 측벽들을 커버하는 게이트 스페이서(182)를 형성할 수 있다.
이때, 더미 게이트 구조물(170)에 의해 커버되지 않는 상기 핀 구조물 부분의 제2 방향(D2)으로 각 양 측벽들 및 이에 제2 방향(D2)으로 인접한 소자 분리 패턴(130) 부분 상에는 소스/드레인 펜스(184)가 형성될 수 있다.
이후, 더미 게이트 구조물(170) 및 게이트 스페이서(182)를 식각 마스크로 사용하는 식각 공정을 수행하여 상기 노출된 핀 구조물 및 그 하부의 액티브 패턴(105) 상부를 식각함으로써 제1 개구(190)를 형성할 수 있다.
이에 따라, 더미 게이트 구조물(170) 및 게이트 스페이서(182) 하부에 형성된 희생 라인들(112) 및 반도체 라인들(122)은 각각 예비 희생 패턴들(114) 및 반도체 패턴들(124)로 변환될 수 있으며, 제1 방향(D1)으로 연장되는 상기 핀 구조물은 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
상기 식각 공정 시, 반도체 라인(122)과는 다른 물질을 포함하는 희생 라인(112)이 상대적으로 더 많이 식각될 수 있다. 이에 따라 상기 식각 공정을 통해 형성되는 예비 희생 패턴(114)의 제1 방향(D1)으로의 양 측벽은 기판(100)의 상면에 대해 수직하지 않고 오목한 곡면 형상을 가질 수 있으며, 예비 희생 패턴(114)의 제1 방향(D1)으로의 각 양 측벽들에는 제1 방향(D1)으로 오목한 형상의 제1 리세스(10)가 형성될 수 있다. 이에 따라, 예비 희생 패턴(114)에서 제3 방향(D3)으로의 중앙부의 제1 방향(D1)으로의 폭은 제3 방향(D3)으로의 상부 혹은 하부의 제1 방향(D1)으로의 폭보다 작을 수 있다.
따라서 예비 희생 패턴(114)의 상기 중앙부의 높이에서, 더미 게이트 구조물(170)에 포함된 게이트 절연 패턴(140)의 제1 방향(D1)으로의 각 양 가장자리 부분들의 제2 방향(D2)으로의 측벽 및 게이트 스페이서(182)의 제2 방향(D2)으로의 측벽은 예비 희생 패턴(114)에 의해 커버되지 않고 노출될 수 있다.
이하에서는 설명의 편의 상, 더미 게이트 구조물(170), 이의 각 양 측벽들에 형성된 게이트 스페이서(182), 및 그 하부의 상기 핀 구조물을 함께 스택 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 스택 구조물은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 17 내지 19를 참조하면, 예를 들어, 암모니아수(NH4OH)를 사용하는 습식 식각 공정을 수행하여 예비 희생 패턴(124)의 표면을 식각할 수 있으며, 이에 따라 예비 희생 패턴(124)은 희생 패턴(116)으로 변환될 수 있다.
상기 습식 식각 공정은 식각되는 예비 희생 패턴(124)의 면 방향에 따라 서로 다른 식각률을 가질 수 있으며, 이에 따라 희생 패턴(116)의 제1 방향(D1)으로의 각 양 측벽들에는 패싯(facet)이 형성될 수 있다. 예시적인 실시예들에 있어서, 희생 패턴(116)의 제1 방향(D1)으로의 각 양 측벽들은 제1 방향(D1)으로의 단면이 "V"자 형상 혹은 시그마(sigma) 형상을 가질 수 있으며, 제1 방향(D1)으로 각 양 측벽들에는 "V"자 형상의 제2 리세스(20)가 형성될 수 있다.
일 실시예에 있어서, 희생 패턴(116)의 제1 방향(D1)으로의 각 양 측벽들은 (111) 결정면을 포함할 수 있다. 다만 본 발명의 개념은 이에 한정되지 않으며, 상기 습식 식각 공정에서 사용되는 식각액의 종류에 따라 희생 패턴(126)의 제1 방향(D1)으로의 각 양 측벽들은 다른 방향의 결정면을 포함할 수도 있다. 즉, 희생 패턴(126)의 상기 각 양 측벽들이 곡면이 아닌 결정면, 즉 패싯(facet)을 포함하는 경우에는 본 발명의 개념에 포함될 수 있다.
한편 필요에 따라서, 상기 예비 희생 패턴(114)에 대한 습식 식각 공정은 1회 이상 수행될 수도 있다.
이후, 상기 스택 구조물이 형성된 기판(100)에 대해 세정 공정을 수행할 수 있다.
도 20 내지 22를 참조하면, 제1 개구(190)에 의해 노출된 액티브 패턴(105)의 상면, 및 반도체 패턴들(124) 및 희생 패턴들(116)의 측벽을 시드로 사용하는 제1 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 제1 에피택시얼 층(210)을 형성할 수 있다.
상기 제1 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다.
제1 에피택시얼 층(210)은 예를 들어, 희생 패턴(116)보다 낮은 게르마늄 농도를 가질 수 있으며, 이에 따라 희생 패턴(116)에 대하여 식각 선택비를 가질 수 있다.
제1 에피택시얼 층(210)은 희생 패턴(116)의 (111) 결정면을 시드로 사용하여 성장할 수 있다. 이에 따라, 제1 에피택시얼 층(210)은 패싯이 형성된 희생 패턴(116)의 각 양 측벽들을 시드로 사용하여 성장하므로, 곡면 형상을 갖는 예비 희생 패턴(114)의 제1 방향(D1)으로의 각 양 측벽들을 시드로 하여 성장하는 경우에 비해서 균일한 두께를 가지도록 형성될 수 있으며, 또한 제1 에피택시얼 층(210)의 제1 방향(D1)으로의 각 양 측벽들에 형성된 제2 리세스(20)를 내부에 보이드(void)없이 충분히 채울 수 있다.
이에 따라, 희생 패턴(116)의 제3 방향(D3)으로의 중앙부의 높이에서, 제1 에피택시얼 층(210)은 제1 개구(190)에 의해 노출된 게이트 절연 패턴(140) 부분을 완전히 커버할 수 있다.
한편, 희생 패턴(116)의 제3 방향(D3)으로의 중앙부의 높이에서, 제1 개구(190)에 의해 노출된 게이트 스페이서(182)의 제2 방향(D2)으로의 측벽은 제1 에피택시얼 층(210)에 의해 적어도 부분적으로 커버될 수 있다. 도면 상에서는 제1 에피택시얼 층(210)이 게이트 스페이서(182)의 제2 방향(D2)으로의 측벽을 완전히 커버하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 23 내지 25를 참조하면, 제1 에피택시얼 층(210)을 시드로 사용하는 제2 SEG 공정을 수행하여, 제2 에피택시얼 층(220)을 형성할 수 있다.
상기 제2 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 에피택시얼 층(220)에 포함된 게르마늄의 농도는 제1 에피택시얼 층(210)에 포함된 게르마늄의 농도보다 더 클 수 있다.
이하에서는 소스/드레인 펜스(184) 사이에 형성된 제2 에피택시얼 층(220) 부분은 하부로, 소스/드레인 펜스(184)의 상면보다 높은 높이에 형성된 제2 에피택시얼 층(220) 부분은 상부로 각각 지칭하기로 한다. 예시적인 실시예들에 있어서, 제2 에피택시얼 층(220) 상부의 제2 방향(D2)으로의 단면은 예를 들어, 5각형 혹은 6각형의 다각 형상을 가질 수 있다.
도 26 내지 도 28을 참조하면, 제1 및 제2 에피택시얼 층들(210, 220)의 상면을 시드로 사용하는 제3 SEG 공정을 수행하여, 제3 에피택시얼 층(230)을 형성할 수 있다.
상기 제3 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스를 사용하여 단결정 실리콘 층이 형성될 수 있다.
제1 내지 제3 에피택시얼 층들(210, 220, 230)은 함께 소스/드레인 층(235)을 형성할 수 있다.
도 29 및 30을 참조하면, 더미 게이트 구조물(170), 게이트 스페이서(182), 소스/드레인 펜스(184) 및 소스/드레인 층(235) 상에 제1 층간 절연막(240)을 형성한 후, 더미 게이트 구조물(170)에 포함된 더미 게이트 전극(150)의 상면이 노출될 때까지 제1 층간 절연막(440)을 평탄화할 수 있다.
이후, 노출된 더미 게이트 전극(150), 그 하부의 더미 게이트 절연 패턴(140) 및 희생 패턴(116)을 예를 들어, 건식 식각 공정, 습식 식각 공정 등과 같은 식각 공정을 통해 제거함으로써, 게이트 스페이서(182)의 내측벽 및 최상층 반도체 패턴(124)의 상면을 노출시키는 제2 개구(250)를 형성하고, 제1 에피택시얼 층(210)의 일부 측벽, 반도체 패턴들(124)의 표면 및 액티브 패턴(105)의 상면을 노출시키는 제3 개구(255)를 형성할 수 있다.
제1 에피택시얼 층(210)은 희생 패턴(116)과 유사하게 실리콘-게르마늄을 포함하지만 희생 패턴(116)에 비해 낮은 게르마늄 농도를 가지므로, 상기 식각 공정 시 제거되지 않고 제2 에피택시얼 층(220)을 보호하는 버퍼 역할을 수행할 수 있다. 전술한 바와 같이, 제1 에피택시얼 층(210)은 희생 패턴(116)의 제1 방향(D1)으로의 각 양 측벽들에 형성된 제2 리세스(20)를 내부에 보이드 없이 채울 수 있으며, 이에 따라 상기 습식 식각 공정에서 사용되는 식각액이 제2 에피택시얼 층(220) 쪽으로 침투하여 제2 에피택시얼 층(220)이 손상되는 것을 방지할 수 있다.
도 31 내지 33을 참조하면, 제2 및 제3 개구들(250, 255)에 의해 노출된 게이트 스페이서(182)의 내측벽, 반도체 패턴들(124)의 표면, 액티브 패턴(105) 상면, 소자 분리 패턴(130)의 상면 및 제1 에피택시얼 층(210)의 일부 측벽, 및 제1 층간 절연막(240)의 상면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제2 및 제3 개구들(250, 255)의 나머지 부분을 채우는 게이트 전극막을 형성할 수 있다.
일 실시예에 있어서, 액티브 패턴(105) 상면 및 반도체 패턴들(124)의 표면에는 예를 들어, 실리콘 산화물을 포함하는 인터페이스 패턴이 더 형성될 수도 있다.
이후, 제1 층간 절연막(240)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화할 수 있다. 이에 따라, 제2 및 제3 개구들(250, 255)을 채우는 게이트 절연 패턴(260) 및 게이트 전극(270)이 형성될 수 있다.
이후 게이트 절연 패턴(260) 및 게이트 전극(270)의 상부를 제거하여 제3 리세스를 형성하고, 상기 제3 리세스 내에 캐핑 패턴(280)을 형성할 수 있다. 이때, 게이트 절연 패턴(260), 게이트 전극(270) 및 캐핑 패턴(280)은 함께 게이트 구조물(290)을 형성할 수 있다.
다시 도 1 내지 6을 참조하면, 캐핑 패턴(280), 게이트 스페이서(182) 및 제1 층간 절연막(240) 상에 제2 층간 절연막(300)을 형성하고, 제1 및 제2 층간 절연막들(240, 300) 및 소스/드레인 층(235)의 상부를 관통하는 제1 콘택 플러그(320)를 형성할 수 있다.
이후, 제1 콘택 플러그(320) 및 제2 층간 절연막(300) 상에 제3 층간 절연막(330)을 형성하고, 제3 층간 절연막 및 캐핑 패턴(280)을 관통하여 게이트 전극(270)의 상면에 접촉하는 제2 콘택 플러그(340) 및 제3 층간 절연막을 관통하여 제1 콘택 플러그(320)의 상면에 접촉하는 비아(350)를 형성할 수 있다.
일 실시예에 있어서, 제1 콘택 플러그(320)와 소스/드레인 층(235) 사이에는 오믹 콘택 패턴(310)이 더 형성될 수 있다.
이후, 상부 층간 절연막, 콘택 플러그 및 상부 배선을 형성함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 액티브 패턴(105) 상에 형성되어 교대로 적층된 희생 라인(112) 및 반도체 라인(122)을 포함하는 핀 구조물 상에 더미 게이트 구조물(170) 및 게이트 스페이서(182)를 형성한 후, 이들을 식각 마스크로 사용하는 식각 공정을 수행할 수 있다. 이에 따라, 희생 라인(112) 및 반도체 라인(122)은 각각 예비 희생 패턴(114) 및 반도체 패턴(124)으로 변환될 수 있다.
상기 식각 공정 시 반도체 라인(122)과 희생 라인(112) 사이의 식각 선택비에 의해서, 예비 희생 패턴(114)의 제1 방향(D1)으로의 각 양 측벽들에는 오목한 곡면 형상의 제1 리세스(10)가 형성될 수 있으며, 더미 게이트 구조물(170)에 포함된 더미 게이트 절연 패턴(140)의 일부 측벽이 노출될 수 있다.
이후 예비 희생 패턴(114)에 대해 추가적인 식각 공정을 수행함으로써, 제1 방향으로의 각 양 측벽들이 예를 들어, (111) 결정면을 가지며 "V"자 형상의 제2 리세스(20)가 형성된 희생 패턴(116)을 형성할 수 있다.
이에 따라, 희생 패턴들(116) 및 반도체 패턴들(124)의 제1 방향(D1)으로의 양 측벽들을 시드로 사용하는 상기 제1 SEG 공정을 통해 형성되는 제1 에피택시얼 층(210)은 희생 패턴(116)의 제1 방향(D1)으로의 각 양 측벽들 표면에 균일한 두께로 형성되어, 제2 리세스(20)를 보이드 없이 채울 수 있으며, 상기 노출된 더미 게이트 절연 패턴(140)의 측벽을 커버할 수 있다.
따라서 이후 더미 게이트 구조물(170) 및 희생 패턴(116)을 제거하는 식각 공정 시, 희생 패턴(116)에 대해 식각 선택비를 갖는 제1 에피택시얼 층(210)은 제2 에피택시얼 층(220)을 커버함으로써, 상기 식각 공정 시 손상되지 않도록 할 수 있다.
도 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 3에 대응하는 도면이다.
상기 반도체 장치는 액티브 패턴(105) 상면의 형상을 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 34를 참조하면, 도 12 내지 도 16을 참조로 설명한 제1 개구(190) 형성 공정 시, 액티브 패턴(105)이 상부가 과식각되어 그 상면의 제1 방향(D1)으로의 단면이 "V"자 형상을 가질 수 있다.
이에 따라, 액티브 패턴(105) 상에 형성되어 이와 접촉하는 제1 에피택시얼 층(210) 저면의 제1 방향(D1)으로의 단면 역시 "V"자 형상을 가질 수 있다.
도 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 3에 대응하는 도면이다.
상기 반도체 장치는 제1 에피택시얼 층(210) 상면의 형상을 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 35를 참조하면, 제1 에피택시얼 층(210)의 상부의 제1 방향으로의 폭은 기판(100) 상면에서 멀어질수록 작아질 수 있으며, 제1 에피택시얼 층(210)의 상기 상부의 제1 방향으로의 내측벽은 예를 들어, (111) 결정면을 가질 수 있다.
도 36은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 5에 대응하는 도면이다.
상기 반도체 장치는 제1 에피택시얼 층(210)의 돌출부의 형상을 제외하고는 도 1 내지 도 6을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 36을 참조하면, 제1 에피택시얼 층(210)의 상기 제1 부분의 상기 수평 방향으로의 단면은 직사각형 형상을 가질 수 있다. 일 실시예에 있어서, 제1 에피택시얼 층(210)의 상기 제1 부분은 (100) 결정면을 가질 수 있다.
도 37 및 38은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 3 및 4에 대응하는 도면들이다.
도 37 및 38을 참조하면, 제1 에피택시얼 층(210)의 상기 돌출부는 제1 방향(D1)으로의 단면이 사다리꼴 형상일 수 있다. 일 실시예에 있어서, 제1 에피택시얼 층(210)의 상기 돌출부는 게이트 구조물(290)에 대향하는 표면의 일부가 (110) 결정면을 가질 수 있다.
도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 도 18에 대응하는 도면이다.
상기 반도체 장치의 제조 방법은 도 7 내지 33 및 도 1 내지 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 중복적인 설명은 생략한다.
먼저 도 7 내지 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 도 19를 참조하면, 도 17 내지 19를 참조로 설명한 공정들과는 달리, 희생 패턴(116)의 제1 방향(D1)으로의 각 양 측벽들은 (111) 결정면이 아닌, (110) 결정면을 포함하도록 형성될 수 있다. 이에 따라, 희생 패턴(116)을 시드로 하여 성장한 제1 에피택시얼 층(210)의 돌출부는 제1 방향(D1)으로의 단면이 (110) 결정면을 포함하도록 형성될 수 있다.
이후, 도 20 내지 도 33 및 도 1 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 반도체 장치의 제조를 완성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 20: 제1, 제2 리세스
100: 기판 105: 액티브 패턴
112: 희생 라인 114: 예비 희생 패턴
116: 희생 패턴 122: 반도체 라인
124: 반도체 패턴 130: 소자 분리 패턴
140: 더미 게이트 절연 패턴 150: 더미 게이트 전극
160: 더미 게이트 마스크 170: 더미 게이트 구조물
182: 게이트 스페이서 184: 소스/드레인 펜스
190, 250, 255: 제1 내지 제3 개구
210, 220, 230: 제1 내지 제3 에피택시얼 층
235: 소스/드레인 층
240, 300, 330: 제1 내지 제3 층간 절연막
260: 게이트 절연 패턴 270: 게이트 전극
280: 캐핑 패턴 290: 게이트 구조물
310; 오믹 콘택 패턴
320, 340: 제1, 제2 콘택 플러그 350: 비아

Claims (10)

  1. 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들;
    상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 상기 기판 상에 연장되어, 상기 채널들의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버하는 게이트 구조물; 및
    상기 기판 상에 형성되어 상기 채널들의 상기 제1 방향으로의 각 양 측벽들과 연결되고 실리콘-게르마늄을 포함하며,
    제2 게르마늄 농도를 갖는 제2 에피택시얼 층; 및
    상기 제2 게르마늄 농도보다 낮은 제1 게르마늄 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 제1 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 소스/드레인 층을 구비하고,
    상기 제1 에피택시얼 층은 상기 제1 방향으로 돌출되어 상기 게이트 구조물에 접촉하는 돌출부를 포함하며,
    상기 돌출부는 곡면이 아닌 패싯(facet)을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 에피택시얼 층의 돌출부는 상기 제1 방향으로의 단면이 삼각형 형상을 갖는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 에피택시얼 층의 돌출부는 상기 제1 방향으로의 단면이 사다리꼴 형상을 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 게이트 구조물의 상기 제1 방향으로의 각 양 측벽을 커버하는 게이트 스페이서를 더 포함하고,
    상기 제1 에피택시얼 층의 돌출부는 상기 게이트 스페이서의 상기 제2 방향으로의 측벽에 적어도 부분적으로 접촉하는 반도체 장치.
  5. 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들;
    상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 상기 기판 상에 연장되어, 상기 채널들의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버하는 게이트 구조물;
    상기 게이트 구조물의 상기 제1 방향으로의 각 양 측벽들을 커버하는 게이트 스페이서;
    상기 기판 상에 형성되어 상기 채널들의 상기 제1 방향으로의 각 양 측벽들과 연결되고 실리콘-게르마늄을 포함하며,
    제2 게르마늄 농도를 갖는 제2 에피택시얼 층; 및
    상기 제2 게르마늄 농도보다 낮은 제1 게르마늄 농도를 가지며, 상기 제2 에피택시얼 층의 저면 및 상기 제1 방향으로의 양 측벽들을 커버하는 제1 에피택시얼 층을 포함하는 소스/드레인 층을 구비하고,
    상기 제1 에피택시얼 층은 상기 제1 방향으로 돌출되어 상기 게이트 구조물에 접촉하는 돌출부를 포함하며,
    상기 제1 에피택시얼 층의 돌출부는 상기 게이트 스페이서의 상기 제2 방향으로의 측벽에 적어도 부분적으로 접촉하고,
    상기 제1 에피택시얼 층의 돌출부는 (111) 결정면을 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 돌출부가 형성된 높이에서의 상기 제1 에피택시얼 층의 제1 부분은 상기 기판 상면에 평행한 수평 방향으로의 단면이 육각형 형상을 갖는 반도체 장치.
  7. 제6항에 있어서, 상기 제1 에피택시얼 층의 상기 제1 부분은 (100) 결정면 및 (110) 결정면을 포함하는 반도체 장치.
  8. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 교대로 반복적으로 적층된 희생 라인들 및 반도체 라인들을 포함하는 핀 구조물을 형성하고;
    상기 기판 상에 상기 핀 구조물의 일부를 커버하는 더미 게이트 구조물 및 게이트 스페이서를 형성하고;
    상기 더미 게이트 구조물 및 상기 게이트 스페이서를 식각 마스크로 사용하는 제1 식각 공정을 통해 상기 핀 구조물을 부분적으로 제거하여 상기 기판 상면을 노출시키는 제1 개구를 형성하고;
    상기 제1 개구에 의해 노출되는 상기 핀 구조물에 포함된 상기 희생 라인들에 제2 식각 공정을 수행하여, 상기 각 희생 라인들의 측벽이 곡면이 아닌 패싯(facet)을 포함하고;
    상기 제1 개구에 의해 노출되는 상기 핀 구조물의 측벽 및 상기 기판 상면을 시드로 사용하는 선택적 에피택시얼 공정(SEG) 공정을 수행하여 실리콘-게르마늄을 포함하는 소스/드레인 층을 형성하고;
    상기 더미 게이트 구조물 및 상기 희생 라인들을 제거하여 각각 제2 및 제3 개구들을 형성하고; 그리고
    상기 제2 및 제3 개구들을 채우는 게이트 구조물을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 제1 식각 공정은 건식 식각 공정을 통해 수행되며,
    상기 제1 개구에 의해 노출되는 상기 핀 구조물에 포함된 상기 각 희생 라인들의 측벽에는 오목한 곡면 형상의 제1 리세스가 형성되는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 제2 식각 공정은 암모니아수(NH4OH)를 식각액으로 사용하는 습식 식각 공정을 통해 수행되며,
    상기 각 희생 라인들의 측벽에는 "V"자 형상의 제2 리세스가 형성되는 반도체 장치 제조 방법.
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