KR20200132436A - 반도체 장치 - Google Patents

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KR20200132436A
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channels
substrate
layer
pattern
epitaxial layer
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정수진
김기환
장성욱
조영대
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삼성전자주식회사
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Abstract

반도체 장치는, 기판 상에 형성되고 상부에 일 방향으로의 단면이 V자 형상인 리세스가 형성된 액티브 패턴, 상기 리세스 상에 형성된 성장 방지 패턴, 상기 리세스 양 측의 상기 액티브 패턴 부분들 상에 각각 형성된 게이트 구조물들, 상기 각 게이트 구조물들을 관통하며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 채널들, 및 상기 성장 방지 패턴 상에 형성되어 상기 채널들과 연결된 소스/드레인 층을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직적으로 적층된 복수의 채널들을 갖는 반도체 장치에 관한 것이다.
수직으로 적층된 복수의 채널들을 포함하는 엠비씨펫(MBCFET)을 형성할 때, 상기 채널들에 공통적으로 접촉하는 소스/드레인 층을 형성할 수 있다. 상기 소스/드레인 층은 불순물 농도가 서로 다른 복수의 층들을 포함할 수 있으며, 이에 따라 상기 각 채널들이 동일한 전기적 특성을 갖도록 이들에 인접하도록 형성되는 상기 소스/드레인 층의 불순물 농도를 조절하는 것이 필요하다.
본 발명의 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성되고, 상부에 일 방향으로의 단면이 V자 형상인 리세스가 형성된 액티브 패턴, 상기 리세스 상에 형성된 성장 방지 패턴, 상기 리세스 양 측의 상기 액티브 패턴 부분들 상에 각각 형성된 게이트 구조물들, 상기 각 게이트 구조물들을 관통하며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 채널들, 및 상기 성장 방지 패턴 상에 형성되어 상기 채널들과 연결된 소스/드레인 층을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴, 상기 기판의 상면에 수직한 수직 방향을 따라 상기 액티브 패턴 상에 서로 이격된 채널들, 상기 액티브 패턴 상에 형성되어, 상기 각 채널들의 적어도 일부 표면을 감싸는 게이트 구조물, 및 상기 게이트 구조물의 각 양 측의 상기 액티브 패턴 부분 상에 형성되어 상기 채널들과 연결되고 불순물이 도핑된 반도체 물질을 포함하며, 상기 각 채널들의 측벽에 형성되고 제1 불순물 농도를 갖는 제1 에피택시얼 층 및 상기 제1 에피택시얼 층들을 둘러싸면서 상기 액티브 패턴 상에 형성되며 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 에피택시얼 층을 포함하는 소스/드레인 층을 구비할 수 있으며, 상기 액티브 패턴과 상기 소스/드레인 층 사이에는 성장 방지 패턴이 형성될 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 상에 형성된 게이트 구조물, 상기 게이트 구조물을 관통하며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 채널들, 상기 게이트 구조물의 각 양 측의 액티브 패턴 부분 상에 형성된 성장 방지 패턴, 상기 성장 방지 패턴 상에 형성되어 상기 채널들과 연결된 소스/드레인 층, 상기 채널들 사이에 형성된 상기 게이트 구조물의 제1 부분의 측벽 및 상기 액티브 패턴 상면과 상기 채널들 중 최하층 채널 사이에 형성된 상기 게이트 구조물의 제2 부분의 측벽에 형성된 내부 스페이서, 및 상기 내부 스페이서와 상기 소스/드레인 층 사이에 형성된 에어 갭을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성되고 상부에 리세스가 형성된 액티브 패턴, 상기 리세스 양 측의 상기 액티브 패턴 부분들 상에 각각 형성된 게이트 구조물들, 상기 각 게이트 구조물들을 관통하며 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 채널들, 및 상기 액티브 패턴 상에 형성되어 상기 채널들과 연결되고 불순물이 도핑된 반도체 물질을 포함하는 소스/드레인 층을 포함할 수 있으며, 상기 소스/드레인 층은 각 층의 상기 채널들 사이에서 상기 기판 상면에 평행한 수평 방향을 따라 일 채널의 측벽으로부터 타 채널의 측벽까지 상기 불순물의 농도가 제1 농도, 이보다 높은 제2 농도, 및 상기 제1 농도로 변화할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 트랜지스터들을 포함할 수 있다. 상기 제1 트랜지스터는 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성되고 상부에 제1 리세스가 형성된 제1 액티브 패턴, 상기 제1 리세스 양 측의 상기 제1 액티브 패턴 부분들 상에 각각 형성된 제1 게이트 구조물들, 상기 각 제1 게이트 구조물들을 관통하며, 상기 기판의 상면에 수직한 수직 방향으로 서로 이격된 제1 채널들, 및 상기 제1 리세스 상에 형성되어 상기 제1 채널들에 접촉하는 제1 소스/드레인 층을 포함할 수 있다. 상기 제2 트랜지스터는 상기 기판의 상기 제2 영역 상에 형성되고 상부에 일 방향으로의 단면이 V자 형상인 제2 리세스가 형성된 제2 액티브 패턴, 상기 제2 리세스 상에 형성된 성장 방지 패턴, 상기 제2 리세스 양 측의 상기 제2 액티브 패턴 부분들 상에 각각 형성된 제2 게이트 구조물들, 상기 각 제2 게이트 구조물들을 관통하며 상기 수직 방향으로 서로 이격된 제2 채널들, 및 상기 성장 방지 패턴 상에 형성되어 상기 제2 채널들에 접촉하는 제2 소스/드레인 층을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 제1 채널들, 상기 기판의 제1 영역 상에 형성되어, 상기 각 제1 채널들의 적어도 일부 표면을 감싸는 제1 게이트 구조물, 상기 제1 게이트 구조물의 각 양 측의 상기 기판 부분 상에 형성되어 상기 제1 채널들과 연결되고 불순물이 도핑된 반도체 물질을 포함하며, 상기 제1 채널들 및 그 하부의 상기 제1 게이트 구조물 부분들의 측벽 상에 상기 수직 방향으로 연장되고 제1 불순물 농도를 갖는 제1 에피택시얼 층 및 상기 제1 층의 표면 상에 형성되며 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 에피택시얼 층을 포함하는 제1 소스/드레인 층, 상기 기판의 제2 영역 상에 상기 수직 방향을 따라 서로 이격된 제2 채널들, 상기 기판의 제2 영역 상에 형성되어, 상기 각 제2 채널들의 적어도 일부 표면을 감싸는 제2 게이트 구조물, 상기 제2 게이트 구조물의 각 양 측의 상기 기판 부분 상에 형성되어 상기 제2 채널들과 연결되고, 불순물이 도핑된 반도체 물질을 포함하며, 상기 각 제2 채널들의 측벽에 형성되고, 제3 불순물 농도를 갖는 제3 에피택시얼 층 및 상기 제3 에피택시얼 층들을 둘러싸면서 상기 기판 상에 형성되며 상기 제3 불순물 농도보다 높은 제4 불순물 농도를 갖는 제4 에피택시얼 층을 포함하는 제2 소스/드레인 층을 구비할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 소스/드레인 층 각 층에 형성된 채널들 사이에서 상대적으로 농도가 낮은 제1 에피택시얼 층뿐만 아니라, 상대적으로 농도가 높은 제2 에피택시얼 층도 포함할 수 있으며, 이에 따라 상기 각 채널들을 포함하는 트랜지스터의 성능 열화를 방지할 수 있다.
또한, 상기 소스/드레인 층과 액티브 패턴 사이에 절연 물질을 포함하는 성장 방지 패턴이 형성될 수 있으며, 이에 따라 상기 소스/드레인 층과 상기 액티브 패턴 사이의 누설 전류 발생이 방지될 수 있다.
도 1 내지 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 19는 비교예에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 1의 B-B'선을 따라 절단한 단면도이다.
도 20 내지 도 22는 비교예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24 및 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 27 및 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 30 및 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 32 내지 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 36 내지 도 50은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 51은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 내지 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 도 1은 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다.
이하에서는 기판(100) 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 3을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(105), 성장 방지 패턴(225), 게이트 구조물(330), 반도체 패턴(124), 소스/드레인 층(250)을 포함할 수 있다. 또한, 상기 반도체 장치는 게이트 스페이서(185), 내부 스페이서(220), 소자 분리 패턴(130), 및 절연막(270)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
액티브 패턴(105)은 기판(100) 상에서 상기 제3 방향으로 돌출될 수 있으며, 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 2개의 액티브 패턴들(105)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100) 상에 3개 이상의 복수의 액티브 패턴들(105)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수도 있다. 액티브 패턴(105)은 기판(100) 상부를 부분적으로 제거하여 형성되는 것으로서, 기판(100)과 일체적으로 형성되어 이와 실질적으로 동일한 물질을 포함할 수 있다.
액티브 패턴(105)의 상기 제2 방향으로의 측벽은 소자 분리 패턴(130)에 의해 감싸질 수 있다. 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(105) 상부에는 상기 제1 방향으로의 단면이 “V”자 형상인 제1 리세스(195)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(195) 상에는 성장 방지 패턴(225)이 형성될 수 있다. 성장 방지 패턴(225)은 제1 리세스(195)의 상기 제1 방향으로의 중심부 상에서 가장 큰 두께를 가질 수 있고 양 가장자리들에서 가장 얇은 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 성장 방지 패턴(225)은 제1 리세스(195)에 의해 노출된 액티브 패턴(105) 상면을 모두 커버할 수 있다. 성장 방지 패턴(225)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
반도체 패턴(124)은 액티브 영역(105)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있다. 도면 상에서는 반도체 패턴들(124)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
또한, 도면 상에서는 상기 제1 방향으로 연장되는 액티브 패턴(105) 상의 각 층들에 상기 제1 방향으로 서로 이격된 2개의 반도체 패턴들(124)이 형성된 것만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 반도체 패턴들(124)이 형성될 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(124)은 실리콘, 게르마늄 등의 반도체 물질을 포함하는 나노 시트(nano-sheet)이거나 혹은 나노 와이어(nano-wire)일 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(124)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 채널로 지칭될 수도 있다.
게이트 구조물(330)은 기판(100) 상에 형성되어, 각 반도체 패턴(124)의 상기 제1 방향으로의 중앙부를 둘러쌀 수 있다. 도면 상에서는 게이트 구조물(330)이 2개의 액티브 패턴들(105) 상에 각각 형성된 반도체 패턴들(124)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 게이트 구조물(330)은 소자 분리 패턴(130)이 형성된 기판(100) 상에 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 형성된 3개 이상의 액티브 패턴들(105) 상에 각각 형성된 반도체 패턴들(124)을 커버할 수도 있다.
또한, 도면 상에서는 기판(100) 상에 2개의 게이트 구조물들(330)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 게이트 구조물들(330)이 형성될 수도 있다.
예시적인 실시예들에 있어서, 게이트 구조물(330)은 제1 리세스(195)의 상기 제1 방향으로의 각 양 측에 형성된 액티브 패턴(105) 부분 상에 형성될 수 있다.
게이트 구조물(330)은 각 반도체 패턴들(124)의 표면 혹은 액티브 패턴(105)의 상면으로부터 순차적으로 적층된 인터페이스 패턴(290), 게이트 절연 패턴(300), 일함수 조절 패턴(310), 및 게이트 전극(320)을 포함할 수 있다.
인터페이스 패턴(290)은 액티브 패턴(105) 상면 및 각 반도체 패턴들(124)의 표면에 형성될 수 있고, 게이트 절연 패턴(300)은 인터페이스 패턴(290)의 표면, 게이트 스페이서(185) 및 내부 스페이서(220)의 내측벽들 상에 형성될 수 있으며, 일함수 조절 패턴(310)은 게이트 절연 패턴(300) 상에 형성될 수 있고, 게이트 전극(320)은 상기 제3 방향으로 서로 이격된 반도체 패턴들(124) 사이의 공간, 및 최상층 반도체 패턴(124) 상부에서 내부 스페이서(220)의 내부로 정의되는 공간을 채울 수 있다.
인터페이스 패턴(290)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 절연 패턴(300)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 일함수 조절 패턴(310)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 알루미늄 산화물 등을 포함할 수 있다. 게이트 전극(320)은 예를 들어, 티타늄, 알루미늄 등과 같은 금속, 이들의 합금, 혹은 이들의 질화물이나 탄화물을 포함할 수 있다.
게이트 구조물(330)은 게이트 스페이서(185) 및 내부 스페이서(220)에 의해 소스/드레인 층(250)과 전기적으로 절연될 수 있다.
게이트 스페이서(185)는 게이트 구조물(330) 상부의 상기 제1 방향으로의 각 양 측벽을 커버할 수 있다. 내부 스페이서(220)는 게이트 구조물(330) 하부의 상기 제1 방향으로의 각 양 측벽을 커버할 수 있다. 예시적인 실시예들에 있어서, 내부 스페이서(220)는 상기 제1 방향으로의 단면이 말발굽 형상 혹은 일 측벽에 리세스가 형성된 반원 형상을 가질 수 있다. 이와는 달리, 내부 스페이서(220)는 상기 제1 방향으로의 단면이 일 측벽에 리세스가 형성되고 타 측벽의 모서리가 라운드 진 사각 형상을 가질 수도 있다.
게이트 스페이서(185)는 예를 들어, 예를 들어, 실리콘 산질화물, 실리콘 산탄질화물 등과 같은 질화물을 포함할 수 있으며, 내부 스페이서(220)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 내부 스페이서(220)는 성장 방지 패턴(225)과 서로 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 최하층에 형성된 내부 스페이서(220)는 성장 방지 패턴(225)과 접촉하여 서로 연결될 수 있다.
소스/드레인 층(250)은 성장 방지 패턴(225) 상에 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 반도체 패턴들(124)의 상기 제1 방향으로의 측벽에 공통적으로 접촉하여 이들에 연결될 수 있다.
소스/드레인 층(250)은 제1 및 제2 에피택시얼 층들(230, 240)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 에피택시얼 층들(230)은 각 반도체 패턴들(124)의 측벽으로부터 상기 제1 방향으로 돌출될 수 있으며, 예를 들어 상기 제1 방향으로의 단면이 촛불 형상 혹은 타원 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제2 에피택시얼 층(240)은 성장 방지 패턴(225) 상에서 상기 제3 방향으로 성장하여 게이트 스페이서(185)의 하부 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 에피택시얼 층들(230, 240)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 이때, 제1 및 제2 에피택시얼 층들(230, 240)은 각각 제1 및 제2 불순물 농도들을 가질 수 있으며, 상기 제2 불순물 농도는 상기 제1 불순물 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 동일한 층에 형성되어 상기 제1 방향으로 서로 이웃하는 반도체 패턴들(124) 사이에서 상기 제1 방향을 따라, 소스/드레인 층(250) 내에는 제1 에피택시얼 층(230), 제2 에피택시얼 층(240), 및 제1 에피택시얼 층(230)이 순차적으로 형성될 수 있으며, 이에 따라 제1 불순물 농도, 제2 불순물 농도, 및 제1 불순물 농도의 순서로 불순물의 농도가 변화할 수 있다.
예시적인 실시예들에 있어서, 제2 에피택시얼 층(240)의 결정성에 의해서, 소스/드레인 층(250)과 성장 방지 패턴(225) 사이에는 제1 에어 갭(260)이 형성될 수 있으며, 소스/드레인 층(250)과 내부 스페이서(220) 사이에는 제2 에어 갭(265)이 형성될 수 있다.
소스/드레인 층(250)이 n형 불순물을 포함함에 따라서, 게이트 구조물(330), 제1 소스/드레인 층(250), 및 채널 역할을 수행하는 각 반도체 패턴들(124)은 함께 엔모스 트랜지스터를 형성할 수 있다. 또한, 복수의 반도체 패턴들(124)이 상기 제3 방향을 따라 복수 개로 형성되므로, 상기 반도체 장치는 엠비씨펫(MBCFET)일 수 있다.
한편, 절연막(270)은 게이트 스페이서(185)의 측벽을 둘러싸면서 소스/드레인 층(250)을 커버할 수 있다. 절연막(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 반도체 장치는 소스/드레인 층(250) 및/또는 게이트 구조물(330)에 전기적으로 연결되는 콘택 플러그, 배선 등을 더 포함할 수 있다.
전술한 바와 같이 상기 반도체 장치에 포함된 소스/드레인 층(250)은, 각 층에 형성된 채널들 사이에서 상대적으로 농도가 낮은 제1 에피택시얼 층(230)뿐만 아니라, 상대적으로 농도가 높은 제2 에피택시얼 층(240)도 포함할 수 있다. 이에 따라, 상기 각 채널들을 포함하는 트랜지스터의 성능 열화를 방지할 수 있으며, 이에 대해서는 다시 후술하기로 한다.
또한, 소스/드레인 층(250)과 액티브 패턴(105) 사이에 절연 물질을 포함하는 성장 방지 패턴(225)이 형성될 수 있으며, 이에 따라 소스/드레인 층(250)으로부터 액티브 패턴(105)으로의 누설 전류 발생이 방지될 수 있다.
도 4 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 8, 11 및 16은 평면도들이고, 도 5-7, 9-10, 12-15 및 17-18은 단면도들이다.
이때, 도 5, 7 및 9는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 10, 12- 15 및 17-18은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다.
도 4 및 5를 참조하면, 기판(100) 상에 희생막(110) 및 반도체 막(120)을 교대로 반복적으로 적층할 수 있다.
도면 상에서는 기판(100) 상에 각각 3개의 층들에 희생막들(110) 및 반도체 막들(120)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
희생막(110)은 기판(100) 및 반도체 막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
도 6 및 7을 참조하면, 최상층에 형성된 반도체 막(120) 상에 상기 제1 방향으로 연장되는 식각 마스크를 형성하고, 이를 사용하여 반도체 막(120), 희생막(110), 및 기판(100) 상부를 식각할 수 있다.
이에 따라, 기판(100) 상에 상기 제1 방향으로 연장되는 액티브 패턴(105)이 형성될 수 있으며, 액티브 패턴(105) 상에 교대로 반복적으로 적층된 희생 라인들(112) 및 반도체 라인들(122)을 포함하는 핀 구조물이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 핀 구조물은 기판(100) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 기판(100) 상에 액티브 패턴(105)의 측벽을 커버하는 소자 분리 패턴(130)을 형성할 수 있다.
도 8 내지 10을 참조하면, 기판(100) 상에 상기 핀 구조물 및 소자 분리 패턴(130)을 부분적으로 커버하는 더미 게이트 구조물(175)을 형성할 수 있다.
구체적으로, 상기 핀 구조물 및 소자 분리 패턴(130)이 형성된 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 상기 제2 방향으로 연장되는 식각 마스크를 형성한 후, 이를 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100) 상에 더미 게이트 마스크(165)를 형성할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 더미 게이트 마스크(165)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 기판(100) 상에 더미 게이트 전극(155) 및 더미 게이트 절연 패턴(145)을 각각 형성할 수 있다.
액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(130)의 일부 상에 순차적으로 적층된 더미 게이트 절연 패턴(145), 더미 게이트 전극(155), 및 더미 게이트 마스크(165)는 더미 게이트 구조물(175)을 형성할 수 있다. 예시적인 실시예들에 있어서, 더미 게이트 구조물(175)은 상기 핀 구조물 및 소자 분리 패턴(130) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 핀 구조물의 상면 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있다.
도 11 및 12를 참조하면, 더미 게이트 구조물(175)의 측벽 상에 게이트 스페이서(185)를 형성할 수 있다.
구체적으로, 상기 핀 구조물, 소자 분리 패턴(130), 및 더미 게이트 구조물(175)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 더미 게이트 구조물(175)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 게이트 스페이서(185)를 형성할 수 있다.
이후, 더미 게이트 구조물(175) 및 게이트 스페이서(185)를 식각 마스크로 사용하여 노출된 상기 핀 구조물을 식각함으로써, 기판(100)의 액티브 패턴(105) 및 이에 상기 제2 방향으로 인접한 소자 분리 패턴(130) 부분을 노출시키는 제1 개구(190)를 형성할 수 있으며, 상기 노출된 액티브 패턴(105) 부분을 더 식각하여 제1 개구(190)와 연통되는 제1 리세스(195)를 형성할 수 있다.
이에 따라, 더미 게이트 구조물(175) 및 게이트 스페이서(185) 하부에 형성된 희생 라인들(112) 및 반도체 라인들(122)은 각각 희생 패턴들(114) 및 반도체 패턴들(124)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
이하에서는 설명의 편의 상, 더미 게이트 구조물(175), 이의 각 양 측벽들에 형성된 게이트 스페이서(185), 및 그 하부의 상기 핀 구조물을 제1 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 제1 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(195)는 상기 제1 방향으로의 단면이 “V”자 형상을 가질 수 있다.
도 13을 참조하면, 제1 개구(190)에 의해 노출된 희생 패턴들(114)의 상기 제1 방향으로의 양 측벽들을 식각하여 각각 제2 리세스들(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 리세스들(200)은 희생 패턴들(114)에 대한 습식 식각 공정을 수행함으로써 형성될 수 있다. 이에 따라, 각 제2 리세스들(200)은 상기 제1 방향을 따라 각 희생 패턴들(114)의 중심부를 향해 오목한 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 각 제2 리세스들(200)은 상기 제1 방향으로의 단면이 반원 형상을 가질 수 있다. 이와는 달리, 각 제2 리세스들(200)은 상기 제1 방향으로의 단면이 일 측벽의 모서리가 라운드 진 사각 형상을 가질 수도 있다.
이후, 제1 리세스(195) 및 제2 리세스들(200)을 채우는 제2 스페이서 막(210)을 더미 게이트 구조물(175), 게이트 스페이서(185), 상기 핀 구조물, 기판(100)의 액티브 패턴(105), 및 소자 분리 패턴(130) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(195)는 “V”자 형상의 단면을 가지므로, 제2 스페이서 막(210)은 제1 리세스(195)의 상기 제1 방향으로의 중심부 상에서 상대적으로 큰 두께를 갖도록 형성될 수 있다.
도 14를 참조하면, 제2 스페이서 막(210)을 이방성 식각함으로써, 각 제2 리세스들(200)을 적어도 부분적으로 채우는 내부 스페이서(220)를 형성할 수 있으며, 이때 내부 스페이서(220)의 외측벽에는 상기 제1 방향을 따라 오목한 형상의 제3 리세스(205)가 형성될 수 있다.
한편, 상기 이방성 식각 공정 시, “V”자 형상의 단면을 갖는 제1 리세스(195) 내에는 제2 스페이서 막(210)이 모두 제거되지 않고 일부가 잔류할 수 있으며, 이하에서는 이를 성장 방지 패턴(225)으로 지칭하기로 한다.
성장 방지 패턴(225)은 제1 리세스(195)의 상기 제1 방향으로의 중심부 상에서 가장 큰 두께를 가질 수 있고 양 가장자리들에서 가장 얇은 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 성장 방지 패턴(225)은 제1 리세스(195)에 의해 노출된 액티브 패턴(105) 상면을 모두 커버할 수 있으며, 이에 따라 최하층의 제2 리세스(200) 내에 형성된 내부 스페이서(220)와 서로 연결될 수 있다.
도 15를 참조하면, 제1 개구(190)에 의해 노출된 반도체 패턴들(124)의 측벽을 시드로 사용하는 제1 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 각 이들의 측벽에 제1 에피택시얼 층(230)을 형성할 수 있다.
상기 제1 SEG 공정 시, 액티브 패턴(105)의 상면에는 성장 방지 패턴(225)이 형성되어 있고, 또한 각 희생 패턴들(114)의 측벽에는 내부 스페이서(220)가 형성되어 있으므로, 이들은 각각 시드로 사용되지 못할 수 있다.
상기 제1 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 예를 들어 SiH3CH3 가스와 같은 탄소 소스 가스, 및 예를 들어 POCl3, P2O5 등과 같은 n형 불순물 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 n형 불순물이 도핑된 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 혹은, 상기 제1 SEG 공정은 상기 실리콘 소스 가스 및 상기 n형 불순물 소스 가스만을 사용하여 수행될 수도 있으며, 이에 따라 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수도 있다. 이때, 제1 에피택시얼 층(230)은 제1 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 각 제1 에피택시얼 층들(230)은 각 희생 패턴들(114)의 측벽으로부터 상기 제1 방향으로 돌출될 수 있으며, 예를 들어 상기 제1 방향으로의 단면이 촛불 형상 혹은 타원 형상을 가질 수 있다.
도 16 및 17을 참조하면, 제2 SEG 공정을 수행하여 제2 에피택시얼 층(240)을 형성할 수 있다.
상기 제2 SEG 공정은 상기 실리콘 소스 가스, 상기 탄소 소스 가스, 및 상기 n형 불순물 소스 가스를 함께 사용하여 수행되거나 혹은 상기 실리콘 소스 가스 및 상기 n형 불순물 소스 가스만을 사용하여 수행될 수도 있다. 이에 따라, n형 불순물이 도핑된 실리콘 탄화물 층 혹은 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다. 이때, 제2 에피택시얼 층(240)은 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 에피택시얼 층(240)은 성장 방지 패턴(225) 상에서 제1 개구(190)를 모두 채울 수 있으며, 상기 제3 방향으로 더 성장하여 게이트 스페이서(185)의 하부 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제2 에피택시얼 층(240)은 결정성에 의해서 성장 방지 패턴(225) 상부의 제1 리세스(195)를 모두 채우지 못할 수 있으며, 이에 따라 성장 방지 패턴(225) 상에 제1 에어 갭(260)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 에피택시얼 층(240)은 결정성에 의해서 내부 스페이서(220)의 측벽에 형성된 제3 리세스(205)를 모두 채우지 못할 수 있으며, 이에 따라 내부 스페이서(220)의 측벽에 제2 에어 갭(265)이 형성될 수 있다.
전술한 공정들을 통해 형성되는 제1 및 제2 에피택시얼 층들(230, 240)은 소스/드레인 층(250)을 형성할 수 있다.
도 18을 참조하면, 상기 제1 구조물 및 소스/드레인 층(250)을 덮는 절연막(270)을 기판(100) 상에 형성한 후, 상기 제1 구조물에 포함된 더미 게이트 전극(155)의 상면이 노출될 때까지 절연막(270)을 평탄화할 수 있다. 이때, 더미 게이트 마스크(165)도 함께 제거될 수 있으며, 게이트 스페이서(185)의 상부도 부분적으로 제거될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 더미 게이트 전극(155), 그 하부의 더미 게이트 절연 패턴(145), 및 희생 패턴들(114)을 예를 들어, 습식 식각 공정 및/또는 건식 식각 공정을 통해 제거하여, 게이트 스페이서(185)의 내측벽, 내부 스페이서(220)의 내측벽, 반도체 패턴(124)의 표면, 및 액티브 패턴(105)의 상면을 노출시키는 제2 개구(280)를 형성할 수 있다.
다시 도 1 내지 3을 참조하면, 제2 개구(280)을 채우는 게이트 구조물(330)을 기판(100) 상에 형성할 수 있다.
구체적으로, 제2 개구(280)에 의해 노출된 액티브 패턴(105) 상면 및 반도체 패턴(124)의 표면에 대한 열산화 공정을 수행하여 인터페이스 패턴(290)을 형성한 후, 인터페이스 패턴(290)의 표면, 게이트 스페이서(185) 및 내부 스페이서(220)의 내측벽들, 및 절연막(270) 상면에 게이트 절연막 및 일함수 조절막을 컨포멀하게 형성하고, 제2 개구(280)의 나머지 부분을 충분히 채우는 게이트 전극막을 형성한다.
상기 게이트 절연막, 상기 일함수 조절막, 및 상기 게이트 전극막은 CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 한편, 인터페이스 패턴(290) 역시 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우 인터페이스 패턴(290)은 게이트 스페이서(185) 및 내부 스페이서(220)의 내측벽들 상에도 형성될 수 있다.
이후, 절연막(250)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막, 및 상기 게이트 절연막을 평탄화하여, 각각 게이트 전극(320), 일함수 조절 패턴(310), 및 게이트 절연 패턴(300)을 형성할 수 있다. 인터페이스 패턴(290), 게이트 절연 패턴(300), 일함수 조절 패턴(310), 및 게이트 전극(320)은 게이트 구조물(330)을 형성할 수 있다.
전술한 공정들을 통해 상기 반도체 장치가 완성될 수 있다.
도 19는 비교예에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 1의 B-B'선을 따라 절단한 단면도이다. 상기 반도체 장치는 일부 구성 요소를 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 19를 참조하면, 액티브 패턴(105) 상에 “V”자 형상의 단면을 갖는 제1 리세스(195) 대신에 곡면 형상을 갖고 얕게 형성되는 제4 리세스(197)가 형성될 수 있으며, 성장 방지 패턴(225)이 형성되지 않을 수 있다.
또한, 소스/드레인 층(250)은 제1 및 제2 에피택시얼 층들(230, 240)에 더하여 제3 에피택시얼 층(233)을 더 포함할 수 있다. 이때, 제3 에피택시얼 층(233)은 제4 리세스(197)에 의해 노출되는 액티브 패턴(105) 상면으로부터 상기 제3 방향으로 성장하여, 최상면의 높이가 최하층 반도체 패턴(124)의 저면의 높이보다 더 높을 수 있으며, 최하층 제1 에피택시얼 층(230)과 병합될 수도 있다.
제3 에피택시얼 층(233)은 제1 에피택시얼 층(230)과 같이 상대적으로 낮은 제1 불순물 농도를 포함할 수 있다. 이에 따라, 최하층 반도체 패턴들(124) 사이에서 소스/드레인 층(250)은 상기 제1 불순물 농도만을 가질 수 있으며, 이에 따라 최하층 반도체 패턴(124)을 포함하는 트랜지스터의 성능이 열화될 수 있다. 이에 반해, 도 1 내지 도 3을 참조로 설명한 반도체 장치에서, 각 층의 반도체 패턴들(124) 사이에서 소스/드레인 층(250)은 제2 불순물 농도를 갖는 부분을 포함하므로, 이들을 포함하는 트랜지스터의 성능 열화를 방지할 수 있다.
도 20 내지 도 22는 비교예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 4 내지 도 18 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 반복적인 설명은 생략한다.
도 20을 참조하면, 도 4 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 상기 제1 방향으로의 단면이 “V”자 형상을 갖는 제1 리세스(195) 대신에 완만한 곡면 형상의 제4 리세스(197)가 얕게 형성될 수 있다. 이에 따라, 제2 스페이서 막(210)은 제4 리세스(197) 상에서 컨포멀하게 형성될 수 있다.
도 21을 참조하면, 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이때, 제2 스페이서 막(210)은 제4 리세스(197) 상에는 잔류하지 않을 수 있으며, 이에 따라 성장 방지 패턴(225)은 형성되지 않을 수 있다.
도 22를 참조하면, 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 성장 방지 패턴(225)이 형성되지 않음에 따라, 제1 SEG 공정 수행 시, 제4 리세스(197)에 의해 노출된 액티브 패턴(105) 상면도 시드로 작용할 수 있으며, 이에 따라 제1 불순물 농도를 갖는 제3 에피택시얼 층(233)이 더 형성될 수 있다.
이때, 제3 에피택시얼 층(233)은 제1 에피택시얼 층(230)보다 빠른 속도로 성장하여 최상면의 높이가 최하층 반도체 패턴(124)의 저면 높이보다 높을 수 있으며, 최하층 제1 에피택시얼 층(230)과 병합될 수도 있다.
이후, 도 16 내지 도 18 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 1의 B-B'선을 따라 절단한 단면도이다. 상기 반도체 장치는 일부 구성 요소를 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 23을 참조하면, 소스/드레인 층(250)은 제1 및 제2 에피택시얼 층들(230, 240)에 더하여 제4 에피택시얼 층(235)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(195) 상에 형성되는 성장 방지 패턴(225)이 제1 리세스(195)에 의해 노출된 액티브 패턴(105) 상면을 모두 커버하지 못하고, 상기 제1 방향으로의 양 가장자리를 노출시킬 수 있으며, 이에 따라 최하층 내부 스페이서(220)와도 연결되지 않을 수 있다.
제4 에피택시얼 층(235)은 성장 방지 패턴(225)에 의해 커버되지 않은 액티브 패턴(105)의 경사진 부분으로부터 성장한 것으로서, 제1 에피택시얼 층(230)과 동일하게 제1 불순물 농도를 가질 수 있다. 하지만, 제4 에피택시얼 층(235)의 최상면의 높이는 적어도 최하층 반도체 패턴(124)의 저면보다는 낮을 수 있으며, 이에 따라 제4 에피택시얼 층(235)의 낮은 불순물 농도에 의해 각 층의 반도체 패턴들(124)이 영향을 받지 않을 수 있다. 따라서, 반도체 패턴들(124)을 포함하는 트랜지스터의 성능 열화를 방지할 수 있다.
도 24 및 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 4 내지 도 18 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 반복적인 설명은 생략한다.
도 24를 참조하면, 도 4 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 리세스(195) 상에 형성되는 성장 방지 패턴(225)이 제1 리세스(195)에 의해 노출된 액티브 패턴(105) 부분을 모두 커버하지 못하고, 상기 제1 방향으로의 양 가장자리를 노출시킬 수 있으며, 이에 따라 최하층 내부 스페이서(220)와도 연결되지 않을 수 있다.
도 25를 참조하면, 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 성장 방지 패턴(225)에 의해 커버되지 않고 노출된 액티브 패턴(105) 상면 부분이 시드로 수 있으며, 이에 따라 제1 불순물 농도를 갖는 제4 에피택시얼 층(235)이 더 형성될 수 있다.
하지만, 적어도 제1 리세스(195)의 상기 제1 방향으로의 가운데 부분에는 성장 방지 패턴(225)이 형성되어 있으므로, 기판(100) 상면에 대해 경사진 측벽을 갖는 액티브 패턴(105) 상면 부분만이 시드로 작용할 수 있으며, 이에 따라 형성되는 제4 에피택시얼 층(235)은 상기 제3 방향으로의 높이가 높지 않을 수 있다. 즉, 제4 에피택시얼 층(235)의 최상면의 높이는 적어도 최하층 반도체 패턴(124)의 저면보다는 낮을 수 있으며, 액티브 패턴(105) 상면의 높이와 유사할 수 있다.
이후, 도 16 내지 도 18 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 1의 B-B'선을 따라 절단한 단면도이다. 상기 반도체 장치는 일부 구성 요소를 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 26을 참조하면, 액티브 패턴(105) 상에 “V”자 형상의 단면을 갖는 제1 리세스(195) 대신에 “U”자 형상을 갖되 깊게 형성되는 제5 리세스(199)가 형성될 수 있으며, 성장 방지 패턴(225)은 제5 리세스(199)에 의해 노출된 액티브 패턴(105) 부분을 모두 커버하지 못하고, 기판(100) 상면에 수직한 각 양 측벽 부분을 노출시킬 수 있으며, 이에 따라 최하층 내부 스페이서(220)와도 연결되지 않을 수 있다.
제5 에피택시얼 층(237)은 성장 방지 패턴(225)에 의해 커버되지 않은 액티브 패턴(105)의 수직한 측벽 부분으로부터 성장한 것으로서, 제1 에피택시얼 층(230)과 동일하게 제1 불순물 농도를 가질 수 있다. 하지만, 제5 에피택시얼 층(237)의 최상면의 높이는 적어도 최하층 반도체 패턴(124)의 저면보다는 낮을 수 있으며, 이에 따라 제5 에피택시얼 층(237)의 낮은 불순물 농도에 의해 각 층의 반도체 패턴들(124)이 영향을 받지 않을 수 있다. 따라서, 반도체 패턴들(124)을 포함하는 트랜지스터의 성능 열화를 방지할 수 있다.
도 27 및 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 4 내지 도 18 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 반복적인 설명은 생략한다.
도 27을 참조하면, 도 4 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 액티브 패턴(105) 상에는 단면 형상이 “V”자인 제1 리세스(195) 대신에 단면 형상이 “U”자인 제5 리세스(199)가 형성될 수 있으며, 제5 리세스(199)는 제4 리세스(197)보다는 깊게 형성될 수 있다.
이에 따라 제2 스페이서 막(210)을 이방성 식각한 경우, 제5 리세스(199) 상에는 제2 스페이서 막(210)이 큰 두께를 갖지는 않지만 적어도 부분적으로는 잔류할 수 있으며, 제5 리세스(199)의 적어도 하부를 커버하는 성장 방지 패턴(225)이 형성될 수 있다. 다만, 성장 방지 패턴(225)이 제5 리세스(199)에 의해 노출된 액티브 패턴(105) 부분을 모두 커버하지 못하고, 상기 제3 방향으로 연장된 양 측벽 부분은 노출시킬 수 있으며, 최하층 내부 스페이서(220)와도 연결되지 않을 수 있다.
도 28을 참조하면, 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 성장 방지 패턴(225)에 의해 커버되지 않고 노출된 액티브 패턴(105)의 각 양 측벽 부분이 시드로 수 있으며, 이에 따라 제1 불순물 농도를 갖는 제5 에피택시얼 층(237)이 더 형성될 수 있다.
하지만, 적어도 제5 리세스(199)의 하부에는 성장 방지 패턴(225)이 형성되어 있으므로, 기판(100) 상면에 대해 수직한 측벽을 갖는 액티브 패턴(105) 부분만이 시드로 작용할 수 있으며, 이에 따라 형성되는 제5 에피택시얼 층(237)은 상기 제3 방향으로의 높이가 높지 않을 수 있다. 즉, 제5 에피택시얼 층(237)의 최상면의 높이는 적어도 최하층 반도체 패턴(124)의 저면보다는 낮을 수 있다.
이후, 도 16 내지 도 18 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 1의 B-B'선을 따라 절단한 단면도이다. 상기 반도체 장치는 일부 구성 요소를 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 29를 참조하면, 소스/드레인 층(250)은 제6 내지 제9 에피택시얼 층들(228, 234, 244, 248)을 포함할 수 있다.
제6 에피택시얼 층(228)은 각 반도체 패턴들(124)의 측벽에 얇게 형성될 수 있고, 제7 에피택시얼 층(234)은 제6 에피택시얼 층(228)으로부터 상기 제1 방향으로 돌출되어, 상기 제1 방향으로의 단면이 예를 들어, 오각형의 일부 형상을 가질 수 있으며, 제8 에피택시얼 층(244)은 성장 방지 패턴(225)으로부터 상기 제3 방향으로 성장하여 제1 개구(190)를 모두 채우고 게이트 스페이서(185)의 외측벽에 접촉할 수 있고, 제9 에피택시얼 층(248)은 제8 에피택시얼 층(244)의 표면에 얇게 형성될 수 있다.
예시적인 실시예들에 있어서, 제6 내지 제8 에피택시얼 층들(228, 234, 244)은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수 있으며, 이들은 각각 제4 내지 제6 불순물 농도들을 가질 수 있다. 상기 제6 불순물 농도는 상기 제5 불순물 농도보다 높으며, 상기 제5 불순물 농도는 상기 제4 불순물 농도보다 높을 수 있다. 또한, 제6 내지 제8 에피택시얼 층들(228, 234, 244)의 게르마늄 농도는 이 순서대로 점차 높아질 수 있다.
한편, 제9 에피택시얼 층(248)은 실리콘을 포함할 수 있다.
상기 반도체 장치는 도 1 내지 도 3에 도시된 반도체 장치와는 달리 피모스(PMOS) 트랜지스터들로 구성된 엠비씨펫(MBCFET)일 수 있다. 상기 반도체 장치에 포함된 소스/드레인 층(250)은, 각 층에 형성된 채널들 사이에서 상대적으로 농도가 낮은 제6 및 제7 에피택시얼 층들(228, 234)뿐만 아니라, 상대적으로 농도가 높은 제8 에피택시얼 층(244)도 포함할 수 있으며, 따라서 상기 각 채널들을 포함하는 트랜지스터의 성능 열화를 방지할 수 있다.
도 30 및 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 4 내지 도 18 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 반복적인 설명은 생략한다.
도 30을 참조하면, 도 4 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 상기 제1 SEG 공정 대신에 제3 SEG 공정을 수행하여 제6 에피택시얼 층(228)을 형성할 수 있다. 상기 제3 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스, 및 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 p형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, 제6 에피택시얼 층(228)은 제3 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 각 제6 에피택시얼 층들(228)은 각 희생 패턴들(114)의 측벽 상에 형성될 수 있다.
이후, 상기 실리콘 소스 가스, 상기 실리콘-게르마늄 소스 가스, 및 상기 p형 불순물 소스 가스를 사용하는 제4 SEG 공정을 수행하여 제7 에피택시얼 층(234)을 형성할 수 있다. 이때, 제7 에피택시얼 층(234)은 상기 제3 불순물 농도보다 높은 제4 불순물 농도를 가질 수 있다. 또한, 제7 에피택시얼 층(234)의 게르마늄 농도는 제6 에피택시얼 층(228)의 게르마늄 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 제7 에피택시얼 층(234)은 제6 에피택시얼 층(228)으로부터 상기 제1 방향으로 돌출될 수 있으며, 예를 들어 상기 제1 방향으로의 단면이 오각형의 일부 형상을 가질 수 있다.
도 31을 참조하면, 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제2 SEG 공정 대신에 제5 SEG 공정을 수행하여 제8 에피택시얼 층(244)을 형성할 수 있다. 상기 제5 SEG 공정은 상기 실리콘 소스 가스, 상기 실리콘-게르마늄 소스 가스, 및 상기 p형 불순물 소스 가스를 사용하여 수행할 수 있으며, 제8 에피택시얼 층(244)은 상기 제4 불순물 농도보다 높은 제5 불순물 농도를 가질 수 있다. 또한, 제8 에피택시얼 층(244)의 게르마늄 농도는 제7 에피택시얼 층(234)의 게르마늄 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 제8 에피택시얼 층(244)은 성장 방지 패턴(225) 상에서 제1 개구(190)를 모두 채울 수 있으며, 상기 제3 방향으로 더 성장하여 게이트 스페이서(185)의 하부 측벽에 접촉할 수 있다.
이후, 상기 실리콘 소스 가스만을 사용하는 제6 SEG 공정을 수행하여 제9 에피택시얼 층(248)을 형성할 수 있다. 제9 에피택시얼 층(248)은 제8 에피택시얼 층(244)으 표면에 얇게 형성될 수 있다.
전술한 공정들을 통해 제6 내지 제9 에피택시얼 층들(228, 234, 244, 248)을 포함하는 소스/드레인 층(250)이 형성될 수 있다.
이후, 도 17 및 18, 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
도 32 내지 35는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 32는 평면도이고, 도 33은 도 32의 A-A'선을 따라 절단한 단면도이며, 도 34는 도 32의 B-B'선을 따라 절단한 단면도이고, 도 35는 도 32의 C-C'선을 따라 절단한 단면도이다.
상기 반도체 장치는 PMOS 트랜지스터, 및 전술한 본 발명의 개념이 적용된 NMOS 트랜지스터를 함께 포함하는 씨모스(CMOS) 트랜지스터에 적용한 것이다. 이에 따라, 상기 NMOS 트랜지스터에 포함된 구성 요소들에 대한 반복적인 설명은 생략한다.
도 32 내지 35를 참조하면, 상기 반도체 장치는 기판(400)의 제1 및 제2 영역들(I, II) 상에 각각 형성된 제1 및 제2 MBCFET들을 포함할 수 있다.
기판(400)의 제1 및 제2 영역들(I, II)은 각각 PMOS 및 NMOS 영역들일 수 있으며, 이에 따라 상기 제1 MBCFET은 PMOS 트랜지스터들을 포함할 수 있고, 상기 제2 MBCFET은 NMOS 트랜지스터들을 포함할 수 있다.
상기 제1 MBCFET은 기판(400)의 제1 영역(I) 상에 형성된 제1 액티브 패턴(402) 상에 형성될 수 있으며, 제1 게이트 구조물(632), 제1 반도체 패턴들(426), 제1 소스/드레인 층(860), 제1 게이트 스페이서 구조물(902), 및 누설 방지 패턴(403)을 포함할 수 있다.
제1 액티브 패턴(402)의 측벽은 제1 소자 분리 패턴(432)에 의해 커버될 수 있다. 제1 게이트 구조물들(632) 사이의 제1 액티브 패턴(402) 상에는 오목한 곡면 형상의 제6 리세스(815)가 형성될 수 있으며, 제6 리세스(815)에 인접하는 제1 액티브 패턴(402) 부분에는 누설 방지 패턴(403)이 형성될 수 있다. 누설 방지 패턴(403)은 예를 들어, n형 불순물이 도핑된 실리콘을 포함할 수 있다.
제1 반도체 패턴들(426)은 제1 액티브 패턴(402)의 상면으로부터 상기 제3 방향으로 서로 이격되도록 복수의 층들에 각각 형성될 수 있으며, 각각이 상기 제1 방향으로 연장되어 제1 게이트 구조물(632)을 관통할 수 있다. 각 제1 반도체 패턴들(426)은 상기 PMOS 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 제1 채널로 지칭될 수도 있다.
제1 게이트 구조물(632)은 제1 액티브 패턴(402), 및 상기 제2 방향으로 이에 인접한 제1 소자 분리 패턴(432) 부분 상에 형성되어, 각 제1 반도체 패턴들(426)을 감쌀 수 있다.
제1 게이트 구조물(632)은 각 제1 반도체 패턴들(426)의 표면 혹은 제1 액티브 패턴(402)의 상면으로부터 순차적으로 적층된 제1 인터페이스 패턴(592), 제1 게이트 절연 패턴(602), 제1 일함수 조절 패턴(612), 및 제1 게이트 전극(622)을 포함할 수 있다.
제1 게이트 스페이서 구조물(902)은 제1 게이트 구조물(632) 상부 측벽을 커버하는 제1 게이트 스페이서(482), 및 제1 게이트 스페이서(482)의 외측벽에 형성된 제2 게이트 스페이서(872)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 스페이서(4822)의 저면은 제2 게이트 스페이서(872)의 저면보다 낮을 수 있다.
설명의 편의 상, 제1 게이트 구조물(632), 이의 각 양 측벽들에 형성된 제1 게이트 스페이서(482), 및 제1 반도체 패턴들(426)을 함께 제3 구조물로 지칭하기로 한다.
제1 소스/드레인 층(860)은 제1 액티브 패턴(402) 상면으로부터 상기 제3 방향으로 연장되어, 제1 반도체 패턴들(426)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 제1 소스/드레인 층(860)은 제1 게이트 스페이서(482)의 외측벽의 하부에 접촉할 수 있다.
제1 소스/드레인 층(860)은 제10 내지 제13 에피택시얼 층들(820, 830, 840, 850)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제10 에피택시얼 층(820)은 제1 액티브 패턴(402)의 상면, 및 제1 게이트 구조물(632)의 하부 및 제1 반도체 패턴들(426)의 측벽에 얇게 컨포멀하게 형성될 수 있고, 제11 에피택시얼 층(830)은 제10 에피택시얼 층(820) 상에서 서로 이웃하는 상기 제3 구조물들 사이 공간의 대부분을 채우되, 그 상면의 상기 제1 방향으로의 단면이 “V”자 형상의 상면을 갖고 최상면의 높이가 최상층 제1 반도체 패턴(426)의 상면 높이와 동일할 수 있으며, 제12 에피택시얼 층(840)은 제11 에피택시얼 층(830) 상에서 서로 이웃하는 상기 제3 구조물들 사이의 공간을 채우며 제1 게이트 스페이서(482)의 하부 외측벽에 접촉할 수 있고, 제13 에피택시얼 층(850)은 제12 에피택시얼 층(840)의 상면에 얇게 컨포멀하게 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제10 내지 제12 에피택시얼 층들(820, 830, 840)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄을 포함할 수 있으며, 이들은 이 순서대로 점차 증가하는 불순물 농도 및 게르마늄 농도를 가질 수 있다. 한편, 제13 에피택시얼 층(850)은 불순물이 도핑되지 않은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층(860)은 상기 제2 방향으로의 단면이 예를 들어, 오각형과 같은 다각형상을 가질 수 있다.
상기 제2 MBCFET은 기판(400)의 제2 영역(II) 상에 형성된 제2 액티브 패턴(404) 상에 형성될 수 있으며, 제2 게이트 구조물(634), 제2 반도체 패턴들(428), 제2 소스/드레인 층(930), 제2 게이트 스페이서 구조물(904), 내부 스페이서(520) 및 성장 방지 패턴(525)을 포함할 수 있다.
제2 액티브 패턴(404)의 측벽은 제2 소자 분리 패턴(434)에 의해 커버될 수 있다. 제2 게이트 구조물들(634) 사이의 제2 액티브 패턴(404) 상에는 상기 제1 방향으로의 단면이 “V”자 형상의 제7 리세스(895)가 형성될 수 있으며, 제7 리세스(895) 상에는 성장 방지 패턴(525)이 형성될 수 있다.
제2 반도체 패턴들(428)은 제2 액티브 패턴(404)의 상면으로부터 상기 제3 방향으로 서로 이격되도록 복수의 층들에 각각 형성될 수 있으며, 각각이 상기 제1 방향으로 연장되어 제2 게이트 구조물(634)을 관통할 수 있다. 각 제2 반도체 패턴들(428)은 상기 NMOS 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 제2 채널로 지칭될 수도 있다.
제2 게이트 구조물(634)은 제2 액티브 패턴(404), 및 상기 제2 방향으로 이에 인접한 제2 소자 분리 패턴(434) 부분 상에 형성되어, 각 제2 반도체 패턴들(428)을 감쌀 수 있다.
제2 게이트 구조물(634)은 각 제2 반도체 패턴들(428)의 표면 혹은 제2 액티브 패턴(404)의 상면으로부터 순차적으로 적층된 제2 인터페이스 패턴(594), 제2 게이트 절연 패턴(604), 제2 일함수 조절 패턴(614), 및 제2 게이트 전극(624)을 포함할 수 있다.
제2 게이트 스페이서 구조물(904)은 제2 게이트 구조물(634) 상부 측벽을 커버하며 상기 제1 방향으로 “L”자 형상의 단면을 갖는 제3 게이트 스페이서(484), 및 제3 게이트 스페이서(484)의 외측벽에 형성된 제4 게이트 스페이서(874)를 포함할 수 있다.
설명의 편의 상, 제2 게이트 구조물(634), 이의 각 양 측벽들에 형성된 제2 게이트 스페이서 구조물(904), 및 제2 반도체 패턴들(428)을 함께 제4 구조물로 지칭하기로 한다.
제2 반도체 패턴들(428) 사이에 형성된 제2 게이트 구조물(634) 부분, 및 제2 액티브 패턴(404) 상면과 최하층 제2 반도체 패턴(428) 사이의 제2 게이트 구조물(634) 부분의 상기 제1 방향으로의 각 측벽에는 내부 스페이서(520)가 형성될 수 있다. 내부 스페이서(520)는 상기 제1 방향으로의 단면이 말발굽 형상 혹은 일 측벽에 리세스가 형성된 반원 형상을 가질 수 있다. 이와는 달리, 내부 스페이서(520)는 상기 제1 방향으로의 단면이 일 측벽에 리세스가 형성되고 타 측벽의 모서리가 라운드 진 사각 형상을 가질 수도 있다.
제2 소스/드레인 층(930)은 제2 액티브 패턴(404) 상면으로부터 상기 제3 방향으로 연장되어, 제2 반도체 패턴들(428)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 제2 소스/드레인 층(930)은 제2 게이트 스페이서 구조물(904)의 외측벽의 하부에 접촉할 수 있다.
제2 소스/드레인 층(930)은 제14 및 제15 에피택시얼 층들(910, 920)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제14 에피택시얼 층(910)은 각 제2 반도체 패턴들(428)의 측벽으로부터 상기 제1 방향으로 돌출되어, 상기 제1 방향으로의 단면이 예를 들어, 촛불 형상 혹은 타원 형상을 가질 수 있으며, 제15 에피택시얼 층(920)은 서로 이웃하는 상기 제4 구조물들 사이의 공간을 채우며 제2 게이트 스페이서 구조물(904)의 하부 외측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 제14 및 제15 에피택시얼 층들(910, 920)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있으며, 제15 에피택시얼 층(920)의 불순물 농도는 제14 에피택시얼 층(910)의 불순물 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 층(930)은 상기 제2 방향으로의 단면이 예를 들어, 촛불 형상 혹은 타원 형상을 가질 수 있다.
제2 소스/드레인 층(930)과 성장 방지 패턴(525) 사이에는 제1 에어 갭(560)이 형성될 수 있고, 제2 소스/드레인 층(930)과 내부 스페이서(520) 사이에는 제2 에어 갭(565)이 형성될 수 있다.
상기 반도체 장치에 포함된 상기 제2 MBCFET에서, 각 층에 형성된 제2 반도체 패턴들(428) 사이에 형성된 제2 소스/드레인 층(930) 부분이 상대적으로 낮은 불순물 농도를 갖는 제14 에피택시얼 층(910)뿐만 아니라, 상대적으로 높은 불순물 농도를 갖는 제15 에피택시얼 층(920)도 포함하므로, 각 제2 반도체 패턴들(428)을 포함하는 NMOS 트랜지스터의 성능 열화가 방지될 수 있으며, 제2 소스/드레인 층(930)과 제2 액티브 패턴(404) 사이에 절연 물질을 포함하는 성장 방지 패턴(525)이 형성되어, 이들 사이의 누설 전류 발생이 방지될 수 있다.
한편, 상기 반도체 장치에 포함된 상기 제1 MBCFET에서, 제1 소스/드레인 층(860)과 제1 액티브 패턴(402) 사이에 n형 불순물이 도핑된 누설 방지 패턴(403)이 형성되어, 이들 사이의 누설 전류 발생을 방지할 수 있다.
도 36 내지 도 50은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 36, 38, 41, 45 및 48은 평면도들이고, 도 37, 39-40, 42-44, 46-47 및 49-50은 단면도들이다.
이때, 도 37 및 39는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 40, 42, 44, 46 및 49는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 43, 47 및 50은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
상기 반도체 장치 제조 방법은 도 4 내지 도 18 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 36 및 37을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(400) 상에 희생막(410) 및 반도체 막(420)을 교대로 반복적으로 적층할 수 있다.
도 38 내지 도 40을 참조하면, 최상층에 형성된 반도체 막(420) 상에 상기 제1 방향으로 연장되는 각각 연장되는 제1 및 제2 식각 마스크들을 형성하고, 이를 사용하여 하부의 반도체 막들(420), 희생막들(410), 및 기판(400) 상부를 식각함으로써, 기판(400)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 액티브 패턴들(402, 404)을 형성할 수 있다.
이에 따라, 제1 액티브 패턴(402) 상에는 교대로 반복적으로 적층된 제1 희생 라인들(412) 및 제1 반도체 라인들(422)을 포함하는 제1 핀 구조물이 형성될 수 있으며, 제2 액티브 패턴(404) 상에는 교대로 반복적으로 적층된 제2 희생 라인들(414) 및 제2 반도체 라인들(424)을 포함하는 제2 핀 구조물이 형성될 수 있다.
이후, 기판(400)의 제1 및 제2 영역들(I, II) 상에 제1 및 제2 액티브 패턴들(402, 404)의 측벽들을 커버하는 제1 및 제2 소자 분리 패턴들(432, 434)을 각각 형성할 수 있다.
이후, 제1 및 제2 소자 분리 패턴들(432, 434) 상에 상기 제1 및 제2 핀 구조물들을 각각 부분적으로 커버하는 제1 및 제2 더미 게이트 구조물들(472, 474)을 각각 형성할 수 있다.
제1 더미 게이트 구조물(472)은 상기 제1 핀 구조물 및 이에 인접하는 제1 소자 분리 패턴(432)의 일부 상에 순차적으로 적층된 제1 더미 게이트 절연 패턴(442), 제1 더미 게이트 전극(452), 및 제1 더미 게이트 마스크(462)를 포함할 수 있으며, 제2 더미 게이트 구조물(474)은 상기 제2 핀 구조물 및 이에 인접하는 제2 소자 분리 패턴(434)의 일부 상에 순차적으로 적층된 제2 더미 게이트 절연 패턴(444), 제2 더미 게이트 전극(454), 및 제2 더미 게이트 마스크(464)을 포함할 수 있다.
도 41 내지 도 43을 참조하면, 상기 제1 및 제2 핀 구조물들, 제1 및 제2 소자 분리 패턴들(432, 434), 및 제1 및 제2 더미 게이트 구조물들(472, 474)이 형성된 기판(400) 상에 제1 스페이서 막(480)을 형성하고, 기판(400)의 제2 영역(II)을 커버하는 제1 포토레지스트 패턴(800)을 제1 스페이서 막(480) 상에 형성한 후, 이를 사용하는 식각 공정을 통해 기판(400)의 제1 영역(I) 상에 형성된 제1 스페이서 막(480) 부분을 제거할 수 있다.
이에 따라, 제1 더미 게이트 구조물(472)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제1 게이트 스페이서(482)가 형성될 수 있다.
이후, 제1 더미 게이트 구조물(472) 및 제1 게이트 스페이서(482)를 식각 마스크로 사용하여 노출된 상기 제1 핀 구조물을 식각함으로써, 기판(400)의 제1 액티브 패턴(402) 상면을 노출시키는 제3 개구(810)를 형성할 수 있으며, 제3 개구(810)에 의해 노출된 제1 액티브 패턴(402) 상면에는 제6 리세스(815)가 형성될 수 있다.
이에 따라, 제1 더미 게이트 구조물(472) 및 제1 게이트 스페이서(482) 하부에 형성된 제1 희생 라인들(412) 및 제1 반도체 라인들(422)은 각각 제1 희생 패턴들(416) 및 제1 반도체 패턴들(426)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 제1 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다. 이하에서는 설명의 편의 상, 제1 더미 게이트 구조물(472) 및 이의 각 양 측벽들에 형성된 제1 게이트 스페이서(482), 및 상기 제1 핀 구조물을 함께 제1 구조물로 지칭하기로 한다.
예시적인 실시예들에 있어서, 제6 리세스(815)는 얕게 형성될 수 있으며, 그 저면은 곡면 형상일 수 있다.
이후, 제6 리세스(815)에 의해 노출된 제1 액티브 패턴(402) 상부에 예를 들어, n형 불순물을 도핑하여 누설 방지 패턴(403)을 형성할 수 있다.
도 44를 참조하면, 제1 포토레지스트 패턴(800)을 제거한 후, 제6 리세스(815)에 의해 노출된 제1 액티브 패턴(402) 상면에 제1 소스/드레인 층(860)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층(860)은 제6 리세스(815)에 의해 각각 노출된 제1 액티브 패턴(402) 상면, 및 제1 희생 패턴들(416) 및 제1 반도체 패턴들(426)의 측벽을 시드로 사용하는 제1 내지 제4 SEG 공정들을 수행함으로써 형성될 수 있다.
상기 각 제1 내지 제3 SEG 공정들은 실리콘 소스 가스, 게르마늄 소스 가스 및 p형 불순물 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 p형 불순물이 도핑된 단결정 실리콘-게르마늄을 포함하는 제10 내지 제12 에피택시얼 층들(820, 830, 840)이 각각 형성될 수 있다. 이들은 이 순서대로 점차 증가하는 불순물 농도 및 게르마늄 농도를 가질 수 있다. 한편, 상기 제4 SEG 공정은 실리콘 소스 가스만을 사용하여 수행될 수 있으며, 이에 따라, 불순물이 도핑되지 않은 단결정 실리콘을 포함하는 제13 에피택시얼 층(850)이 형성될 수 있다.
도 45 내지 도 47을 참조하면, 상기 제1 구조물, 제1 소스/드레인 층(860), 제1 소자 분리 패턴(432), 및 제1 스페이서 막(480)이 형성된 기판(400) 상에 제2 스페이서 막(870)을 형성하고, 기판(400)의 제1 영역(I)을 커버하는 제2 포토레지스트 패턴(880)을 제2 스페이서 막(870) 상에 형성한 후, 이를 사용하는 식각 공정을 통해 기판(400)의 제2 영역(II) 상에 형성된 제2 스페이서 막(870) 부분을 제거할 수 있다.
이에 따라, 제2 더미 게이트 구조물(474) 및 그 표면에 형성된 제1 스페이서 막(480)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제4 게이트 스페이서(874)가 형성될 수 있다.
이후, 제1 스페이서 막(480)을 이방성 식각하여, 제2 더미 게이트 구조물(474)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제3 게이트 스페서(484)를 형성할 수 있다. 이때, 제3 게이트 스페이서(484)는 제4 게이트 스페이서(874) 하부에 형성된 부분이 잔류할 수 있으며, 이에 따라 상기 제1 방향으로의 단면이 “L”자 형상을 가질 수 있다. 순차적으로 적층된 제3 및 제4 게이트 스페이서들(484, 874)은 제2 게이트 스페이서 구조물(904)을 형성할 수 있다.
이후, 제2 더미 게이트 구조물(474) 및 제2 게이트 스페이서 구조물(904)을 식각 마스크로 사용하여 노출된 상기 제2 핀 구조물을 식각함으로써, 기판(400)의 제2 액티브 패턴(404) 상면을 노출시키는 제4 개구(890)를 형성할 수 있으며, 상기 노출된 제2 액티브 패턴(404) 부분을 더 식각하여 제4 개구(890)와 연통되는 제7 리세스(895)를 형성할 수 있다.
이에 따라, 제2 더미 게이트 구조물(474) 및 제2 게이트 스페이서 구조물(904) 하부에 형성된 제2 희생 라인들(414) 및 제2 반도체 라인들(424)은 각각 제2 희생 패턴들(418) 및 제2 반도체 패턴들(428)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 제2 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다. 이하에서는 설명의 편의 상, 제2 더미 게이트 구조물(474), 이의 각 양 측벽들에 형성된 제2 게이트 스페이서 구조물(904), 및 상기 제2 핀 구조물을 함께 제2 구조물로 지칭하기로 한다.
예시적인 실시예들에 있어서, 제7 리세스(895)는 상기 제1 방향으로의 단면이 “V”자 형상을 가질 수 있다.
도 48 내지 도 50을 참조하면, 제2 포토레지스트 패턴(880)을 제거한 후, 제7 리세스(895)에 의해 노출된 제2 희생 패턴들(418)의 상기 제1 방향으로의 각 양 측벽을 식각하여 제8 리세스를 형성하고, 이를 채우는 내부 스페이서(520)를 형성할 수 있다.
예시적인 실시예들에 있어서, 내부 스페이서(520)는 제3 스페이서 막을 상기 제8 리세스를 채우도록 기판(400) 상에 형성한 후, 이를 이방성 식각함으로써 형성될 수 있으며, 이때 제7 리세스(895) 상에는 성장 방지 패턴(525)이 형성될 수 있다.
이후, 성장 방지 패턴(525) 상에 제4 개구(890)를 채우는 제2 소스/드레인 층(930)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 층(930)은 각 제2 반도체 패턴들(428)의 측벽을 시드로 사용하는 제5 및 제6 SEG 공정들을 수행함으로써 형성될 수 있다.
상기 각 제5 및 제6 SEG 공정들은 실리콘 소스 가스, 탄소 소스 가스 및 n형 불순물 소스 가스를 사용하여 수행되거나, 혹은 실리콘 소스 가스 및 n형 불순물 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 n형 불순물이 도핑된 실리콘을 포함하는 제14 및 제15 에피택시얼 층들(910, 920)이 각각 형성될 수 있다. 이때, 제15 에피택시얼 층(920)의 불순물 농도는 제14 에피택시얼 층(910)의 불순물 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 제14 에피택시얼 층(910)은 각 제2 반도체 패턴들(428)의 측벽으로부터 상기 제1 방향으로 돌출되어, 상기 제1 방향으로의 단면이 예를 들어, 촛불 형상 혹은 타원 형상을 가질 수 있으며, 제15 에피택시얼 층(920)은 제4 개구(890)를 채우며 제2 게이트 스페이서 구조물(904)의 하부 외측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 층(930)과 성장 방지 패턴(525) 사이에는 제1 에어 갭(560)이 형성될 수 있으며, 제2 소스/드레인 층(930)과 내부 스페이서(520) 사이에는 제2 에어 갭(565)이 형성될 수 있다.
다시 도 32 내지 도 35를 참조하면, 상기 제1 및 제2 구조물들, 제2 스페이서 막(870), 및 제1 및 제2 소스/드레인 층들(860, 930)을 덮는 절연막(570)을 제2 소자 분리 패턴(434) 상에 형성한 후, 상기 제1 및 제2 구조물들에 각각 포함된 제1 및 제2 더미 게이트 구조물들(472, 474)을 각각 제1 및 제2 게이트 구조물들(632, 634)로 치환함으로써, 상기 반도체 장치를 완성할 수 있다.
이때, 제2 스페이서 막(870)의 상부가 제거되어 제1 게이트 스페이서(482)의 외측벽 상에 형성된 제2 게이트 스페이서(872)를 형성할 수 있으며, 이들은 함께 제1 게이트 스페이서 구조물(902)을 형성할 수 있다.
제1 게이트 구조물(632)은 제1 인터페이스 패턴(592), 제1 게이트 절연 패턴(602), 제1 일함수 조절 패턴(612), 및 제1 게이트 전극(622)을 포함할 수 있으며 제2 게이트 구조물(634)은 제2 인터페이스 패턴(594), 제2 게이트 절연 패턴(604), 제2 일함수 조절 패턴(614), 및 제2 게이트 전극(624)을 포함할 수 있다.
도 51은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 32의 B-B'선을 따라 절단한 단면도이다. 상기 반도체 장치는 전술한 본 발명의 개념을 NMOS 트랜지스터뿐만 아니라 PMOS 트랜지스터에도 적용한 것이다. 이에 따라, 이전에 설명된 구성 요소들에 대한 반복적인 설명은 생략한다.
도 51을 참조하면, 제1 게이트 구조물들(632) 사이의 제1 액티브 패턴(402) 상에는 상기 제1 방향으로의 단면이 “V”자 형상인 제9 리세스(817)가 형성될 수 있으며, 제9 리세스(817) 상에는 성장 방지 패턴(525)이 형성될 수 있다.
제1 소스/드레인 층(860)은 성장 방지 패턴(525) 상에서 상기 제3 방향으로 연장되어, 제1 반도체 패턴들(426)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 제1 소스/드레인 층(860)은 제1 게이트 스페이서(482)의 외측벽의 하부에 접촉할 수 있다.
제1 소스/드레인 층(860)은 제10 내지 제13 에피택시얼 층들(820, 830, 840, 850)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제10 에피택시얼 층(820)은 각 제1 반도체 패턴들(426)의 측벽에 형성될 수 있고, 제11 에피택시얼 층(830)은 제10 에피택시얼 층(820) 상에서 상기 제1 방향으로 돌출되어, 예를 들어 오각형과 같은 다각형상을 가질 수 있으며, 제12 에피택시얼 층(840)은 성장 방지 패턴(525) 상에서 서로 이웃하는 상기 제3 구조물들 사이의 공간을 채우며 제1 게이트 스페이서(482)의 하부 외측벽에 접촉할 수 있고, 제13 에피택시얼 층(850)은 제12 에피택시얼 층(840)의 상면에 얇게 컨포멀하게 형성될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 400: 기판 105: 액티브 패턴
110: 희생막 112: 희생 라인
114: 희생 패턴 120: 반도체 막
122: 반도체 라인 124: 반도체 패턴
126, 128: 제1, 제2 반도체 패턴 130: 소자 분리 패턴
145: 더미 게이트 절연 패턴 155: 더미 게이트 전극
165: 더미 게이트 마스크 175: 더미 게이트 구조물
185: 게이트 스페이서 210: 제2 스페이서 막
220, 520: 내부 스페이서 225, 525: 성장 방지 패턴
230, 240, 233, 235, 237, 228, 234, 244, 248: 제1 내지 제9 에피택시얼 층
250: 소스/드레인 층 260, 265: 제1, 제2 에어 갭
270, 570: 절연막 190, 280, 810, 890: 제1 내지 제4 개구
195, 200, 205, 197, 199, 815, 895: 제1 내지 제7 리세스
290: 인터페이스 패턴 300: 게이트 절연 패턴
310: 일함수 조절 패턴 320: 게이트 전극
330: 게이트 구조물
402, 404: 제1, 제2 액티브 패턴
410: 희생막 412, 414: 제1, 제2 희생 라인
416, 418: 제1, 제2 희생 패턴 420: 반도체 막
422, 424: 제1, 제2 반도체 라인 426, 428: 제1, 제2 반도체 패턴
432, 434: 제1, 제2 소자 분리 패턴
442, 444: 제1, 제2 더미 게이트 절연 패턴
452, 454: 제1, 제2 더미 게이트 전극
462, 464: 제1, 제2 더미 게이트 마스크
472, 474: 제1, 제2 더미 게이트 구조물
480, 870: 제1, 제2 스페이서 막
482, 872, 484, 874: 제1 내지 제4 게이트 스페이서
592, 594: 제1, 제2 인터페이스 패턴
602, 604: 제1, 제2 게이트 절연 패턴
612, 614: 제1, 제2 일함수 조절 패턴
622, 624: 제1, 제2 게이트 전극
817: 제9 리세스
820, 830, 840, 850, 910, 920: 제10 내지 제15 에피택시얼 층
860, 930: 제1, 제2 소스/드레인 층 560, 565: 제1, 제2 에어 갭

Claims (20)

  1. 기판 상에 형성되고, 상부에 일 방향으로의 단면이 V자 형상인 리세스가 형성된 액티브 패턴;
    상기 리세스 상에 형성된 성장 방지 패턴;
    상기 리세스 양 측의 상기 액티브 패턴 부분들 상에 각각 형성된 게이트 구조물들;
    상기 각 게이트 구조물들을 관통하며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 채널들; 및
    상기 성장 방지 패턴 상에 형성되어 상기 채널들과 연결된 소스/드레인 층을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 소스/드레인 층은
    상기 각 채널들의 측벽에 형성된 제1 에피택시얼 층; 및
    상기 제1 에피택시얼 층들을 둘러싸며 상기 성장 방지 패턴 상에 형성된 제2 에피택시얼 층을 포함하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 소스/드레인 층은 n형 불순물이 도핑된 실리콘 혹은 n형 불순물이 도핑된 실리콘 탄화물을 포함하며, 상기 제2 에피택시얼 층의 불순물 농도는 상기 제1 에피택시얼 층의 불순물 농도보다 높은 반도체 장치.
  4. 제 2 항에 있어서, 상기 제1 층의 일 방향으로의 단면이 상기 각 채널들의 측벽으로부터 상기 기판 상면에 평행한 수평 방향을 따라 돌출된 촛불 형상 혹은 타원 형상을 갖는 반도체 장치.
  5. 제 1 항에 있어서, 상기 소스/드레인 층은
    상기 각 채널들의 측벽에 형성된 제1 에피택시얼 층;
    상기 제1 에피택시얼 층으로부터 상기 기판 상면에 평행한 수평 방향으로 돌출된 제2 에피택시얼 층; 및
    상기 에피택시얼 제1 층들을 둘러싸며 상기 성장 방지 패턴 상에 형성된 제3 에피택시얼 층을 포함하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 소스/드레인 층은 p형 불순물이 도핑된 실리콘-게르마늄을 포함하며, 상기 제3 에피택시얼 층의 불순물 농도는 상기 제2 에피택시얼 층의 불순물 농도보다 높고, 상기 제2 에피택시얼 층의 불순물 농도는 상기 제1 에피택시얼 층의 불순물 농도보다 높은 반도체 장치.
  7. 제 6 항에 있어서, 상기 제3 에피택시얼 층의 게르마늄 농도는 상기 제2 에피택시얼 층의 게르마늄 농도보다 높고, 상기 제2 에피택시얼 층의 게르마늄 농도는 상기 제1 에피택시얼 층의 게르마늄 농도보다 높은 반도체 장치.
  8. 제 5 항에 있어서, 상기 각 제1 내지 제3 에피택시얼 층들은 p형 불순물이 도핑된 실리콘-게르마늄을 포함하며,
    상기 소스/드레인 층은 상기 제3 에피택시얼 층 상에 형성되고 실리콘을 포함하는 제4 에피택시얼 층을 더 포함하는 반도체 장치.
  9. 제 5 항에 있어서, 상기 제2 에피택시얼 층의 일 방향으로의 단면이 상기 제1 에피택시얼 층으로부터 상기 기판 상면에 평행한 수평 방향을 따라 돌출된 오각형의 일부 형상을 갖는 반도체 장치.
  10. 제 1 항에 있어서, 상기 성장 방지 패턴과 상기 소스/드레인 층 사이에 형성된 제1 에어 갭을 더 포함하는 반도체 장치.
  11. 제 1 항에 있어서, 상기 채널들 사이에 형성된 상기 게이트 구조물의 제1 부분의 측벽, 및 상기 액티브 패턴 상면과 상기 채널들 중 최하층 채널 사이에 형성된 상기 게이트 구조물의 제2 부분의 측벽에 형성된 내부 스페이서를 더 포함하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 내부 스페이서는 상기 성장 방지 패턴과 동일한 물질을 포함하는 반도체 장치.
  13. 제 11 항에 있어서, 상기 내부 스페이서와 상기 소스/드레인 층 사이에 형성된 제2 에어 갭을 더 포함하는 반도체 장치.
  14. 제 11 항에 있어서, 상기 게이트 구조물 제2 부분의 측벽에 형성된 상기 내부 스페이서는 상기 성장 방지 패턴과 서로 연결된 반도체 장치.
  15. 제 11 항에 있어서, 상기 게이트 구조물 제2 부분의 측벽에 형성된 상기 내부 스페이서는 상기 성장 방지 패턴과 서로 이격된 반도체 장치.
  16. 기판 상에 형성된 액티브 패턴;
    상기 기판의 상면에 수직한 수직 방향을 따라 상기 액티브 패턴 상에 서로 이격된 채널들;
    상기 액티브 패턴 상에 형성되어, 상기 각 채널들의 적어도 일부 표면을 감싸는 게이트 구조물;
    상기 게이트 구조물의 각 양 측의 상기 액티브 패턴 부분 상에 형성되어 상기 채널들과 연결되고, 불순물이 도핑된 반도체 물질을 포함하며,
    상기 각 채널들의 측벽에 형성되고, 제1 불순물 농도를 갖는 제1 에피택시얼 층; 및
    상기 제1 에피택시얼 층들을 둘러싸면서 상기 액티브 패턴 상에 형성되며, 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 에피택시얼 층을 포함하는 소스/드레인 층을 구비하며,
    상기 액티브 패턴과 상기 소스/드레인 층 사이에는 성장 방지 패턴이 형성된 반도체 장치.
  17. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상에 형성된 게이트 구조물;
    상기 게이트 구조물을 관통하며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 채널들;
    상기 게이트 구조물의 각 양 측의 액티브 패턴 부분 상에 형성된 성장 방지 패턴;
    상기 성장 방지 패턴 상에 형성되어 상기 채널들과 연결된 소스/드레인 층;
    상기 채널들 사이에 형성된 상기 게이트 구조물의 제1 부분의 측벽, 및 상기 액티브 패턴 상면과 상기 채널들 중 최하층 채널 사이에 형성된 상기 게이트 구조물의 제2 부분의 측벽에 형성된 내부 스페이서; 및
    상기 내부 스페이서와 상기 소스/드레인 층 사이에 형성된 에어 갭을 포함하는 반도체 장치.
  18. 기판 상에 형성되고, 상부에 리세스가 형성된 액티브 패턴;
    상기 리세스 양 측의 상기 액티브 패턴 부분들 상에 각각 형성된 게이트 구조물들;
    상기 각 게이트 구조물들을 관통하며, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 채널들; 및
    상기 액티브 패턴 상에 형성되어 상기 채널들과 연결되고, 불순물이 도핑된 반도체 물질을 포함하는 소스/드레인 층을 포함하며,
    상기 소스/드레인 층은 각 층의 상기 채널들 사이에서 상기 기판 상면에 평행한 수평 방향을 따라 일 채널의 측벽으로부터 타 채널의 측벽까지 상기 불순물의 농도가 제1 농도, 이보다 높은 제2 농도, 및 상기 제1 농도로 변화하는 반도체 장치.
  19. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성되고, 상부에 제1 리세스가 형성된 제1 액티브 패턴;
    상기 제1 리세스 양 측의 상기 제1 액티브 패턴 부분들 상에 각각 형성된 제1 게이트 구조물들;
    상기 각 제1 게이트 구조물들을 관통하며, 상기 기판의 상면에 수직한 수직 방향으로 서로 이격된 제1 채널들; 및
    상기 제1 리세스 상에 형성되어 상기 제1 채널들에 접촉하는 제1 소스/드레인 층을 포함하는 제1 트랜지스터; 및
    상기 기판의 상기 제2 영역 상에 형성되고, 상부에 일 방향으로의 단면이 V자 형상인 제2 리세스가 형성된 제2 액티브 패턴;
    상기 제2 리세스 상에 형성된 성장 방지 패턴;
    상기 제2 리세스 양 측의 상기 제2 액티브 패턴 부분들 상에 각각 형성된 제2 게이트 구조물들;
    상기 각 제2 게이트 구조물들을 관통하며, 상기 수직 방향으로 서로 이격된 제2 채널들; 및
    상기 성장 방지 패턴 상에 형성되어 상기 제2 채널들에 접촉하는 제2 소스/드레인 층을 포함하는 제2 트랜지스터를 구비하는 반도체 장치.
  20. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 제1 채널들;
    상기 기판의 제1 영역 상에 형성되어, 상기 각 제1 채널들의 적어도 일부 표면을 감싸는 제1 게이트 구조물;
    상기 제1 게이트 구조물의 각 양 측의 상기 기판 부분 상에 형성되어 상기 제1 채널들과 연결되고, 불순물이 도핑된 반도체 물질을 포함하며,
    상기 제1 채널들 및 그 하부의 상기 제1 게이트 구조물 부분들의 측벽 상에 상기 수직 방향으로 연장되고, 제1 불순물 농도를 갖는 제1 에피택시얼 층; 및
    상기 제1 층의 표면 상에 형성되며, 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 에피택시얼 층을 포함하는 제1 소스/드레인 층;
    상기 기판의 제2 영역 상에 상기 수직 방향을 따라 서로 이격된 제2 채널들;
    상기 기판의 제2 영역 상에 형성되어, 상기 각 제2 채널들의 적어도 일부 표면을 감싸는 제2 게이트 구조물;
    상기 제2 게이트 구조물의 각 양 측의 상기 기판 부분 상에 형성되어 상기 제2 채널들과 연결되고, 불순물이 도핑된 반도체 물질을 포함하며,
    상기 각 제2 채널들의 측벽에 형성되고, 제3 불순물 농도를 갖는 제3 에피택시얼 층; 및
    상기 제3 에피택시얼 층들을 둘러싸면서 상기 기판 상에 형성되며, 상기 제3 불순물 농도보다 높은 제4 불순물 농도를 갖는 제4 에피택시얼 층을 포함하는 제2 소스/드레인 층을 구비하는 반도체 장치.
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