KR20230168057A - 반도체 소자 및 그 제조방법 - Google Patents

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김경호
문강훈
이초은
전용욱
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Abstract

본 발명의 기술적 사상은 불량이 최소화되고 성능 및 신뢰성이 향상된 반도체 소자, 및 그 제조방법을 제공한다. 그 반도체 소자는, 기판 상에서 돌출된 구조를 가지고 제1 방향으로 연장하는 핀 활성 영역; 상기 기판 상에서 상기 핀 활성 영역의 양 측벽을 덮는 소자 분리막; 상기 핀 활성 영역, 및 상기 소자 분리막 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장하는 게이트 구조체; 상기 핀 활성 영역의 상면으로부터 수직 방향으로 서로 이격되어 배치된 복수의 나노시트들을 구비한 나노시트 구조체; 및 상기 게이트 구조체에 인접하여 상기 핀 활성 영역 상에 배치된 소스 및 드레인 영역;을 포함하고, 상기 소스 및 드레인 영역은, 차례로 적층된 버퍼층, 내측 불순물층, 및 중심 불순물층을 포함하며, 상기 버퍼층은 상기 수직 방향으로 인접하는 2개의 나노시트들의 사이, 및 상기 핀 활성 영역의 상면과 나노시트의 사이에 인덴트(indent)를 채우며, 상기 복수의 나노시트들은 상기 내측 불순물층의 측면에 접한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and manufacturing method thereof}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히, 전계효과 트랜지스터(Field-Effect Transistor: FET)를 구비한 반도체 소자 및 그 제조방법에 관한 것이다.
집적 회로 소자의 크기가 감소함에 따라, 기판 상에 FET의 집적도가 점점 증가하고 있으며, 이에 따라 동일한 레이아웃 영역 상에 적층된 복수의 나노시트들을 포함하는 나노시트(Nano-Sheet: NS)-FET이 개발되고 있다. 한편, 반도체 소자의 집적도가 높아지고 소자의 사이즈가 축소됨에 따라 NS-FET의 제조 과정에서 공정 불량 발생이 증가하고 있다. 이에 따라, 공정 불량 발생을 최소화하고 NS-FET의 성능 및 신뢰성을 향상시킬 수 있는 구조가 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 불량이 최소화되고 성능 및 신뢰성이 향상된 반도체 소자, 및 그 제조방법을 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 기판 상에서 돌출된 구조를 가지고 제1 방향으로 연장하는 핀 활성 영역; 상기 기판 상에서 상기 핀 활성 영역의 양 측벽을 덮는 소자 분리막; 상기 핀 활성 영역, 및 상기 소자 분리막 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장하는 게이트 구조체; 상기 핀 활성 영역의 상면으로부터 수직 방향으로 서로 이격되어 배치된 복수의 나노시트들을 구비한 나노시트 구조체; 및 상기 게이트 구조체에 인접하여 상기 핀 활성 영역 상에 배치된 소스 및 드레인 영역;을 포함하고, 상기 소스 및 드레인 영역은, 차례로 적층된 버퍼층, 내측 불순물층, 및 중심 불순물층을 포함하며, 상기 버퍼층은 상기 수직 방향으로 인접하는 2개의 나노시트들의 사이, 및 상기 핀 활성 영역의 상면과 나노시트의 사이에 인덴트(indent)를 채우며, 상기 복수의 나노시트들은 상기 내측 불순물층의 측면에 접하는, 반도체 소자를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판 상에서 제1 방향으로 연장하는 핀 활성 영역; 상기 제1 방향에 수직하는 제2 방향으로 상기 핀 활성 영역을 가로질러 연장하는 게이트 구조체; 상기 핀 활성 영역의 상면으로부터 수직 방향으로 서로 이격되어 배치된 복수의 나노시트를 구비한 나노시트 구조체; 및 상기 제1 방향으로 상기 게이트 구조체의 양쪽에 상기 핀 활성 영역 상에 배치된 소스 및 드레인 영역;을 포함하고, 상기 소스 및 드레인 영역은, 차례로 적층된 버퍼층, 내측 불순물층, 및 중심 불순물층을 포함하며, 상기 버퍼층은 상기 제1 방향으로 돌출되고 상기 수직 방향으로 서로 이격된 복수의 돌출부들을 포함하며, 상기 복수의 나노시트들 각각의 끝단 부분은 상기 수직 방향으로 인접하는 2개의 돌출부들 사이, 또는 상기 게이트 구조체의 스페이서와 돌출부의 사이에 끼워지고, 상기 내측 불순물층에 접하는, 반도체 소자를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판 상에서 돌출된 구조를 가지고 제1 방향으로 연장하는 핀 활성 영역; 상기 기판 상에서 상기 핀 활성 영역의 양 측벽을 덮는 소자 분리막; 상기 핀 활성 영역, 및 상기 소자 분리막 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장하는 게이트 구조체; 상기 핀 활성 영역의 상면으로부터 수직 방향으로 서로 이격되어 배치된 복수의 나노시트들을 구비한 나노시트 구조체; 및 상기 게이트 구조체에 인접하여 상기 핀 활성 영역 상에 배치된 소스 및 드레인 영역;을 포함하고, 상기 소스 및 드레인 영역은, 차례로 적층된 버퍼층, 내측 불순물층, 및 중심 불순물층을 포함하며, 상기 버퍼층은 상기 제1 방향으로 돌출되고 상기 수직 방향으로 서로 이격된 복수의 제1 돌출부들을 포함하며, 상기 복수의 나노시트들 각각은, GAA(Gate All Around) 구조로 상기 게이트 구조체의 메탈 게이트에 의해 둘러싸이고, 상기 복수의 나노시트들 각각의 끝단 부분은 상기 수직 방향으로 인접하는 2개의 제1 돌출부들 사이, 또는 상기 게이트 구조체의 스페이서와 제1 돌출부의 사이에 끼워지고, 상기 내측 불순물층에 접하는, 반도체 소자를 제공한다.
한편, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판 상에 희생 반도체층과 나노시트 반도체층을 번갈아 적층하여 적층 구조체를 형성하는 단계; 상기 적층 구조체 및 상기 기판의 일부를 식각하여 제1 방향으로 연장하는 핀 활성 영역, 및 상기 핀 활성 영역 상의 적층 패턴 구조체를 형성하는 단계; 상기 핀 활성 영역의 양 측벽을 덮는 소자 분리막을 형성하는 단계; 상기 적층 패턴 구조체 및 소자 분리막 상에 상기 제1 방향에 교차하는 제2 방향으로 연장하는 더미 게이트 구조체를 형성하는 단계; 상기 더미 게이트 구조체를 마스크로 하여 상기 적층 패턴 구조체를 식각하여 상기 핀 활성 영역의 상면을 노출시키고, 상기 적층 패턴 구조체를 복수의 나노시트 구조체들로 분할하는 트렌치를 형성하는 단계; 상기 트렌치 내에 에피층을 성장시켜 소스 및 드레인 영역을 형성하는 단계; 및 상기 더미 게이트 구조체의 폴리실리콘, 및 적층 패턴 구조체의 희생 반도체층을 제거하는 단계; 및 제거된 부분을 메탈로 채워 게이트 구조체를 형성하는 단계;를 포함하고, 상기 나노시트 구조체들 각각은, 상기 나노시트 반도체층으로 형성되고, 상기 핀 활성 영역의 상면으로부터 수직 방향으로 서로 이격된 복수의 나노시트들을 포함하며, 상기 소스 및 드레인 영역을 형성하는 단계에서, 상기 트렌치 내에 버퍼층, 내측 불순물층, 및 중심 불순물층을 순차적으로 형성하며, 상기 버퍼층은 상기 수직 방향으로 인접하는 2개의 나노시트들의 사이, 및 상기 핀 활성 영역의 상면과 나노시트의 사이의 인덴트로 연장하고, 상기 복수의 나노시트들은 상기 내측 불순물층에 접하는, 반도체 소자 제조방법을 제공한다.
본 발명의 기술적 사상에 의한 반도체 소자는, 나노시트들의 폭은 그대로 유지하면서, 게이트 라인의 내부 메탈 게이트에 대응하는 부분에 깊은 인덴트 구조로 버퍼층을 형성함으로써, 게이트 라인과 소스/드레인 영역 간의 단락 문제와 게이트 라인의 리키지 문제를 효과적으로 해결할 수 있다.
또한, 기술적 사상에 의한 반도체 소자는, 버퍼층이 깊은 인덴트 구조로 형성됨으로써, 소스/드레인 영역의 체적 감소 및 소스/드레인 정션 오버랩의 부족 문제를 해결할 수 있고, 그에 따라, 소스/드레인 영역과 채널 영역의 저항 열화를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자에 대한 평면 레이아웃이다.
도 2a는 도 1의 I-I' 부분을 절단하여 보여주는 단면도이고, 도 2b는 도 2a의 EX1에 대한 확대 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도 및 평면도로서, 각각 도 2b 및 도 2c의 확대 단면도와 확대 평면도에 대응한다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도이다.
도 5a 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을보여주는 단면도들 및 평면도들이다.
첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자에 대한 평면 레이아웃이고, 도 2a는 도 1의 I-I' 부분을 절단하여 보여주는 단면도이고, 도 2b는 도 2a의 EX1에 대한 확대 단면도이며, 도 2c는 도 2a의 제1 레벨(LV1)에 대응하는 확대 평면도이다. 한편, 도 2b에서, 메탈 실리사이드막과 콘택 플러그는 생략되어 도시되고 있다.
도 1 내지 도 2c를 참조하면, 본 실시예의 반도체 소자(100)는, 핀 활성 영역(FA), 나노시트 구조체(NSS), 및 게이트 구조체(GST)를 포함할 수 있다. 본 실시예의 반도체 소자(100)는, 예컨대, 나노시트 구조체(NSS)를 포함한 NMOS FET일 수 있다.
핀 활성 영역(FA)은 기판(102) 상에 복수 개 배치될 수 있다. 핀 활성 영역(FA)은 제1 방향(X 방향)으로 연장할 수 있다. 복수 개의 핀 활성 영역들(FA)은 제2 방향(Y 방향)으로 서로 이격될 수 있다. 핀 활성 영역(FA)은 기판(102)으로부터 수직 방향, 즉, 제3 방향(Z 방향)으로 돌출된 구조를 가지고 제1 방향(X 방향)으로 연장할 수 있다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(102) 상에는 핀 활성 영역(FA)의 양 측벽을 덮는 소자 분리막(114)이 배치될 수 있다. 소자 분리막(114)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
나노시트 구조체(NSS)는 대응하는 핀 활성 영역(FA)의 상면(FT)에서 제3 방향(Z 방향)으로 이격되어 배치될 수 있다. 또한, 나노시트 구조체(NSS)는 제3 방향(Z 방향)으로 서로 이격된 복수의 나노시트들(N1, N2, N3)을 포함할 수 있다. 여기서, 나노시트는 전류가 흐르는 전도성 구조체로서 평판 형태를 가질 수 있다. 또한, 나노시트는 스트링 형태의 나노와이어를 포함할 수 있다. 도 2a 및 도 2c에서, 하나의 나노시트 구조체(NSS)가 3개의 나노시트들(N1, N2, N3)을 포함하지만, 하나의 나노시트 구조체(NSS)에 포함된 나노시트의 개수가 3개에 한정되는 것은 아니다.
게이트 구조체(GST)는 게이트 라인(160), 게이트 유전막(152), 및 스페이서(118)를 포함할 수 있다. 게이트 라인(160)은 핀 활성 영역(FA) 및 소자 분리막(114) 상에 복수 개 배치될 수 있다. 복수 개의 게이트 라인들(160) 각각은 제1 방향(X 방향)과 교차하는 제2 방향(Y 방향)으로 핀 활성 영역들(FA)을 가로질러 연장할 수 있다. 복수의 게이트 라인들(160)은 제1 방향(X 방향)으로 서로 이격되어 배치될 수 있다.
핀 활성 영역(FA)과 게이트 라인(160)이 교차하는 영역에 나노시트 구조체(NSS)가 배치될 수 있다. 나노시트 구조체(NSS)는 핀 활성 영역(FA)으로부터 이격되어 핀 활성 영역(FA)의 상면(FT)에 대향할 수 있다. 나노시트 구조체(NSS)의 복수의 나노시트들(N1, N2, N3)은 핀 상면(FT)으로부터의 거리(Z 방향의 거리)가 서로 다를 수 있다. 예컨대, 복수의 나노시트들(N1, N2, N3)은 핀 활성 영역(FA)의 핀 상면(FT) 상에 차례로 적층된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다.
도 1에서, 대략 사각형의 평면 형태의 나노시트 구조체(NSS)를 도시하고 있으나, 나노시트 구조체(NSS)의 평면 형태가 사각형에 한정되는 것은 아니다. 예컨대, 나노시트 구조체(NSS)는 핀 활성 영역(FA) 및 게이트 라인(160) 각각의 평면 형태에 따라 다양한 평면 형태를 가질 수 있다. 본 실시예의 반도체 소자(100)에서, 1개의 핀 활성 영역(FA) 상에 복수의 나노시트 구조체(NSS), 및 복수의 게이트 라인들(160)이 배치될 수 있다. 복수의 나노시트 구조체들(NSS)은 제1 방향(X 방향)을 따라 1개의 핀 활성 영역(FA) 상에 일렬로 배치될 수 있다. 한편, 1개의 핀 활성 영역(FA) 상에 배치되는 나노시트 구조체들(NSS) 및 게이트 라인들(160)의 개수는 특별히 제한되지 않는다.
복수의 나노시트들(N1, N2, N3) 각각은 NMOS FET의 채널 영역을 구성할 수 있다. 복수의 나노시트들(N1, N2, N3) 각각은 4㎚ 내지 6㎚의 범위 내의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 여기서, 두께는 제3 방향(Z 방향)으로의 두께를 의미할 수 있다. 일부 실시예들에서, 복수의 나노시트들(N1, N2, N3)은 제3 방향(Z 방향)으로 실질적으로 동일한 두께를 가질 수 있다. 또한, 다른 실시예들에서, 복수의 나노시트들(N1, N2, N3) 중 적어도 하나는 제3 방향(Z 방향)으로 다른 나노시트들과 다른 두께를 가질 수 있다.
도 2a에 도시된 바와 같이, 복수의 나노시트들(N1, N2, N3)은 제1 방향(X 방향)으로 실질적으로 동일한 폭을 가질 수 있다. 그러나 일부 실시예들에서, 복수의 나노시트들(N1, N2, N3) 중 적어도 하나는 제1 방향(X 방향)으로 다른 나노시트들과 다른 폭을 가질 수 있다. 예컨대, 제1 방향(X 방향)으로, 복수의 나노시트들(N1, N2, N3) 중 핀 활성 영역의 상면(FT)에 가까운 제1 나노시트(N1) 및 제2 나노시트(N2) 각각의 폭은, 핀 활성 영역의 상면(FT)으로부터 가장 먼 제3 나노시트(N3)의 폭보다 더 작을 수 있다. 이러한 구조의 경우, 제1 나노시트(N1) 및 제2 나노시트(N2)에 형성되는 채널의 유효 채널 길이가 제3 나노시트(N3)에 형성되는 채널의 유효 채널 길이보다 짧을 수 있고, 이에 따라, 동일한 동작 전압 하에서 제1 나노시트(N1) 및 제2 나노시트(N2)를 통해 흐르는 전류량이 증가할 수 있다.
핀 활성 영역(FA) 상에는 복수의 제1 트렌치(T1)가 형성될 수 있다. 여기서, 제1 트렌치(T1)은 핀 활성 영역(FA) 상부 부분의 리세스(도 7b의 R1 참조)를 포함할 수 있다, 따라서, 제1 트렌치(T1)는, 나노시트 구조체(NSS)의 상면, 즉, 제3 나노시트(N3)의 상면에서 리세스(R1)의 하면까지로 정의될 수 있다. 또한, 도 2a 또는 도 2b를 통해 알 수 있듯이, 제1 트렌치(T1)의 바닥면은 핀 활성 영역(FA)의 상면(FT)보다 더 낮을 수 있다. 그러나 실시예에 따라 제1 트렌치(T1)의 바닥면은 핀 활성 영역(FA)의 상면(FT)과 실질적으로 동일한 높이를 가질 수도 있다. 본 실시예의 반도체 소자(100)에서, 제1 트렌치(T1)의 바닥면과 핀 활성 영역(FA)의 상면(FT) 사이의 거리(Z 방향의 거리)는 20㎚ 이하일 수 있다. 그러나 상기 거리가 전술한 수치 범위에 한정되는 것은 아니다.
제1 트렌치(T1) 내에는 소스/드레인 영역(130)이 배치될 수 있다. 소스/드레인 영역(130)은 에피층, 즉, 에피택셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(130)은 IV 족 원소 반도체, 및 IV 족 화합물 반도체의 조합으로 이루어질 수 있다. 소스/드레인 영역(130)의 적어도 일부는 n형 도펀트로 도핑될 수 있다. 본 실시예의 반도체 소자(100)에서, n형 도펀트는 P(Phosphorus), As(Arsenic), 및 Sb(Antimony) 중에 적어도 하나를 포함할 수 있다.
소스/드레인 영역(130)은 핀 활성 영역(FA)으로부터 제3 방향(Z 방향)으로 멀어지는 방향으로 차례로 적층된 버퍼층(132), 내측 불순물층(134), 및 중심 불순물층(136), 및 캡핑층(138)을 포함할 수 있다. 실시예에 따라, 기능적인 측면을 고려하여, 버퍼층(132)은 소스/드레인 영역(130)에 포함되지 않고 별개의 층으로 취급될 수도 있다.
도 2b를 통해 알 수 있듯이, 버퍼층(132)은 측면 버퍼층(132S)과 바텀 버퍼층(132B)을 포함할 수 있다. 측면 버퍼층(132S)은 제3 방향(Z 방향)으로 서로 인접하는 2개의 나노시트들 사이, 또는 제1 나노시트(N1)와 핀 활성 영역(FA)의 상면의 사이에 인덴트(indent) 구조로 배치될 수 있다. 예컨대, 측면 버퍼층(132S)은 내측 불순물층(134)에서 제1 방향(X 방향)으로 돌출된 구조, 즉 돌출부 형태를 가질 수 있다.
바텀 버퍼층(132B)은 핀 활성 영역(FA)의 상면에서 리세스된 구조를 가질 수 있다. 그에 따라, 바텀 버퍼층(132B)의 하면은 핀 활성 영역(FA)의 상면보다 낮을 수 있다. 또한, 바텀 버퍼층(132B)의 상면은 게이트 라인(160)의 최하부의 내부 메탈 게이트(160Mi)의 상면보다 낮을 수 있다. 바텀 버퍼층(132B)의 제3 방향(Z 방향)의 두께(H1)는 10㎚ 이하일 수 있다. 그러나 바텀 버퍼층(132B)의 두께가 상기 수치에 한정되는 것은 아니다.
한편, 도 2c를 통해 알 수 있듯이, 버퍼층(132)의 측면 버퍼층(132S)이 인덴트 구조로 형성됨에 따라, 제3 방향(Z 방향)으로 중간의 내부 메탈 게이트(160Mi)가 배치된 제1 레벨(LV1)에서, 제1 방향(X 방향)으로 측면 버퍼층(132S)의 두께(D1)는 내측 불순물층(134)의 두께(D2)에 비해 상대적으로 두꺼울 수 있다. 이와 같이, 측면 버퍼층(132S)이 두껍게 형성됨으로써, 소스/드레인 영역(130)과 게이트 라인(160) 간의 단락(short), 및 게이트 라인(160)의 리키지(leakage)가 방지되고, 나노시트들(N1, N2, N3)의 채널 영역의 저항 특성, 및 소스/드레인 영역(130)의 저항 특성이 개선될 수 있다. 본 실시예의 반도체 소자(100)의 버퍼층(132)의 구조에 기인한 장점들과 관련하여, 하기에서 비교예의 구조와 대비한 설명 부분에서 좀더 상세히 설명한다.
버퍼층(132)은 비도핑(undoped) Si 또는 저농도 Ge를 함유한 SiGe을 포함할 수 있다. 예컨대, 버퍼층(132)이 SiGe을 포함하는 경우, Ge의 농도는 10% 미만일 수 있다. 즉, 버퍼층(132)은 Si1-xGex(x<0.1)을 포함할 수 있다. 그러나 SiGe의 버퍼층(132) 내의 Ge의 농도가 상기 수치 범위에 한정되는 것은 아니다. 실시예에 따라, 버퍼층(132)은 C를 포함할 수 있다. 예컨대, 버퍼층(132)은 C가 도핑된 Si(Si:C) 또는 C가 도핑된 SiGe(SiGe:C)를 포함할 수도 있다. 이러한 버퍼층(132)은 Si을 포함한 층에서 선택적으로 성장할 수 있다. 예컨대, 버퍼층(132)은 핀 활성 영역(FA), Si의 나노시트 반도체층, SiGe의 희생 반도체층 등에서 선택적 에피택시 성장법(Selective Epitaxial Growth)을 통해 성장할 수 있다.
내측 불순물층(134)은 중심 불순물층(136)을 둘러싸는 구조를 가질 수 있다. 일부 실시예들에서, 내측 불순물층(134)은 컨포멀하게 성장하여 전체적으로 균일한 두께를 가질 수 있다. 그에 따라, 내측 불순물층(134)은, 중심 불순물층(136)의 측면 상의 측면 부분과 중심 불순물층(136)의 하면 상의 바텀 부분의 두께가 유사할 수 있다. 예컨대, 내측 불순물층(134)의 측면 부분과 바텀 부분의 두께 차이는 5㎚ 미만일 수 있다. 한편, 일부 실시예들에서, 내측 불순물층(134)의 바텀 부분이 측면 부분보다 두꺼울 수도 있다. 또한, 내측 불순물층(134)의 측면 부분도 상부로 갈수록 얇아질 수 있다. 예컨대, 제3 나노시트(N3) 부분에 대응하는 내측 불순물층(134)의 두께가 제1 나노시트(N1)나 제2 나노시트(N2) 부분에 대응하는 내측 불순물층(134)의 두께보다 얇을 수 있다.
내측 불순물층(134)은 도펀트 제어를 위한 원소들이 도핑된 Si을 포함할 수 있다. 예컨대, 내측 불순물층(134)은, P, As, 및 Sb 중 적어도 하나로 도핑된 Si을 포함할 수 있다. 내측 불순물층(134)은 도핑된 원소들을 통해 도펀트 제어, 및 그에 따른 NMOS FET의 숏 채널 특성(Short Channel Effect: SCF)을 제어할 수 있다. 구체적으로, 내측 불순물층(134)에서, P는 저농도로 도핑될 수 있다. 한편, As나 Sb의 경우는, 확산의 문제가 크지 않으므로 농도에 구애받지 않고 내측 불순물층(134)에 도핑될 수 있다.
일부 실시예들에서, 내측 불순물층(134)은 As 또는 P이 도핑된 Si을 포함할 수 있다. 이와 같이, 내측 불순물층(134)이 As 또는 P이 도핑된 Si을 포함하는 경우, 내측 불순물층(134)의 내부에 보이드(void)가 존재할 수 있다. 또한, 내측 불순물층(134) 내의 보이드의 부피 비율은 2% 이하일 수 있다.
일부 실시예들에서, 버퍼층(132) 및 내측 불순물층(134) 각각에서 나노시트 구조체(NSS)의 측벽에 대면하는 부분의 제1 방향(X 방향)으로의 폭은 복수의 게이트 라인들(160) 사이의 제1 방향(X 방향)으로의 이격 거리(CPP)의 1/5 보다 작을 수 있다. 또한, 다른 실시예들에서, 버퍼층(132) 및 내측 불순물층(134) 각각에서 나노시트 구조체(NSS)의 측벽에 대면하는 부분의 제1 방향(X 방향)으로의 폭은 소스/드레인 영역(130)의 제1 방향(X 방향)으로의 최대 폭의 1/5 보다 작을 수 있다. 예컨대, 버퍼층(132) 및 내측 불순물층(134) 각각에서 나노시트 구조체(NSS)의 측벽에 대면하는 부분의 제1 방향(X 방향)으로의 폭은 1㎚ 내지 10㎚의 범위 내일 수 있다.
전술한 바와 같이, 버퍼층(132)은 핀 활성 영역(FA)에 접하는 바텀 버퍼층(132B)을 포함하고, 내측 불순물층(134)은 바텀 버퍼층(132B)에 접하는 바텀 부분을 포함할 수 있다. 제3 방향(Z 방향)으로 내측 불순물층(134)의 바텀 부분의 두께(H2)는 바텀 버퍼층(132B)의 두께(H1)보다 작을 수 있다. 내측 불순물층(134)의 바텀 부분 중 중심 불순물층(136)에 접하는 상면(T2)의 적어도 일부는 수평 방향, 예컨대, 제1 방향(X 방향) 및/또는 제2 방향(Y 방향)을 따라 평탄하게 연장될 수 있다.
내측 불순물층(134)의 바텀 부분의 두께(H2)는 내측 불순물층(134) 중 나노시트 구조체(NSS)의 측벽에 대면하는 측면 부분의 제1 방향(X 방향)의 폭보다 클 수 있다. 이와 같이, 내측 불순물층(134) 중 바텀 부분이 측면 부분보다 더 큰 두께를 가짐으로써, 소스/드레인 영역(130) 중 핀 활성 영역(FA)에 대면하는 하면에서 핀 활성 영역(FA)으로부터 전달될 수 있는 누설 전류를 차단하는 데 유리할 수 있다. 또한, 내측 불순물층(134) 중 나노시트 구조체(NSS)의 측벽에 대면하는 측면 부분이 비교적 얇은 두께를 가짐으로써, 제1 트렌치(T1) 내에서 중심 불순물층(136)의 체적을 증가시키는 데 기여할 수 있다. 중심 불순물층(136)의 체적이 증가할수록 중심 불순물층(136)에 의한 스트레스, 예컨대, 인장 응력이 복수의 나노시트들(N1, N2, N3) 각각에 비교적 균일하게 인가되는 데 유리할 수 있다.
일부 실시예들에서, 버퍼층(132)의 바텀 버퍼층(132B)의 두께(H1)와 내측 불순물층(134)의 바텀 부분의 두께(H2)는, 각각 제1 트렌치(T1)의 하면에서부터 나노시트 구조체(NSS)의 상면까지의 제3 방향(Z 방향)의 길이에 해당하는, 제1 트렌치(T1)의 높이의 1/5보다 작을 수 있다. 예컨대, 바텀 버퍼층(132B)의 두께(H1)와 내측 불순물층(134)의 바텀 부분의 두께(H2)는 각각 1㎚ 내지 10㎚ 범위 내일 수 있다.
중심 불순물층(136)은 수직 단면이 대략 사각형 구조를 가지고 제3 방향(Z 방향)으로 연장한 구조를 가질 수 있다. 도 2b에 도시된 바와 같이, 중심 불순물층(136)은 상면은 나노시트 구조체(NSS)의 상면, 즉, 제3 나노시트(N3) 보다 높을 수 있다. 그러나 일부 실시예들에서, 중심 불순물층(136)상면은 나노시트 구조체(NSS)의 상면보다 낮을 수도 있다. 예컨대, 본 실시예의 반도체 소자(100)에서, 나노시트 구조체(NSS)의 상면, 즉 제3 나노시트(N3)의 상면과 중심 불순물층(136)의 상면 사이의 거리(Z 방향의 거리)는 -2㎚ 내지 5㎚ 정도일 수 있다. 그러나 상기 거리가 전술한 수치 범위에 한정되는 것은 아니다. 한편, 제3 방향(Z 방향)으로 중심 불순물층(136)의 최대 두께는 제1 트렌치(T1)의 깊이에서 버퍼층(132)의 제1 바텀부분(B1)의 두께(H1)와 내측 불순물층(134)의 제2 바텀 부분(B2)의 두께(H2)를 뺀 값보다 클 수 있다.
도 2b에 도시된 바와 같이, 나노시트 구조체(NSS)보다 높은 중심 불순물층(136)의 부분은 스페이서(118)의 측면에 접할 수 있다. 또한, 나노시트 구조체(NSS)보다 높은 중심 불순물층(136)의 부분은, 나노시트 구조체(NSS)에 대응하는 중심 불순물층(136)의 부분보다 제1 방향(X 방향)의 폭이 클 수 있다. 한편, 중심 불순물층(136)의 상부 부분에는 스택킹 폴트(Stacking Fault: SF)가 형성될 수 있다. 여기서, 스택킹 폴트는 중심 불순물층(136)의 에피 성장 중에, 각각 다른 부분에서 성장한 에피층들이 겹치면서 생기는 라인들을 의미할 수 있다.
한편, 소스/드레인 영역(130)의 최외곽 측면과 게이트 라인(160), 예컨대, 외부 메탈 게이트(160Mo)의 최외곽 측면 사이의 거리(X 방향의 거리)를 프록시미티(Proximity: Prox.)라고 하는데, 본 실시예의 반도체 소자에서, 프록시미티는 0㎚ 내지 10㎚ 정도일 수 있다. 한편, 프록시미티의 개념에서, 소스/드레인 영역(130)은 내측 불순물층(134)과 중심 불순물층(136)을 포함하고, 버퍼층(132)은 제외될 수 있다. 또한, 일부 실시예들에서, 내측 불순물층(134)도 제외되고, 중심 불순물층(136)만 소스/드레인 영역으로 취급될 수도 있다.
중심 불순물층(136)은 고농도의 P가 도핑된 Si을 포함할 수 있다. 예컨대, 중심 불순물층(136) 내에 P의 농도는 4% 내지 12% 범위 내일 수 있다. 즉, 중심 불순물층(136)은 Si1-yPy(0.04≤y≤0.12)을 포함할 수 있다. 그러나 중심 불순물층(136) 내의 P의 농도가 상기 수치 범위에 한정되는 것은 아니다.
캡핑층(138)은, 소스/드레인 영역(130)에서, 제3 방향(Z 방향)으로 나노시트 구조체(NSS)의 상면보다 높은 레벨에서 중심 불순물층(136)의 상면을 덮을 수 있다. 캡핑층(138)의 저면은 중심 불순물층(136)의 상면에 접할 수 있다. 캡핑층(138)은 중심 불순물층(136)을 사이에 두고 내측 불순물층(134)으로부터 이격될 수 있다. 캡핑층(138)은 내측 불순물층(134) 및 중심 불순물층(136)을 사이에 두고 버퍼층(132)으로부터 이격될 수 있다. 제3 방향(Z 방향)으로 캡핑층(138)의 두께(H3)는 0 보다 클 수 있다. 예컨대, 캡핑층(138)의 두께(H3)는 0.1㎚ 내지 10㎚ 범위 내일 수 있다. 그러나 캡핑층(138)의 두께가 상기 수치 범위에 한정되는 것은 아니다.
일부 실시예들에서, 캡핑층(138)은 비도핑 Si을 포함할 수 있다. 일부 실시예에서, 캡핍층(138)은 P, As, 및 Sb 중 어느 하나로 도핑된 Si을 포함할 수 있다. 일부 실시예들에서, 캡핑층(138)은 생략될 수 있다.
본 실시예의 반도체 소자(100)에서, 버퍼층(132)의 구조에 기인한 장점들을 비교예들의 구조들과 대비하여 설명하면 다음과 같다.
먼저, 게이트 라인과 소스/드레인 영역 간의 단락과, 게이트 라인의 리키지 방지를 위해, 내부 메탈 게이트 부분에 SiN, SiO, SiOC, SiOCN 등의 내부 스페이서가 배치된, 나노시트 구조체를 포함한 NMOS FET의 구조를 고려해 보자. 이러한 내부 스페이서가 배치된 NMOS FET의 구조의 경우, 단락과 리키지 문제는 해결할 수 있지만, 소스/드레인 영역에 대한 에피층 성장 중에 불량을 야기하고 공정 편차(variation)을 심화시켜, 소스/드레인 영역의 에피층 성장 후 과도성장(overgrowth: OG)의 산포 및 로컬(local) 산포를 열화시킬 수 있다. 또한, 소스/드레인 영역의 내부에 캐비티(cavity)가 발생하는 불량을 야기할 수도 있다.
그에 반해, 본 실시예의 반도체 소자(100)는, 내부 스페이서가 없는 NMOS FET의 구조를 가질 수 있다. 그에 따라, 본 실시예의 반도체 소자(100)는 내부 스페이서가 생략됨으로써, OG 산포 및 로컬 산포 문제를 획기적으로 개선할 수 있다. 또한, 본 실시예의 반도체 소자(100)에서, 버퍼층(132)이 내부 스페이서와 같은 역할을 함으로써, 게이트 라인과 소스/드레인 영역 간의 단락 문제와 게이트 라인의 리키지 문제 역시 해결할 수 있다. 특히, 본 실시예의 반도체 소자(100)는 버퍼층(132)이 깊은(deep) 인덴트 구조, 또는 돌출부 구조의 측면 버퍼층(134S)을 포함함으로써, 게이트 라인과 소스/드레인 영역 간의 단락 문제와 게이트 라인의 리키지 문제를 효과적으로 해결할 수 있다.
참고로, 버퍼층(132)이 깊은 인덴트 구조의 측면 버퍼층을 포함하지 않고, 단순히 내측 불순물층(134)을 둘러싸는 구조를 갖는 경우, 버퍼층(132)의 두께가 얇은 경우, 여전히 단락 문제와 리키지 문제가 발생할 수 있다. 그에 따라, 버퍼층(132) 전체의 두께를 증가시킬 수 있으나 버퍼층(132)의 두께를 증가시키는 경우, 채널 영역에 해당하는 나노시트들의 폭도 함께 증가하기 때문에 소스/드레인 영역(130) 내의 중심 불순물층(136)의 체적(Volume)이 감소하여, 소스/드레인 영역(130)의 저항 증가의 문제가 발생할 수 있다. 더불어, 나노시트들에 연결되어 성장한 버퍼층(132)의 두께가 증가할수록 도펀트 확산(dopant diffusion)이 감소하여 게이트 라인의 리키지에는 긍정적인 영향을 주지만, 소스/드레인 정션 오버랩(junction overlap)이 부족하여 역시 채널 영역의 저항에도 열화를 야기할 수 있다. 그러나 본 실시예의 반도체 소자(100)의 경우, 나노시트들의 폭은 그대로 유지하면서, 내부 메탈 게이트(160Mi)에 대응하는 부분의 버퍼층(132), 즉 측면 버퍼층(132S)의 두께만을 증가시킴으로써, 단락 문제와 리키지 문제를 효과적으로 해결하면서도, 소스/드레인 영역과 채널 영역의 저항 열화를 방지할 수 있다.
게이트 라인(160)은 핀 활성 영역(FA) 및 소자 분리막(114) 상에서 제2 방향(Y 방향)으로 연장할 수 있다. 게이트 라인(160)은 핀 활성 영역(FA) 상에서 나노시트 구조체(NSS)를 덮으면서 복수의 나노시트들(N1, N2, N3) 각각을 둘러쌀 수 있다. 구체적으로, 게이트 라인(160)은 복수의 나노시트들(N1, N2, N3) 각각의 4면을 GAA 구조로 둘러쌀 수 있다. 여기서, 4면은 나노시트의 상면과 하면 그리고 제2 방향(Y 방향)의 양 측면을 포함할 수 있다.
게이트 라인(160)은 외부 메탈 게이트(160Mo)와 내부 메탈 게이트(160Mi)를 포함할 수 있다. 외부 메탈 게이트(160Mo)는 나노시트 구조체(NSS)의 상면을 덮으며 제2 방향(Y 방향)으로 연장할 수 있다. 또한, 외부 메탈 게이트(160Mo)는 소자 분리막(114)의 일부를 덮을 수 있다. 내부 메탈 게이트(160Mi)는 외부 메탈 게이트(160Mo)에 일체로 연결되고, 제3 방향(Z 방향)으로 인접하는 2개의 나노시트들 사이, 및 핀 활성 영역(FA)과 제1 나노시트(N1)의 사이에 배치될 수 있다. 제3 방향(Z 방향)으로, 복수의 내부 메탈 게이트들(160Mi) 각각의 두께는 외부 메탈 게이트(160Mo)메인 게이트 부분(160M)의 두께보다 작을 수 있다. 또한, 제1 방향(X 방향)으로, 내부 메탈 게이트(160Mi)의 끝단 위치와 외부 메탈 게이트(160Mo) 끝단 위치는 유사하거나 5㎚ 이하의 차이를 가질 수 있다.
게이트 라인(160)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은, 예컨대, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 어느 하나를 포함할 수 있다. 상기 금속 질화물은, 예컨대, TiN 및 TaN 중에서 어느 하나를 포함할 수 있다. 상기 금속 탄화물은, 예컨대, TiAlC을 포함할 수 있다. 나노시트 구조체(NSS)와 게이트 라인(160)의 사이에는 게이트 유전막(152)이 개재될 수 있다. 일부 실시예들에서, 게이트 유전막(152)은 인터페이스막과 고유전막의 적층 구조를 포함할 수 있다. 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질막, 예컨대, 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 큰 물질를 포함할 수 있다. 예컨대, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(102) 상에서 복수의 핀 활성 영역들(FA)과 복수의 게이트 라인(160)이 교차하는 부분들에 복수의 나노시트 트랜지스터들(TR)이 형성될 수 있다. 일부 실시예들에서, 복수의 나노시트들(N1, N2, N3)는 서로 동일한 원소의 반도체층을 포함할 수 있다. 예컨대, 복수의 나노시트들(N1, N2, N3) 각각은 Si의 반도체층을 포함할 수 있다. 복수의 나노시트들(N1, N2, N3)는 소스/드레인 영역(130)의 도전형과 동일한 도전형의 도펀트로 도핑될 수 있다. 예컨대, 복수의 나노시트들(N1, N2, N3)은 n형 도펀트로 도핑된 Si의 반도체층을 포함할 수 있다. 상기 n형 도펀트는 P, As, Sb 또는 이들의 조합일 수 있으나, 이에 한정되는 것은 아니다.
핀 활성 영역(FA) 및 소자 분리막(114) 상의 복수의 게이트 라인들(160) 각각의 양 측벽에 스페이서(118)가 배치될 수 있다. 스페이서(118)는 복수의 나노시트 구조체(NSS)의 상면 상에서 외부 메탈 게이트(160Mo)의 양 측벽을 덮을 수 있다. 스페이서(118)는 내부 스페이서(118a)와 외부 스페이서(118b)를 포함할 수 있다. 스페이서(118)는 각각 게이트 유전막(152)을 사이에 두고 게이트 라인(160)과 이격될 수 있다. 절연 스페이서(118)는 SiNx, SiO2, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합을 포함할 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, 소스/드레인 영역(130)은 각각 스페이서(118)와 제3 방향(Z 방향)으로 오버랩된 부분을 포함할 수 있다. 예컨대, 소스/드레인 영역(130) 중 스페이서(118)와 제3 방향(Z 방향)으로 오버랩되는 부분의 제1 방향(X 방향)의 폭은 4㎚ 이하일 수 있다. 일부 실시예들에서, 스페이서(118)는 제3 방향(Z 방향)으로 소스/드레인 영역(130)의 내측 불순물층(134) 및 중심 불순물층(136)과 오버랩되지 않을 수 있다. 일부 실시예에서, 스페이서(118)는 제3 방향(Z 방향)으로 버퍼층(132), 또는 버퍼층(132)과 내측 불순물층(134)에 오버랩 될 수 있다.
제3 방향(Z 방향)으로 서로 인접하는 2개의 나노시트들 사이, 및 핀 활성 영역(FA)과 제1 나노시트(N1)의 사이에 배치된 내부 메탈 게이트(160Mi)의 제1 방향(X 방향)의 양 측벽은 게이트 유전막(152)을 사이에 두고 소스/드레인 영역(130)으로부터 이격될 수 있다. 게이트 유전막(152)은 소스/드레인 영역(130)의 버퍼층(132)에 접할 수 있다. 한편, 내부 메탈 게이트(160Mi)는 상면과 하면 상에 배치된 게이트 유전막(150)을 사이에 두고 대응하는 나노시트들(N1, N2, N3) 및 핀 활성 영역(FA)의 상면으로부터 이격될 수 있다.
버퍼층(132)이 깊은 인덴트 구조로 배치됨에 따라, 채널 영역을 구성하는 나노시트들(N1, N2, N3)과 내부 메탈 게이트(160Mi)을 둘러싸는 게이트 유전막(152) 간의 스큐(skew)는 8㎚ 이상일 수 있다. 여기서, 스큐는 제1 방향(X 방향)으로 나노시트들(N1, N2, N3) 끝단의 위치와, 내부 메탈 게이트(160Mi)을 둘러싸는 게이트 유전막(152)의 끝단의 위치 사이의 간격을 의미할 수 있다.
전술한 바와 같이, 게이트 라인(160), 게이트 유전막(152), 및 스페이서(118)는 게이트 구조체(GST)를 구성할 수 있다. 게이트 구조체(GST)는 핀 활성 영역(FA) 및 소자 분리막(114) 상에서 제2 방향(Y 방향)으로 연장할 수 있다. 소스/드레인 영역(130)은 제1 방향(X 방향)으로 게이트 구조체(GST) 양 측면에 인접하여 핀 활성 영역(FA) 상에 배치될 수 있다.
소스/드레인 영역(130)은 제1 방향(X 방향)으로 나노시트 구조체(NSS)와 내부 메탈 게이트(160Mi)에 대향할 수 있다. 소스/드레인 영역(130)의 내측 불순물층(134)은 버퍼층(132)과 게이트 유전막(152)을 사이에 두고 내부 메탈 게이트(160Mi)로부터 이격될 수 있다. 즉, 소스/드레인 영역(130)의 버퍼층(132)은 내측 불순물층(134)과 게이트 유전막(152)과의 사이에 개재될 수 있다. 한편, 소스/드레인 영역(130)의 내측 불순물층(134)은 복수의 나노시트들(N1, N2, N3) 각각의 측면에 접할 수 있다. 또한, 복수의 나노시트들(N1, N2, N3)과 상기 내측 불순물층(134) 사이에는 버퍼층(132)가 존재하지 않을 수 있다.
도 2c는, 본 실시예의 반도체 소자(100)의 제1 레벨(LV1)의 위치에서, 평면 상의 구성 요소들 간의 상대적인 위치 및 형태를 보여주고 있다. 도 2c에 도시된 바와 같이, 소스/드레인 영역(130)에서 버퍼층(132)은 내부 메탈 게이트(160Mi)에 대응하는 부분의 게이트 유전막(152)에 접할 수 있다.
제1 레벨(LV1)에서, 내부 메탈 게이트(160Mi)는 외부 메탈 게이트(160Mo)보다 제1 방향(X 방향)으로 폭이 작을 수 있다. 본 실시예의 반도체 소자(100)에서, 내부 메탈 게이트(160Mi)의 줄어든 폭만큼 버퍼층(132)의 두께(D1)가 증가할 수 있다. 따라서, 제1 방향(X 방향)으로 버퍼층(132)의 두께(D1)은 내측 불순물층(134)의 두께(D2)보다 클 수 있다. 또한, 도 2b에서 알 수 있듯이, 제1 방향(X 방향)에서 중심 불순물층(136)의 폭(136W)은 복수의 게이트 라인들(160) 사이의 제1 방향(X 방향)으로의 이격 거리(CPP)와 같거나 더 작을 수 있다.
도 2a에 도시된 바와 같이, 절연 스페이서(118) 및 소스/드레인 영역(130) 상에 보호 절연막(142)이 배치될 수 있다. 보호 절연막(142)은, 예컨대, SiNx, SiO2, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합을 포함할 수 있다. 일 부 실시예들에서 보호 절연막(142)은 생략될 수 있다.
보호 절연막(142) 상에 게이트간 절연막(144) 및 층간절연막(174)이 차례로 배치될 수 있다. 게이트간 절연막(144)은, 예컨대, SiNx, SiO2, SiON, SiOCN, 또는 이들의 조합을 포함할 수 있다. 층간절연막(174)은, 예컨대, SiO2을 포함할 수 있다.
한편, 본 실시예의 반도체 소자(100)는, 소스/드레인 영역(130)의 상에 형성된 메탈 실리사이드막(182)과, 콘택 플러그(184)를 포함할 수 있다. 콘택 플러그(184)는 층간절연막(174), 게이트간 절연막(144), 및 보호 절연막(142)을 관통하는 콘택홀(180) 내에 형성될 수 있다. 복수의 콘택 플러그(184)는 메탈 실리사이드막(182)을 통해 소스/드레인 영역(130)의 중심 불순물층(136)에 연결될 수 있다.
메탈 실리사이드막(182)은 소스/드레인 영역(130) 중 캡핑층(138)의 일부와 메탈의 실리사이드 반응에 의해 형성될 수 있다. 예컨대, 메탈 실리사이드막(182)은 티타늄 실리사이드를 포함할 수 있다. 그러나 메탈 실리사이드막(182)의 재질이 티타늄 실리사이드에 한정되는 것은 아니다. 일부 실시예들에서, 메탈 실리사이드막(182)은 생략될 수 있다.
콘택 플러그(184)는 메탈, 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 예건대, 콘택 플러그(184)는 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합을 포함할 수 있다.
도 1, 및 도 2a 내지 도 2c에 도시한 반도체 소자(100)에서, 소스/드레인 영역(130)의 중심 불순물층(136)은 나노시트 구조체(NSS)의 복수의 나노시트들(N1, N2, N3)에 스트레스, 예컨대, 인장 응력을 인가하는 역할을 할 수 있다. 예컨대, 중심 불순물층(136)에서의 P의 농도가 커질수록 복수의 나노시트들(N1, N2, N3)에 더 큰 스트레스를 인가하여, 복수의 나노시트들(N1, N2, N3)에서의 캐리어 이동도를 향상시킬 수 있다.
한편, 버퍼층(132), 내측 불순물층(134), 및 캡핑층(138)은 소스/드레인 영역(130)의 바디를 구성하는 중심 불순물층(136)을 보호하는 역할을 할 수 있다. 예컨대, 버퍼층(132), 내측 불순물층(134), 및 캡핑층(138)은 각각 외부로부터 화학 물질이 중심 불순물층(136)까지 침투하는 것을 방지하는 역할을 할 수 있다. 따라서, 본 실시예의 반도체 소자(100)의 제조 공정 중에 중심 불순물층(136)이 버퍼층(132), 내측 불순물층(134), 및 캡핑층(138)에 의해 보호되어 외부로부터의 어택이나 손상으로부터 보호될 수 있다.
또한, 내측 불순물층(134)은 에피택셜 성장층의 패싯(facet)으로 인한 두께 한계를 극복하여 다양한 형상 및 두께를 가질 수 있다. 따라서, 버퍼층(132)이 패싯을 포함하는 경우에도 버퍼층(132)의 취약한 부분을 내측 불순물층(134)가 보강할 수 있다. 따라서, 본 실시예의 반도체 소자(100)의 제조 공정 중에 소스/드레인 영역(130)의 주요 부분들이 외부로부터의 어택에 의해 열화되거나, 소스/드레인 영역(130)과 그에 인접한 도전 영역, 예컨대 게이트 라인(160)과의 사이에 단락이 발생하는 등의 불량 발생을 억제할 수 있으며, 결과적으로 반도체 소자(100)의 신뢰성을 향상시킬 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도 및 평면도로서, 각각 도 2b 및 도 2c의 확대 단면도와 확대 평면도에 대응한다. 도 1 내지 도 2c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a 및 도 3b를 참조하면, 본 실시예의 반도체 소자(100a)는 소스/드레인 영역(130a)의 구조에서, 도 2a의 반도체 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100a)에서, 소스/드레인 영역(130a)은 버퍼층(132), 내측 불순물층(134), 외측 불순물층(135), 및 중심 불순물층(136)을 포함할 수 있다. 다시 말해서, 본 실시예의 반도체 소자(100a)의 소스/드레인 영역(130a)은, 도 2a의 반도체 소자(100)의 소스/드레인 영역(130)과 비교해서, 외측 불순물층(135)을 더 포함할 수 있다. 그에 따라, 버퍼층(132)의 두께 부분을 제외하고, 버퍼층(132), 내측 불순물층(134), 및 중심 불순물층(136)에 대해서는 도 1 내지 도 2c의 설명 부분에서 설명한 바와 같다.
외측 불순물층(135)은 버퍼층(132)과 유사하게 측면 부분(135S)과 바텀 부분(135B)을 포함할 수 있다. 외측 불순물층(135)의 측면 부분(135S)은 제3 방향(Z 방향)으로 서로 인접하는 2개의 나노시트들 사이, 또는 제1 나노시트(N1)와 핀 활성 영역(FA)의 상면 사이에 인덴트 구조로 배치될 수 있다. 예컨대, 외측 불순물층(135)의 측면 부분(135S)은 내측 불순물층(134)에서 제1 방향(X 방향)으로 돌출된 구조, 즉 돌출부 형태를 가질 수 있다.
외측 불순물층(135)의 바텀 부분(135B)은 내측 불순물층(134)과 바텀 버퍼층(132B) 사이에 배치되고, 내측 불순물층(134)의 하면을 덮을 수 있다. 외측 불순물층(135)의 바텀 부분(135B)의 하면은 핀 활성 영역(FA)의 상면과 실질적으로 동일하거나 핀 활성 영역(FA)의 상면보다 낮을 수 있다. 외측 불순물층(135)의 바텀 부분(135B)의 두께는 2㎚ 내지 10㎚ 범위 내일 수 있다. 그러나 외측 불순물층(135)의 바텀 부분(135B)의 두께가 상기 수치 범위에 한정되는 것은 아니다.
한편, 외측 불순물층(135)의 측면 부분(135S)은 상부로 갈수록 얇아질 수 있다. 예컨대, 최상부의 내부 메탈 게이트(160Mi)에 인접하여 배치된 측면 부분(135S)이 가장 얇고, 최하부의 내부 메탈 게이트(160Mi)에 인접하여 배치된 측면 부분(135S)이 가장 두꺼울 수 있다. 그러나 실시예에 따라, 외측 불순물층(135)의 측면 부분(135S)의 두께는 높이에 상관없이 실질적으로 동일할 수도 있다.
본 실시예의 반도체 소자(100a)에서, 소스/드레인 영역(130a)이 외측 불순물층(135)을 더 포함함에 따라, 외측 불순물층(135)의 두께만큼 버퍼층(132)의 두께가 얇아질 수 있다. 예컨대, 버퍼층(132)의 측면 버퍼층(132S)과 외측 불순물층(135)의 측면 부분(135S)이 인덴트 구조로 형성되고, 그에 따라, 제1 방향(X 방향)으로 측면 버퍼층(132S)의 두께와 외측 불순물층(135)의 측면 부분(135S)의 두께의 합은, 도 2c의 반도체 소자(100)의 소스/드레인 영역(130)에서, 제1 방향(X 방향)으로 측면 버퍼층(132S)의 두께와 유사할 수 있다. 그러나 일부 실시예에서, 제1 방향(X 방향)으로 내부 메탈 게이트(160Mi)의 폭이 작아지면서 측면 버퍼층(132S)의 두께가 두꺼워질 수도 있다.
외측 불순물층(135)은 C가 도핑된 Si(Si:C), 또는 C가 도핑된 SiGe(SiGe:C)을 포함할 수 있다. 예컨대, C가 도핑된 Si(Si:C)의 경우, 외측 불순물층(135)에서 C의 농도는 0.5% 미만일 수 있다. 그러나 C가 도핑된 Si(Si:C)의 외측 불순물층(135)에서, C의 농도가 상기 수치에 한정되는 것은 아니다. 외측 불순물층(135)은 버퍼층(132) 상에서 성장할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도로서, 도 2a에 대응할 수 있다. 도 1 내지 도 2c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4를 참조하면, 본 실시예의 반도체 소자(100b)는 도 2a의 반도체 소자(100)와 유사한 구조를 가질 수 있다. 그러나 본 실시예의 반도체 소자(100b)는, 도 2a의 반도체 소자(100)와는 다른 구조의 메탈 실리사이드막(182a) 및 콘택 플러그(184a)를 포함할 수 있다. 구체적으로, 본 실시예의 반도체 소자(100b)에서, 콘택 플러그(184a)의 하면은 소스/드레인 영역(130)에 포함된 중심 불순물층(136)의 상면보다 낮을 수 있다. 또한, 콘택 플러그(184a)의 하부 부분은 메탈 실리사이드막(182a)에 의해 둘러싸일 수 있다.
메탈 실리사이드막(182a)은 소스/드레인 영역(130) 중 캡핑층(138) 및 중심 불순물층(136) 각각의 일부와 메탈의 실리사이드 반응에 의해 형성될 수 있다. 본 실시예의 반도체 소자(100b)에서, 메탈 실리사이드막(182a)은 생략될 수 있다. 한편, 메탈 실리사이드막(182a) 및 콘택 플러그(184a)의 재질은 도 2a의 반도체 소자(100)의 메탈 실리사이드막(182) 및 콘택 플러그(184)에 대해서 설명한 바와 같다.
도 5a 내지 도 17은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을보여주는 평면도들 및 단면도들로서, 도 5b, 도 6b, 도 7b, 및 도 11b는 각각 도 5a, 도 6a, 도 7a, 및 도 11a의 I-I' 부분을 절단하여 보여주는 단면도이고, 도 11c 및 도 11d는 도 11b에 대한 확대 단면도와 확대 평면도로서, 도 2b 및 도 2c의 확대 단면도와 확대 평면도에 대응한다. 또한, 도 8 내지 도 10는, 도 7b의 공정 이후의 단면도들이고, 도 12 내지 도 17는 도 11b의 공정 이후의 단면도들이다.
도 5a 및 도 5b를 참조하면, 본 실시예의 반도체 소자 제조방법은, 먼저, 기판(102) 상에 희생 반도체층(104)과 나노시트 반도체층(NS)을 교대로 적층한다. 이후, 희생 반도체층(104), 나노시트 반도체층(NS), 및 기판(102)의 일부를 식각하여 소자 분리용 트렌치(106)를 형성한다. 소자 분리용 트렌치(106)에 의해 기판(102)에 복수의 핀 활성 영역(FA)이 정의될 수 있다. 복수의 핀 활성 영역들(FA)은 제1 방향(X 방향)으로 연장하고, 제2 방향(Y 방향)으로 서로 이격될 수 있다. 계속해서, 소자 분리용 트렌치(106) 내에 절연 물질을 채워 소자 분리막(114)을 형성한다. 소자 분리막(114)의 상면은 핀 활성 영역(FA)의 상면(FT)과 실질적으로 동일하거나 유사할 수 있다.
핀 활성 영역(FA)의 상면(FT) 상에는 교대로 적층된 희생 반도체층(104) 및 나노시트 반도체층(NS)이 유지될 수 있다. 희생 반도체층(104) 및 나노시트 반도체층(NS)은 식각 선택비가 서로 다른 반도체 물질로 형성될 수 있다. 일부 실시예들에서, 나노시트 반도체층(NS)은 Si으로 형성되고, 희생 반도체층(104)은 SiGe으로 형성될 수 있다. 일부 실시예들에서, 희생 반도체층(104) 내에서 Ge 농도는 일정할 수 있다. 예컨대, SiGe의 희생 반도체층(104)은 5% 내지 60%, 또는 10% 내지 40%의 범위 내에서 일정한 Ge의 농도를 포함할 수 있다. 그러나, SiGe의 희생 반도체층(104)에 포함된 Ge의 농도가 상기 수치 범위에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 소자 제조방법에서, SiGe의 희생 반도체층(104)에 포함된 Ge의 농도는 필요에 따라 다양하게 변경될 수 있다.
도 6a 및 도 6b를 참조하면, 핀 활성 영역(FA) 상에 유지된 희생 반도체층(104) 및 나노시트 반도체층(NS)의 적층 구조 상에 복수의 더미 게이트 구조체들(DGS)을 형성한다. 복수의 더미 게이트 구조체들(DGS)은 제2 방향(Y 방향)으로 연장하고, 제1 방향(X 방향)으로 서로 이격될 수 있다. 더미 게이트 구조체(DGS)는 차례로 적층된 산화막(D122), 더미 게이트층(D124), 및 더미 캡핑층(D126)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트층(D124)은 폴리실리콘으로 형성되고, 더미 캡핑층(D126)은 SiNx으로 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 복수의 더미 게이트 구조체들(DGS) 각각의 양 측벽을 덮는 스페이서(118)를 형성한다. 이후, 더미 게이트 구조체(DGS) 및 스페이서(118)를 식각 마스크로 이용하여, 희생 반도체층(104) 및 나노시트 반도체층(NS)의 적층 구조를 식각하여 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1)를 통해 나노시트 반도체층(NS)을 복수의 나노시트 구조체들(NSS)로 분할될 수 있다. 복수의 나노시트 구조체들(NSS)은 각각은 복수의 나노시트들(N1, N2, N3)을 포함할 수 있다.
계속해서, 복수의 나노시트 구조체들(NSS) 각각의 사이에서 노출된 핀 활성 영역(FA)의 상부 부분을 식각하여, 핀 활성 영역(FA)의 상부에 리세스(R1)를 형성한다. 리세스(R1)를 형성하기 위하여 핀 활성 영역(FA)을 건식 식각, 습식 식각, 또는 이들의 조합을 이용할 수 있다. 여기서, 리세스(R1)는 핀 활성 영역(FA)에 형성된 부분만을 의미하고, 제1 트렌치(T1)는 리세스(R1)을 포함하고, 나노시트 구조체(NSS)의 상면으로부터 리세스(R1)의 하면까지로 정의될 수 있다. 도 7b를 통해 알 수 있듯이, 리세스(R1)를 포함한 제1 트렌치(T1)의 단면 형태는, 제3 방향(Z 방향)으로 연장하는 대략 직사각형 형태를 가질 수 있다.
도 8을 참조하면, 복수의 나노시트 구조체들(NSS)의 형성 후, 제1 트렌치(T1)를 통해 노출된 복수의 희생 반도체층들(104) 각각의 일부를 제거하여, 제3 방향(Z 방향)으로 서로 인접하는 나노시트들 사이, 및 제1 나노시트(N1)와 핀 활성 영역(FA)의 사이에 복수의 인덴트 영역(Id)을 형성한다.
인덴트 영역(Id)을 형성하기 위하여, 복수의 희생 반도체층들(104)과 복수의 나노시트들(N1, N2, N3) 사이의 식각 선택비 차이를 이용하여 복수의 희생 반도체층들(104) 각각의 일부를 선택적으로 식각할 수 있다.
한편, 인덴트 영역(Id)은 차후 형성되는 버퍼층(132)의 두께를 고려하여 충분히 깊게 형성될 수 있다. 예컨대, 인덴트 영역(Id)의 제1 방향(X 방향)으로의 깊이는 10㎚ 정도일 수 있다. 그러나 인덴트 영역(Id)의 깊이가 상기 수치에 한정되는 것은 아니다.
도 9를 참조하면, 제1 트렌치(T1) 내에 버퍼층(132a)을 형성한다. 버퍼층(132a)은 선택적 에피택시 성장법을 통해 형성할 수 있다. 그에 따라, 버퍼층(132a)은 SiNx 혹은 SiO2와 같은 유전층 상에는 성장을 하지 않고, Si을 포함한 핀 활성 영역(FA), 나노시트 구조체(NSS), 및 희생 반도체층(104) 상에만 성장할 수 있다. 버퍼층(132a)은 인덴트 영역(Id)을 충분히 채울 수 있는 두께로 형성될 수 있다. 예컨대, 버퍼층(132a)은 10㎚ 이상의 두께로 형성될 수 있다. 전술한 바와 같이, 버퍼층(132a)은 비도핑 Si, 또는 SiGe을 포함할 수 있다. 버퍼층(132a)이 SiGe을 포함하는 경우, Ge의 농도는 5% 미만일 수 있다.
도 10을 참조하면, 버퍼층(132a)의 형성 후, 에치-백 공정을 통해 나노시트 구조체(NSS)의 측면에 성장된 버퍼층(132a)의 부분을 제거한다. 나노시트 구조체(NSS)의 측면 상의 버퍼층(132a)을 제거함으로써, 나노시트 구조체(NSS)의 측면이 노출될 수 있다. 그에 따라, 측면 버퍼층(132S)과 바텀 버퍼층(132B)을 포함한 버퍼층(132)이 형성될 수 있다. 한편, 에치-백 공정에서, 버퍼층(132a)의 하부 부분이 얇아질 수 있다. 그에 따라, 버퍼층(132)의 바텀 버퍼층(132B)은 10㎚ 이하의 두께를 가질 수 있다.
도 11a 내지 도 11d를 참조하면, 버퍼층(132)의 형성 후, 제1 트렌치(T1) 내에 에피층을 성장시켜 채움으로써, 나노시트 구조체(NSS)의 양측의 핀 활성 영역(FA) 상에 소스/드레인 영역(130)을 형성할 수 있다. 소스/드레인 영역(130)을 형성하기 위하여, 버퍼층(132)이 형성된 제1 트렌치(T1) 내에 내측 불순물층(134), 중심 불순물층(136), 및 캡핑층(138)을 순차적으로 형성한다. 예컨대, 소스/드레인 영역(130)을 형성하기 위하여, 제1 트렌치(T1)의 하면의 바텀 버퍼층(132B), 복수의 나노시트들(N1, N2, N3)의 측면, 및 측면 버퍼층(132S)으로부터 반도체 물질을 에피택셜 성장시킬 수 있다.
일부 실시예들에서, 소스/드레인 영역(130)을 형성하기 위하여, 원소 반도체 전구체를 포함하는 원료 물질들을 사용하여 LPCVD(Low-pressure chemical vapor deposition) 공정, SEG(selective epitaxial growth) 공정, 또는 CDE(cyclic deposition and etching) 공정을 수행할 수 있다. 상기 원소 반도체 전구체는 Si, Ge, 등과 같은 원소를 포함할 수 있다.
소스/드레인 영역(130)의 형성에서, 내측 불순물층(134), 또는 중심 불순물층(136)을 형성하기 위하여, Si 소스로서 SiH4, SiHCl3, Si2H6, Si3H8, SiH2Cl2 등을 사용할 수 있다. 그러나 Si 소스가 상기 물질들에 한정되는 것은 아니다. 또한, 내측 불순물층(134), 또는 중심 불순물층(136)에 도핑되는 물질들로서, 각종 기상 혹은 액상의 도펀트 소재들이 이용될 수 있다. 한편, 선택적 에피택시 성장법을 위해, HCl, Cl2와 같은 에천트 가스가 이용될 수 있다.
전술한 바와 같이, 내측 불순물층(134)은 P, As, Sb 등이 도핑된 Si을 포함할 수 있고, 중심 불순물층(136)은 P가 고농도로 도핑된 SiP을 포함할 수 있다. 예컨대, SiP의 중심 불순물층(136)에서, P의 농도는 4% 내지 12% 범위 내일 수 있다.
소스/드레인 영역(130)의 내측 불순물층(134)을 형성하는 에피택셜 성장 공정에 있어서, 온도, 압력, Si 소스의 종류, 공급 가스의 유량 등과 같은 공정 조건들을 제어하거나, 상기 에피택셜 성장 공정 도중 또는 상기 에피택셜 성장 공정 후에 에치-백(etch-back), 화학 처리 등의 공정을 부가함으로써 내측 불순물층(134)에서의 페싯 형성을 억제할 수 있다. 또한, 내측 불순물층(134)의 원하는 부분, 예컨대, 내측 불순물층(134) 중 스페이서(118)에 인접한 부분, 또는 내측 불순물층(134) 중 버퍼층(132)의 취약 부분을 덮는 부분의 두께가 비교적 커지도록 할 수 있다.
내측 불순물층(134)의 형성에서, 도 2b의 설명 부분에서 설명한 바와 같이, 내측 불순물층(134)의 바텀 부분의 두께(H2)가 버퍼층(132)의 바텀 버퍼층(132B)의 두께(H1)보다 더 크고, 내측 불순물층(134)의 바텀 부분의 상면의 적어도 일부가 수평 방향, 예컨대 제1 방향(X 방향) 및/또는 제2 방향(Y 방향)을 따라 평탄하게 연장되하록 형성할 수 있다. 또한, 내측 불순물층(134)의 바텀 부분의 두께(H2)는 내측 불순물층(134) 중 나노시트 구조체(NSS)에 대면하는 부분의 제1 방향(X 방향) 두께(D2)보다 크게 되도록 할 수 있다. 내측 불순물층(134)의 바텀 부분의 두께(H2)를 비교적 크게 형성함으로써, 내측 불순물층(134) 상에 중심 불순물층(136)을 형성할 때, 중심 불순물층(136)이 내측 불순물층(134) 상에 남아 있는 제1 트렌치(T1)를 보이드 없이 효과적으로 채우는 데 유리하다. 또한, 제1 트렌치(T1) 내에서 중심 불순물층(136)의 체적을 증가시키는 데에도 기여할 수 있다.
도 11c와 도 11d에서, 게이트 라인(160)의 외부 메탈 게이트(160Mo)와 게이트 유전막(152) 대신 폴리실리콘의 더미 게이트층(D124)과 산화막(D122)이 배치되고, 또한, 게이트 라인(160)의 내부 메탈 게이트(160Mi)와 게이트 유전막(152) 대신 희생 반도체층(104)이 배치된다는 점을 제외하고, 도 11c와 도 11d는, 도 2b 및 도 2c와 실질적으로 동일한 구조를 가짐을 알 수 있다.
덧붙여, 버퍼층을 비교적 얇은 두께로 형성한 후, 버퍼층 상에 인덴트 영역(Id)을 완전히 채우도록 외측 불순물층을 형성할 수 있다. 이후, 에치-백 공정을 통해 나노시트 구조체(NSS)의 측면 상에 성장된 버퍼층과 외측 불순물층의 부분을 제거할 수 있다. 나노시트 구조체(NSS)의 측면 상의 버퍼층과 외측 불순물층을 제거함으로써, 나노시트 구조체(NSS)의 측면이 노출될 수 있다. 이후, 외측 불순물층(135) 상에 내측 불순물층(134)과 중심 불순물층(136)을 형성함로써, 도 3a에 도시된 구조의 소스/드레인 영역(130a)을 형성할 수 있다.
도 12를 참조하면, 소스/드레인 영역(130)이 형성된 결과물을 덮는 보호 절연막(142)을 형성하고, 보호 절연막(142) 상에 게이트간 절연막(144)을 형성한다. 이후, 보호 절연막(142) 및 게이트간 절연막(144)을 평탄화하여 더미 캡핑층(D126)의 상면을 노출시킨다.
도 13을 참조하면, 계속해서, 평탄화 공정을 통해 보호 절연막(142)과 게이트간 절연막(144)의 상부 부분과, 더미 캡핑층(D126)을 제거하여 더미 게이트층(D124)의 상면을 노출시킨다. 더미 캡핑층(D126)의 평탄화 공정 후, 게이트간 절연막(144)의 상면과 더미 게이트층(D124)의 상면이 실질적으로 동일한 높이가 될 수 있다.
도 14를 참조하면, 이후, 더미 게이트층(D124) 및 그 하부의 산화막(D122)을 제거하여 게이트 공간(GS)을 마련하고, 또한, 게이트 공간(GS)을 통해 복수의 나노시트 구조체(NSS)를 노출시킨다. 계속해서, 핀 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하여, 게이트 공간(GS)을 제3 방향(Z 방향)으로 서로 인접하는 나노시트들(N1, N2, N3)의 사이의 공간과, 제1 나노시트(N1)와 핀 상면(FT)과의 사이의 공간까지 확장 한다.
일부 실시예들에서, 복수의 희생 반도체층들(104)을 선택적으로 제거하기 위하여, 복수의 나노시트들(N1, N2, N3)과 복수의 희생 반도체층들(104) 간의 식각 선택비 차이를 이용할 수 있다. 복수의 희생 반도체층들(104)을 선택적으로 제거하기 위하여 액상 또는 기상의 에천트를 사용할 수 있다. 일부 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여, CH3COOH 기반 식각액, 예컨대, CH3COOH, HNO3, 및 HF의 혼합물을 포함하는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물을 포함하는 식각액을 이용할 수 있다. 그러나 식각액의 재질이 전술한 재질들에 한정되는 것은 아니다.
통상적인 경우, 도 14의 공정에서, 액상 또는 기상의 에천트를 사용하여 더미 게이트층(D124), 산화막(D122), 및 복수의 희생 반도체층(104)을 제거하는 동안, 게이트 공간(GS)이 형성된 결과물에서 상기 에천트의 침투에 취약한 부분들을 통해 소스/드레인 영역까지 상기 에천트가 침투할 수 있다. 따라서, 상기 에천트에 의해 소스/드레인 영역의 내부가 손상될 수 있다. 이와 같은 상태에서 도 15 및 도 16의 게이트 유전막(152) 형성 공정, 및 게이트 형성용 도전층(160L) 형성 공정을 수행하면, 게이트 유전막(152) 또는 게이트 형성용 도전층(160L) 형성에 필요한 금속 함유 물질이 상기 취약한 부분들을 통해 손상된 소스/드레인 영역의 내부까지 침투할 수 있다. 결과적으로, 상기 손상된 소스/드레인 영역과, 후속 공정(예컨대, 도 15 및 도 16의 공정)에서 형성된 게이트 라인(160) 간의 단락과 같은 불량이 발생할 수 있다. 또한, 게이트 라인(160)의 리키지가 증가할 수 있다.
그러나 본 실시예의 반도체 소자 제조방법에 의하면, 도 11a 내지 도 11d의 설명 부분에 설명한 바와 같이, 복수의 나노시트들(N1, N2, N3)에 스트레스를 인가하는 역할을 하는 중심 불순물층(136)을 외부 어택으로부터 보호하고, 또한, 단락과 리키지 방지를 위하여, 소스/드레인 영역(130)이 버퍼층(132)과 내측 불순물층(134)을 포함함으로써, SiGe의 희생 반도체층(104)을 제거할 때 사용되는 에천트에 의한 어택에 취약하지 않은 구조를 가질 수 있다. 또한, 내측 불순물층(134)은 버퍼층(132)의 취약 부분을 보완하는 역할을 할 수 있다. 따라서, 본 실시예의 반도체 소자 제조방법에 의하면, 도 14의 공정에서 액상 또는 기상의 에천트를 사용하여 더미 게이트층(D124), 산화막(D122), 및 복수의 희생 반도체층(104)을 제거하는 동안, 소스/드레인 영역(130)이 외부 어택에 의해 손상되거나 열화되는 것을 효과적으로 방지할 수 있다.
도 15를 참조하면, 복수의 나노시트들(N1, N2, N3) 및 핀 활성 영역(FA)의 노출된 표면들을 덮는 게이트 유전막(152)을 형성한다. 게이트 유전막(152)은, 예컨대, ALD(atomic layer deposition) 공정을 이용하여 형성할 수 있다.
도 16을 참조하면, 게이트 유전막(152) 상에 게이트 공간(GS)을 채우면서 게이트간 절연막(144)의 상면을 덮는 게이트 형성용 도전층을 형성한다. 게이트 형성용 도전층은 메탈, 금속 질화물, 금속 탄화물, 또는 이들의 조합을 포함할 수 있다. 게이트 형성용 도전층은, 예컨대, ALD 공정을 통해 형성할 수 있다.
게이트 형성용 도전층 형성 후, 게이트간 절연막(144)의 상면이 노출되도록 게이트 형성용 도전층, 및 게이트 유전막(152)의 일부를 제거한다. 그에 따라, 게이트 유전막(152) 상에 복수의 게이트 공간(GS)을 채우는 복수의 게이트 라인(160)이 형성될 수 있다. 게이트 라인(160)은 외부 메탈 게이트(160Mo) 및 내부 메탈 게이트(160Mi)를 포함할 수 있다. 게이트 라인(160) 형성을 위한 평탄화 공정을 통해, 스페이서(118), 보호 절연막(142), 및 게이트간 절연막(144) 각각의 상면의 높이가 낮아질 수 있다.
도 17을 참조하면, 게이트 라인(160)의 형성 후, 게이트 라인(160)을 덮는 층간절연막(174)을 형성한다. 계속해서, 층간절연막(174), 게이트간 절연막(144), 및 보호 절연막(142) 각각의 일부를 식각하여 소스/드레인 영역(130)을 노출시키는 복수의 콘택홀(180)을 형성한다. 복수의 콘택홀(180)을 통해 노출되는 소스/드레인 영역(130)의 상면에 금속 실리사이드막(182)을 형성하고, 금속 실리사이드막(182) 상에 콘택홀(180)을 채우는 콘택 플러그(184)를 형성하여, 도 2a에 도시한 반도체 소자(100)를 제조할 수 있다.
일부 실시예들에서, 금속 실리사이드막(182)을 형성하는 공정에서 소스/드레인 영역(130)의 캡핑층(138)의 일부와 금속의 실리사이드 반응을 유도할 수 있다. 그에 따라, 캡핑층(138)의 일부로부터 금속 실리사이드막(182)이 얻어질 수 있다. 다른 일부 실시예들에서, 금속 실리사이드막(182)의 형성 공정은 생략될 수 있다.
도 5a 내지 도 17을 통해 설명한 반도체 소자의 제조 방법에 의하면, 반도체 소자의 제조 공정 중에 구조적으로 액상 또는 기상의 에천트의 침투에 취약한 부분들이 존재하는 경우에도 소스/드레인 영역(130)에 포함된 버퍼층(132) 및 내측 불순물층(134)에 의해 소스/드레인 영역의 중심 불순물층(136)이 손상되거나 식각되는 것을 방지할 수 있다. 따라서, 본 실시예의 반도체 소자의 제조 공정 중에 소스/드레인 영역(130)이 외부 어택에 의해 열화되거나, 소스/드레인 영역(130)과 게이트 라인(160) 사이에 단락이 발생하는 등의 불량 발생을 억제할 수 있다. 또한, 또한, 본 실시예의 반도체 소자의 제조 공정에서는 깊은 인덴트 구조의 버퍼층이 형성됨으로써, 상기 단락 문제와 게이트 라인(160)의 리키지 문제가 보다 효과적으로 방지될 수 있다. 더 나아가, 깊은 인덴트 구조의 버퍼층에 기반하여, 소스/드레인 영역(130)의 체적이 증가함으로써, 채널 영역과 소스/드레인 영역(130)의 저항 열화의 문제를 해결할 수도 있다. 결과적으로, 본 실시예의 반도체 소자 제조방법은, 반도체 소자의 신뢰성을 크게 향상시킬 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b: 반도체 소자, 102: 기판, 104: 희생 반도체층, 114: 소자 분리막, 118: 스페이서, 130: 소스/드레인 영역, 132, 132a: 버퍼층, 134: 내측 불순물층, 135: 외측 불순물층, 136: 중심 불순물층, 138: 캡핑층, 142: 보호 절연막, 144: 게이트간 절연막, 152: 게이트 유전막, 160: 게이트 라인, 160Mo: 외부 메탈 게이트, 160Mi: 내부 메탈 게이트, 174: 층간절연막, 182, 182a: 메탈 실리사이드막, 184, 184a: 콘택 플러그, FA: 핀 활성 영역, NSS: 나노시트 구조체, GST: 게이트 구조체, NS: 나노시트반도체층, N1, N2, N3: 나노시트, TR: 나노시트 트랜지스터, DGS: 더미 게이트 구조체, D122: 산화막, D124: 더미 게이트층, D126: 더미 캡핑층, Id: 인덴트 영역, GS: 게이트 공간

Claims (20)

  1. 기판 상에서 돌출된 구조를 가지고 제1 방향으로 연장하는 핀 활성 영역;
    상기 기판 상에서 상기 핀 활성 영역의 양 측벽을 덮는 소자 분리막;
    상기 핀 활성 영역, 및 상기 소자 분리막 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장하는 게이트 구조체;
    상기 핀 활성 영역의 상면으로부터 수직 방향으로 서로 이격되어 배치된 복수의 나노시트들을 구비한 나노시트 구조체; 및
    상기 게이트 구조체에 인접하여 상기 핀 활성 영역 상에 배치된 소스 및 드레인 영역;을 포함하고,
    상기 소스 및 드레인 영역은, 차례로 적층된 버퍼층, 내측 불순물층, 및 중심 불순물층을 포함하며,
    상기 버퍼층은 상기 수직 방향으로 인접하는 2개의 나노시트들의 사이, 및 상기 핀 활성 영역의 상면과 나노시트의 사이에 인덴트(indent)를 채우며,
    상기 복수의 나노시트들은 상기 내측 불순물층의 측면에 접하는, 반도체 소자.
  2. 제1 항에 있어서,
    상기 수직 방향으로 인접하는 2개의 나노시트들의 사이, 및 상기 핀 활성 영역의 상면과 나노시트의 사이에 상기 게이트 구조체의 내부 메탈 게이트가 배치되고,
    상기 나노시트 구조체의 최상부의 나노시트와 상기 소자 분리막 상에 상기 게이트 구조체의 외부 메탈 게이트가 배치되며,
    상기 버퍼층은 상기 제1 방향으로 상기 내부 메탈 게이트의 양측의 상기 인덴트를 채우는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 내측 불순물층은 상기 중심 불순물층의 하면을 둘러싸는 바텀 부분과 측면을 둘러싸는 측면 부분을 포함하고,
    상기 제1 방향으로 상기 복수의 나노시트들과 상기 내측 불순물층의 측면 부분의 사이에 상기 버퍼층이 존재하지 않는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 버퍼층은 비도핑(undoped) Si, 또는 Si1-xGex(x<0.1)을 포함하고,
    상기 내측 불순물층은 P, As, 및 Sb 중 어느 하나로 도핑된 Si을 포함하며,
    상기 중심 불순물층은 Si1-yPy(0.04≤y≤0.12)을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 버퍼층은 상기 핀 활성 영역의 상면에 접하는 바텀 부분을 포함하고, 상기 바텀 부분의 두께는 10㎚ 이하이며,
    상기 바텀 부분의 상면은 상기 게이트 구조체의 최하부에 배치된 내부 메탈의 상면보다 낮은 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 소스 및 드레인 영역은, 상기 버퍼층과 내측 불순물층의 사이에 배치되고 상기 내측 불순물층을 둘러싸는 외측 불순물층을 더 포함하고,
    상기 외측 불순물층은 C가 도핑된 Si 또는 SiGe(Si:C or SiGe:C)를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 수직 방향으로 인접하는 2개의 나노시트들의 사이, 및 상기 핀 활성 영역의 상면과 나노시트의 사이에 상기 게이트 구조체의 내부 메탈 게이트가 배치되고,
    상기 나노시트 구조체의 최상부의 나노시트와 상기 소자 분리막 상에 상기 게이트 구조체의 외부 메탈 게이트가 배치되며,
    상기 제1 방향으로 내부 메탈 게이트과 상기 외부 메탈 게이트의 끝단의 위치는 5㎚ 이하의 차이를 갖는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 내측 불순물층은 상기 중심 불순물층의 하면을 둘러싸는 바텀 부분과 측면을 둘러싸는 측면 부분을 포함하고,
    상기 내측 불순물층은, 상기 바텀 부분이 상기 측면 부분보다 두꺼우며,
    상기 바텀 부분과 측면 부분은 5㎚ 이하의 두께 차이를 갖는 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 제1 방향으로 상기 게이트 구조체의 메탈 게이트의 최외곽 면과 상기 소스 및 드레인 영역의 최외곽 면 간의 간격(proximity)은 10㎚ 이하인 것을 특징으로 하는 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 수직 방향으로, 상기 나노시트 구조체의 최상부의 나노시트의 상면을 기준으로 할 때, 상기 중심 불순물층의 상면은 -2㎚ 내지 5㎚의 위치에 있는 것을 특징으로 하는 반도체 소자.
  11. 기판 상에서 제1 방향으로 연장하는 핀 활성 영역;
    상기 제1 방향에 수직하는 제2 방향으로 상기 핀 활성 영역을 가로질러 연장하는 게이트 구조체;
    상기 핀 활성 영역의 상면으로부터 수직 방향으로 서로 이격되어 배치된 복수의 나노시트를 구비한 나노시트 구조체; 및
    상기 제1 방향으로 상기 게이트 구조체의 양쪽에 상기 핀 활성 영역 상에 배치된 소스 및 드레인 영역;을 포함하고,
    상기 소스 및 드레인 영역은, 차례로 적층된 버퍼층, 내측 불순물층, 및 중심 불순물층을 포함하며,
    상기 버퍼층은 상기 제1 방향으로 돌출되고 상기 수직 방향으로 서로 이격된 복수의 돌출부들을 포함하며,
    상기 복수의 나노시트들 각각의 끝단 부분은 상기 수직 방향으로 인접하는 2개의 돌출부들 사이, 또는 상기 게이트 구조체의 스페이서와 돌출부의 사이에 끼워지고, 상기 내측 불순물층에 접하는, 반도체 소자.
  12. 제11 항에 있어서,
    상기 수직 방향으로 인접하는 2개의 나노시트들의 사이, 및 상기 핀 활성 영역의 상면과 나노시트의 사이에 상기 게이트 구조체의 내부 메탈 게이트가 배치되고,
    상기 나노시트 구조체의 최상부의 나노시트 상에 상기 게이트 구조체의 외부 메탈 게이트가 배치되며,
    상기 버퍼층은 상기 제1 방향으로 상기 내부 메탈 게이트의 양측의 인덴트를 채우는 것을 특징으로 하는 반도체 소자.
  13. 제11 항에 있어서,
    상기 소스 및 드레인 영역은, 상기 버퍼층과 내측 불순물층의 사이에 배치되고 상기 내측 불순물층을 둘러싸는 외측 불순물층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제13 항에 있어서,
    상기 버퍼층은 비도핑 Si, 또는 Si1-xGex(x<0.1)을 포함하고,
    상기 내측 불순물층은 P, As, 및 Sb 중 어느 하나로 도핑된 Si을 포함하며,
    상기 중심 불순물층은 Si1-yPy(0.04≤y≤0.12)을 포함하며,
    상기 외측 불순물층은 C가 도핑된 Si 또는 SiGe(Si:C or SiGe:C)를 포함하는 것을 특징으로 하는 반도체 소자.
  15. 기판 상에서 돌출된 구조를 가지고 제1 방향으로 연장하는 핀 활성 영역;
    상기 기판 상에서 상기 핀 활성 영역의 양 측벽을 덮는 소자 분리막;
    상기 핀 활성 영역, 및 상기 소자 분리막 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장하는 게이트 구조체;
    상기 핀 활성 영역의 상면으로부터 수직 방향으로 서로 이격되어 배치된 복수의 나노시트들을 구비한 나노시트 구조체; 및
    상기 게이트 구조체에 인접하여 상기 핀 활성 영역 상에 배치된 소스 및 드레인 영역;을 포함하고,
    상기 소스 및 드레인 영역은, 차례로 적층된 버퍼층, 내측 불순물층, 및 중심 불순물층을 포함하며,
    상기 버퍼층은 상기 제1 방향으로 돌출되고 상기 수직 방향으로 서로 이격된 복수의 제1 돌출부들을 포함하며,
    상기 복수의 나노시트들 각각은, GAA(Gate All Around) 구조로 상기 게이트 구조체의 메탈 게이트에 의해 둘러싸이고,
    상기 복수의 나노시트들 각각의 끝단 부분은 상기 수직 방향으로 인접하는 2개의 제1 돌출부들 사이, 또는 상기 게이트 구조체의 스페이서와 제1 돌출부의 사이에 끼워지고, 상기 내측 불순물층에 접하는, 반도체 소자.
  16. 제15 항에 있어서,
    상기 소스 및 드레인 영역은, 상기 버퍼층과 내측 불순물층의 사이에 배치되고 상기 내측 불순물층을 둘러싸는 외측 불순물층을 더 포함하며,
    상기 내측 불순물층은 상기 제1 돌출부들에 대응하는 제2 돌출부들을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 기판 상에 희생 반도체층과 나노시트 반도체층을 번갈아 적층하여 적층 구조체를 형성하는 단계;
    상기 적층 구조체 및 상기 기판의 일부를 식각하여 제1 방향으로 연장하는 핀 활성 영역, 및 상기 핀 활성 영역 상의 적층 패턴 구조체를 형성하는 단계;
    상기 핀 활성 영역의 양 측벽을 덮는 소자 분리막을 형성하는 단계;
    상기 적층 패턴 구조체 및 소자 분리막 상에 상기 제1 방향에 교차하는 제2 방향으로 연장하는 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체를 마스크로 하여 상기 적층 패턴 구조체를 식각하여 상기 핀 활성 영역의 상면을 노출시키고, 상기 적층 패턴 구조체를 복수의 나노시트 구조체들로 분할하는 트렌치를 형성하는 단계;
    상기 트렌치 내에 에피층을 성장시켜 소스 및 드레인 영역을 형성하는 단계; 및
    상기 더미 게이트 구조체의 폴리실리콘, 및 적층 패턴 구조체의 희생 반도체층을 제거하는 단계; 및
    제거된 부분을 메탈로 채워 게이트 구조체를 형성하는 단계;를 포함하고,
    상기 나노시트 구조체들 각각은, 상기 나노시트 반도체층으로 형성되고, 상기 핀 활성 영역의 상면으로부터 수직 방향으로 서로 이격된 복수의 나노시트들을 포함하며,
    상기 소스 및 드레인 영역을 형성하는 단계에서, 상기 트렌치 내에 버퍼층, 내측 불순물층, 및 중심 불순물층을 순차적으로 형성하며,
    상기 버퍼층은 상기 수직 방향으로 인접하는 2개의 나노시트들의 사이, 및 상기 핀 활성 영역의 상면과 나노시트의 사이의 인덴트로 연장하고,
    상기 복수의 나노시트들은 상기 내측 불순물층에 접하는, 반도체 소자 제조방법.
  18. 제17 항에 있어서,
    상기 소스 및 드레인 영역을 형성하는 단계는,
    상기 트렌치를 통해 노출된 상기 희생 반도체층을 식각하여, 상기 수직 방향으로 인접하는 2개의 나노시트들의 사이, 및 상기 핀 활성 영역의 상면과 나노시트의 사이에 인덴트를 형성하는 단계;
    상기 인덴트를 채우도록 상기 트렌치 내에 제1 에피층을 성장시키는 단계;
    상기 제1 에피층 상에 제2 에피층을 형성하는 단계; 및
    상기 제2 에피층 상에 제3 에피층을 형성하여 상기 트렌치를 채우는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  19. 제18 항에 있어서,
    상기 제2 에피층을 형성하는 단계 전에,
    상기 복수의 나노시트들의 측면에 성장된 상기 제1 에피층을 에치-백을 통해 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  20. 제18 항에 있어서,
    상기 제2 에피층을 형성하는 단계 전에,
    상기 제1 에피층 상에 추가 에피층을 형성하는 단계; 및
    상기 복수의 나노시트들의 측면에 성장된 상기 제1 에피층, 및 추가 에피층을 에치-백을 통해 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
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