KR20230023389A - 집적회로 소자 - Google Patents

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김진범
김다혜
정수진
신동석
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Abstract

집적회로 소자는 기판 상에 배치된 핀형 활성 영역과, 상기 핀형 활성 영역으로부터 수직 방향을 따라 상측으로 돌출되고 상기 핀형 활성 영역과 일체로 연결된 메사(mesa)형 채널 영역과, 상기 핀형 활성 영역 상에서 상기 메사형 채널 영역을 포위하는 게이트 라인과, 상기 메사형 채널 영역과 상기 게이트 라인과의 사이에 개재된 게이트 유전막을 포함하고, 상기 메사형 채널 영역은 상기 게이트 라인을 향해 볼록한 복수의 라운드 컨벡스부와, 상기 복수의 라운드 컨벡스부 각각의 일부로 이루어지고 상기 게이트 라인에 대면하는 요철형 측벽과, 상기 메사형 채널 영역의 내부에 배치된 적어도 하나의 보이드를 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 전계효과 트랜지스터(field-effect transistor)를 구비한 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성을 확보할 필요가 있다. 또한, 집적회로 소자의 집적도가 높아지고 사이즈가 축소됨에 따라 소자들의 동작 전압에 따라 최적의 구조를 채용함으로써 신뢰성을 향상시킬 수 있는 소자의 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 소자들의 동작 전압에 따라 최적의 구조를 채용함으로써 신뢰성을 향상시킬 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에 배치된 핀형 활성 영역과, 상기 핀형 활성 영역으로부터 수직 방향을 따라 상측으로 돌출되고 상기 핀형 활성 영역과 일체로 연결된 메사(mesa)형 채널 영역과, 상기 핀형 활성 영역 상에서 상기 메사형 채널 영역을 포위하는 게이트 라인과, 상기 메사형 채널 영역과 상기 게이트 라인과의 사이에 개재된 게이트 유전막을 포함하고, 상기 메사형 채널 영역은 상기 게이트 라인을 향해 볼록한 복수의 라운드 컨벡스부(round convex portions)와, 상기 복수의 라운드 컨벡스부 각각의 일부로 이루어지고 상기 게이트 라인에 대면하는 요철형 측벽과, 상기 메사형 채널 영역의 내부에 배치된 적어도 하나의 보이드(void)를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 수평 방향으로 이격된 제1 소자 영역 및 제2 소자 영역을 포함하는 기판과, 상기 제1 소자 영역에 배치된 제1 핀형 활성 영역과, 상기 제1 소자 영역에서 상기 제1 핀형 활성 영역 위에 배치되고 적어도 하나의 나노시트를 포함하는 나노시트 스택과, 상기 제1 소자 영역에서 상기 제1 핀형 활성 영역 상에 배치되고 상기 적어도 하나의 나노시트를 포위하는 제1 게이트 라인과, 상기 제2 소자 영역에 배치된 제2 핀형 활성 영역과, 상기 제2 소자 영역에서 상기 제2 핀형 활성 영역으로부터 수직 방향을 따라 상측으로 돌출되고 상기 제2 핀형 활성 영역과 일체로 연결된 메사형 채널 영역과, 상기 제2 소자 영역에서 상기 제2 핀형 활성 영역 위에 배치되고 상기 메사형 채널 영역을 포위하는 제2 게이트 라인을 포함하고, 상기 메사형 채널 영역은 상기 제2 게이트 라인을 향해 볼록한 복수의 라운드 컨벡스부와, 상기 복수의 라운드 컨벡스부 각각의 일부로 이루어지고 상기 제2 게이트 라인에 대면하는 요철형 측벽과, 상기 메사형 채널 영역의 내부에 배치된 적어도 하나의 보이드를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 수평 방향으로 이격된 제1 소자 영역 및 제2 소자 영역을 포함하는 기판과, 상기 제1 소자 영역에 배치된 제1 핀형 활성 영역과, 상기 제1 소자 영역에서 상기 제1 핀형 활성 영역 위에 배치된 복수의 나노시트와, 상기 제1 소자 영역에서 상기 제1 핀형 활성 영역 상에 배치되고 상기 복수의 나노시트를 포위하는 제1 게이트 라인과, 상기 제2 소자 영역에 배치된 제2 핀형 활성 영역과, 상기 제2 소자 영역에서 상기 제2 핀형 활성 영역으로부터 수직 방향을 따라 상측으로 돌출되고 상기 제2 핀형 활성 영역과 일체로 연결된 메사형 채널 영역과, 상기 제2 소자 영역에서 상기 제2 핀형 활성 영역 위에 배치되고 상기 메사형 채널 영역을 포위하는 제2 게이트 라인을 포함하고, 상기 메사형 채널 영역은 상기 제2 게이트 라인을 향해 볼록한 복수의 라운드 컨벡스부와, 상기 복수의 라운드 컨벡스부 각각의 일부로 이루어지고 상기 제2 게이트 라인에 대면하는 요철형 측벽과, 상기 메사형 채널 영역의 내부에서 상기 수직 방향을 따라 일렬로 배치된 복수의 보이드를 포함하고, 상기 복수의 보이드는 상기 기판으로부터 멀어질수록 더 작은 크기를 가진다.
본 발명의 기술적 사상에 의한 집적회로 소자는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 소자들의 동작 전압에 따라 최적의 구조를 채용함으로써 집적회로 소자의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이다.
도 2a는 도 1의 X1 - X1' 선 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면도이고, 도 2c는 X2 - X2' 선 단면도이고, 도 2d는 도 1의 Y2 - Y2' 선 단면도이다.
도 3a, 도 3b, 및 도 3c는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 평면 레이아웃 다이어그램이다.
도 5a는 도 4의 X2 - X2' 선 단면도이고, 도 5b는 도 4의 Y2 - Y2' 선 단면도이다.
도 6a 내지 도 16b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 6a, 도 7a, 도 8 내지 도 11, 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 각각 도 4의 X1 - X1' 선 단면 및 X2 - X2'선 단면의 공정 순서에 따른 구성을 도시한 단면도이고, 도 6b, 도 7b, 도 12b, 도 13b, 도 14b, 도 15b, 및 도 16b는 각각 도 4의 Y1 - Y1' 선 단면 및 Y2 - Y2'선 단면의 공정 순서에 따른 구성을 도시한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 레이아웃 다이어그램이다. 도 2a는 도 1의 X1 - X1' 선 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면도이고, 도 2c는 X2 - X2' 선 단면도이고, 도 2d는 도 1의 Y2 - Y2' 선 단면도이다.
도 1과 도 2a 내지 도 2d를 참조하면, 집적회로 소자(100)는 수평 방향으로 이격된 제1 소자 영역(A1) 및 제2 소자 영역(A2)을 포함하는 기판(102)을 가진다.
예시적인 실시예들에서, 제1 소자 영역(A1) 및 제2 소자 영역(A2)은 서로 다른 기능을 수행하는 영역일 수 있다. 다른 예시적인 실시예들에서, 제1 소자 영역(A1) 및 제2 소자 영역(A2)은 서로 다른 동작 모드를 가지는 소자들을 포함할 수 있다. 예를 들면, 제1 소자 영역(A1)은 비교적 저전력 모드로 동작하는 소자들이 형성되는 영역이고, 제2 소자 영역(A2)은 비교적 고전력 모드로 동작하는 소자들이 형성되는 영역일 수 있다.
제1 소자 영역(A1)에는 복수의 나노시트 트랜지스터(TR1)가 배치되고, 제2 소자 영역(A2)에는 복수의 핀 트랜지스터(TR2)가 배치될 수 있다. 제1 소자 영역(A1)에 배치되는 나노시트 트랜지스터(TR1)는 고속 동작이 요구되고 비교적 낮은 동작 전압을 가지는 저전압 트랜지스터이고, 제2 소자 영역(A2)에 배치되는 핀 트랜지스터(TR2)는 고전압을 발생시키거나 고전압을 전달하는 고전압 트랜지스터일 수 있다. 일 예에서, 나노시트 트랜지스터(TR1)는 약 0.5 V 이상 약 10 V 미만의 비교적 낮은 동작 전압을 가지는 트랜지스터이고, 핀 트랜지스터(TR2)는 약 10 V 이상의 비교적 높은 동작 전압을 가지는 트랜지스터일 수 있다. 그러나, 나노시트 트랜지스터(TR1) 및 핀 트랜지스터(TR2) 각각의 동작 전압 범위가 상기 예시한 바에 한정되는 것은 아니며, 나노시트 트랜지스터(TR1)의 동작 전압보다 핀 트랜지스터(TR2)의 동작 전압이 더 큰 범위 내에서 다양한 선택이 가능하다. 본 명세서에서, 제1 소자 영역(A1)은 "저전압 트랜지스터 영역"으로 칭해지고, 제2 소자 영역(A2)은 "고전압 트랜지스터 영역"으로 칭해질 수 있다.
또 다른 일부 실시예들에서, 제1 소자 영역(A1)은 로직 회로 또는 메모리 소자가 형성되는 영역이고, 제2 소자 영역(A2)은 입출력 장치(I/O)와 같은 주변 회로가 형성되는 영역일 수 있다.
도 1, 도 2a, 및 도 2b에 예시한 바와 같이, 집적회로 소자(100)는 제1 소자 영역(A1)에서 기판(102)으로부터 수직 방향(Z 방향)을 따라 상측으로 돌출되고 제1 수평 방향(X 방향)으로 길게 연장된 복수의 제1 핀형 활성 영역(FA)과, 복수의 제1 핀형 활성 영역(FA) 상에 배치된 복수의 나노시트 스택(NSS)을 포함할 수 있다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다.
도 1, 도 2c, 및 도 2d에 예시한 바와 같이, 집적회로 소자(100)는 제2 소자 영역(A2)에서 기판(102)으로부터 수직 방향(Z 방향)으로 돌출되고 제1 수평 방향(X 방향)으로 길게 연장된 복수의 제2 핀형 활성 영역(FB)과, 복수의 제2 핀형 활성 영역(FB) 각각으로부터 수직 방향(Z 방향)을 따라 상측으로 돌출되고 제2 핀형 활성 영역(FB)과 일체로 연결된 복수의 메사형 채널 영역(MCA)을 포함할 수 있다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InGaAs", 및 "InP"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
도 2b 및 도 2d에 예시한 바와 같이, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 기판(102) 상에 복수의 제1 핀형 활성 영역(FA) 및 복수의 제2 핀형 활성 영역(FB) 각각의 양 측벽을 덮는 소자분리막(114)이 배치될 수 있다. 소자분리막(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 1, 도 2a, 및 도 2b에 예시한 바와 같이, 제1 소자 영역(A1)에서 복수의 제1 핀형 활성 영역(FA) 상에 복수의 제1 게이트 라인(GL1)이 배치될 수 있다. 복수의 제1 게이트 라인(GL1)은 각각 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 제1 핀형 활성 영역(FA)과 복수의 제1 게이트 라인(GL1)이 교차하는 영역들에서 복수의 제1 핀형 활성 영역(FA) 각각의 상부에 복수의 나노시트 스택(NSS)이 배치될 수 있다. 복수의 나노시트 스택(NSS)은 각각 제1 핀형 활성 영역(FA) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 제1 핀형 활성 영역(FA)의 상면으로부터의 수직 거리(Z 방향 거리)가 서로 다를 수 있다. 복수의 나노시트(N1, N2, N3)는 제1 핀형 활성 영역(FA) 위에 차례로 적층된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 복수의 나노시트 스택(NSS)은 각각 제1 핀형 활성 영역(FA)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 제1 핀형 활성 영역(FA)의 핀 상면(FT)과 대면할 수 있다.
도 1에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형인 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 제1 핀형 활성 영역(FA) 및 제1 게이트 라인(GL1) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 제1 핀형 활성 영역(FA) 위에 복수의 나노시트 스택(NSS) 및 복수의 제1 게이트 라인(GL1)이 배치되고, 1 개의 제1 핀형 활성 영역(FA) 위에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 1 개의 제1 핀형 활성 영역(FA) 위에 배치되는 나노시트 스택(NSS) 및 제1 게이트 라인(GL1) 각각의 개수는 특별히 제한되지 않는다.
복수의 나노시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다. 예를 들면, 복수의 나노시트(N1, N2, N3)는 각각 약 4 nm 내지 약 6 nm의 범위 내에서 선택되는 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 여기서, 복수의 나노시트(N1, N2, N3)의 각각의 두께는 수직 방향(Z 방향)을 따르는 크기를 의미한다. 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3)는 수직 방향(Z 방향)을 따라 실질적으로 동일한 두께를 가질 수 있다. 다른 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3) 중 적어도 일부는 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다.
예시적인 실시예들에서, 도 2a 및 도 2b에 예시한 바와 같이, 1 개의 나노시트 스택(NSS)에 포함된 복수의 나노시트(N1, N2, N3) 중 적어도 일부는 제1 수평 방향(X 방향) 및/또는 제2 수평 방향(Y 방향)에서 서로 다른 크기를 가질 수 있다. 예를 들면, 도 2b에 예시한 바와 같이, 복수의 나노시트(N1, N2, N3)는 제2 수평 방향(Y 방향)에서 서로 다른 폭을 가지고, 제1 핀형 활성 영역(FA)에 가까울수록 제2 수평 방향(Y 방향)에서 점차 큰 폭을 가질 수 있다. 복수의 나노시트(N1, N2, N3) 중 제1 핀형 활성 영역(FA)에 가장 가까운 제1 나노시트(N1)의 제2 수평 방향(Y 방향)을 따르는 폭은 제1 핀형 활성 영역(FA)으로부터 가장 먼 제3 나노시트(N3)의 제2 수평 방향(Y 방향)을 따르는 폭보다 더 클 수 있다.
다른 예시적인 실시예들에서, 도 2a 및 도 2b에 예시한 바와 달리, 복수의 나노시트(N1, N2, N3) 중 적어도 일부는 제1 수평 방향(X 방향) 및/또는 제2 수평 방향(Y 방향)에서 서로 동일한 크기를 가질 수도 있다.
도 2a에 예시한 바와 같이, 제1 소자 영역(A1)에서 제1 핀형 활성 영역(FA) 상에 복수의 리세스(R1)가 형성될 수 있다. 복수의 리세스(R1) 각각의 최저면의 레벨은 핀 상면(FT)보다 낮을 수 있다. 본 명세서에서 사용되는 용어 "레벨"은 기판(102)의 상면으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 거리를 의미한다.
복수의 리세스(R1)에는 복수의 제1 소스/드레인 영역(130)이 배치될 수 있다. 복수의 제1 소스/드레인 영역(130)은 각각 인접한 나노시트 스택(NSS)에 포함된 복수의 나노시트(N1, N2, N3)에 대면하는 측벽을 가질 수 있다. 복수의 제1 소스/드레인 영역(130)은 각각 인접한 나노시트 스택(NSS)에 포함된 복수의 나노시트(N1, N2, N3)에 접할 수 있다.
복수의 제1 소스/드레인 영역(130)은 에피택셜 성장된 반도체층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 제1 소스/드레인 영역(130)은 IV 족 원소 반도체, IV-IV 족 화합물 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 제1 소스/드레인 영역(130)은 각각 n 형 도판트로 도핑된 Si 층, 또는 n 형 도판트로 도핑된 SiC 층, 또는 p 형 도판트로 도핑된 SiGe 층으로 이루어질 수 있다. 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
복수의 제1 게이트 라인(GL1)은 제1 핀형 활성 영역(FA)의 위에서 나노시트 스택(NSS)을 덮으면서 복수의 나노시트(N1, N2, N3) 각각을 포위할 수 있다. 복수의 제1 게이트 라인(GL1)은 각각 메인 게이트 부분(160M)과 복수의 서브 게이트 부분(160S)을 포함할 수 있다. 메인 게이트 부분(160M)은 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 서브 게이트 부분(160S)은 메인 게이트 부분(160M)에 일체로 연결되고 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 제1 나노시트(N1)와 제1 핀형 활성 영역(FA)과의 사이에 각각 하나씩 배치될 수 있다. 수직 방향(Z 방향)에서, 복수의 서브 게이트 부분(160S) 각각의 두께는 메인 게이트 부분(160M)의 두께보다 더 작을 수 있다.
제1 게이트 라인(GL1)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 금속 탄화물은 TiAlC일 수 있다. 그러나, 제1 게이트 라인(GL1)을 구성하는 물질이 상기 예시한 바에 한정되는 것은 아니다.
나노시트 스택(NSS)과 제1 게이트 라인(GL1)과의 사이에는 제1 게이트 유전막(152)이 개재될 수 있다. 제1 게이트 유전막(152)은 제1 게이트 라인(GL1) 중 메인 게이트 부분(160M)의 저면 및 측벽을 덮을 수 있다.
예시적인 실시예들에서, 제1 게이트 유전막(152)은 인터페이스막과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 약 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 소자 영역(A1)에서 복수의 제1 핀형 활성 영역(FA)과 복수의 제1 게이트 라인(GL1)이 교차하는 부분들에 복수의 나노시트 트랜지스터(TR1)가 형성될 수 있다.
예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3)는 서로 동일한 원소로 이루어지는 반도체층으로 이루어질 수 있다. 일 예에서, 복수의 나노시트(N1, N2, N3)는 각각 Si 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3)는 도핑되지 않은 Si 층으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3)는 제1 소스/드레인 영역(130)의 도전형과 동일한 도전형의 도판트로 도핑된 Si 층으로 이루어질 수 있다. 또 다른 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3)는 제1 소스/드레인 영역(130)의 도전형과 반대 도전형의 도판트로 도핑된 Si 층으로 이루어질 수 있다.
도 1, 도 2c, 및 도 2d에 예시한 바와 같이, 제2 소자 영역(A2)에서 복수의 제2 핀형 활성 영역(FB) 상에 복수의 제2 게이트 라인(GL2)이 배치될 수 있다. 복수의 제2 게이트 라인(GL2)은 각각 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 제1 소자 영역(A1)에 배치된 제1 게이트 라인(GL1)은 제1 수평 방향(X 방향)을 따라 제1 폭(W1)을 가지고, 제2 소자 영역(A2)에 배치된 제2 게이트 라인(GL2)은 제1 수평 방향(X 방향)을 따라 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)과 같거나 더 클 수 있다. 복수의 제2 게이트 라인(GL2)의 구성 물질은 제1 게이트 라인(GL1)에 대하여 설명한 바와 대체로 동일하다.
복수의 제2 핀형 활성 영역(FB)과 복수의 제2 게이트 라인(GL2)이 교차하는 영역들에서 복수의 제2 핀형 활성 영역(FB) 각각의 상부에 복수의 메사형 채널 영역(MCA)이 배치될 수 있다. 복수의 메사형 채널 영역(MCA)은 각각 제2 핀형 활성 영역(FB)과 일체로 연결될 수 있다. 도 2d에 예시한 바와 같이, 복수의 메사형 채널 영역(MCA)은 각각 제2 게이트 라인(GL2)에 의해 포위될 수 있다.
예시적인 실시예들에서, 제2 핀형 활성 영역(FB)과 복수의 메사형 채널 영역(MCA)은 동일한 물질로 이루어질 수 있다. 예를 들면, 제2 핀형 활성 영역(FB)과 복수의 메사형 채널 영역(MCA)은 각각 Si 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 메사형 채널 영역(MCA)은 각각 도핑되지 않은 Si 층, p 형 도판트로 도핑된 Si 층, 또는 n 형 도판트로 도핑된 Si 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 메사형 채널 영역(MCA)은 각각 제1 소자 영역(A1)에 배치된 복수의 나노시트(N1, N2, N3)의 구성 물질과 동일한 구성 물질로 이루어질 수 있다.
도 2d에 예시한 바와 같이, 메사형 채널 영역(MCA)은 제2 게이트 라인(GL2)을 향해 볼록한 복수의 라운드 컨벡스부(round convex portions)(RC)와, 복수의 라운드 컨벡스부(RC) 각각의 일부로 이루어지고 제2 게이트 라인(GL2)에 대면하는 요철형 측벽(ARS)과, 메사형 채널 영역(MCA)의 내부에 배치된 복수의 보이드(VD)를 포함할 수 있다.
복수의 라운드 컨벡스부(RC)는 메사형 채널 영역(MCA)에서 수직 방향(Z 방향)을 따라 일렬로 배치될 수 있다. 제2 게이트 라인(GL2)의 길이 방향인 제2 수평 방향(Y 방향)에서, 복수의 라운드 컨벡스부(RC) 각각의 최대 폭은 기판(102)으로부터 멀어질수록 점차 작아질 수 있다.
도 2c 및 도 2d에 예시한 바와 같이, 메사형 채널 영역(MCA)의 내부에서 복수의 보이드(VD)가 수직 방향(Z 방향)을 따라 일렬로 배치될 수 있다. 1 개의 메사형 채널 영역(MCA)의 내부에 있는 복수의 보이드(VD)는 기판(102)으로부터 멀어질수록 더 작은 크기를 가질 수 있다. 본 명세서에서 복수의 보이드(VD) 각각의 크기는 복수의 보이드(VD) 각각의 부피를 의미한다. 1 개의 메사형 채널 영역(MCA)의 내부에 있는 복수의 보이드(VD) 중 기판(102)에 가장 가까운 보이드(VD)의 크기는 기판(102)으로부터 가장 먼 보이드(VD)의 크기보다 더 클 수 있다. 예시적인 실시예들에서, 1 개의 메사형 채널 영역(MCA)의 내부에 있는 복수의 보이드(VD)는 기판(102)으로부터 멀어질수록 수평 방향을 따르는 길이가 점차 작아질 수 있다.
예시적인 실시예들에서, 복수의 보이드(VD)는 각각 대기, 또는 집적회로 소자(100)의 제조 공정 중에 존재할 수 있는 가스들을 포함할 수 있다. 예시적인 실시예들에서, 복수의 보이드(VD)는 각각 메사형 채널 영역(MCA)을 구성하는 반도체 물질의 구성 원소와 동일한 원소를 포함하는 가스를 포함할 수 있다. 예를 들면, 복수의 보이드(VD)는 각각 실리콘 원자, 수소 원자, 염소 원자, 또는 이들의 조합으로 이루어지는 가스로 채워질 수 있다.
도 2c에 예시한 바와 같이, 제2 소자 영역(A2)에서 제2 핀형 활성 영역(FB) 상에 복수의 리세스(R2)가 형성될 수 있다. 복수의 리세스(R2)에는 복수의 제2 소스/드레인 영역(132)이 배치될 수 있다. 제1 수평 방향(X 방향)에서 메사형 채널 영역(MCA)은 복수의 리세스(R2) 중 서로 인접한 2 개의 리세스(R2)에 의해 폭이 한정될 수 있다. 메사형 채널 영역(MCA)은 그 양측에서 인접하게 배치된 한 쌍의 제2 소스/드레인 영역(132)에 접하는 표면들을 가질 수 있다. 복수의 제2 소스/드레인 영역(132)의 최저면은 메사형 채널 영역(MCA)에 포함된 복수의 보이드(VD) 중 기판(102)에 가장 가까운 보이드(VD)보다 기판(102)에 더 가까울 수 있다. 복수의 제2 소스/드레인 영역(132)의 구성 물질은 복수의 제1 소스/드레인 영역(130)의 구성 물질에 대하여 설명한 바와 대체로 동일하다.
도 2d에 예시한 바와 같이, 제2 수평 방향(Y 방향)에서 메사형 채널 영역(MCA)의 최대 폭은 메사형 채널 영역(MCA)에 일체로 연결된 제2 핀형 활성 영역(FB)의 최소 폭보다 더 클 수 있다.
예시적인 실시예들에서, 기판(102) 상에서 1 개의 메사형 채널 영역(MCA)의 내부에 있는 복수의 보이드(VD) 각각의 수직 레벨과, 제1 소자 영역(A1)에 배치된 제1 게이트 라인(GL1)에 포함된 복수의 서브 게이트 부분(160S) 각각의 수직 레벨은 서로 동일할 수 있다. 예를 들면, 제1 소자 영역(A1)에 배치된 복수의 서브 게이트 부분(160S) 중 기판(102)에 가장 가까운 서브 게이트 부분(160S)과, 제2 소자 영역(A2)에 배치된 메사형 채널 영역(MCA)의 내부에 있는 복수의 보이드(VD) 중 기판(102)에 가장 가까운 보이드(VD)는 기판(102) 상의 동일한 수직 레벨에 배치될 수 있다. 또한, 제1 소자 영역(A1)에 배치된 복수의 서브 게이트 부분(160S) 중 기판(102)으로부터 가장 먼 서브 게이트 부분(160S)과, 제2 소자 영역(A2)에 배치된 메사형 채널 영역(MCA)의 내부에 있는 복수의 보이드(VD) 중 기판(102)으로부터 가장 먼 보이드(VD)는 기판(102) 상의 동일한 수직 레벨에 배치될 수 있다.
도 2c 및 도 2d에 예시한 바와 같이, 제2 소자 영역(A2)에서 메사형 채널 영역(MCA)과 제2 게이트 라인(GL2)과의 사이에는 제2 게이트 유전막(154)이 개재될 수 있다. 제2 게이트 유전막(154)은 제2 게이트 라인(GL2)의 저면 및 측벽을 덮을 수 있다. 제2 게이트 유전막(154)에 대한 상세한 구성은 제1 게이트 유전막(152)에 대하여 설명한 바와 대체로 동일하다. 단, 제2 게이트 유전막(154)은 메사형 채널 영역(MCA)의 복수의 라운드 컨벡스부(RC)에 대면하는 요철부를 포함할 수 있다. 제2 소자 영역(A2)에서 복수의 제2 게이트 라인(GL2)은 각각 메사형 채널 영역(MCA)의 복수의 라운드 컨벡스부(RC)에 대면하는 요철부를 포함할 수 있다.
제2 소자 영역(A2)에서 복수의 제2 핀형 활성 영역(FB)과 복수의 제2 게이트 라인(GL2)이 교차하는 부분들에 복수의 핀 트랜지스터(TR2)가 형성될 수 있다.
제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 복수의 제1 게이트 라인(GL1) 및 복수의 제2 게이트 라인(GL2) 각각의 양 측벽을 덮는 복수의 절연 스페이서(118)가 배치될 수 있다.
제1 소자 영역(A1)에서 복수의 절연 스페이서(118)는 복수의 나노시트 스택(NSS)의 상면 위에서 제1 게이트 라인(GL1)의 메인 게이트 부분(160M)의 양 측벽을 덮을 수 있다. 제1 소자 영역(A1)에서 복수의 절연 스페이서(118)는 각각 제1 게이트 유전막(152)을 사이에 두고 제1 게이트 라인(GL1)으로부터 이격될 수 있다.
제2 소자 영역(A2)에서 복수의 절연 스페이서(118)는 메사형 채널 영역(MCA)의 상면 위에서 제2 게이트 라인(GL2)의 양 측벽을 덮을 수 있다. 제2 소자 영역(A2)에서 복수의 절연 스페이서(118)는 각각 제2 게이트 유전막(154)을 사이에 두고 제2 게이트 라인(GL2)으로부터 이격될 수 있다.
제1 소자 영역(A1)에 배치된 복수의 나노시트(N1, N2, N3) 중 최상부에 있는 제3 나노시트(N3)는 기판(102)으로부터 가장 먼 최상면을 가질 수 있다. 제3 나노시트(N3)의 상기 최상면은 기판(102) 상의 제1 수직 레벨(LV1)에서 수평 방향으로 연장될 수 있다. 제2 소자 영역(A2)에 배치된 메사형 채널 영역(MCA)은 기판(102)으로부터 가장 먼 최상면(AT)을 가질 수 있다. 메사형 채널 영역(MCA)의 최상면(AT)은 기판(102) 상의 제2 수직 레벨(LV2)에 있을 수 있다. 제2 수직 레벨(LV2)은 제1 수직 레벨(LV1)보다 기판(102)으로부터 더 멀 수 있다.
제2 소자 영역(A2)에서, 메사형 채널 영역(MCA)의 상면은 제2 게이트 라인에 대면하는 제1 상면부와, 절연 스페이서(118)에 대면하는 제2 상면부를 포함할 수 있다. 상기 제1 상면부는 제2 게이트 유전막(154)에 접하고, 제2 수직 레벨(LV2)에서 수평 방향으로 연장되는 메사형 채널 영역(MCA)의 최상면(AT)을 포함할 수 있다. 상기 제2 상면부는 절연 스페이서(118)의 저면에 접하고, 제2 수직 레벨(LV2)보다 낮은 제3 수직 레벨(LV3)에서 수평 방향으로 연장될 수 있다. 제3 수직 레벨(LV3)은 제2 수직 레벨(LV2)보다 기판(102)에 더 가까울 수 있다.
복수의 절연 스페이서(118)는 각각 실리콘 질화물(SiN), 실리콘 산화물(SiO), SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiN", "SiO", "SiCN", "SiBN", "SiON", "SiOCN", "SiBCN", 및 "SiOC"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
도 2a 및 도 2b에 예시한 바와 같이, 제1 소자 영역(A1)에서 복수의 제1 게이트 라인(GL1) 각각의 상면은 제1 캡핑 절연 패턴(164)으로 덮일 수 있다. 도 2c 및 도 2d에 예시한 바와 같이, 제2 소자 영역(A2)에서 복수의 제2 게이트 라인(GL2) 각각의 상면은 제2 캡핑 절연 패턴(166)으로 덮일 수 있다. 제1 캡핑 절연 패턴(164) 및 제2 캡핑 절연 패턴(166)은 실리콘 질화막으로 이루어질 수 있다.
도 2a에 예시한 바와 같이, 제1 소자 영역(A1)에서 복수의 제1 소스/드레인 영역(130)은 각각 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다. 예를 들면, 복수의 제1 소스/드레인 영역(130) 중 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩되는 부분의 제1 수평 방향(X 방향)의 폭은 약 0 nm 내지 약 4 nm의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
도 2c에 예시한 바와 같이, 제2 소자 영역(A2)에서 복수의 제2 소스/드레인 영역(132)은 각각 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다. 예를 들면, 복수의 제2 소스/드레인 영역(132) 중 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩되는 부분의 제1 수평 방향(X 방향)의 폭은 약 0 nm 내지 약 4 nm의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
도 2a 및 도 2c에 예시한 바와 같이, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 복수의 제1 소스/드레인 영역(130), 복수의 제2 소스/드레인 영역(132), 및 복수의 절연 스페이서(118)는 각각 절연 라이너(142)로 덮일 수 있다. 절연 라이너(142)는 각각 실리콘 질화물(SiN), 실리콘 산화물(SiO), SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 절연 라이너(142)는 생략 가능하다. 절연 라이너(142) 위에는 게이트간 절연막(144)이 배치될 수 있다. 게이트간 절연막(144)은 실리콘 질화막, 실리콘 산화막, SiON, SiOCN, 또는 이들의 조합으로 이루어질 수 있다. 절연 라이너(142)가 생략된 경우, 게이트간 절연막(144)은 복수의 제1 소스/드레인 영역(130) 및 복수의 제2 소스/드레인 영역(132)에 접할 수 있다.
집적회로 소자(100)에서, 제1 소자 영역(A1)에는 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 트랜지스터(TR1)가 배치되고, 제2 소자 영역(A2)에는 메사형 채널 영역(MCA)을 포함하는 복수의 핀 트랜지스터(TR2)가 배치된다. 따라서, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 요구되는 서로 다른 전기적 특성을 각 소자 영역별로 최적화할 수 있다. 특히, 제2 소자 영역(A2)에서 복수의 핀 트랜지스터(TR2)에 각각 포함된 메사형 채널 영역(MCA)은 제2 게이트 유전막(154)을 사이에 두고 제2 게이트 라인(GL2)과 대면하는 복수의 라운드 컨벡스부(RC)에 의해 형성되는 요철형 측벽(ARS)을 포함하므로, 메사형 채널 영역(MCA)이 요철형 측벽(ARS)을 가지지 않는 경우에 비해 메사형 채널 영역(MCA)의 표면적이 증대되어 복수의 핀 트랜지스터(TR2) 각각에서 채널 길이가 증가하고, 이에 따라 복수의 핀 트랜지스터(TR2) 각각에서의 전기적 성능을 향상시킬 수 있다. 따라서, 집적회로 소자(100)가 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 경우에도, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 요구되는 동작 전압에 따라 최적의 구조를 채용함으로써 집적회로 소자(100)의 신뢰도를 향상시킬 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100A)를 설명하기 위한 단면도이다. 도 3a에는 도 1의 X1 - X1' 선 단면에 대응하는 부분 중 일부 구성이 예시되어 있다. 도 3a에서, 도 2a에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3a를 참조하면, 집적회로 소자(100A)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100A)는 제1 소자 영역(A1)에서 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 제1 나노시트(N1)와 제1 핀형 활성 영역(FA)과의 사이에서 복수의 서브 게이트 부분(160S)과 제1 소스/드레인 영역(130)과의 사이에 개재된 복수의 내측 절연 스페이서(120)를 더 포함한다.
복수의 서브 게이트 부분(160S) 각각의 양 측벽은 제1 게이트 유전막(152)을 사이에 두고 내측 절연 스페이서(120)로 덮일 수 있다. 복수의 서브 게이트 부분(160S)은 각각 제1 게이트 유전막(152) 및 내측 절연 스페이서(120)를 사이에 두고 제1 소스/드레인 영역(130)으로부터 이격될 수 있다. 복수의 내측 절연 스페이서(120)는 각각 제1 소스/드레인 영역(130)에 접할 수 있다. 복수의 내측 절연 스페이서(120)의 적어도 일부는 절연 스페이서(118)와 수직 방향(Z 방향)으로 오버랩될 수 있다.
복수의 내측 절연 스페이서(120)는 실리콘 질화물, 실리콘 산화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 내측 절연 스페이서(120)의 적어도 일부는 에어 갭(air gap)을 더 포함할 수 있다. 예시적인 실시예들에서, 내측 절연 스페이서(120)는 절연 스페이서(118)와 동일한 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 절연 스페이서(118) 및 내측 절연 스페이서(120)는 서로 다른 물질로 이루어질 수 있다.
복수의 제1 소스/드레인 영역(130)은 각각 제1 수평 방향(X 방향)에서 내측 절연 스페이서(120) 및 제1 게이트 유전막(152)을 사이에 두고 복수의 서브 게이트 부분(160S)에 대면할 수 있다. 복수의 제1 소스/드레인 영역(130)은 제1 게이트 유전막(152)에 접하는 부분을 포함하지 않을 수 있다.
도 3b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100B)를 설명하기 위한 단면도이다. 도 3b에는 도 1의 X1 - X1' 선 단면에 대응하는 부분 중 일부 구성이 예시되어 있다. 도 3b에서, 도 2a에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3b를 참조하면, 집적회로 소자(100B)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100B)는 제1 소자 영역(A1)에서 복수의 제1 소스/드레인 영역(130) 상에 배치된 복수의 소스/드레인 콘택(184)을 더 포함할 수 있다. 제1 소스/드레인 영역(130)과 소스/드레인 콘택(184)과의 사이에는 금속 실리사이드막(182)이 개재될 수 있다. 복수의 소스/드레인 콘택(184)은 각각 게이트간 절연막(144) 및 절연 라이너(142)를 수직 방향(Z 방향)으로 관통하여 제1 소스/드레인 영역(130) 내부까지 연장되는 콘택홀(180H) 내부를 채울 수 있다. 제1 소스/드레인 영역(130)은 금속 실리사이드막(182)을 사이에 두고 소스/드레인 콘택(184)으로부터 이격될 수 있다. 제1 소스/드레인 영역(130)은 콘택홀(180H)의 외부에서 복수의 소스/드레인 콘택(184) 각각의 저부를 포위할 수 있다.
금속 실리사이드막(182)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 금속 실리사이드막(182)은 생략 가능하다. 복수의 소스/드레인 콘택(184)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 소스/드레인 콘택(184)은 각각 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 3c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100C)를 설명하기 위한 단면도이다. 도 3c에는 도 1의 X2 - X2' 선 단면에 대응하는 부분 중 일부 구성이 예시되어 있다. 도 3c에서, 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3c를 참조하면, 집적회로 소자(100C)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100C)는 제2 소자 영역(A2)에서 복수의 제2 소스/드레인 영역(132) 상에 배치된 복수의 소스/드레인 콘택(194)을 더 포함할 수 있다. 제2 소스/드레인 영역(132)과 소스/드레인 콘택(194)과의 사이에는 금속 실리사이드막(192)이 개재될 수 있다. 복수의 소스/드레인 콘택(194)은 각각 게이트간 절연막(144) 및 절연 라이너(142)를 수직 방향(Z 방향)으로 관통하여 제2 소스/드레인 영역(132) 내부까지 연장되는 콘택홀(190H) 내부를 채울 수 있다. 제2 소스/드레인 영역(132)은 금속 실리사이드막(182)을 사이에 두고 소스/드레인 콘택(194)으로부터 이격될 수 있다. 제2 소스/드레인 영역(132)은 콘택홀(190H)의 외부에서 복수의 소스/드레인 콘택(194) 각각의 저부를 포위할 수 있다. 금속 실리사이드막(192) 및 소스/드레인 콘택(194)에 대한 보다 상세한 구성은 도 3b를 참조하여 금속 실리사이드막(182) 및 소스/드레인 콘택(184)에 대하여 설명한 바와 대체로 동일하다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 5a는 도 4의 X2 - X2' 선 단면도이고, 도 5b는 도 4의 Y2 - Y2' 선 단면도이다. 도 4, 도 5a, 및 도 5b에서, 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 4, 도 5a, 및 도 5b를 참조하면, 집적회로 소자(200)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 제1 소자 영역(A1)에서, 도 4의 X1 - X1' 선 단면 구성과 도 4의 Y1 - Y1' 선 단면 구성은 도 2a 및 도 2b를 참조하여 설명한 바와 같다. 단, 집적회로 소자(200)는 도 5a 및 도 5b에 예시한 바와 같이 제2 소자 영역(A2)에서 기판(102)으로부터 수직 방향(Z 방향)으로 돌출되고 제1 수평 방향(X 방향)으로 길게 연장된 복수의 제2 핀형 활성 영역(FB)과, 복수의 제2 핀형 활성 영역(FB) 각각으로부터 수직 방향(Z 방향)을 따라 상측으로 돌출되고 제2 핀형 활성 영역(FB)과 일체로 연결된 복수의 메사형 채널 영역(MCA2)을 포함할 수 있다.
도 5a에 예시한 바와 같이, 제2 소자 영역(A2)에서 제2 핀형 활성 영역(FB) 상에 복수의 리세스(R22)가 형성될 수 있다. 복수의 리세스(R22)에는 복수의 제2 소스/드레인 영역(232)이 배치될 수 있다. 제1 수평 방향(X 방향)에서 메사형 채널 영역(MCA2)은 복수의 리세스(R22) 중 서로 인접한 한 쌍의 리세스(R22)에 의해 폭이 한정될 수 있다. 메사형 채널 영역(MCA2)은 그 양측에서 인접하게 배치된 한 쌍의 제2 소스/드레인 영역(232)에 접하는 표면들을 가질 수 있다. 복수의 제2 소스/드레인 영역(232)의 구성 물질은 도 2a를 참조하여 복수의 제1 소스/드레인 영역(130)의 구성 물질에 대하여 설명한 바와 대체로 동일하다.
제2 소자 영역(A2)에서 복수의 제2 핀형 활성 영역(FB) 상에 복수의 제2 게이트 라인(GL22)이 배치될 수 있다. 복수의 제2 게이트 라인(GL22)은 각각 도 1과 도 2c 및 도 2d를 참조하여 제2 게이트 라인(GL2)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 제1 수평 방향(X 방향)에서 제2 게이트 라인(GL22)은 제1 소자 영역(A1)에 배치된 제1 게이트 라인(GL1)보다 더 큰 폭을 가질 수 있다. 제1 게이트 라인(GL1)은 제1 수평 방향(X 방향)을 따라 제1 폭(W1)을 가지고, 제2 게이트 라인(GL22)은 제1 수평 방향(X 방향)을 따라 제2 폭(W22)을 가질 수 있다. 제2 폭(W22)은 제1 폭(W1)보다 더 클 수 있다. 예를 들면, 제2 폭(W22)은 제1 폭(W1)보다 적어도 1.5 배 더 클 수 있다.
도 5b에 예시한 바와 같이, 복수의 메사형 채널 영역(MCA2)은 각각 제2 게이트 라인(GL22)에 의해 포위될 수 있다. 복수의 메사형 채널 영역(MCA2) 각각에 대한 보다 상세한 구성은 도 2c 및 도 2d를 참조하여 메사형 채널 영역(MCA)에 대하여 설명한 바와 대체로 동일하다. 복수의 메사형 채널 영역(MCA2)은 각각 도핑되지 않은 Si 층, p 형 도판트로 도핑된 Si 층, 또는 n 형 도판트로 도핑된 Si 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 메사형 채널 영역(MCA2)은 각각 제1 소자 영역(A1)에 배치된 복수의 나노시트(N1, N2, N3)의 구성 물질과 동일한 구성 물질로 이루어질 수 있다.
도 5b에 예시한 바와 같이, 메사형 채널 영역(MCA2)은 제2 게이트 라인(GL22)을 향해 볼록한 복수의 라운드 컨벡스부(RC2)와, 복수의 라운드 컨벡스부(RC) 각각의 일부로 이루어지고 제2 게이트 라인(GL22)에 대면하는 요철형 측벽(ARS2)과, 메사형 채널 영역(MCA2)의 내부에 배치된 복수의 보이드(VD2)를 포함할 수 있다.
복수의 라운드 컨벡스부(RC2)는 메사형 채널 영역(MCA2)에서 수직 방향(Z 방향)을 따라 일렬로 배치될 수 있다. 제2 게이트 라인(GL22)의 길이 방향인 제2 수평 방향(Y 방향)에서, 복수의 라운드 컨벡스부(RC2) 각각의 최대 폭은 기판(102)으로부터 멀어질수록 점차 작아질 수 있다.
메사형 채널 영역(MCA2)의 내부에서 복수의 보이드(VD2)가 수직 방향(Z 방향)을 따라 일렬로 배치될 수 있다. 1 개의 메사형 채널 영역(MCA2)의 내부에 있는 복수의 보이드(VD2)는 기판(102)으로부터 멀어질수록 더 작은 크기를 가질 수 있다. 복수의 보이드(VD2)에 대한 보다 상세한 구성은 각각 도 2c 및 도 2d를 참조하여 보이드(VD)에 대하여 설명한 바와 대체로 동일하다.
도 5a 및 도 5b에 예시한 바와 같이, 제2 소자 영역(A2)에서 메사형 채널 영역(MCA2)과 제2 게이트 라인(GL22)과의 사이에는 제2 게이트 유전막(DL)이 개재될 수 있다 제2 게이트 유전막(DL)은 메사형 채널 영역(MCA2)의 외측 표면을 덮는 하부 게이트 유전막(250)과, 하부 게이트 유전막(250)을 사이에 두고 메사형 채널 영역(MCA2)으로부터 이격되고 제2 게이트 라인(GL22)에 접하는 상부 게이트 유전막(252)을 포함할 수 있다. 예시적인 실시예들에서, 하부 게이트 유전막(250)은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 상부 게이트 유전막(252)은 실리콘 산화막보다 유전 상수가 더 큰 고유전막으로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 약 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 소자 영역(A2)에 배치된 제2 게이트 유전막(DL) 중 메사형 채널 영역(MCA2)과 제2 게이트 라인(GL22)과의 사이에 있는 부분의 두께는 제1 소자 영역(A1)에 배치된 제1 게이트 유전막(152)(도 2a 및 도 2b 참조)의 두께보다 더 클 수 있다. 예를 들면, 도 2a 및 도 2b에 예시된 제1 게이트 유전막(152) 중 복수의 나노시트(N1, N2, N3) 중 어느 하나와 제1 게이트 라인(GL1)과의 사이에 있는 부분은 제1 두께를 가지고, 제2 소자 영역(A2)에 배치된 제2 게이트 유전막(DL) 중 메사형 채널 영역(MCA2)과 제2 게이트 라인(GL22)과의 사이에 있는 부분은 상기 제1 두께보다 더 큰 제2 두꼐를 가질 수 있다.
제2 소자 영역(A2)에서, 제2 게이트 유전막(DL)에 포함된 하부 게이트 유전막(250), 상부 게이트 유전막(252), 및 복수의 제2 게이트 라인(GL22)은 각각 메사형 채널 영역(MCA2)의 복수의 라운드 컨벡스부(RC2)에 대면하는 요철부를 포함할 수 있다.
제2 소자 영역(A2)에서 복수의 제2 핀형 활성 영역(FB)과 복수의 제2 게이트 라인(GL22)이 교차하는 부분들에 복수의 핀 트랜지스터(TR22)가 형성될 수 있다.
메사형 채널 영역(MCA2)의 최상면(AT2)은 기판(102) 상의 제2 수직 레벨(LV22)에 있을 수 있다. 제2 수직 레벨(LV22)은 제1 소자 영역(A1)에 배치된 복수의 나노시트(N1, N2, N3) 중 최상부에 있는 제3 나노시트(N3)의 최상면 레벨인 제1 수직 레벨(LV1)(도 2a 및 도 2b 참조)보다 기판(102)으로부터 더 멀 수 있다.
제2 소자 영역(A2)에서 복수의 절연 스페이서(118)는 메사형 채널 영역(MCA2)의 상면 위에서 제2 게이트 라인(GL22)의 양 측벽을 덮을 수 있다. 메사형 채널 영역(MCA2)의 상면은 제2 게이트 라인(GL22)에 대면하는 제1 상면부와, 절연 스페이서(118)에 대면하는 제2 상면부를 포함할 수 있다. 상기 제1 상면부는 제2 게이트 유전막(DL)에 접하고, 제2 수직 레벨(LV22)에서 수평 방향으로 연장되는 메사형 채널 영역(MCA2)의 최상면(AT2)을 포함할 수 있다. 상기 제2 상면부는 절연 스페이서(118)의 저면에 접하고, 제2 수직 레벨(LV22)보다 낮은 제3 수직 레벨(LV32)에서 수평 방향으로 연장될 수 있다. 제3 수직 레벨(LV32)은 제2 수직 레벨(LV22)보다 기판(102)에 더 가까울 수 있다.
복수의 제2 게이트 라인(GL22) 각각의 상면은 제2 캡핑 절연 패턴(266)으로 덮일 수 있다. 제2 캡핑 절연 패턴(266)은 실리콘 질화막으로 이루어질 수 있다.
집적회로 소자(200)에서, 제1 소자 영역(A1)에는 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 트랜지스터(TR1)가 배치되고, 제2 소자 영역(A2)에는 메사형 채널 영역(MCA2)을 포함하는 복수의 핀 트랜지스터(TR22)가 배치된다. 따라서, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 요구되는 서로 다른 전기적 특성을 각 소자 영역별로 최적화할 수 있다. 특히, 제2 소자 영역(A2)에서 복수의 핀 트랜지스터(TR22)에 각각 포함된 메사형 채널 영역(MCA2)은 제2 게이트 유전막(DL)을 사이에 두고 제2 게이트 라인(GL22)과 대면하는 복수의 라운드 컨벡스부(RC2)에 의해 형성되는 요철형 측벽(ARS2)을 포함하므로, 메사형 채널 영역(MCA2)이 요철형 측벽(ARS2)을 가지지 않는 경우에 비해 메사형 채널 영역(MCA2)의 표면적이 증대되어 복수의 핀 트랜지스터(TR22) 각각에서 채널 길이가 증가하고, 이에 따라 복수의 핀 트랜지스터(TR22) 각각에서의 전기적 성능을 향상시킬 수 있다. 따라서, 집적회로 소자(200)가 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 경우에도, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 요구되는 동작 전압에 따라 최적의 구조를 채용함으로써 집적회로 소자(200)의 신뢰도를 향상시킬 수 있다.
도 6a 내지 도 16b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 6a, 도 7a, 도 8 내지 도 11, 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 각각 도 4의 X1 - X1' 선 단면 및 X2 - X2'선 단면의 공정 순서에 따른 구성을 도시한 단면도이고, 도 6b, 도 7b, 도 12b, 도 13b, 도 14b, 도 15b, 및 도 16b는 각각 도 4의 Y1 - Y1' 선 단면 및 Y2 - Y2'선 단면의 공정 순서에 따른 구성을 도시한 단면도이다. 도 6a 내지 도 16b를 참조하여 도 4, 도 5a, 및 도 5b에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다. 도 6a 내지 도 16b에서, 도 1 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 및 도 6b를 참조하면, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 기판(102) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한 후, 복수의 희생 반도체층(104), 복수의 나노시트 반도체층(NS), 및 기판(102)의 일부를 식각하여 기판(102)의 제1 소자 영역(A1)에 복수의 제1 핀형 활성 영역(FA)을 형성하고, 기판(102)의 제2 소자 영역(A2)에 복수의 제2 핀형 활성 영역(FB)을 형성할 수 있다. 그 후, 복수의 제1 핀형 활성 영역(FA) 및 복수의 제2 핀형 활성 영역(FB) 각각의 측벽을 덮는 소자분리막(114)을 형성할 수 있다. 소자분리막(114)의 상면은 복수의 제1 핀형 활성 영역(FA) 및 복수의 제2 핀형 활성 영역(FB) 각각의 상면보다 낮을 수 있다.
제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 복수의 제1 핀형 활성 영역(FA) 및 복수의 제2 핀형 활성 영역(FB) 각각의 상면 위에 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남을 수 있다.
복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)은 식각 선택비가 서로 다른 반도체 재료로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 나노시트 반도체층(NS)은 Si 층으로 이루어지고, 복수의 희생 반도체층(104)은 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104) 내에서 Ge 함량은 일정할 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층은 약 5 원자% 내지 약 60 원자%, 예를 들면 약 10 원자% 내지 약 40 원자%의 범위 내에서 선택되는 일정한 Ge 함량을 가질 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층 내에서의 Ge 함량은 필요에 따라 다양하게 선택될 수 있다.
도 7a 및 도 7b를 참조하면, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조물(DGS)을 형성할 수 있다.
복수의 더미 게이트 구조물(DGS)은 각각 제2 수평 방향(Y 방향)으로 길게 연장되도록 형성될 수 있다. 복수의 더미 게이트 구조물(DGS)는 각각 산화막(D122), 더미 게이트층(D124), 및 캡핑층(D126)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 더미 게이트층(D124)은 폴리실리콘으로 이루어지고, 캡핑층(D126)은 실리콘 질화막으로 이루어질 수 있다.
도 8을 참조하면, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 복수의 더미 게이트 구조물(DGS) 각각의 양 측벽을 덮는 복수의 절연 스페이서(118)를 형성한 후, 복수의 더미 게이트 구조물(DGS) 및 복수의 절연 스페이서(118)를 식각 마스크로 이용하여 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS) 각각의 일부를 제거하고, 이어서 노출되는 제1 핀형 활성 영역(FA) 및 제2 핀형 활성 영역(FB)을 식각할 수 있다. 그 결과, 제1 소자 영역(A1)에는 제1 핀형 활성 영역(FA)의 상부에 복수의 리세스(R1)가 형성되고, 제2 소자 영역(A2)에는 제2 핀형 활성 영역(FB)의 상부에 복수의 리세스(R22)가 형성될 수 있다. 복수의 리세스(R1, R22)를 형성하기 위하여 건식 식각, 습식 식각, 또는 이들의 조합을 이용할 수 있다.
도 9를 참조하면, 제1 소자 영역(A1)에서 복수의 리세스(R1)를 채우는 복수의 제1 소스/드레인 영역(130)을 형성하고, 제2 소자 영역(A2)에서 복수의 리세스(R22)를 채우는 복수의 제2 소스/드레인 영역(232)을 형성할 수 있다.
복수의 제1 소스/드레인 영역(130) 및 복수의 제2 소스/드레인 영역(232)을 형성하기 위하여 선택적 에피택셜 성장 공정을 수행할 수 있다. 예시적인 실시예들에서, 복수의 제1 소스/드레인 영역(130) 및 복수의 제2 소스/드레인 영역(232)은 동시에 형성될 수 있다. 다른 예시적인 실시예들에서, 복수의 제1 소스/드레인 영역(130) 및 복수의 제2 소스/드레인 영역(232)은 별도의 공정을 통해 형성될 수 있다.
예시적인 실시예들에서, 복수의 제1 소스/드레인 영역(130) 및 복수의 제2 소스/드레인 영역(232) 중 적어도 일부가 p 형 도판트로 도핑된 SiGe 층으로 이루어질 수 있다. 상기 p 형 도판트로 도핑된 SiGe 층을 형성하기 위하여 Si 소스 및 Ge 소스를 사용할 수 있다. 상기 Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있다. 상기 Ge 소스로서 저메인(GeH4), 디저메인(Ge2H6), 트리저메인(Ge3H8), 테트라저메인(Ge4H10), 디클로로저메인(Ge2H2Cl2) 등을 사용할 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
다른 예시적인 실시예들에서, 복수의 제1 소스/드레인 영역(130) 및 복수의 제2 소스/드레인 영역(232) 중 적어도 일부가 n 형 도판트로 도핑된 Si 층으로 이루어질 수 있다. 상기 n 형 도판트로 도핑된 Si 층을 형성하기 위하여 상기 예시된 Si 소스들 중 적어도 하나를 사용할 수 있다. 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다.
그 후, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 복수의 제1 소스/드레인 영역(130) 및 복수의 제2 소스/드레인 영역(232)이 형성된 결과물을 덮는 절연 라이너(142)를 형성하고, 절연 라이너(142) 위에 게이트간 절연막(144)을 형성한 후, 절연 라이너(142) 및 게이트간 절연막(144)을 평탄화하여 캡핑층(D126)의 상면을 노출시킬 수 있다.
도 10을 참조하면, 도 9의 결과물로부터 캡핑층(D126)을 제거하여 더미 게이트층(D124)의 상면을 노출시키고, 게이트간 절연막(144)의 상면과 더미 게이트층(D124)의 상면이 대략 동일한 레벨로 되도록 절연 라이너(142) 및 게이트간 절연막(144)을 일부 제거할 수 있다.
도 11을 참조하면, 도 10의 결과물로부터 더미 게이트층(D124) 및 그 하부의 산화막(D122)을 제거할 수 있다. 그 결과, 제1 소자 영역(A1)에는 제1 게이트 공간(GS1)이 형성되고, 제2 소자 영역(A2)에는 제2 게이트 공간(GS2)이 형성될 수 있다. 제1 게이트 공간(GS1) 및 제2 게이트 공간(GS2)을 통해 나노시트 반도체층(NS)이 노출될 수 있다.
도 12a 및 도 12b를 참조하면, 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 도 11의 결과물에 남아 있는 복수의 희생 반도체층(104)을 제1 게이트 공간(GS1) 및 제2 게이트 공간(GS2)을 통해 제거할 수 있다.
그 결과, 제1 소자 영역(A1)에서는 제1 게이트 공간(GS1)이 복수의 나노시트 반도체층(NS) 각각의 사이의 공간과, 최하층 나노시트 반도체층(NS)과 제1 핀형 활성 영역(FA)의 핀 상면(FT)과의 사이의 공간까지 확장할 수 있다. 제2 소자 영역(A2)에서는 제2 게이트 공간(GS2)의 하부에서 복수의 희생 반도체층(104)이 제거된 부분들에 복수의 나노시트 반도체층(NS) 각각을 포위하는 복수의 활성 공간(AS2)이 마련될 수 있다. 제1 수평 방향(X 방향)에서 복수의 활성 공간(AS2) 각각의 양측 단부는 한 쌍의 제2 소스/드레인 영역(232)에 의해 막힌 구조를 가질 수 있다. 제2 수평 방향(Y 방향)에서 복수의 활성 공간(AS2) 각각의 양측 단부는 제2 게이트 공간(GS2)에 연결될 수 있도록 오픈된 구조를 가질 수 있다. 도 12b에 예시한 바와 같이, 복수의 활성 공간(AS2)은 기판(102)으로부터 수직 방향(Z 방향)을 따라 멀어질수록 제2 수평 방향(Y 방향)을 따르는 길이가 점차 작아질 수 있다.
도 13a 및 도 13b를 참조하면, 도 12a 및 도 12b의 결과물에서 제2 소자 영역(A2)은 노출시키고 제1 소자 영역(A1)을 덮는 보호 마스크 패턴(M1)을 형성하고, 제2 소자 영역(A2)에서 복수의 나노시트 반도체층(NS)의 노출된 표면들과 제2 핀형 활성 영역(FB)의 노출된 표면들로부터 반도체 물질층을 에피택셜 성장시켜 복수의 메사형 채널 영역(MCA2)을 형성할 수 있다.
보호 마스크 패턴(M1)은 도 12a 및 도 12b의 결과물에서 제1 소자 영역(A1)에서 노출된 구성 요소들 각각의 구성 물질에 대하여 선택적 제거가 가능한 물질로 이루어질 수 있다. 예를 들면, 보호 마스크 패턴(M1)은 SOH(spin on hardmask) 막 또는 포토레지스트 막으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 상기 SOH 막은 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄소 함유 유기 화합물로 이루어질 수 있다. 상기 탄소 함유 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다.
제2 소자 영역(A2)에서 복수의 메사형 채널 영역(MCA2)을 형성하기 위하여 복수의 나노시트 반도체층(NS)의 노출된 표면들과 제2 핀형 활성 영역(FB)의 노출된 표면들로부터 상기 반도체 물질층을 에피택셜 성장시키는 동안, 제2 게이트 공간(GS2)을 통해 복수의 활성 공간(AS2)으로 상기 반도체 물질층의 형성에 필요한 소스 가스들이 공급될 수 있다. 제2 소자 영역(A2)에 있는 복수의 나노시트 반도체층(NS) 각각의 상면, 저면, 및 제2 수평 방향(Y 방향) 양 측벽으로부터 상기 반도체 물질층을 에피택셜 성장됨에 따라, 복수의 활성 공간(AS2)의 내부가 상기 반도체 물질층으로 완전히 채워지기 전에 복수의 활성 공간(AS2) 각각의 제2 수평 방향(Y 방향) 양 단부가 에피택셜 성장된 반도체 물질층으로 막히게 될 수 있다. 그 결과, 복수의 라운드 컨벡스부(RC2)를 가지는 복수의 메사형 채널 영역(MCA2)이 얻어지고, 복수의 메사형 채널 영역(MCA2) 각각의 내부에는 복수의 보이드(VD2)가 남게 될 수 있다. 복수의 메사형 채널 영역(MCA2)에서 복수의 보이드(VD2)는 상기 반도체 물질층을 에피택셜 성장시키는 데 필요한 공정 가스들 또는 이들의 부산물들이 채워진 상태일 수 있다. 도 12b에 예시한 바와 같이, 복수의 활성 공간(AS2)의 제2 수평 방향(Y 방향)을 따르는 길이가 기판(102)으로부터 멀어질수록 점차 작아지는 구조를 가지는 경우, 도 13a 및 도 13b를 참조하여 설명한 공정을 수행하여 복수의 메사형 채널 영역(MCA2)이 형성된 후 복수의 메사형 채널 영역(MCA2) 각각의 내부에 남게 되는 복수의 보이드(VD2)의 크기도 기판(102)으로부터 멀어질수록 더 작아질 수 있다.
복수의 메사형 채널 영역(MCA2)이 형성된 후, 복수의 메사형 채널 영역(MCA2)의 최상면(AT2)의 제2 수직 레벨(LV22)은 제1 소자 영역(A1)에 있는 복수의 나노시트(N1, N2, N3) 중 최상부에 있는 제3 나노시트(N3)의 최상면의 제1 수직 레벨(LV1)보다 더 높을 수 있다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 결과물의 제2 소자 영역(A2)에서 노출된 복수의 메사형 채널 영역(MCA2)의 외측 표면을 덮는 하부 게이트 유전막(250)을 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 도 14a 및 도 14b의 결과물에서 보호 마스크 패턴(M1)을 제거할 수 있다. 제1 소자 영역(A1)에 남아 있는 복수의 나노시트 반도체층(NS)은 보호 마스크 패턴(M1)이 제거된 후 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 스택(NSS)로 남게 될 수 있다.
그 후, 제1 소자 영역(A1)에서 노출된 표면들을 컨포멀(conformal)하게 덮는 제1 게이트 유전막(152)과, 제2 소자 영역(A2)에서 노출된 표면들을 컨포멀하게 덮는 상부 게이트 유전막(252)을 형성할 수 있다. 그 후, 제1 소자 영역(A1)에서 제1 게이트 유전막(152)을 덮는 제1 도전막(160)과, 제2 소자 영역(A2)에서 상부 게이트 유전막(252)을 덮는 제2 도전막(260)을 형성할 수 있다. 제1 소자 영역(A1)에서 제1 도전막(160)은 제1 게이트 유전막(152) 위에서 제1 게이트 공간(GS1)(도 12a 및 도 12b 참조)을 채우면서 게이트간 절연막(144)의 상면을 덮도록 형성될 수 있다. 제2 소자 영역(A2)에서 제2 도전막(260)은 상부 게이트 유전막(252) 위에서 제2 게이트 공간(GS2)(도 14b 참조)을 채우면서 게이트간 절연막(144)의 상면을 덮도록 형성될 수 있다.
예시적인 실시예들에서, 제1 게이트 유전막(152) 및 상부 게이트 유전막(252)은 동시에 형성될 수 있다. 다른 예시적인 실시예들에서, 제1 게이트 유전막(152) 및 상부 게이트 유전막(252)은 별도의 공정을 통해 형성될 수 있다.
예시적인 실시예들에서, 제1 도전막(160) 및 제2 도전막(260)은 동시에 형성될 수 있다. 다른 예시적인 실시예들에서, 제1 도전막(160) 및 제2 도전막(260)은 별도의 공정을 통해 형성될 수 있다. 제1 도전막(160) 및 제2 도전막(260) 각각의 구성 물질은 도 2a 내지 도 2d를 참조하여 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)의 구성 물질에 대하여 설명한 바와 같다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물에서 제1 소자 영역(A1) 및 제2 소자 영역(A2)에서 게이트간 절연막(144)의 상면이 노출되도록 제1 도전막(160), 제2 도전막(260), 제1 게이트 유전막(152), 및 상부 게이트 유전막(252) 각각의 일부를 제거할 수 있다.
그 후, 제1 소자 영역(A1)에 있는 제1 게이트 공간(GS1)(도 12a 및 도 12b 참조)의 상측 일부와 제2 소자 영역(A2)에 있는 제2 게이트 공간(GS2)(도 14b 참조)의 상측 일부가 다시 비워지도록 제1 도전막(160), 제2 도전막(260), 제1 게이트 유전막(152), 상부 게이트 유전막(252), 및 절연 스페이서(118) 각각의 일부를 더 제거하여, 도 4, 도 5a, 및 도 5b에 예시한 복수의 제1 게이트 라인(GL1) 및 복수의 제2 게이트 라인(GL22)을 형성하고, 복수의 제1 게이트 공간(GS1)(도 12a 및 도 12b 참조) 및 복수의 제2 게이트 공간(GS2)(도 14b 참조)에서 복수의 제1 게이트 라인(GL1) 및 복수의 제2 게이트 라인(GL22)을 덮는 제1 캡핑 절연 패턴(164)(도 2a 및 도 2b 참조) 및 제2 캡핑 절연 패턴(266)(도 5a 및 도 5b 참조)을 형성할 수 있다.
이상, 도 6a 내지 도 16b를 참조하여 도 4, 도 5a, 및 도 5b에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명하였으나, 6a 내지 도 16b를 참조하여 설명한 바 로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 1 내지 도 3c에 예시한 집적회로 소자(100, 100A, 100B, 100C), 및 이들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, A1: 제1 소자 영역, A2: 제2 소자 영역, FA: 제1 핀형 활성 영역, FB: 제2 핀형 활성 영역, GL1: 제1 게이트 라인, GL2: 제2 게이트 라인, MCA: 메사형 채널 영역, NSS: 나노시트 스택, RC: 라운드 컨벡스부, VD: 보이드.

Claims (10)

  1. 기판 상에 배치된 핀형 활성 영역과,
    상기 핀형 활성 영역으로부터 수직 방향을 따라 상측으로 돌출되고 상기 핀형 활성 영역과 일체로 연결된 메사(mesa)형 채널 영역과,
    상기 핀형 활성 영역 상에서 상기 메사형 채널 영역을 포위하는 게이트 라인과,
    상기 메사형 채널 영역과 상기 게이트 라인과의 사이에 개재된 게이트 유전막을 포함하고,
    상기 메사형 채널 영역은 상기 게이트 라인을 향해 볼록한 복수의 라운드 컨벡스부(round convex portions)와, 상기 복수의 라운드 컨벡스부 각각의 일부로 이루어지고 상기 게이트 라인에 대면하는 요철형 측벽과, 상기 메사형 채널 영역의 내부에 배치된 적어도 하나의 보이드(void)를 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 보이드는 상기 메사형 채널 영역의 내부에서 상기 수직 방향을 따라 일렬로 배치된 복수의 보이드를 포함하고,
    상기 복수의 보이드는 상기 기판으로부터 멀어질수록 더 작은 크기를 가지는 집적회로 소자.
  3. 제1항에 있어서,
    상기 적어도 하나의 보이드는 실리콘 원자를 포함하는 가스로 채워진 집적회로 소자.
  4. 제1항에 있어서,
    상기 메사형 채널 영역 상에서 상기 게이트 라인의 측벽을 덮는 절연 스페이서를 더 포함하고,
    상기 메사형 채널 영역은 상기 게이트 라인에 대면하는 제1 상면부와, 상기 절연 스페이서에 대면하는 제2 상면부를 포함하고,
    상기 제1 상면부의 제1 수직 레벨은 상기 제2 상면부의 제2 수직 레벨보다 상기 기판으로부터 더 먼 집적회로 소자.
  5. 수평 방향으로 이격된 제1 소자 영역 및 제2 소자 영역을 포함하는 기판과,
    상기 제1 소자 영역에 배치된 제1 핀형 활성 영역과,
    상기 제1 소자 영역에서 상기 제1 핀형 활성 영역 위에 배치되고 적어도 하나의 나노시트를 포함하는 나노시트 스택과,
    상기 제1 소자 영역에서 상기 제1 핀형 활성 영역 상에 배치되고 상기 적어도 하나의 나노시트를 포위하는 제1 게이트 라인과,
    상기 제2 소자 영역에 배치된 제2 핀형 활성 영역과,
    상기 제2 소자 영역에서 상기 제2 핀형 활성 영역으로부터 수직 방향을 따라 상측으로 돌출되고 상기 제2 핀형 활성 영역과 일체로 연결된 메사형 채널 영역과,
    상기 제2 소자 영역에서 상기 제2 핀형 활성 영역 위에 배치되고 상기 메사형 채널 영역을 포위하는 제2 게이트 라인을 포함하고,
    상기 메사형 채널 영역은 상기 제2 게이트 라인을 향해 볼록한 복수의 라운드 컨벡스부와, 상기 복수의 라운드 컨벡스부 각각의 일부로 이루어지고 상기 제2 게이트 라인에 대면하는 요철형 측벽과, 상기 메사형 채널 영역의 내부에 배치된 적어도 하나의 보이드를 포함하는 집적회로 소자. .
  6. 제5항에 있어서,
    상기 제1 소자 영역에서 상기 제1 게이트 라인의 제1 폭 방향의 양측에 배치되고 상기 나노시트 스택의 양 측벽에 접하는 한 쌍의 제1 소스/드레인 영역과,
    상기 제2 소자 영역에서 상기 제2 게이트 라인의 제2 폭 방향의 양측에 배치되고 상기 메사형 채널 영역의 양 측벽에 접하는 한 쌍의 제2 소스/드레인 영역을 더 포함하고,
    상기 제1 게이트 라인은 상기 제1 폭 방향을 따라 제1 폭을 가지고, 상기 제2 게이트 라인은 상기 제2 폭 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 가지는 집적회로 소자.
  7. 제5항에 있어서,
    상기 적어도 하나의 보이드는 상기 메사형 채널 영역의 내부에서 상기 수직 방향을 따라 일렬로 배치된 복수의 보이드를 포함하고,
    상기 복수의 보이드는 상기 기판으로부터 멀어질수록 더 작은 크기를 가지는 집적회로 소자.
  8. 제5항에 있어서,
    상기 제2 소자 영역에서 상기 메사형 채널 영역 상에서 상기 제2 게이트 라인의 측벽을 덮는 절연 스페이서를 더 포함하고,
    상기 메사형 채널 영역은 상기 제2 게이트 라인에 대면하는 제1 상면부와, 상기 절연 스페이서에 대면하는 제2 상면부를 포함하고,
    상기 제1 상면부의 제1 수직 레벨은 상기 제2 상면부의 제2 수직 레벨보다 상기 기판으로부터 더 먼 집적회로 소자.
  9. 수평 방향으로 이격된 제1 소자 영역 및 제2 소자 영역을 포함하는 기판과,
    상기 제1 소자 영역에 배치된 제1 핀형 활성 영역과,
    상기 제1 소자 영역에서 상기 제1 핀형 활성 영역 위에 배치된 복수의 나노시트와,
    상기 제1 소자 영역에서 상기 제1 핀형 활성 영역 상에 배치되고 상기 복수의 나노시트를 포위하는 제1 게이트 라인과,
    상기 제2 소자 영역에 배치된 제2 핀형 활성 영역과,
    상기 제2 소자 영역에서 상기 제2 핀형 활성 영역으로부터 수직 방향을 따라 상측으로 돌출되고 상기 제2 핀형 활성 영역과 일체로 연결된 메사형 채널 영역과,
    상기 제2 소자 영역에서 상기 제2 핀형 활성 영역 위에 배치되고 상기 메사형 채널 영역을 포위하는 제2 게이트 라인을 포함하고,
    상기 메사형 채널 영역은 상기 제2 게이트 라인을 향해 볼록한 복수의 라운드 컨벡스부와, 상기 복수의 라운드 컨벡스부 각각의 일부로 이루어지고 상기 제2 게이트 라인에 대면하는 요철형 측벽과, 상기 메사형 채널 영역의 내부에서 상기 수직 방향을 따라 일렬로 배치된 복수의 보이드를 포함하고, 상기 복수의 보이드는 상기 기판으로부터 멀어질수록 더 작은 크기를 가지는 집적회로 소자.
  10. 제9항에 있어서,
    상기 제1 게이트 라인은 상기 복수의 나노시트를 덮는 메인 게이트 부분과, 상기 기판과 상기 메인 게이트 부분과의 사이에서 상기 복수의 나노시트 각각의 사이에 배치되고 상기 메인 게이트 부분에 일체로 연결된 복수의 서브 게이트 부분을 포함하고,
    상기 복수의 서브 게이트 부분과 상기 복수의 보이드는 상기 기판 상의 동일한 수직 레벨에 있는 집적회로 소자.
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