KR20240017689A - 집적회로 소자 - Google Patents

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전경빈
김겸
김다혜
김영광
김진범
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삼성전자주식회사
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Abstract

집적회로 소자는 기판 상의 핀형 활성 영역과, 상기 핀형 활성 영역 상에서 수직 방향으로 오버랩된 한 쌍의 나노시트와, 상기 핀형 활성 영역 상에서 상기 한 쌍의 나노시트를 감싸고, 상기 한 쌍의 나노시트 사이에 개재된 서브 게이트 부분을 포함하는 게이트 라인과, 상기 한 쌍의 나노시트에 접하는 소스/드레인 영역과, 상기 게이트 라인과 상기 한 쌍의 나노시트와의 사이, 및 상기 게이트 라인과 상기 소스/드레인 영역과의 사이에 개재된 게이트 유전막을 포함하고, 상기 소스/드레인 영역은 상기 한 쌍의 나노시트 사이에 개재되고, 상기 게이트 유전막을 사이에 두고 상기 서브 게이트 부분에 대면하는 에지 배리어 강화부를 포함하는 제1 블로킹층과, 상기 제1 블로킹층을 사이에 두고 상기 서브 게이트 부분으로부터 이격된 부분을 포함하는 제2 블로킹층을 포함하고, 상기 제1 블로킹층은 수직 방향을 따라 단속적으로 연장되는 부분을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 전계효과 트랜지스터(field-effect transistor)를 구비한 집적회로 소자에 관한 것이다.
집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성을 확보할 필요가 있다. 또한, 집적회로 소자의 집적도가 높아지고 사이즈가 축소됨에 따라 나노시트 전계효과 트랜지스터의 제조 과정에서 공정 불량 발생 가능성이 증가할 수 있다. 이에 따라, 공정 불량 발생 가능성을 제거하고 나노시트 전계효과 트랜지스터의 성능 및 신뢰성을 향상시킬 수 있는 새로운 구조의 집적회로 소자의 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 나노시트 전계효과 트랜지스터에서 안정된 성능 및 향상된 신뢰성을 제공할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역 상에 배치되고 수직 방향으로 오버랩된 한 쌍의 나노시트와, 상기 핀형 활성 영역 상에서 상기 한 쌍의 나노시트를 감싸고, 상기 한 쌍의 나노시트 사이에 개재된 서브 게이트 부분을 포함하는 게이트 라인과, 상기 핀형 활성 영역 상에서 상기 게이트 라인에 인접한 위치에 배치되고 상기 한 쌍의 나노시트에 접하는 소스/드레인 영역과, 상기 게이트 라인과 상기 한 쌍의 나노시트와의 사이, 및 상기 게이트 라인과 상기 소스/드레인 영역과의 사이에 개재된 게이트 유전막을 포함하고, 상기 소스/드레인 영역은 상기 한 쌍의 나노시트 사이에 개재되고, 상기 게이트 유전막을 사이에 두고 상기 서브 게이트 부분에 대면하는 에지 배리어 강화부를 포함하는 제1 블로킹층과, 상기 제1 블로킹층을 사이에 두고 상기 서브 게이트 부분으로부터 이격된 부분을 포함하는 제2 블로킹층을 포함하고, 상기 제1 블로킹층은 수직 방향을 따라 단속적으로 연장되는 부분을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 대면하고 상기 핀 상면으로부터 수직 방향을 따르는 거리가 서로 다른 복수의 나노시트와, 상기 핀형 활성 영역 상에서 상기 복수의 나노시트 각각을 감싸고, 상기 복수의 나노시트 중에서 선택되고 서로 인접한 한 쌍의 나노시트 사이에 개재된 서브 게이트 부분을 포함하고, 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 게이트 라인의 측벽을 덮는 외측 절연 스페이서와, 상기 제1 수평 방향에서 상기 복수의 나노시트에 대면하는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 상기 복수의 나노시트 각각에 접하는 부분들과 상기 핀형 활성 영역에 접하는 부분을 포함하고, 상기 외측 절연 스페이서에 인접한 위치에서는 다른 부분에서보다 상기 제1 수평 방향으로 더 큰 폭을 가지고, 상기 한 쌍의 나노시트 사이에 개재되고 상기 서브 게이트 부분에 대면하는 에지 배리어 강화부를 포함하는 제1 블로킹층과, 상기 제1 블로킹층을 사이에 두고 상기 서브 게이트 부분으로부터 이격된 부분을 포함하는 제2 블로킹층을 포함하고, 상기 제1 블로킹층은 상기 수직 방향을 따라 단속적으로 연장되는 부분을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 각각 포함하는 한 쌍의 나노시트 스택과, 상기 핀형 활성 영역 상에서 상기 한 쌍의 나노시트 스택 상에 배치되고 각각 상기 복수의 나노시트 중에서 선택되고 서로 인접한 한 쌍의 나노시트 사이에 개재된 서브 게이트 부분을 포함하는 한 쌍의 게이트 라인과, 상기 한 쌍의 게이트 라인 각각의 측벽들을 덮는 복수의 외측 절연 스페이서와, 상기 한 쌍의 나노시트 스택 사이에서 상기 핀형 활성 영역 위에 배치되고, 상기 한 쌍의 나노시트 스택 각각에 접하고, B 원소로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 상기 한 쌍의 나노시트 스택 각각에 포함된 복수의 나노시트에 접하고, 상기 복수의 외측 절연 스페이서에 인접한 위치에서 다른 부분에서보다 상기 제1 수평 방향으로 더 큰 폭을 가지고, 상기 한 쌍의 나노시트 사이에서 상기 서브 게이트 부분에 대면하는 에지 배리어 강화부를 포함하는 제1 블로킹층과, 상기 제1 블로킹층을 사이에 두고 상기 서브 게이트 부분으로부터 이격된 부분을 포함하는 제2 블로킹층을 포함하고, 상기 제1 블로킹층은 상기 수직 방향을 따라 단속적으로 연장되는 부분을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자에서, 소스/드레인 영역은 게이트 라인과 상기 게이트 라인을 덮는 외측 절연 스페이서와의 사이에 형성되는 코너 영역을 채우는 에지 배리어 강화부를 포함하는 제1 블로킹층을 구비한다. 소스/드레인 영역의 형성 공정시 상기 에지 배리어 강화부를 포함하는 상기 제1 블로킹층을 미리 형성하여 상기 소스/드레인 영역의 형성 공정에서 상기 외측 절연 스페이서에 인접한 코너 영역에서 패싯(facet) 면이 형성되는 것을 방지할 수 있고, 그 결과 상기 패싯 면으로 인해 상기 코너 영역 또는 그 주변에서 일부 영역이 소스/드레인 영역으로 채워지지 않는 문제를 방지할 수 있다. 따라서, 집적회로 소자의 제조 과정에서 외부로부터 소스/드레인 영역에 원하지 않는 어택(attack)이 미치는 것을 방지할 수 있으며, 소스/드레인 영역(130)과 그에 인접한 게이트 라인과의 사이에 단락이 발생하는 등의 불량을 방지함으로써 신뢰성이 향상된 집적회로 소자를 제공할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 X1 - X1' 선 단면도이다.
도 2b는 도 2a에서 "EX1"로 표시한 국부 영역의 확대 단면도이다.
도 2c는 도 2a의 LN1 - LN1' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이다.
도 2d는 도 2a의 LN2 - LN2' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이다.
도 2e는 도 1의 Y1 - Y1' 선 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이고, 도 4b는 도 4a에서 “EX2”로 표시한 국부 영역에 대응하는 영역의 확대 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 6a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이고, 도 6b는 도 6a에서 “EX3”으로 표시한 국부 영역에 대응하는 영역의 확대 단면도이고, 도 6c는 도 6a의 LN1 - LN1' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 11 내지 도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 11 내지 도 13, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20 내지 도 26은 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이고, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 및 도 19b는 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 및 도 19a에서 "EX1"로 표시한 국부 영역의 확대 단면도이고, 도 17c, 도 18c, 및 도 19c는 도 17a, 도 18a, 및 도 19a의 LN1 - LN1' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이다.
도 27a 내지 도 28c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 27a 및 도 28a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이고, 도 27b 및 도 28b는 도 27a 및 도 28a에서 "EX3"으로 표시한 국부 영역의 확대 단면도이고, 도 27c 및 도 28c는 도 27a 및 도 28a의 LN1 - LN1' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 일부 구성들의 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 X1 - X1' 선 단면도이다. 도 2b는 도 2a에서 "EX1"로 표시한 국부 영역의 확대 단면도이다. 도 2c는 도 2a의 LN1 - LN1' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이다. 도 2d는 도 2a의 LN2 - LN2' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이다. 도 2e는 도 1의 Y1 - Y1' 선 단면도이다. 도 1과 도 2a 내지 도 2e를 참조하여, 나노와이어 또는 나노시트 형상의 활성 영역과, 상기 활성 영역을 감싸는 게이트를 포함하는 게이트 올 어라운드(gate-all-around) 구조를 가지는 전계효과 트랜지스터(TR)를 포함하는 집적회로 소자(100)에 대하여 설명한다.
도 1과 도 2a 내지 도 2e를 참조하면, 집적회로 소자(100)는 기판(102)으로부터 수직 방향(Z 방향) 상측으로 돌출되고 제1 수평 방향(X 방향)으로 길게 연장된 복수의 핀형 활성 영역(FA)과, 복수의 핀형 활성 영역(FA) 상에 배치된 복수의 나노시트 스택(NSS)을 포함할 수 있다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, InGaAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 본 명세서에서 사용되는 용어 "SiGe", "SiC", "GaAs", "InAs", "InGaAs", 및 "InP"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
기판(102) 상에는 복수의 핀형 활성 영역(FA) 각각의 양 측벽을 덮는 소자분리막(114)(도 1 및 도 2e 참조)이 배치될 수 있다. 소자분리막(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 핀형 활성 영역(FA) 상에는 복수의 게이트 라인(160)이 배치될 수 있다. 복수의 게이트 라인(160)은 각각 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다.
복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(160)이 교차하는 영역들에서 복수의 핀형 활성 영역(FA) 각각의 핀 상면(FT)의 상부에 복수의 나노시트 스택(NSS)이 배치될 수 있다. 복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(FA)의 핀 상면(FT)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 핀 상면(FT)과 대면하는 적어도 하나의 나노시트를 포함할 수 있다.
도 2a에 예시한 바와 같이, 복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(FA) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 핀형 활성 영역(FA)의 핀 상면(FT)으로부터 수직 거리(Z 방향 거리)가 서로 다를 수 있다.
도 1에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형인 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 핀형 활성 영역(FA) 및 게이트 라인(160) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 핀형 활성 영역(FA) 위에 복수의 나노시트 스택(NSS) 및 복수의 게이트 라인(160)이 배치되고, 1 개의 핀형 활성 영역(FA) 위에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 1 개의 핀형 활성 영역(FA) 위에 배치되는 나노시트 스택(NSS) 및 게이트 라인(160) 각각의 개수는 특별히 제한되지 않는다.
나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 채널 영역으로 기능할 수 있다. 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 각각 약 4 nm 내지 약 6 nm의 범위 내에서 선택되는 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 여기서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 두께는 수직 방향(Z 방향)을 따르는 크기를 의미한다. 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 수직 방향(Z 방향)을 따라 실질적으로 동일한 두께를 가질 수 있다. 다른 예시적인 실시예들에서, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다.
도 2a에 예시한 바와 같이, 1 개의 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)는 제1 수평 방향(X 방향)에서 서로 동일 또는 유사한 크기를 가질 수 있다. 다른 예시적인 실시예들에서, 도 2a에 예시한 바와 달리, 1 개의 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 적어도 일부는 제1 수평 방향(X 방향)에서 서로 다른 크기를 가질 수 있다.
도 2a, 도 2c, 및 도 2e에 예시한 바와 같이, 복수의 게이트 라인(160)은 각각 메인 게이트 부분(160M)과 복수의 서브 게이트 부분(160S)을 포함할 수 있다. 메인 게이트 부분(160M)은 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 서브 게이트 부분(160S)은 메인 게이트 부분(160M)에 일체로 연결되고, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이, 및 제1 나노시트(N1)와 핀형 활성 영역(FA)과의 사이에 각각 하나씩 배치될 수 있다. 수직 방향(Z 방향)에서, 복수의 서브 게이트 부분(160S) 각각의 두께는 메인 게이트 부분(160M)의 두께보다 더 작을 수 있다.
복수의 게이트 라인(160)은 각각 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택될 수 있다. 상기 금속 질화물은 TiN 및 TaN 중에서 선택될 수 있다. 상기 금속 탄화물은 TiAlC일 수 있다. 그러나, 복수의 게이트 라인(160)을 구성하는 물질이 상기 예시한 바에 한정되는 것은 아니다.
나노시트 스택(NSS)과 게이트 라인(160)과의 사이에는 게이트 유전막(152)이 개재될 수 있다. 예시적인 실시예들에서, 게이트 유전막(152)은 인터페이스 유전막과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스 유전막은 유전율이 약 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 인터페이스 유전막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2a에 예시한 바와 같이, 핀형 활성 영역(FA) 상에서 하나의 게이트 라인(160)을 사이에 두고 게이트 라인(160)의 양 측에 한 쌍의 소스/드레인 영역(130)이 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 서로 이웃하는 한 쌍의 나노시트 스택(NSS) 사이, 및 한 쌍의 게이트 라인(160) 사이에서 핀형 활성 영역(FA) 상에 배치될 수 있다. 소스/드레인 영역(130)은 인접한 게이트 라인(160)에 의해 포위되는 나노시트 스택(NSS)의 측벽에 접할 수 있다. 소스/드레인 영역(130)은 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 측벽에 접할 수 있다.
복수의 게이트 라인(160) 각각의 양 측벽은 외측 절연 스페이서(128)로 덮일 수 있다. 외측 절연 스페이서(128)는 복수의 나노시트 스택(NSS)의 상면 위에서 메인 게이트 부분(160M)의 양 측벽을 덮을 수 있다. 외측 절연 스페이서(128)는 게이트 유전막(152)을 사이에 두고 게이트 라인(160)과 이격될 수 있다. 외측 절연 스페이서(128)는 실리콘 질화물, 실리콘 산화물, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "SiCN", "SiBN", "SiON", "SiOCN", "SiBCN", 및 "SiOC"는 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
도 2a에 예시한 바와 같이, 복수의 소스/드레인 영역(130)은 각각 외측 절연 스페이서(128)와 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다. 예시적인 실시예들에서, 복수의 소스/드레인 영역(130)은 각각 메인 게이트 부분(160M) 또는 서브 게이트 부분(160S)과 수직 방향(Z 방향)으로 오버랩되는 부분을 포함하지 않을 수 있다.
복수의 서브 게이트 부분(160S) 각각의 양 측벽은 게이트 유전막(152)을 사이에 두고 소스/드레인 영역(130)으로부터 이격될 수 있다. 게이트 유전막(152)은 게이트 라인(160)에 포함된 서브 게이트 부분(160S)과 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각과의 사이, 및 게이트 라인(160)에 포함된 서브 게이트 부분(160S)과 소스/드레인 영역(130)과의 사이에 개재될 수 있다.
도 2a에 예시한 바와 같이, 핀형 활성 영역(FA) 상에는 복수의 리세스(R1)가 형성될 수 있다. 복수의 리세스(R1) 각각의 최저면의 수직 레벨은 핀형 활성 영역(FA)의 핀 상면(FT)의 수직 레벨보다 낮을 수 있다. 본 명세서에서 사용되는 용어 "수직 레벨"은 기판(102)의 주면(102M)으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 거리를 의미한다.
도 2a에 예시한 바와 같이, 복수의 리세스(R1) 내에는 복수의 소스/드레인 영역(130)이 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 복수의 게이트 라인(160) 중에서 선택되는 적어도 하나의 게이트 라인(160)에 인접한 위치에 배치될 수 있다. 복수의 소스/드레인 영역(130)은 각각 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 대면하는 표면들을 가질 수 있다. 복수의 소스/드레인 영역(130)은 각각 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)에 접할 수 있다.
도 2a, 도 2c, 및 도 2d에 예시한 바와 같이, 복수의 소스/드레인 영역(130)은 각각 리세스(R1)의 저면 위에서 수직 방향(Z 방향)을 따라 차례로 적층된 제1 블로킹층(132A), 제2 블로킹층(132B), 버퍼층(134), 메인 바디층(136), 및 캡핑층(138)을 포함할 수 있다. 집적회로 소자(100)의 구성 요소들간의 상대적인 위치 및 형상에 대한 이해를 돕기 위하여 도 2c 및 도 2d에는 각각 핀형 활성 영역(FA)의 평면 형상이 점선으로 도시되어 있다.
제1 블로킹층(132A)은 인접한 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 수직 방향(Z 방향)으로 서로 오버랩되고 서로 가장 인접한 한 쌍의 나노시트 사이에 개재되는 부분들을 포함할 수 있다. 제1 블로킹층(132A) 중 한 쌍의 나노시트 사이에 개재되는 부분들은 적어도 하나의 에지 배리어 강화부(EB)를 포함할 수 있다. 예를 들면, 도 2c에 예시한 바와 같이 하나의 소스/드레인 영역(130)에 포함된 제1 블로킹층(132A)은 4 개의 에지 배리어 강화부(EB)를 포함할 수 있다.
도 2a, 도 2b, 및 도 2c에 예시한 바와 같이, 소스/드레인 영역(130)에서 제1 블로킹층(132A)은 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 수직 방향(Z 방향)으로 서로 오버랩되고 서로 가장 인접한 한 쌍의 나노시트 사이에서 게이트 유전막(152)에 접하는 부분들을 포함할 수 있다. 도 2c에 예시한 바와 같이, 제1 블로킹층(132A)에 포함된 에지 배리어 강화부(EB)는 게이트 유전막(152)을 사이에 두고 게이트 라인(160)의 서브 게이트 부분(160S)에 대면하는 부분을 포함할 수 있다.
도 2a, 도 2b, 및 도 2c에 예시한 바와 같이, 제2 블로킹층(132B)은 제1 블로킹층(132A)을 사이에 두고 서브 게이트 부분(160S)으로부터 이격된 부분을 포함할 수 있다. 도 2a 및 도 2b에 예시한 바와 같이, 제1 블로킹층(132A)은 서브 게이트 부분(160S)의 일부를 덮지 않도록 수직 방향(Z 방향)을 따라 단속적으로(intermittently) 연장되는 부분을 포함할 수 있다. 이에 따라, 수직 방향(Z 방향)을 따르는 일부 영역들에서 서브 게이트 부분(160S)과 제2 블로킹층(132B)과의 사이에 제1 블로킹층(132A)이 개재되지 않을 수 있다.
버퍼층(134)은 제2 블로킹층(132B)에 접하는 측벽 및 저면을 가질 수 있다. 메인 바디층(136)은 버퍼층(134)에 접하는 측벽 및 저면을 가질 수 있다. 캡핑층(138)은 메인 바디층(136)의 표면에 접할 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 수직 방향(Z 방향)으로 오버랩되고 서로 인접한 한 쌍의 나노시트 사이에서 제1 블로킹층(132A)의 에지 배리어 강화부(EB)는 게이트 유전막(152)에 접하는 부분을 포함할 수 있다. 도 2c에 예시한 바와 같이, 기판(102)의 주면(102M)과 평행인 평면(즉, X-Y 평면)에서 볼 때, 제1 수평 방향(X 방향)에서 제1 블로킹층(132A)의 에지 배리어 강화부(EB)의 폭(L1A)은 제2 블로킹층(132B)의 폭(L1B)보다 더 클 수 있다. 예시적인 실시예들에서, 에지 배리어 강화부(EB)의 폭(L1A)은 약 5 nm 내지 약 7 nm이고, 제2 블로킹층(132B)의 폭(L1B)은 약 2 nm 내지 약 3 nm 일 수 있으나, 이들에 한정되는 것은 아니다.
도 2c에 예시한 바와 같이, 기판(102)의 주면(102M)과 평행인 평면(즉, X-Y 평면)에서 볼 때, 제1 블로킹층(132A)의 에지 배리어 강화부(EB)는 제1 수평 방향(X 방향)에서 소스/드레인 영역(130)의 다른 부분보다 게이트 라인(160)의 서브 게이트 부분(160S)을 향해 돌출되어 있는 부분을 포함할 수 있다.
도 2c에 예시한 바와 같이, 제1 블로킹층(132A)의 에지 배리어 강화부(EB)는 서브 게이트 부분(160S)의 측벽을 덮는 게이트 유전막(152)의 일부와 외측 절연 스페이서(128)와의 사이에 한정되는 코너 영역(CS)(도 2c에서 점선으로 표시한 영역)을 채울 수 있다. 코너 영역(CS)에서 에지 배리어 강화부(EB)은 게이트 유전막(152) 및 외측 절연 스페이서(128) 각각에 접할 수 있다.
소스/드레인 영역(130)에서, 메인 바디층(136)은 복수의 나노시트 스택(NSS) 각각의 최상면의 수직 레벨보다 더 높은 수직 레벨에 있는 상면을 가질 수 있다. 캡핑층(138)은 메인 바디층(136)의 표면을 덮을 수 있다.
소스/드레인 영역(130)에 포함된 제1 블로킹층(132A), 제2 블로킹층(132B), 버퍼층(134), 및 메인 바디층(136)은 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어질 수 있다. 버퍼층(134) 및 메인 바디층(136)은 각각 제1 블로킹층(132A) 및 제2 블로킹층(132B) 각각에서의 Ge 원소의 함량비보다 더 큰 Ge 함량비를 가질 수 있다. 메인 바디층(136)에서의 Ge 원소의 함량비는 버퍼층(134)에서의 Ge 함량비보다 더 클 수 있다.
예시적인 실시예들에서, 소스/드레인 영역(130)에서 제1 블로킹층(132A)에서의 Ge 원소의 제1 함량비와 제2 블로킹층(132B)에서의 Ge 원소의 제2 함량비는 동일할 수 있다. 다른 예시적인 실시예들에서, 상기 제2 함량비는 상기 제1 함량비보다 크고 버퍼층(134)에서의 Ge 원소의 함량비보다 작을 수 있다. 이와 같은 구성을 가지는 경우, 소스/드레인 영역(130)에서 제1 블로킹층(132A)과 버퍼층(134)과의 사이에서 격자 상수의 급격한 차이로 인한 격자 부정합에 의한 결함을 방지하는 데 유리할 수 있다.
예시적인 실시예들에서, 소스/드레인 영역(130)에 포함된 상기 p 형 도판트는 보론(B), 갈륨(Ga), 탄소(C), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
캡핑층(138)은 도핑되지 않은 Si 층, p 형 도판트로 도핑된 Si 층, 또는 메인 바디층(136)에서보다 더 작은 Ge 함량비를 가지는 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에서, 캡핑층(138)은 Ge 원소를 포함하지 않을 수 있다. 예를 들면, 캡핑층(138)은 도핑되지 않은 Si 층으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 캡핑층(138)은 B 원소로 도핑된 Si 층, 또는 B 원소로 도핑된 SiGe 층으로 이루어질 수 있다. 또 다른 예시적인 실시예들에서, 캡핑층(138)은 생략 가능하다.
예시적인 실시예들에서, 제1 블로킹층(132A) 및 제2 블로킹층(132B)은 각각 B 원소로 도핑된 Si1-xGex 층 (여기서, 0.01 ≤ x ≤ 0.20)으로 이루어지고, 버퍼층(134)은 B 원소로 도핑된 Si1-xGex 층 (여기서, 0.40 ≤ x ≤ 0.45)으로 이루어지고, 메인 바디층(136)은 B 원소로 도핑된 Si1-xGex 층 (여기서, 0.45 < x ≤ 0.70)으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 예를 들면, 버퍼층(134)에서의 Ge 함량비는 약 0.40 원자% 내지 약 0.45 원자%이고, 메인 바디층(136)에서의 Ge 함량비는 약 0.45 원자% 초과 약 0.60 원자% 이하일 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 2a, 도 2b, 및 도 2c에 예시한 바와 같이, 집적회로 소자(100)는 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 수직 방향(Z 방향)으로 서로 오버랩되고 서로 가장 인접한 한 쌍의 나노시트 사이에 배치된 국부 절연 가이드(LG)를 더 포함할 수 있다.
국부 절연 가이드(LG)는 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중에서 선택되는 상기 한 쌍의 나노시트 사이에서 게이트 유전막(152)에 접할 수 있다. 제2 블로킹층(132B)은 상기 한 쌍의 나노시트 사이에서 국부 절연 가이드(LG)를 사이에 두고 게이트 유전막(152)으로부터 이격될 수 있다. 상기 한 쌍의 나노시트 사이에서 국부 절연 가이드(LG) 중 제2 수평 방향(Y 방향)에서의 양측 단부는 각각 에지 배리어 강화부(EB)에 접할 수 있다. 국부 절연 가이드(LG)는 제2 블로킹층(132B)에 접하는 부분을 포함할 수 있다. 게이트 유전막(152)은 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중에서 선택되는 상기 한 쌍의 나노시트 사이에서 서브 게이트 부분(160S)과 국부 절연 가이드(LG)와의 사이, 및 서브 게이트 부분(160S)과 에지 배리어 강화부(EB)와의 사이에 각각 개재되도록 연장될 수 있다.
예시적인 실시예들에서, 국부 절연 가이드(LG)는 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중에서 선택되는 상기 한 쌍의 나노시트 사이에서 게이트 유전막(152) 위에 제1 수평 방향(X 방향)을 따라 차례로 적층된 제1 절연 패턴(116P) 및 제2 절연 패턴(118P)을 포함할 수 있다. 제1 절연 패턴(116P) 및 제2 절연 패턴(118P)는 서로 다른 물질로 이루어질 수 있다. 예시적인 실시예들에서, 국부 절연 가이드(LG)는 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 제1 절연 패턴(116P)은 실리콘 질화막으로 이루어지고, 제2 절연 패턴(118P)은 실리콘 산화막으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 1에 예시한 바와 같이, 기판(102) 상에서 복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(160)이 교차하는 부분들에 복수의 전계효과 트랜지스터(TR)가 형성될 수 있다. 복수의 전계효과 트랜지스터(TR)는 로직 회로 또는 메모리 소자를 구성할 수 있다.
도 2a에 예시한 바와 같이, 게이트 유전막(152), 게이트 라인(160), 및 외측 절연 스페이서(128) 각각의 상면은 캡핑 절연 패턴(164)으로 덮일 수 있다. 캡핑 절연 패턴(164)은 실리콘 질화막으로 이루어질 수 있다.
기판(102) 상에서 복수의 외측 절연 스페이서(128) 및 복수의 소스/드레인 영역(130)은 절연 라이너(142)로 덮일 수 있다. 절연 라이너(142)는 각각 실리콘 질화물(SiN), 실리콘 산화물(SiO), SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 절연 라이너(142)는 생략 가능하다. 절연 라이너(142) 위에는 게이트간 절연막(144)이 배치될 수 있다. 게이트간 절연막(144)은 실리콘 질화막, 실리콘 산화막, SiON, SiOCN, 또는 이들의 조합으로 이루어질 수 있다. 절연 라이너(142)가 생략된 경우, 게이트간 절연막(144)은 복수의 소스/드레인 영역(130)에 접할 수 있다.
도 1과 도 2a 내지 도 2e를 참조하여 설명한 집적회로 소자(100)에서, 복수의 소스/드레인 영역(130)의 최외측에 있는 제1 블로킹층(132A)은 게이트 라인(160)의 서브 게이트 부분(160S) 중 외측 절연 스페이서(128)에 인접해 있는 부분에 인접하게 배치되는 에지 배리어 강화부(EB)를 포함한다. 에지 배리어 강화부(EB)는 서브 게이트 부분(160S)의 측벽을 덮는 게이트 유전막(152)의 일부와 외측 절연 스페이서(128)와의 사이에 한정되는 코너 영역(CS)(도 2c에서 점선으로 표시한 영역)에 배치되며, 제1 수평 방향(X 방향)에서 제1 블로킹층(132A)의 다른 부분보다 큰 폭(L1A)을 가질 수 있다.
본 발명의 기술적 사상에 의하면, 소스/드레인 영역(130) 형성 공정의 초기 단계인 제1 블로킹층(132A)을 형성할 때 외측 절연 스페이서(128)에 인접한 코너 영역(CS)을 채우는 에지 배리어 강화부(EB)를 포함하는 제1 블로킹층(132A)을 미리 형성할 수 있다. 이에 따라, 소스/드레인 영역(130)의 형성 공정 중에 외측 절연 스페이서(128)에 인접한 코너 영역(CS)에서 패싯(facet) 면이 형성되는 것을 방지할 수 있고, 그 결과 상기 패싯 면으로 인해 코너 영역(CS) 또는 그 주변에서 일부 영역이 소스/드레인 영역(130)으로 채워지지 않는 문제를 방지할 수 있다. 따라서, 집적회로 소자(100)의 제조 과정에서 외부로부터 소스/드레인 영역(130)에 원하지 않는 어택(attack)이 미치는 것을 방지할 수 있으며, 집적회로 소자(100)에서 소스/드레인 영역(130)과 그에 인접한 게이트 라인(160)과의 사이에 단락이 발생하는 등의 불량을 방지할 수 있다.
또한, 소스/드레인 영역(130)은 코너 영역(CS)에 인접한 영역에서 에지 배리어 강화부(EB)를 덮는 제2 블로킹층(132B)을 더 포함할 수 있다. 제2 블로킹층(132B)은 에지 배리어 강화부(EB)를 포함하는 제1 블로킹층(132A)의 상술한 효과를 보완 및/또는 강화하는 역할을 수행할 수 있다. 특히, 제2 블로킹층(132B)에서의 Ge 원소의 함량비가 제1 블로킹층(132A)에서의 Ge 원소의 함량비보다 크고 버퍼층(134)에서 Ge 원소의 함량비보다 작게 되도록 제2 블로킹층(132B)을 형성함으로써, 소스/드레인 영역(130)에서 제1 블로킹층(132A)과 버퍼층(134)과의 사이에서 격자 상수의 급격한 차이로 인한 격자 부정합에 의한 결함을 방지할 수 있다. 따라서, 집적회로 소자(100)의 신뢰성이 향상될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100A)를 설명하기 위한 단면도이다. 도 3에는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성이 예시되어 있다. 도 3에서 도 1과 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(100A)는 도 1과 도 2a 내지 도 2e를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100A)는 복수의 소스/드레인 영역(130) 상에 배치된 복수의 소스/드레인 콘택(184)을 더 포함할 수 있다. 복수의 소스/드레인 콘택(184)은 각각 복수의 게이트 라인(160) 중 서로 인접한 한 쌍의 게이트 라인(160) 사이에서 수직 방향(Z 방향)으로 길게 연장될 수 있다. 소스/드레인 영역(130)과 소스/드레인 콘택(184)과의 사이에는 금속 실리사이드막(182)이 개재될 수 있다.
복수의 소스/드레인 콘택(184)은 각각 게이트간 절연막(144) 및 절연 라이너(142)를 수직 방향(Z 방향)으로 관통하여 소스/드레인 영역(130)의 내부까지 연장되는 콘택홀(180H) 내부를 채울 수 있다. 소스/드레인 영역(130)은 금속 실리사이드막(182)을 사이에 두고 소스/드레인 콘택(184)으로부터 이격될 수 있다. 소스/드레인 영역(130)은 각각 콘택홀(180H)의 외부에서 소스/드레인 콘택(184)의 저부를 포위할 수 있다.
예시적인 실시예들에서, 복수의 소스/드레인 콘택(184)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 소스/드레인 콘택(184)은 각각 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(182)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 금속 실리사이드막(182)은 생략 가능하다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이고, 도 4b는 도 4a에서 “EX2”로 표시한 국부 영역에 대응하는 영역의 확대 단면도이다. 도 4a 및 도 4b에 있어서, 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 집적회로 소자(200)는 도 1과 도 2a 내지 도 2e를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 수직 방향(Z 방향)으로 서로 오버랩되고 서로 가장 인접한 한 쌍의 나노시트 사이에 배치된 국부 절연 가이드(LG2)를 포함한다.
국부 절연 가이드(LG2)는 도 2a 내지 도 2c에 예시한 국부 절연 가이드(LG)와 대체로 동일한 구성을 가질 수 있다. 단, 국부 절연 가이드(LG2)는 제2 절연 패턴(118P)으로 이루어진다. 국부 절연 가이드(LG2)를 구성하는 제2 절연 패턴(118P)는 게이트 유전막(252)에 접하는 부분과, 제1 블로킹층(132A)에 접하는 부분과, 제2 블로킹층(132B)에 접하는 부분을 포함할 수 있다. 제2 절연 패턴(118P)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 제2 절연 패턴(118P)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 서로 가장 인접한 한 쌍의 나노시트 사이에서, 게이트 유전막(252) 중 국부 절연 가이드(LG2)에 접하는 부분은 게이트 유전막(252) 중 제1 블로킹층(132A)에 접하는 부분보다 소스/드레인 영역(130)의 중심에 더 가까울 수 있다. 상기 한 쌍의 나노시트 사이에서 게이트 유전막(252) 및 서브 게이트 부분(260S)은 소스/드레인 영역(130)을 향해 돌출된 부분을 포함할 수 있다. 게이트 유전막(252) 및 서브 게이트 부분(260S)에 대한 보다 상세한 구성은 도 2a 내지 도 2e를 참조하여 게이트 유전막(152) 및 서브 게이트 부분(160S)에 대하여 설명한 바와 같다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200A)를 설명하기 위한 단면도이다. 도 5에는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성이 예시되어 있다. 도 5에서 도 4a 및 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(200A)는 도 4a 및 도 4b를 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(200A)는 복수의 소스/드레인 영역(130) 상에 배치된 복수의 소스/드레인 콘택(184)을 더 포함할 수 있다. 소스/드레인 영역(130)과 소스/드레인 콘택(184)과의 사이에는 금속 실리사이드막(182)이 개재될 수 있다.
도 6a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 단면도이고, 도 6b는 도 6a에서 “EX3”으로 표시한 국부 영역에 대응하는 영역의 확대 단면도이고, 도 6c는 도 6a의 LN1 - LN1' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이다. 도 6a 내지 도 6c에 있어서, 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 내지 도 6c를 참조하면, 집적회로 소자(300)는 도 1과 도 2a 내지 도 2e를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 집적회로 소자(100)와 달리 국부 절연 가이드(LG)를 포함하지 않는다.
집적회로 소자(300)에서, 복수의 소스/드레인 영역(330)은 각각 리세스(R1)의 저면 위에서 수직 방향(Z 방향)을 따라 차례로 적층된 제1 블로킹층(132A), 제2 블로킹층(332B), 버퍼층(334), 메인 바디층(336), 및 캡핑층(338)을 포함할 수 있다.
복수의 소스/드레인 영역(330) 각각에서, 제1 블로킹층(132A)은 도 2a 내지 도 2d를 참조하여 설명한 바와 같은 구성을 가질 수 있다. 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 수직 방향(Z 방향)으로 서로 오버랩되고 서로 가장 인접한 한 쌍의 나노시트 사이에서, 제2 블로킹층(332B)은 제1 블로킹층(132A)에 접하는 부분과 게이트 유전막(152)에 접하는 부분을 포함할 수 있다. 도 6c에 예시한 바와 같이, 기판(102)의 주면(102M)과 평행인 평면(즉, X-Y 평면)에서 볼 때, 제1 수평 방향(X 방향)에서 제1 블로킹층(132A)의 에지 배리어 강화부(EB)의 폭(L3A)은 제2 블로킹층(332B)의 폭(L3B)보다 더 클 수 있다. 버퍼층(334)은 상기 한 쌍의 나노시트 사이에서 서브 게이트 부분(160S)을 향해 돌출된 돌출부(134P)를 포함할 수 있다. 버퍼층(334)의 돌출부(134P)는 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 수직 방향(Z 방향)으로 오버랩되는 부분을 포함할 수 있다.
집적회로 소자(300)에서, 게이트 유전막(152)은 상기 한 쌍의 나노시트 사이에서 서브 게이트 부분(160S)과 제1 블로킹층(132A)과의 사이에 개재된 부분과, 서브 게이트 부분(160S)과 제2 블로킹층(332B)과의 사이에 개재된 부분을 포함할 수 있다. 집적회로 소자(300)의 소스/드레인 영역(330)에 포함된 제2 블로킹층(332B), 버퍼층(334), 메인 바디층(336), 및 캡핑층(338)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 제2 블로킹층(132B), 버퍼층(134), 메인 바디층(136), 및 캡핑층(138)에 대하여 설명한 바와 같다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300A)를 설명하기 위한 단면도이다. 도 7에는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성이 예시되어 있다. 도 7에서 도 6a 내지 도 6c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 7을 참조하면, 집적회로 소자(300A)는 도 6a 내지 도 6c를 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(300A)는 복수의 소스/드레인 영역(330) 상에 배치된 복수의 소스/드레인 콘택(184)을 더 포함할 수 있다. 소스/드레인 영역(330)과 소스/드레인 콘택(184)과의 사이에는 금속 실리사이드막(182)이 개재될 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 단면도이다. 도 8에 있어서, 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 집적회로 소자(400)는 도 1과 도 2a 내지 도 2e를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)는 복수의 소스/드레인 영역(430)을 포함한다.
집적회로 소자(400)에서, 복수의 소스/드레인 영역(430)은 각각 리세스(R1)의 저면 위에서 수직 방향(Z 방향)을 따라 차례로 적층된 제1 블로킹층(132A), 제2 블로킹층(132B), 버퍼층(134), 메인 바디층(436), 및 캡핑층(438)을 포함할 수 있다. 메인 바디층(436)의 상면의 수직 레벨은 나노시트 스택(NSS)의 상면의 수직 레벨과 대략 동일 또는 유사할 수 있다. 캡핑층(438)은 메인 바디층(436)의 상면의 수직 레벨과 대략 동일 또는 유사한 수직 레벨에서 메인 바디층(436)의 상면을 덮을 수 있다. 메인 바디층(436) 및 캡핑층(438)에 대한 보다 구체적인 구성은 도 2a 내지 도 2d를 참조하여 메인 바디층(136) 및 캡핑층(138)에 대하여 설명한 바와 대체로 동일하다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400A)를 설명하기 위한 단면도이다. 도 9에는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 일부 구성이 예시되어 있다. 도 9에서 도 8에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 9를 참조하면, 집적회로 소자(400A)는 도 8을 참조하여 설명한 집적회로 소자(400)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(400A)는 복수의 소스/드레인 영역(430) 상에 배치된 복수의 소스/드레인 콘택(184)을 더 포함할 수 있다. 소스/드레인 영역(430)과 소스/드레인 콘택(184)과의 사이에는 금속 실리사이드막(182)이 개재될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(500)의 블록 다이어그램이다.
도 10을 참조하면, 집적회로 소자(500)는 메모리 영역(510) 및 로직 영역(520)을 포함할 수 있다. 메모리 영역(510) 및 로직 영역(520) 중 적어도 하나의 영역은 도 1 내지 도 9를 참조하여 집적회로 소자(100, 100A, 200, 200A, 300, 300A, 400, 400A)에 대하여 설명한 구성들 중 적어도 하나의 구성을 포함할 수 있다.
메모리 영역(510)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다. 예를 들면, 메모리 영역(510)은 SRAM을 포함할 수 있다. 로직 영역(520)은 카운터(counter), 버퍼(buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀(standard cells)을 포함할 수 있다. 상기 표준 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자(circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다.
도 11 내지 도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 11 내지 도 13, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20 내지 도 26은 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이고, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 및 도 19b는 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 및 도 19a에서 "EX1"로 표시한 국부 영역의 확대 단면도이고, 도 17c, 도 18c, 및 도 19c는 도 17a, 도 18a, 및 도 19a의 LN1 - LN1' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이다. 도 11 내지 도 26을 참조하여 도 1과 도 2a 내지 도 2e에 예시한 집적회로 소자(100)의 제조 방법을 설명한다. 도 11 내지 도 26에서, 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11을 참조하면, 기판(102) 상에 복수의 희생 반도체층(104)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한 후, 복수의 희생 반도체층(104), 복수의 나노시트 반도체층(NS), 및 기판(102)의 일부를 식각하여 기판(102)에 복수의 핀형 활성 영역(FA)을 정의할 수 있다. 그 후, 복수의 핀형 활성 영역(FA) 각각의 측벽을 덮는 예비 소자분리막을 형성할 수 있다. 상기 예비 소자분리막은 도 2e에 예시한 소자분리막(114)을 형성하기 위한 예비 구조물일 수 있다. 복수의 핀형 활성 영역(FA) 각각의 핀 상면(FT) 위에는 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남아 있을 수 있다.
복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)은 식각 선택비가 서로 다른 반도체 재료로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 나노시트 반도체층(NS)은 Si 층으로 이루어지고, 복수의 희생 반도체층(104)은 SiGe 층으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104) 내에서 Ge 함량은 일정할 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층은 약 5 원자% 내지 약 60 원자%, 예를 들면 약 10 원자% 내지 약 40 원자%의 범위 내에서 선택되는 일정한 Ge 함량을 가질 수 있다. 복수의 희생 반도체층(104)을 구성하는 SiGe 층 내에서의 Ge 함량은 필요에 따라 다양하게 선택될 수 있다.
도 12를 참조하면, 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 복수의 더미 게이트 구조물(DGS)을 형성할 수 있다.
복수의 더미 게이트 구조물(DGS)은 각각 제2 수평 방향(Y 방향)으로 길게 연장되도록 형성될 수 있다. 복수의 더미 게이트 구조물(DGS)은 각각 산화막(D122), 더미 게이트층(D124), 및 캡핑층(D126)이 차례로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 더미 게이트층(D124)은 폴리실리콘으로 이루어지고, 캡핑층(D126)은 실리콘 질화막으로 이루어질 수 있다.
도 13을 참조하면, 복수의 더미 게이트 구조물(DGS) 각각의 양 측벽을 덮는 복수의 외측 절연 스페이서(128)를 형성한 후, 복수의 더미 게이트 구조물(DGS) 및 복수의 외측 절연 스페이서(128)를 식각 마스크로 이용하여 복수의 희생 반도체층(104) 및 복수의 나노시트 반도체층(NS) 각각의 일부와 핀형 활성 영역(FA)의 일부를 식각하여 복수의 나노시트 반도체층(NS)을 복수의 나노시트 스택(NSS)로 분할하고, 핀형 활성 영역(FA)의 상부에 복수의 리세스(R1)를 형성할 수 있다. 복수의 나노시트 스택(NSS)은 각각 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다. 복수의 리세스(R1)를 형성하기 위하여 건식 식각, 습식 식각, 또는 이들의 조합을 이용하여 식각할 수 있다. 복수의 리세스(R1)가 형성된 후, 도 11을 참조하여 설명한 공정에서 형성된 상기 예비 소자분리막의 높이가 낮아져서 도 2e에 예시한 소자분리막(114)이 얻어질 수 있다.
도 14a 및 도 14b를 참조하면, 도 13의 결과물에서 복수의 리세스(R1)에서 노출되는 복수의 희생 반도체층(104)을 복수의 리세스(R1)로부터 선택적으로 일부 식각하여, 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 중 수직 방향(Z 방향)으로 서로 오버랩되고 서로 가장 인접한 한 쌍의 나노시트 사이에 하나씩 배치되는 복수의 인덴트 영역(IND)을 형성할 수 있다.
예시적인 실시예들에서, 복수의 인덴트 영역(IND)을 형성하기 위하여, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 복수의 희생 반도체층(104)의 식각 선택비 차이를 이용하여 복수의 희생 반도체층(104)의 일부를 선택적으로 식각할 수 있다. 복수의 희생 반도체층(104)의 일부를 선택적으로 제거하기 위하여 액상 또는 기상의 에천트를 사용할 수 있다. 예시적인 실시예들에서, 복수의 희생 반도체층(104)의 일부를 선택적으로 제거하기 위하여 CH3COOH 기반 식각액, 예를 들면 CH3COOH, HNO3, 및 HF의 혼합물로 이루어지는 식각액, 또는 CH3COOH, H2O2, 및 HF의 혼합물로 이루어지는 식각액을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 15a 및 도 15b를 참조하면, 도 14a 및 도 14b의 결과물에서 노출된 표면들을 차례로 덮는 제1 절연층(116) 및 제2 절연층(118)을 차례로 형성할 수 있다. 제1 절연층(116)은 도 14a 및 도 14b의 결과물에서 노출된 표면들을 컨포멀(conformal)하게 덮도록 형성될 수 있다. 제2 절연층(118)은 제1 절연층(116) 위에 남아 있는 인덴트 영역(IND)을 채우기에 충분한 두께로 형성될 수 있다.
제1 절연층(116) 및 제2 절연층(118)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 제1 절연층(116)은 실리콘 질화막으로 이루어지고, 제2 절연층(118)은 실리콘 산화막으로 이루어질 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물에서 제2 절연층(118)을 일부 식각하여 복수의 리세스(R1)에서 제1 절연층(116)을 노출시키고, 제2 절연층(118)의 일부 영역들이 복수의 인덴트 영역(IND)에 잔류하도록 할 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 도 16a 및 도 16b의 결과물에 남아 있는 제1 절연층(116)을 일부 제거하여 복수의 인덴트 영역(IND) 각각에서 희생 반도체층(104)이 노출되도록 할 수 있다.
복수의 인덴트 영역(IND) 각각에서 희생 반도체층(104)이 노출된 후, 복수의 인덴트 영역(IND) 각각에 남아 있는 제1 절연층(116) 및 제2 절연층(118)의 잔류 부분들로부터 제1 절연 패턴(116P) 및 제2 절연 패턴(118P)이 얻어질 수 있다. 제1 절연 패턴(116P) 및 제2 절연 패턴(118P)은 국부 절연 가이드(LG)를 구성할 수 있다. 복수의 인덴트 영역(IND) 각각에서 국부 절연 가이드(LG)의 주변을 따라 희생 반도체층(104)이 노출될 수 있다. 국부 절연 가이드(LG)가 형성된 후, 도 17b에 예시한 바와 같이, 수직 방향(Z 방향)에서 국부 절연 가이드(LG)의 상부 및 하부 주변에서 각각 희생 반도체층(104)이 노출될 수 있다. 도 17c에 예시한 바와 같이, 제2 수평 방향(Y 방향)에서 국부 절연 가이드(LG)의 양 측벽 주변에서 각각 희생 반도체층(104)이 노출될 수 있다.
도 18a, 도 18b, 및 도 18c를 참조하면, 도 17a, 도 17b, 및 도 17c의 결과물에서 복수의 리세스(R1)에 제1 블로킹층(132A)을 형성할 수 있다. 제1 블로킹층(132A)은 적어도 하나의 에지 배리어 강화부(EB)를 포함하도록 형성될 수 있다. 예를 들면, 제1 블로킹층(132A)은 4 개의 에지 배리어 강화부(EB)를 포함하도록 형성될 수 있다.
예시적인 실시예들에서, 제1 블로킹층(132A)을 형성하기 위하여, 리세스(R1)의 저면에서 노출되는 핀형 활성 영역(FA)의 표면, 나노시트 스택(NSS)에 포함된 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 측벽, 및 복수의 희생 반도체층(104) 각각의 노출된 부분으로부터 반도체 물질을 에피택셜 성장시킬 수 있다.
예시적인 실시예들에서, 제1 블로킹층(132A)을 형성하기 위하여, 원소 반도체 전구체를 포함하는 원료 물질들을 사용하여 LPCVD(low-pressure chemical vapor deposition) 공정, SEG(selective epitaxial growth) 공정, 또는 CDE(cyclic deposition and etching) 공정을 수행할 수 있다. 상기 원소 반도체 전구체는 Si 소스, Ge 소스 등을 포함할 수 있다.
예시적인 실시예들에서, 제1 블로킹층(132A)을 형성하기 위하여, 상기 Si 소스 및 상기 Ge 소스를 사용할 수 있다. 상기 Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있으나, 이들에 한정되는 것은 아니다. 상기 Ge 소스로서 저메인(GeH4), 디저메인(Ge2H6), 트리저메인(Ge3H8), 테트라저메인(Ge4H10), 디클로로저메인(Ge2H2Cl2) 등을 사용할 수 있으나, 이들에 한정되는 것은 아니다. 제1 블로킹층(132A)이 B(boron) 원자로 도핑된 SiGe 층으로 이루어지는 경우, B 소스로서 디보란(B2H6), 트리보란, 테트라보란, 펜타보란 등을 사용할 수 있으나, 이들에 한정되는 것은 아니다.
도 19a, 도 19b, 및 도 19c를 참조하면, 도 18a, 도 18b, 및 도 18c의 결과물에서 제1 블로킹층(132A) 위에 제2 블로킹층(132B)을 형성할 수 있다.
예시적인 실시예들에서, 제2 블로킹층(132B)을 형성하기 위하여 도 18a, 도 18b, 및 도 18c를 참조하여 제1 블로킹층(132A)의 형성 공정에 대하여 설명한 바와 대체로 유사한 공정을 수행할 수 있다. 예시적인 실시예들에서, 제2 블로킹층(132B)이 형성된 후 어닐링 공정을 수행하여 제1 블로킹층(132A) 및 제2 블로킹층(132B)을 결정화할 수 있다. 상기 어닐링 공정은 약 650 ℃ 내지 약 750 ℃, 예를 들면 약 700 ℃의 온도에서 수행될 수 있으나, 이에 한정되는 것은 아니다.
도 20을 참조하면, 도 19a, 도 19b, 및 도 19c의 결과물에서 복수의 리세스(R1) 각각의 내부에서 노출되는 제2 블로킹층(132B) 상에 버퍼층(134), 메인 바디층(136), 및 캡핑층(138)을 차례로 형성하여 복수의 소스/드레인 영역(130)을 형성할 수 있다. 버퍼층(134) 및 메인 바디층(136)을 형성하기 위하여, 도 18a, 도 18b, 및 도 18c를 참조하여 제1 블로킹층(132A)의 형성 공정에 대하여 설명한 바와 대체로 유사한 공정을 수행할 수 있다.
도 21을 참조하면, 복수의 소스/드레인 영역(130)이 형성된 도 20의 결과물을 덮는 절연 라이너(142)를 형성하고, 절연 라이너(142) 위에 게이트간 절연막(144)을 형성한 후, 절연 라이너(142) 및 게이트간 절연막(144)을 평탄화하여 캡핑층(D126)의 상면을 노출시킬 수 있다.
도 22를 참조하면, 도 21의 결과물로부터 캡핑층(D126)을 제거하여 더미 게이트층(D124)의 상면을 노출시키고, 게이트간 절연막(144)의 상면과 더미 게이트층(D124)의 상면이 대략 동일한 레벨로 되도록 절연 라이너(142) 및 게이트간 절연막(144)을 일부 제거할 수 있다.
도 23을 참조하면, 도 22의 결과물로부터 더미 게이트층(D124) 및 그 하부의 산화막(D122)을 제거하여 게이트 공간(GS)을 마련하고, 게이트 공간(GS)을 통해 복수의 나노시트 스택(NSS)을 노출시킬 수 있다.
도 24를 참조하면, 도 23의 결과물에서 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(104)을 게이트 공간(GS)을 통해 제거하여, 게이트 공간(GS)을 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3) 각각의 사이의 공간과, 제1 나노시트(N1)와 핀 상면(FT)과의 사이의 공간까지 확장할 수 있다.
예시적인 실시예들에서, 복수의 희생 반도체층(104)을 선택적으로 제거하기 위하여, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 복수의 희생 반도체층(104)의 식각 선택비 차이를 이용할 수 있다. 복수의 희생 반도체층(104)을 선택적으로 제거하기 위한 예시적인 방법은 도 14a 및 도 14b를 참조하여 설명한 바와 대체로 동일하다.
그 후, 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)와 핀형 활성 영역(FA) 각각의 노출된 표면들을 덮는 게이트 유전막(152)을 형성할 수 있다. 게이트 유전막(152)을 형성하기 위하여 ALD(atomic layer deposition) 공정을 이용할 수 있다.
도 25를 참조하면, 도 24의 결과물에서 게이트 유전막(152) 위에서 게이트 공간(GS)(도 24 참조)을 채우면서 게이트간 절연막(144)의 상면을 덮는 게이트 형성용 도전층(160L)을 형성할 수 있다. 게이트 형성용 도전층(160L)은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합으로 이루어질 수 있다. 게이트 형성용 도전층(160L)을 형성하기 위하여 ALD 공정 또는 CVD 공정을 이용할 수 있다.
도 26을 참조하면, 도 25의 결과물에서 게이트간 절연막(144)의 상면이 노출되고 게이트 공간(GS)의 상측 일부가 다시 비워지도록 게이트 형성용 도전층(160L) 및 게이트 유전막(152)을 그 상면으로부터 일부 제거하여 게이트 라인(160)을 형성할 수 있다. 이 때, 복수의 외측 절연 스페이서(128)도 이들 각각의 상측으로부터 일부가 소모되어 복수의 외측 절연 스페이서(128) 각각의 높이가 낮아질 수 있다. 그 후, 게이트 라인(160) 상에서 게이트 공간(GS)을 채우는 캡핑 절연 패턴(164)을 형성할 수 있다.
도 27a 내지 도 28c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 27a 및 도 28a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도들이고, 도 27b 및 도 28b는 도 27a 및 도 28a에서 "EX3"으로 표시한 국부 영역의 확대 단면도이고, 도 27c 및 도 28c는 도 27a 및 도 28a의 LN1 - LN1' 선 단면을 따르는 수직 레벨에서의 일부 구성 요소들의 확대 평면도이다. 도 27a 내지 도 28c를 참조하여 도 6a 내지 도 6c에 예시한 집적회로 소자(300)의 제조 방법을 설명한다. 도 27a 내지 도 28c에서, 도 2a 내지 도 2e 및 도 4a 및 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 27a, 도 27b, 및 도 27c를 참조하면, 도 11 내지 도 18c를 참조하여 설명한 바와 같은 방법으로 복수의 리세스(R1)에 제1 블로킹층(132A)을 형성하는 공정까지 수행할 수 있다. 그 후, 도 18a, 도 18b, 및 도 18c의 결과물로부터 복수의 국부 절연 가이드(LG)를 선택적으로 제거하여, 복수의 인덴트 영역(IND) 각각에서 희생 반도체층(104)이 노출되도록 할 수 있다.
도 28a, 도 28b, 및 도 28c를 참조하면, 도 27a, 도 27b, 및 도 27c의 결과물에서 노출된 제1 블로킹층(132A) 및 희생 반도체층(104)을 덮는 제2 블로킹층(332B)을 형성할 수 있다. 제2 블로킹층(332B)을 형성하기 위하여 도 19a, 도 19b, 및 도 19c를 참조하여 설명한 바와 유사한 공정을 수행할 수 있다.
그 후, 도 20 내지 도 26을 참조하여 설명한 공정들을 수행하여 도 6a 내지 도 6c에 예시한 집적회로 소자(300)를 제조할 수 있다.
도 4a 및 도 4b에 예시한 집적회로 소자(200)를 제조하기 위하여 도 11 내지 도 26을 참조하여 설명한 방법을 이용할 수 있다. 단, 도 24를 참조하여 설명한 바와 같은 방법으로 복수의 희생 반도체층(104)을 제거한 후, 게이트 유전막(152)을 형성하기 전에, 게이트 공간(GS)을 통해 제1 절연 패턴(116P)을 제거하여 제2 절연 패턴(118P)을 노출시킬 수 있다. 그 후, 제2 절연 패턴(118P)에 접하는 게이트 유전막(152)을 형성할 수 있다. 그 후, 도 25 및 도 26을 참조하여 설명한 바와 유사한 공정들을 수행하여 도 4a 및 도 4b에 예시한 집적회로 소자(200)를 제조할 수 있다.
이상, 도 11 내지 도 28c를 참조하여 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100), 도 4a 및 도 4b에 예시한 집적회로 소자(200), 및 도 6a 내지 도 6c에 예시한 집적회로 소자(300)의 예시적인 제조 방법들을 설명하였으나, 도 11 내지 도 28c를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 3, 도 5, 도 7 내지 도 9에 예시한 집적회로 소자들(100A, 200A, 300A, 400, 400A), 및 이들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 130: 소스/드레인 영역, 132A: 제1 블로킹층, 132B: 제2 블로킹층, 134: 버퍼층, 136: 메인 바디층, 138: 캡핑층, 160: 게이트 라인, 160M: 메인 게이트 부분, 160S: 서브 게이트 부분, EB: 에지 배리어 강화부.

Claims (10)

  1. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역 상에 배치되고 수직 방향으로 오버랩된 한 쌍의 나노시트와,
    상기 핀형 활성 영역 상에서 상기 한 쌍의 나노시트를 감싸고, 상기 한 쌍의 나노시트 사이에 개재된 서브 게이트 부분을 포함하는 게이트 라인과,
    상기 핀형 활성 영역 상에서 상기 게이트 라인에 인접한 위치에 배치되고 상기 한 쌍의 나노시트에 접하는 소스/드레인 영역과,
    상기 게이트 라인과 상기 한 쌍의 나노시트와의 사이, 및 상기 게이트 라인과 상기 소스/드레인 영역과의 사이에 개재된 게이트 유전막을 포함하고,
    상기 소스/드레인 영역은
    상기 한 쌍의 나노시트 사이에 개재되고, 상기 게이트 유전막을 사이에 두고 상기 서브 게이트 부분에 대면하는 에지 배리어 강화부를 포함하는 제1 블로킹층과,
    상기 제1 블로킹층을 사이에 두고 상기 서브 게이트 부분으로부터 이격된 부분을 포함하는 제2 블로킹층을 포함하고,
    상기 제1 블로킹층은 수직 방향을 따라 단속적으로 연장되는 부분을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 에지 배리어 강화부는 상기 한 쌍의 나노시트 사이에서 상기 게이트 유전막에 접해 있는 집적회로 소자.
  3. 제1항에 있어서,
    상기 기판의 주면에 평행인 평면에서 볼 때, 상기 제1 수평 방향에서 상기 에지 배리어 강화부는 상기 소스/드레인 영역의 다른 부분보다 상기 서브 게이트 부분을 향해 돌출되어 있는 집적회로 소자.
  4. 제1항에 있어서,
    상기 게이트 라인의 측벽을 덮는 외측 절연 스페이서를 더 포함하고,
    상기 에지 배리어 강화부는 상기 서브 게이트 부분의 측벽을 덮는 상기 게이트 유전막의 일부와 상기 외측 절연 스페이서와의 사이에 한정되는 코너 영역을 채우고, 상기 코너 영역에서 상기 게이트 유전막 및 상기 외측 절연 스페이서 각각에 접해 있는 집적회로 소자.
  5. 제1항에 있어서,
    상기 한 쌍의 나노시트 사이에 개재되고 상기 에지 배리어 강화부에 접해 있는 국부 절연 가이드를 더 포함하고,
    상기 국부 절연 가이드는 상기 한 쌍의 나노시트 사이에서 상기 게이트 유전막에 접해 있고,
    상기 제2 블로킹층은 상기 한 쌍의 나노시트 사이에서 상기 국부 절연 가이드를 사이에 두고 상기 게이트 유전막으로부터 이격되어 있는 부분을 포함하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 소스/드레인 영역은 상기 제2 블로킹층에 접하는 측벽 및 저면을 가지는 버퍼층과, 상기 버퍼층에 접하는 측벽 및 저면을 가지는 메인 바디층을 포함하고,
    상기 제1 블로킹층, 상기 제2 블로킹층, 상기 버퍼층, 및 상기 메인 바디층은 각각 p 형 도판트로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지고,
    상기 버퍼층 및 상기 메인 바디층은 각각 상기 제1 블로킹층 및 상기 제2 블로킹층 각각에서의 Ge 원소의 함량비보다 더 큰 Ge 함량비를 가지고, 상기 메인 바디층에서의 Ge 원소의 함량비는 상기 버퍼층에서의 Ge 함량비보다 더 큰 집적회로 소자.
  7. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 대면하고 상기 핀 상면으로부터 수직 방향을 따르는 거리가 서로 다른 복수의 나노시트와,
    상기 핀형 활성 영역 상에서 상기 복수의 나노시트 각각을 감싸고, 상기 복수의 나노시트 중에서 선택되고 서로 인접한 한 쌍의 나노시트 사이에 개재된 서브 게이트 부분을 포함하고, 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 게이트 라인의 측벽을 덮는 외측 절연 스페이서와,
    상기 제1 수평 방향에서 상기 복수의 나노시트에 대면하는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은
    상기 복수의 나노시트 각각에 접하는 부분들과 상기 핀형 활성 영역에 접하는 부분을 포함하고, 상기 외측 절연 스페이서에 인접한 위치에서는 다른 부분에서보다 상기 제1 수평 방향으로 더 큰 폭을 가지고, 상기 한 쌍의 나노시트 사이에 개재되고 상기 서브 게이트 부분에 대면하는 에지 배리어 강화부를 포함하는 제1 블로킹층과,
    상기 제1 블로킹층을 사이에 두고 상기 서브 게이트 부분으로부터 이격된 부분을 포함하는 제2 블로킹층을 포함하고,
    상기 제1 블로킹층은 상기 수직 방향을 따라 단속적으로 연장되는 부분을 포함하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 기판의 주면에 평행인 평면에서 볼 때, 상기 제1 수평 방향에서 상기 에지 배리어 강화부의 폭은 상기 제2 블로킹층의 폭보다 더 큰 집적회로 소자.
  9. 제7항에 있어서,
    상기 한 쌍의 나노시트 사이에서 상기 서브 게이트 부분과 상기 제1 블로킹층과의 사이, 및 상기 서브 게이트 부분과 상기 제2 블로킹층과의 사이에 개재된 게이트 유전막을 더 포함하고,
    상기 제1 블로킹층 및 상기 제2 블로킹층은 각각 상기 게이트 유전막에 접하는 집적회로 소자.
  10. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역의 핀 상면으로부터 이격된 위치에서 상기 핀 상면과 수직 방향으로 대면하고, 상기 핀 상면으로부터의 수직 거리가 서로 다른 복수의 나노시트를 각각 포함하는 한 쌍의 나노시트 스택과,
    상기 핀형 활성 영역 상에서 상기 한 쌍의 나노시트 스택 상에 배치되고 각각 상기 복수의 나노시트 중에서 선택되고 서로 인접한 한 쌍의 나노시트 사이에 개재된 서브 게이트 부분을 포함하는 한 쌍의 게이트 라인과,
    상기 한 쌍의 게이트 라인 각각의 측벽들을 덮는 복수의 외측 절연 스페이서와,
    상기 한 쌍의 나노시트 스택 사이에서 상기 핀형 활성 영역 위에 배치되고, 상기 한 쌍의 나노시트 스택 각각에 접하고, B 원소로 도핑된 Si1-xGex 층 (여기서, x ≠ 0)으로 이루어지는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은
    상기 한 쌍의 나노시트 스택 각각에 포함된 복수의 나노시트에 접하고, 상기 복수의 외측 절연 스페이서에 인접한 위치에서 다른 부분에서보다 상기 제1 수평 방향으로 더 큰 폭을 가지고, 상기 한 쌍의 나노시트 사이에서 상기 서브 게이트 부분에 대면하는 에지 배리어 강화부를 포함하는 제1 블로킹층과,
    상기 제1 블로킹층을 사이에 두고 상기 서브 게이트 부분으로부터 이격된 부분을 포함하는 제2 블로킹층을 포함하고,
    상기 제1 블로킹층은 상기 수직 방향을 따라 단속적으로 연장되는 부분을 포함하는 집적회로 소자.
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