KR20240003612A - 반도체 소자 - Google Patents

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KR20240003612A
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impurity region
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channel
width
volume
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KR1020220081410A
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권태용
김윤중
김승민
이도건
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삼성전자주식회사
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Abstract

반도체 소자는, 기판 상에 구비되는 제1 채널 구조물, 제1 게이트 구조물 및 상기 제1 채널 구조물과 연결되고 제1 용적을 가지는 제1 불순물 영역 구조물을 포함하는 제1 트랜지스터가 구비된다. 상기 기판 상에 구비되는 제2 채널 구조물, 제2 게이트 구조물 및 상기 제2 게이트 구조물의 일 측에는 제2 채널 구조물과 연결되는 상기 제1 용적과 다른 제2 용적을 가지는 제2 불순물 영역 구조물이 구비되고, 상기 제2 게이트 구조물의 다른 일 측에는 상기 제1 불순물 영역 구조물이 접하는 버퍼 트랜지스터를 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 멀티 브릿지 채널 전계 효과 트랜지스터(MBCFET, multi bridge channel field effect transistor)들을 포함하는 반도체 소자에 관한 것이다.
수직으로 적층된 복수의 채널들을 포함하는 멀티 브릿지 채널 전계효과 트랜지스터들이 개발되고 있다. 상기 멀티 브릿지 채널 전계 효과 트랜지스터들은 목표한 전기적 특성을 가지도록 형성될 수 있다.
본 발명의 일 과제는 목표한 전기적 특성을 가지는 트랜지스터들을 포함하는 반도체 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판 상에, 상기 기판 표면과 평행한 제1 방향으로 서로 이격되면서 나란하게 배치되고, 각각은 상기 기판 표면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 제1 폭을 가지고, 상기 기판 표면과 수직한 수직 방향으로 이격되는 실리콘 패턴들을 포함하는 제1 채널 구조물들이 구비된다. 상기 기판 상에, 상기 제1 채널 구조물들과 이웃하게 배치되고, 상기 제1 방향으로 서로 이격되면서 나란하게 배치되고, 각각은 상기 제2 방향으로 제1 폭보다 좁은 제2 폭을 가지고, 상기 기판 표면과 수직한 수직 방향으로 이격되는 실리콘 패턴들을 포함하는 제2 채널 구조물들이 구비된다. 상기 제1 채널 구조물들 사이에서, 이웃하는 제1 채널 구조물들 측벽을 연결하고, 제1 용적을 가지는 제1 불순물 영역 구조물이 구비된다. 상기 제2 채널 구조물들 사이에서, 이웃하는 제2 채널 구조물들 측벽을 연결하고, 상기 제1 용적보다 작은 제2 용적을 가지는 제2 불순물 영역 구조물이 구비된다. 상기 제1 및 제2 채널 구조물들 사이에서, 이웃하는 제1 및 제2 채널 구조물들 측벽을 연결하고, 상기 제1 용적보다 작고 상기 제2 용적보다 큰 제3 용적을 가지는 제3 불순물 영역 구조물이 구비된다. 상기 제1 내지 제3 불순물 영역 구조물들 사이에 각각 구비되고, 각각의 상기 제1 및 제2 채널 구조물들을 덮고, 상기 제2 방향으로 연장되는 게이트 구조물들이 구비된다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판 상에 구비되고, 상기 기판 표면과 평행한 제2 방향으로 제1 폭을 가지고 제1 채널 구조물, 상기 제1 채널 구조물을 덮으면서 상기 기판 표면과 평행하고 상기 제2 방향으로 연장되는 제1 게이트 구조물 및 상기 제1 게이트 구조물에서 상기 제2 방향과 수직한 제1 방향의 양 측에 각각 구비되고 상기 제1 채널 구조물과 연결되고 제1 용적을 가지는 제1 불순물 영역 구조물을 포함하는 제1 채널 트랜지스터가 구비된다. 상기 기판 상에 구비되고, 상기 제2 방향으로 제1 폭보다 좁은 제2 폭을 가지는 제2 채널 구조물, 상기 제2 채널 구조물을 덮으면서 상기 제2 방향으로 연장되는 제2 게이트 구조물 및 상기 제2 게이트 구조물에서 상기 제1 방향의 양 측에 각각 구비되고 상기 제2 채널 구조물과 연결되고 상기 제1 용적보다 작은 제2 용적을 가지는 제2 불순물 영역 구조물을 포함하는 제2 트랜지스터가 구비된다. 상기 기판에서 상기 제1 및 제2 트랜지스터 사이에 구비되고, 제3 채널 구조물, 상기 제3 채널 구조물을 덮으면서 상기 제2 방향으로 연장되는 제3 게이트 구조물, 상기 제3 게이트 구조물의 상기 제1 방향의 일 측에서 상기 제3 채널 구조물과 연결되는 제3 불순물 영역 구조물 및 상기 제3 게이트 구조물의 상기 제1 방향의 다른 일 측에서 상기 제3 채널 구조물과 연결되고 상기 제1 용적보다 작고 상기 제2 용적보다 큰 제3 용적을 가지는 제4 불순물 영역 구조물을 포함하는 버퍼 트랜지스터가 구비된다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판 상에 구비되는 제1 채널 구조물, 상기 제1 채널 구조물을 덮으면서 상기 기판 표면과 평행한 제2 방향으로 연장되는 제1 게이트 구조물 및 상기 제1 게이트 구조물에서 상기 제2 방향과 수직한 제1 방향의 양 측에 구비되고 상기 제1 채널 구조물과 연결되고 제1 용적을 가지는 제1 불순물 영역 구조물을 포함하는 제1 트랜지스터가 구비된다. 상기 기판 상에 구비되는 제2 채널 구조물, 상기 제2 채널 구조물을 덮으면서 상기 제2 방향으로 연장되는 제2 게이트 구조물 및 상기 제2 게이트 구조물의 상기 제1 방향의 일 측에는 상기 제2 채널 구조물과 연결되고 상기 제1 용적과 다른 제2 용적을 가지는 제2 불순물 영역 구조물이 구비되고, 상기 제2 게이트 구조물의 상기 제1 방향의 다른 일 측에는 상기 제1 불순물 영역 구조물이 접하는 버퍼 트랜지스터가 구비된다.
예시적인 실시예들에 따른 반도체 소자는 서로 다른 용적을 가지는 불순물 영역 구조물을 포함하는 버퍼 트랜지스터를 포함할 수 있다. 상기 버퍼 트랜지스터는 고전력 특성을 가지는 제1 트랜지스터와 저전력 특성을 가지는 제2 트랜지스터의 중간 정도의 성능으로 동작하는 트랜지스터로 제공될 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 소자의 액티브 구조물을 설명하기 위한 평면도 및 사시도이다.
도 5a 내지 도 7은 각각 예시적인 실시예들에 따른 반도체 소자에 포함되는 트랜지스터들을 나타내는 사시도들이다.
도 8 내지 도 22는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들, 단면도들 및 사시도들이다.
도 23 내지 도 25는 각각 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도들이다.
도 26은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
이하에서는, 기판 표면에 평행한 일 방향을 제1 방향이라 하고, 상기 기판 표면에 평행하고 상기 제1 방향과 수직한 방향을 제2 방향이라 하면서 설명한다. 또한, 상기 기판 표면에 수직한 방향을 수직 방향이라 하면서 설명한다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다. 도 3 및 도 4는 예시적인 실시예들에 따른 반도체 소자의 액티브 구조물을 설명하기 위한 평면도 및 사시도이다. 도 5a 내지 도 7은 각각 예시적인 실시예들에 따른 반도체 소자에 포함되는 트랜지스터들을 나타내는 사시도들이다.
도 2는 도 1의 A-A’선을 따라 절단한 단면도이다. 도 5a 및 도 5b는 각각 제1 및 제2 버퍼 멀티 브릿지 채널 트랜지스터를 나타내고, 도 6은 제1 멀티 브릿지 채널 트랜지스터를 나타내고, 도 7은 제2 멀티 브릿지 채널 트랜지스터를 나타낸다.
도 1 내지 도 7을 참조하면, 반도체 소자는 액티브 구조물(172)에 형성되는 제1 멀티 브릿지 채널 트랜지스터(TR1), 제2 멀티 브릿지 채널 트랜지스터(TR2) 및 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)를 포함한다.
상기 액티브 구조물(172)은 액티브 영역의 기판(100) 상에 형성될 수 있다. 상기 액티브 구조물(172)은 상기 제1 방향으로 연장될 수 있다. 상기 액티브 구조물(172)은 단결정 반도체 물질을 포함할 수 있다.
상기 액티브 구조물(172)은 서로 이격되게 배치되는 채널 구조물들(170a, 170b) 및 상기 채널 구조물들(170a, 170b)의 상기 제1 방향의 양 측벽과 접하여 이웃하는 채널 구조물들(170a, 170b)을 연결하는 불순물 영역 구조물들(150a, 150b, 150c)을 포함할 수 있다. 상기 액티브 구조물(172)은 상기 제1 방향으로 상기 채널 구조물(170a, 170b) 및 불순물 영역 구조물(150a, 150b, 150c)이 번갈아 반복 배치되는 구조를 가질 수 있다.
상기 액티브 구조물(172)내에는 상기 제2 방향으로 서로 다른 폭을 가지는 복수의 채널 구조물들(170a, 170b)이 포함될 수 있다. 예시적인 실시예에서, 상기 채널 구조물들(170a, 170b)은 상기 제2 방향으로 제1 폭(W1)을 가지는 제1 채널 구조물들(170a)과 상기 제2 방향으로 상기 제1 폭(W1)보다 좁은 제2 폭(W2)을 가지는 제2 채널 구조물들(170b)을 포함할 수 있다. 평면도에서 볼 때, 상기 제1 채널 구조물들(170a)은 상기 제1 방향으로 서로 이격되면서 나란하게 배치되고, 상기 제2 채널 구조물들(170b)은 상기 제1 방향으로 서로 이격되면서 나란하게 배치될 수 있다. 상기 제1 채널 구조물들(170a)이 제1 방향으로 이격되는 간격은 서로 동일할 수 있다. 또한, 상기 제2 채널 구조물들(170b) 간의 제1 방향으로 이격되는 간격은 서로 동일할 수 있다.
예시적인 실시예에서, 상기 채널 구조물들(170a, 170b)은 상기 제1 방향으로 서로 동일한 폭을 가질 수 있다.
도 2 내지 도 4에 도시된 것과 같이, 상기 채널 구조물(170a, 170b)은 실리콘 패턴들(104a)이 수직 방향으로 서로 이격되면서 적층된 구조를 가질 수 있다. 상기 실리콘 패턴들(104a)의 사이 부위에는 갭이 형성될 수 있다. 상기 실리콘 패턴(104a)은 단결정 실리콘을 포함할 수 있다.
상기 액티브 구조물(172)에서, 상기 불순물 영역 구조물들(150a, 150b, 150c)은 상기 제1 채널 구조물들(170a) 사이에 배치되는 제1 불순물 영역 구조물(150a), 상기 제2 채널 구조물들(170b) 사이에 배치되는 제2 불순물 영역 구조물(150b) 및 상기 제1 및 제2 채널 구조물들(170a, 170b) 사이에 배치되는 제3 불순물 영역 구조물(150c)을 포함할 수 있다.
상기 불순물 영역 구조물들(150a, 150b, 150c)은 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 각각의 불순물 영역 구조물들(150a, 150b, 150c)은 단결정 실리콘을 포함할 수 있다. 일부 예시적인 실시예에서, 각각의 불순물 영역 구조물들(150a, 150b, 150c)은 단결정 실리콘 게르마늄을 포함할 수 있다.
단면도에서 볼 때, 각각의 불순물 영역 구조물들(150a, 150b, 150c)은 상기 채널 구조물(170a, 170b)내의 상기 수직 방향으로 배치된 실리콘 패턴들(104a)의 측벽들과 접하여, 이웃하는 채널 구조물들(170a, 170b) 사이를 서로 연결할 수 있다.
상기 제1 내지 제3 불순물 영역(150a, 150b, 150c)은 기판으로부터 돌출되는 제1 액티브 핀으로부터 선택적 에피택셜 성장되어 형성된 것일 수 있다. 상기 제1 액티브 핀은 상기 제2 방향으로 제1 폭을 가지고 제2 방향의 양 측벽이 직선 형상을 가지는 제1 부위와, 상기 제2 방향으로 상기 제1 폭보다 좁은 제2 폭을 가지고 제2 방향의 양측벽이 직선 형상을 가지는 제2 부위, 및 상기 제1 및 제2 부위(120a, 120b) 사이에 위치하고, 적어도 하나의 제2 방향의 측벽이 경사진(tapered)형상을 가지는 제3 부위를 포함할 수 있다.
예시적인 실시예에서, 상기 제1 내지 제3 부위의 상기 제2 방향의 제 1 측벽은 제1 방향으로 연장되는 직선의 형상을 가질 수 있다. 상기 제3 부위의 제2 방향의 제2 측벽은 경사진 형상을 가질 수 있다.
상기 제1 불순물 영역(150a)은 상기 제1 부위로부터 선택적 에피택셜 성장 공정을 통해 형성된 것일 수 있다. 상기 제2 불순물 영역(150b)은 상기 제2 부위로부터 선택적 에피택셜 성장 공정을 통해 형성된 것일 수 있다. 상기 제3 불순물 영역(150c)은 상기 제3 부위로부터 선택적 에피택셜 성장 공정을 통해 형성된 것일 수 있다.
상기 제1 불순물 영역 구조물(150a)의 상기 제2 방향의 최대 폭은 상기 제1 폭(W1)보다 넓은 제3 폭(W3)을 가질 수 있다. 평면도에서 볼 때, 상기 제1 불순물 영역 구조물들(150a)은 서로 동일한 제1 크기를 가질 수 있다. 상기 제1 불순물 영역 구조물들(150a)은 서로 동일한 제1 용적을 가질 수 있다. 예시적인 실시예에서, 평면도에서 볼 때, 상기 제1 불순물 영역 구조물(150a)은 제1 방향의 중심을 지나는 직선을 기준으로 서로 대칭인 형상을 가질 수 있다. 평면도에서 볼 때, 상기 제1 불순물 영역 구조물(150a)은 제2 방향의 중심을 지나는 직선을 기준으로 서로 대칭인 형상을 가질 수 있다.
상기 제2 불순물 영역 구조물(150b)의 상기 제2 방향의 최대 폭은 상기 제2 폭(W2)보다 넓고 상기 제3 폭(W3)보다 좁은 제4 폭(W4)을 가질 수 있다, 평면도에서 볼 때, 상기 제2 불순물 영역 구조물들(150b)은 상기 제1 크기보다 작은 제2 크기를 가질 수 있다. 상기 제2 불순물 영역 구조물들(150b)은 상기 제1 용적보다 작은 제2 용적을 가질 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 상기 제2 불순물 영역 구조물(150b)은 제1 방향의 중심을 지나는 직선을 기준으로 서로 대칭인 형상을 가질 수 있다. 평면도에서 볼 때, 상기 제2 불순물 영역 구조물(150b)은 제2 방향의 중심을 지나는 직선을 기준으로 서로 대칭인 형상을 가질 수 있다.상기 제3 불순물 영역 구조물(150c)의 상기 제2 방향의 최대 폭은 상기 제4 폭(W4)보다 넓고 상기 제3 폭(W3)보다 좁은 제5 폭(W5)을 가질 수 있다, 평면도에서 볼 때, 상기 제3 불순물 영역 구조물들(150c)은 상기 제1 크기보다 작고 상기 제2 크기보다 큰 제3 크기를 가질 수 있다. 상기 제3 불순물 영역 구조물들(150c)은 상기 제1 용적보다 작고 상기 제2 용적보다 큰 제3 용적을 가질 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 상기 제3 불순물 영역 구조물(150c)은 제1 방향의 중심을 지나는 직선을 기준으로 서로 비대칭인 형상을 가질 수 있다. 평면도에서 볼 때, 상기 제3 불순물 영역 구조물(150c)은 제2 방향의 중심을 지나는 직선을 기준으로 서로 비대칭인 형상을 가질 수 있다. 평면도에서 볼 때, 상기 제3 불순물 영역 구조물(150b)에서, 상기 제1 액티브 핀의 제3 부위의 경사진 제2 측벽으부터 성장된 부위와 상기 제1 액티브 핀의 제3 부위의 직선 형상의 제1 측벽으로부터 상장된 부위는 서로 다른 형상을 가질 수 있다.
상기 제1 내지 제3 불순물 영역 구조물(150a, 150b, 150c) 각각을 제2 방향으로 절단한 단면도에서 볼 때, 최상부 평탄면의 길이가 서로 다를 수 있다. 상기 불순물 영역 구조물의 제2 방향의 너비가 증가될수록 상기 최상부 평탄면의 길이가 증가될 수 있다. 따라서, 상기 제3 불순물 영역 구조물(150c)의 평탄면의 길이가 가장 길고, 상기 제1 불순물 영역 구조물(150a)의 평탄면의 길이가 가장 짧을 수 있다.
상기 불순물 영역 구조물(150a, 150b, 150c)은 단결정 실리콘 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 불순물 영역 구조물(150a, 150b, 150c)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 상기 불순물 영역 구조물에는 불순물이 도핑될 수 있다. 상기 불순물 영역 구조물(150a, 150b, 150c)은 멀티 브릿지 채널 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
각각의 상기 불순물 영역 구조물(150a, 150b, 150c)은 제2 방향으로 절단한 단면에서 볼 때 중심부가 돌출되는 다각형(예를 들어 오각형, 육각형 혹은 사각형의 일부 형상)의 형태를 가질 수 있다. 상기 제1 불순물 영역 구조물은 인접하는 제1 채널 구조물의 측벽으로부터 제2 방향으로 돌출될 수 있다. 상기 제2 불순물 영역 구조물은 인접하는 제2 채널 구조물의 측벽으로부터 돌출될 수 있다. 상기 제3 불순물 영역 구조물들은 인접하는 각각의 제1 및 제2 채널 구조물들의 측벽으로부터 상기 제2 방향으로 돌출될 수 있다. 각각의 불순물 영역 구조물(150a, 150b, 150c)의 제2 방향의 최대 폭은 각각의 상기 불순물 영역(150a, 150b, 150c)과 인접하는 채널 구조물(170a, 170b)의 제2 방향의 폭보다 클 수 있다. 예시적인 실시예에서, 각각의 상기 제1 내지 제3 불순물 영역 구조물들은 상기 제1 방향으로 동일한 폭을 가질 수 있다.
각각의 채널 구조물들(170a, 170b)을 둘러싸면서 상기 제2 방향으로 연장되는 게이트 구조물들(180a, 180b, 180c, 180d)이 구비될 수 있다. 상기 게이트 구조물들(180a, 180b, 180c, 180d)은 멀티 브릿지 채널 트랜지스터의 게이트로 제공될 수 있다. 상기 게이트 구조물(180a, 180b, 180c, 180d)은 계면 패턴(도시안됨), 게이트 절연 패턴(181a), 게이트 전극(181b) 및 캡핑 패턴(181c)을 포함할 수 있다. 상기 게이트 구조물(180a, 180b, 180c, 180d)은 상기 각 채널 구조물들(170a, 170b)에 포함되는 갭들의 내부를 채우면서 상기 채널 구조물들(170a, 170b)의 표면을 덮도록 형성될 수 있다.
예시적인 실시예에서, 각각의 게이트 구조물들(180a, 180b, 180c, 180d)은 상기 제1 방향으로 동일한 폭을 가질 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(180a, 180b, 180c, 180d)의 상부 측벽에는 스페이서(도 2, 196)가 더 구비될 수 있다. 예시적인 실시예에서, 상기 채널 구조물(180a, 180b, 180c, 180d)의 갭 내에는 상기 게이트 구조물(180a, 180b, 180c, 180d)의 양 측벽에 형성되는 이너 스페이서(도 2, 198)가 더 구비될 수 있다.
상기 액티브 구조물(172) 상에 게이트 구조물들(180a, 180b, 180c, 180d)이 형성됨에 따라, 상기 액티브 구조물(172) 상에는 상기 제1 멀티 브릿지 채널 트랜지스터(TR1), 제2 멀티 브릿지 채널 트랜지스터(TR2) 및 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)가 형성될 수 있다.
예시적인 실시예에서, 상기 액티브 구조물(172)에는 상기 멀티 브릿지 채널 트랜지스터들 사이를 전기적으로 분리시키기 위한 디퓨전 브레이크 영역(Diffusion Break, DB)이 더 포함될 수 있다. 상기 디퓨전 브레이크 영역(DB)은 이웃하는 불순물 영역 구조물 사이에 위치할 수 있다. 상기 디퓨전 브레이크 영역(DB)에는 분리 패턴(190)이 구비될 수 있다. 상기 분리 패턴(190)은 절연 물질을 포함할 수 있고, 예를들어 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다.
상기 제1 멀티 브릿지 채널 트랜지스터(TR1), 제2 멀티 브릿지 채널 트랜지스터(TR2) 및 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)는 상기 제1 방향으로 배치될 수 있으며, 소스/드레인 영역을 서로 공유하면서 제1 방향으로 직렬 연결될 수 있다.
도 6에 도시된 것과 같이, 상기 제1 멀티 브릿지 채널 트랜지스터(TR1)는 고성능을 가지는 고전력 트랜지스터일 수 있다. 상기 제1 멀티 브릿지 채널 트랜지스터(TR1)는 제1 게이트 구조물(180a) 및 상기 제1 게이트 구조물(180a) 양 측에 배치되는 제1 불순물 영역 구조물들(150a)을 포함할 수 있다. 상기 제1 불순물 영역 구조물들(150a)은 상기 제1 멀티 브릿지 채널 트랜지스터(TR1)의 제1 소스/드레인 영역으로 제공될 수 있다. 상기 제1 불순물 영역 구조물들(150a)은 제1 용적을 가지므로, 상기 제1 소스/드레인 영역은 서로 동일한 상기 제1 용적을 가질 수 있다. 상기 제1 게이트 구조물(180a)은 상기 제1 불순물 영역 구조물들(150a) 사이에 배치되는 제1 채널 구조물(170a)을 둘러싸면서 상기 제2 방향으로 연장될 수 있다. 상기 제1 멀티 브릿지 채널 트랜지스터(TR1)에서, 채널 폭(width)은 상기 제1 폭을 가질 수 있고, 상기 제1 소스/드레인 영역은 제1 용적을 가질 수 있다. 그러므로, 동작 시 전류가 증가될 수 있고, 동작 속도가 빠를 수 있다.
도 7에 도시된 것과 같이, 상기 제2 멀티 브릿지 채널 트랜지스터(TR2)는 상기 제1 멀티 브릿지 채널 트랜지스터(TR1)보다 낮은 성능인 저성능을 가지는 저전력 트랜지스터일 수 있다. 상기 제2 멀티 브릿지 채널 트랜지스터(TR2)는 제2 게이트 구조물(180b) 및 상기 제2 게이트 구조물 양 측에 배치되는 제2 불순물 영역 구조물들(150b)을 포함할 수 있다. 상기 제2 불순물 영역 구조물들(150b)은 상기 제2 멀티 브릿지 채널 트랜지스터(TR2)의 제2 소스/드레인 영역으로 제공될 수 있다. 상기 제2 불순물 영역 구조물들(150b)은 상기 제1 용적보다 작은 제2 용적을 가지므로, 상기 제2 소스/드레인 영역은 서로 동일한 상기 제2 용적을 가질 수 있다. 상기 제2 게이트 구조물(180b)은 상기 제2 불순물 영역 구조물들(150b) 사이에 배치되는 제2 채널 구조물(170b)을 둘러싸면서 상기 제2 방향으로 연장될 수 있다. 상기 제2 멀티 브릿지 채널 트랜지스터(TR2)에서, 채널 폭은 상기 제1 폭보다 작은 상기 제2 폭을 가질 수 있고, 상기 제2 소스/드레인 영역은 제2 용적을 가질 수 있다. 이와 같이, 상기 제2 멀티 브릿지 채널 트랜지스터(TR2)는 상기 제1 멀티 브릿지 채널 트랜지스터(TR1)에 비해 채널 폭이 작고 상기 제2 소스/드레인 영역의 용적이 작기 때문에, 동작 시 전류가 감소될 수 있고, 동작 속도가 느릴 수 있다.
상기 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)는 상기 제1 및 제2 멀티 브릿지 채널 트랜지스터(TR1, TR2)의 중간 정도의 성능으로 동작할 수 있다. 상기 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)는 상기 제1 멀티 브릿지 채널 트랜지스터(TR1) 및 제2 멀티 브릿지 채널 트랜지스터(TR2) 중 적어도 하나와 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)는 서로 다른 전기적 특성을 가지는 복수개의 트랜지스터로 형성될 수 있다. 일 예로, 상기 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)는 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a) 및 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)를 포함할 수 있다.
도 5a에 도시된 것과 같이, 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)는 제3 게이트 구조물(180c), 상기 제3 게이트 구조물(180c)의 일 측에 배치되는 제3 불순물 영역 구조물(150c) 및 상기 제3 게이트 구조물(180c)의 다른 일 측에 배치되는 제2 불순물 영역 구조물(150b)을 포함할 수 있다. 여기서, 상기 제3 불순물 영역 구조물(150c)은 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)의 제3 소스 영역으로 제공될 수 있다. 상기 제2 불순물 영역 구조물(150b)은 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)의 제3 드레인 영역으로 제공될 수 있다. 상기 제2 불순물 영역 구조물(150b)은 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)와 상기 제2 멀티 브릿지 채널 트랜지스터(TR2)에 공유되어 공동의 불순물 영역으로 제공될 수 있다. 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)는 상기 제2 멀티 브릿지 채널 트랜지스터(TR2)와 전기적으로 연결될 수 있다.
그러므로, 상기 제3 소스 영역은 상기 제1 용적보다 작고 상기 제2 용적보다는 큰 상기 제3 용적을 가질 수 있고, 상기 제3 드레인 영역은 상기 제2 용적을 가질 수 있다. 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)에서, 상기 제3 소스 영역 및 제3 드레인 영역은 서로 다른 용적을 가질 수 있다.
상기 제3 게이트 구조물(180c)은 상기 제3 소스/드레인 영역 사이에 배치되는 제2 채널 구조물(170b)을 둘러싸면서 상기 제2 방향으로 연장될 수 있다. 상기 제3 게이트 구조물(180c)이 상기 제2 채널 구조물(170b)과 오버랩됨에 따라, 상기 제1 버퍼 멀티 브릿지 트랜지스터(TR3a)의 채널은 제2 방향으로 상기 제2 폭(W2)을 가질 수 있다.
이 때, 상기 제3 게이트 구조물(180c)과 오버랩되는 상기 제2 채널 구조물(170b)의 제2 방향의 폭은 위치에 따라 변동되지 않을 수 있다. 상기 제3 게이트 구조물(180c)을 채널의 제2 방향의 폭이 위치에 따라 변동되지 않으므로, 채널의 제2 방향의 폭이 변동됨에 따라 발생되는 전기적 특성의 편차가 발생되지 않을 수 있다.
도 5b에 도시된 것과 같이, 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)는 제4 게이트 구조물(180d), 상기 제4 게이트 구조물(180d)의 일 측에 배치되는 제3 불순물 영역 구조물(150c) 및 상기 제4 게이트 구조물(180d)의 다른 일 측에 배치되는 제1 불순물 영역 구조물(150a)을 포함할 수 있다. 여기서, 상기 제3 불순물 영역 구조물(150c)은 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)의 제4 소스 영역으로 제공될 수 있다. 상기 제1 불순물 영역 구조물(150a)은 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)의 제4 드레인 영역으로 제공될 수 있다. 상기 제1 불순물 영역 구조물(150a)은 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)와 상기 제1 멀티 브릿지 채널 트랜지스터(TR1)에 공유되어 공동의 불순물 영역으로 제공될 수 있다. 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)는 상기 제1 멀티 브릿지 채널 트랜지스터(TR1)와 전기적으로 연결될 수 있다.
그러므로, 상기 제4 소스 영역은 상기 제1 용적보다 작고 상기 제2 용적보다는 큰 상기 제3 용적을 가질 수 있고, 상기 제4 드레인 영역은 상기 제1 용적을 가질 수 있다. 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)에서, 상기 제4 소스 영역 및 제4 드레인 영역은 서로 다른 용적을 가질 수 있다.
상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)의 제4 드레인 영역은 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a의 제3 드레인 영역보다 용적이 크므로, 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)는 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)보다 높은 성능을 가질 수 있다.
상기 제4 게이트 구조물(180d)은 상기 제4 소스/드레인 영역 사이에 배치되는 제1 채널 구조물(170a)을 둘러싸면서 상기 제2 방향으로 연장될 수 있다. 상기 제4 게이트 구조물(180d)이 상기 제1 채널 구조물(170a)과 오버랩됨에 따라, 상기 제2 버퍼 멀티 브릿지 트랜지스터(TR3a)의 채널은 제2 방향으로 상기 제2 폭보다 넓은 제1 폭을 가질 수 있다.
이 때, 상기 제4 게이트 구조물(180d)과 오버랩되는 상기 제2 채널 구조물(170b)의 제2 방향의 폭은 위치에 따라 변동되지 않을 수 있다. 상기 제4 게이트 구조물(180d)을 채널의 제2 방향의 폭이 위치에 따라 변동되지 않으므로, 채널의 제2 방향의 폭이 변동됨에 따라 발생되는 전기적 특성의 편차가 발생되지 않을 수 있다.
상기 분리 패턴(190)은 상기 제3 불순물 영역 구조물(150c)과 이웃하게 배치될 수 있고, 상기 제2 방향으로 연장될 수 있다. 상기 분리 패턴(190)은 상기 불순물 영역 구조물들 사이에 배치되어 상기 불순물 영역 구조물들을 전기적으로 분리시킬 수 있다. 예시적인 실시예에서, 상기 분리 패턴(190)은 상기 제1 불순물 영역 구조물(150a) 및 제3 불순물 영역 구조물(150c) 사이에 배치될 수 있다. 예시적인 실시예에서, 상기 분리 패턴(190)은 상기 제2 불순물 영역 구조물(150b) 및 제3 불순물 영역 구조물(150c) 사이에 배치될 수 있다.
예시적인 실시예에서, 상기 제1 멀티 브릿지 채널 트랜지스터(TR1) 및 제2 멀티 브릿지 채널 트랜지스터(TR2) 사이에는 하나의 분리 패턴(190) 및 하나의 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)가 구비될 수 있다.
한편, 상기 분리 패턴(190)과 이웃하여 상기 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)가 배치될 수 있다. 예를들어, 상기 분리 패턴(190)은 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)와 제1 멀티 브릿지 채널 트랜지스터(TR1) 사이에 배치될 수 있다. 예를들어, 상기 분리 패턴(190)은 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)와 제2 멀티 브릿지 채널 트랜지스터(TR2) 사이에 배치될 수 있다.
상기 제1 내지 제4 게이트 구조물들(180a, 180b, 180c, 180d) 및 상기 분리 패턴(190)의 측벽을 커버하는 층간 절연막(192)이 구비될 수 있다.
설명한 것과 같이, 상기 제1 멀티 브릿지 채널 트랜지스터, 제2 멀티 브릿지 채널 트랜지스터 및 버퍼 멀티 브릿지 채널 트랜지스터는 서로 다른 전기적 특성을 가질 수 있다.
도 8 내지 도 22는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들, 단면도들 및 사시도들이다.
도 8을 참조하면, 기판(100) 상에 실리콘 게르마늄막(102) 및 실리콘막(104)을 교대로 반복적으로 적층한다. 최상층 실리콘막(104) 상에 마스크 패턴(106)을 형성한다. 상기 기판(100)은 단결정 실리콘 기판일 수 있다.
상기 실리콘 게르마늄막(102) 및 실리콘막(104)은 기판(100) 상부를 시드로 사용하는 선택적 에피택셜 성장 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 상기 실리콘막(104)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스를 사용하는 선택적 에피택셜 성장 공정을 수행하여 형성될 수 있다. 상기 실리콘막(104)은 단결정 실리콘을 포함할 수 있다.
일 실시예에 있어서, 상기 실리콘 게르마늄막(102)은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하는 선택적 에피택셜 성장 공정을 수행함으로써 형성될 수 있다. 상기 실리콘 게르마늄막(102)은 단결정 실리콘 게르마늄을 포함할 수 있다.
상기 마스크 패턴(106)은 마스크막의 증착 공정 및 상기 마스크막의 패터닝 공정을 통해 형성할 수 있다. 상기 마스크 패턴(106)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 마스크 패턴(106)은 상기 제1 방향(X)으로 연장되는 라인 형상을 가질 수 있다.
평면도에서 볼 때, 상기 마스크 패턴(106)은 상기 제2 방향으로 제1 폭(W1)을 가지고 제2 방향의 양 측벽이 직선 형상을 가지는 제1 부위(106a)와, 상기 제2 방향으로 상기 제1 폭(W1)보다 좁은 제2 폭(W2)을 가지고 제2 방향의 양 측벽이 직선 형상을 가지는 제2 부위(106b), 및 상기 제1 및 제2 부위 사이에 위치하고 적어도 하나의 제2 방향의 측벽이 경사진(tapered)형상을 가지는 제3 부위(106c)를 포함할 수 있다. 따라서, 상기 제3 부위(106c)에서 상기 제2 방향으로의 폭은 상기 제1 부위(106a)로부터 제2 부위(106b)쪽으로 갈수록 점진적으로 좁아질 수 있다.
도 9 및 도 10을 참조하면, 상기 마스크 패턴(106)을 식각 마스크로 사용하여 실리콘 게르마늄막(102), 실리콘막(104) 및 기판(100) 상부를 식각함으로써, 제1 트렌치들을 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
이에 따라, 상기 기판(100)에는 상기 기판(100)이 식각되어 상기 제1 방향으로 연장되는 액티브 패턴(112)이 형성될 수 있다. 상기 액티브 패턴(112) 상에는 교대로 반복적으로 적층된 제1 실리콘 게르마늄 패턴들(102a) 및 제1 실리콘 패턴들(104a)을 포함하는 제1 핀 구조물(120)이 형성될 수 있다. 상기 액티브 패턴(112) 상에는 제1 핀 구조물(120) 및 마스크 패턴(106)이 적층될 수 있다.
상기 제1 핀 구조물(120)의 제2 방향의 측벽 프로파일은 수직 프로파일을 가지는 것이 바람직하다. 따라서, 상기 제1 핀 구조물(120)의 제2 방향의 측벽 프로파일은 수직 프로파일을 가지는 것으로 도시한다. 그러나, 상기 이방성 식각 공정의 특성에 따라, 상기 제1 핀 구조물(120)의 제2 방향의 측벽 프로파일은 하방으로 갈수록 상기 제1 핀 구조물(120)의 폭이 점진적으로 증가되도록 하는 경사 프로파일을 가질 수도 있다.
상기 제1 트렌치들을 채우는 소자 분리막을 형성한다. 상기 소자 분리막의 상부를 제거함으로써, 상기 제1 트렌치 내부에 상기 액티브 패턴(112)의 측벽을 커버하는 소자 분리 패턴(122)을 형성한다. 또한, 상기 마스크 패턴(106)을 제거한다. 상기 소자 분리 패턴(122) 사이에서는 상기 제1 핀 구조물(120)이 상부로 돌출될 수 있다.
상기 제1 핀 구조물(120)은 상기 마스크 패턴(106)을 식각 마스크로 형성되므로, 평면도에서 볼 때, 상기 제1 핀 구조물(120)은 상기 마스크 패턴(106)과 동일한 형상을 가질 수 있다. 따라서, 평면도에서 볼 때, 상기 제1 핀 구조물(120)은 상기 제2 방향으로 제1 폭(W1)을 가지고 제2 방향의 양 측벽이 직선 형상을 가지는 제1 부위(120a)와, 상기 제2 방향으로 상기 제1 폭(W1)보다 좁은 제2 폭(W2)을 가지고 제2 방향의 양측벽이 직선 형상을 가지는 제2 부위(120b), 및 상기 제1 및 제2 부위(120a, 120b) 사이에 위치하고, 적어도 하나의 제2 방향의 측벽이 경사진(tapered)형상을 가지는 제3 부위(120c)를 포함할 수 있다.
도 11 및 도 12를 참조하면, 상기 소자 분리 패턴(122) 및 상기 제1 핀 구조물(120)을 부분적으로 커버하는 더미 게이트 구조물들(130)을 형성한다. 상기 더미 게이트 구조물들(130)은 상기 제2 방향으로 연장될 수 있다. 따라서, 상기 더미 게이트 구조물들(130)은 상기 제1 핀 구조물(120)을 가로지르면서 연장될 수 있다. 예시적인 실시예에서, 각각의 상기 더미 게이트 구조물들(130)은 동일한 폭을 가질 수 있다.
상기 더미 게이트 구조물들(130)은 상기 제1 방향으로 서로 이격되면서 배치될 수 있다. 예시적인 실시예에서, 상기 더미 게이트 구조물들(130)은 상기 제1 방향으로 동일한 간격으로 이격될 수 있다.
상기 더미 게이트 구조물(130)은 더미 게이트 절연 패턴, 더미 게이트 전극 및 더미 게이트 마스크 패턴을 포함할 수 있다.
상기 더미 게이트 구조물들(130)이 형성되는 부위는 후속 공정을 통해 형성되는 멀티 브릿지 채널 트랜지스터의 게이트 구조물이 형성되는 부위 또는 디퓨전 브레이크 부위로 각각 제공될 수 있다. 상기 더미 게이트 구조물들(130)에 의해 덮혀있는 제1 핀 구조물(120) 부위는 후속 공정을 통해 상기 멀티 브릿지 채널 트랜지스터의 채널 구조물로 형성될 수 있다. 한편, 상기 더미 게이트 구조물(130) 사이의 제1 핀 구조물(120) 부위는 후속 공정을 통해 상기 멀티 브릿지 채널 트랜지스터의 불순물 영역 구조물로 형성될 수 있다.
예시적인 실시예에서, 상기 더미 게이트 구조물들(130)은 상기 제1 핀 구조물(120)의 제1 부위(120a)의 일부와 상기 제1 핀 구조물(120)의 제2 부위(120b)의 일부를 덮도록 형성될 수 있다. 예시적인 실시예에서, 상기 더미 게이트 구조물들(130)은 상기 제1 핀 구조물(120b)의 제3 부위(120c) 상에는 형성되지 않을 수 있으며, 상기 제1 핀 구조물(120b)의 제3 부위(120c)를 덮지 않을 수 있다.
도 13 및 도 14를 참조하면, 상기 더미 게이트 구조물(130)들 사이에의 배치된 상기 제1 핀 구조물(120)을 제거하여 개구부들(142)를 형성한다. 따라서, 상기 제1 핀 구조물(120)은 절단되어 각각의 예비 채널 구조물들(140a, 140b)로 형성될 수 있다. 상기 예비 채널 구조물들(140a, 140b)은 상기 제1 방향으로 서로 이격되면서 나란하게 배치될 수 있다. 상기 예비 채널 구조물은 제1 실리콘 게르마늄 패턴(102a) 및 제1 실리콘 패턴(104a)이 반갈아 반복 적층될 수 있다.
상기 예비 채널 구조물(140a, 140b)은 상기 제2 방향으로 상기 제1 폭(W1)을 가지는 제1 예비 채널 구조물(140a) 및 상기 제2 방향으로 상기 제2 폭(W2)을 가지는 제2 예비 채널 구조물(140b)을 포함할 수 있다. 상기 예비 채널 구조물들(140a, 140b) 사이의 개구부(142)의 저면에는 액티브 패턴(112)이 노출될 수 있다.
도시하지는 않았지만, 예시적인 실시예에서, 상기 개구부들(142)을 형성하기 위한 식각 공정을 수행하기 이 전에 상기 더미 게이트 구조물(130)들의 측벽 상에 스페이서를 형성하는 공정을 더 수행할 수 있다.
도시하지는 않았지만, 예시적인 실시예에서, 상기 개구부들(142)을 형성한 이 후에, 노출된 제1 실리콘 게르마늄 패턴(102a)의 측벽 일부를 식각하여 리세스를 형성하고, 상기 리세스 내에 이너 스페이서를 형성하는 공정을 더 수행할 수 있다.
도 15를 참조하면, 상기 개구부들(142)의 내부에 선택적 에피택설 성장 공정을 수행하여 불순물 영역 구조물들(150a, 150b, 150c)을 형성한다. 상기 불순물 영역 구조물들(150a, 150b, 150c)은 반도체 물질을 포함할 수 있다.
예시적인 실시예에서, 각각의 불순물 영역 구조물들(150a, 150b, 150c)은 단결정 실리콘을 포함할 수 있다. 일부 예시적인 실시예에서, 각각의 불순물 영역 구조물들(150a, 150b, 150c)은 단결정 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예에서, 상기 선택적 에피택셜 성장 공정을 수행할 때 인시튜로 불순물을 도핑할 수 있다. 따라서, 상기 불순물 영역 구조물(150a, 150b, 150c)은 후속 공정에서 형성되는 멀티 브릿지 채널 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
상기 선택적 에피택셜 성장 공정에서, 개구부(142)의 저면의 액티브 패턴(112)으로부터 수직 방향으로 결정 성장이 이루어질 수 있다. 이에 더하여, 상기 선택적 에피택셜 성장 공정에서, 상기 제2 방향으로도 결정 성장이 이루어질 수 있다. 따라서, 각각의 불순물 영역 구조물들(150a, 150b, 150c)은 상기 제2 방향의 단면에서 볼 때 중심부가 돌출되는 다각형의 형태를 가질 수 있다.
상기 불순물 영역 구조물(150a, 150b, 150c)은 상기 예비 채널 구조물들(140a, 140b)의 상기 제1 방향의 양 측벽과 접하여 상기 예비 채널 구조물들(140a, 140b) 사이를 연결할 수 있다.
상기 불순물 영역 구조물(150a, 150b, 150c)은 상기 제1 예비 채널 구조물들(140a) 사이에 배치되는 제1 불순물 영역 구조물(150a), 상기 제2 예비 채널 구조물들(140b) 사이에 배치되는 제2 불순물 영역 구조물(150b) 및 상기 제1 및 제2 예비 채널 구조물들(140a, 140b) 사이에 배치되는 제3 불순물 영역 구조물(150c)을 포함할 수 있다.
상기 제1 불순물 영역 구조물(150a)은 상기 제1 예비 채널 구조물들(140a)의 측벽 및 액티브 패턴(112)으로부터 성장하여 형성된다. 그러므로, 상기 제1 불순물 영역 구조물(150a)은 상기 제2 방향의 최대 폭은 상기 제1 폭보다 넓은 제3 폭(W3)을 가질 수 있다. 평면도에서 볼 때, 상기 제1 불순물 영역 구조물들(150a)은 서로 동일한 제1 크기를 가질 수 있다. 상기 제1 불순물 영역 구조물들(150a)은 서로 동일한 제1 용적을 가질 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 상기 제1 불순물 영역 구조물(150a)은 제1 방향의 중심을 지나는 직선을 기준으로 서로 대칭인 형상을 가질 수 있다. 평면도에서 볼 때, 상기 제1 불순물 영역 구조물(150a)은 제2 방향의 중심을 지나는 직선을 기준으로 서로 대칭인 형상을 가질 수 있다.
상기 제2 불순물 영역 구조물(150b)은 상기 제2 예비 채널 구조물들(140b)의 측벽 및 액티브 패턴(112)으로부터 성장하여 형성된다. 그러므로, 상기 제2 불순물 영역 구조물(150b)의 상기 제2 방향의 최대 폭은 상기 제2 폭(W2)보다 넓고 상기 제3 폭(W3)보다 좁은 제4 폭(W4)을 가질 수 있다, 평면도에서 볼 때, 상기 제2 불순물 영역 구조물들(150b)은 상기 제1 크기보다 작은 제2 크기를 가질 수 있다. 상기 제2 불순물 영역 구조물들(150b)은 상기 제1 용적보다 작은 제2 용적을 가질 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 상기 제2 불순물 영역 구조물(150b)은 제1 방향의 중심을 지나는 직선을 기준으로 서로 대칭인 형상을 가질 수 있다. 평면도에서 볼 때, 상기 제2 불순물 영역 구조물(150b)은 제2 방향의 중심을 지나는 직선을 기준으로 서로 대칭인 형상을 가질 수 있다.상기 제3 불순물 영역 구조물(150c)의 상기 제2 방향의 최대 폭은 상기 제4 폭(W4)보다 넓고 상기 제3 폭(W3)보다 좁은 제5 폭(W5)을 가질 수 있다, 평면도에서 볼 때, 상기 제3 불순물 영역 구조물들(150c)은 상기 제1 크기보다 작고 상기 제2 크기보다 큰 제3 크기를 가질 수 있다. 상기 제3 불순물 영역 구조물들(150c)은 상기 제1 용적보다 작고 상기 제2 용적보다 큰 제3 용적을 가질 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 상기 제3 불순물 영역 구조물(150c)은 제1 방향의 중심을 지나는 직선을 기준으로 서로 비대칭인 형상을 가질 수 있다. 평면도에서 볼 때, 상기 제3 불순물 영역 구조물(150c)은 제2 방향의 중심을 지나는 직선을 기준으로 서로 비대칭인 형상을 가질 수 있다. 평면도에서 볼 때, 상기 제3 불순물 영역 구조물(150b)에서, 상기 제1 액티브 핀의 제3 부위의 경사진 제2 측벽으부터 성장된 부위와 상기 제1 액티브 핀의 제3 부위의 직선 형상의 제1 측벽으로부터 상장된 부위는 서로 다른 형상을 가질 수 있다.
도 17은 불순물 영역 구조물 및 제1 예비 채널 구조물의 사시도이다. 도 18은 불순물 영역 구조물 및 채널 구조물의 사시도이다.
도 16 및 도 17을 참조하면, 상기 제1 내지 제3 불순물 영역 구조물(150a, 150b, 150c), 소자 분리 패턴과 더미 게이트 구조물(130)을 덮는 층간 절연막(도시안됨)을 형성한다. 이 후, 상기 더미 게이트 구조물(130)의 상면이 노출될 때까지 상기 층간 절연막을 평탄화할 수 있다.
상기 더미 게이트 구조물들(130)을 제거하여 제1 게이트 트렌치(도시안됨)를 형성한다. 상기 제1 게이트 트렌치 내에는 상기 예비 채널 구조물(140a, 140b)의 제1 실리콘 게르마늄 패턴(102a) 및 제1 실리콘 패턴(104a)이 노출될 수 있다.
도 18을 참조하면, 상기 제1 게이트 트렌치에 의해 노출되는 제1 실리콘 게르마늄 패턴(102a)을 선택적으로 제거하여 상기 제1 실리콘 패턴들(104a) 사이에 갭들(154)을 형성한다. 상기 수직 방향으로 서로 이격되어 배치된 상기 제1 실리콘 패턴들(104a)은 멀티 브릿지 채널 트랜지스터의 채널 영역으로 제공될 수 있다.
상기 제1 실리콘 게르마늄 패턴(102a)이 제거됨에 따라, 상기 예비 채널 구조물(140a, 140b)은 채널 구조물로 형성될 수 있다. 상기 채널 구조물은 상기 제2 방향으로 상기 제1 폭을 가지는 제1 채널 구조물(170a) 및 상기 제2 방향으로 상기 제2 폭을 가지는 제2 채널 구조물(170b)을 포함할 수 있다.
상기 채널 구조물 및 불순물 영역 구조물이 제1 방향으로 번갈아 반복 배치되어 서로 연결되어 액티브 구조물(172)이 형성될 수 있다. 상기 액티브 구조물(172)은 제1 채널 구조물들(170a)과 제2 채널 구조물들(170b), 상기 제1 채널 구조물들(170a) 사이의 제1 불순물 영역 구조물(150a), 상기 제2 채널 구조물들(170b) 사이의 제2 불순물 영역 구조물(150b) 및 상기 제1 및 제2 채널 구조물들(170a, 170b) 사이의 제3 불순물 영역 구조물(150c)을 포함할 수 있다.
도 19 및 도 20을 참조하면, 상기 제1 게이트 트렌치 및 갭들(154) 내부를 채우도록 게이트 구조물들(180a, 180b, 180c, 180d, 180)을 형성한다. 따라서, 멀티 브릿지 채널 트랜지스터들을 형성할 수 있다.
구체적으로, 제1 게이트 트렌치 및 갭들(154)에 의해 노출되는 액티브 패턴(112) 및 제1 실리콘 패턴들(104a)의 표면에 열산화 공정을 수행하여 계면막을 형성하고, 상기 계면막 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에, 상기 제1 게이트 트렌치 및 갭들(154) 내부를 채우는 게이트 전극막을 형성한다. 상기 게이트 전극막은 금속 물질을 포함할 수 있다. 이 후, 상기 층간 절연막(192)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화한다. 상기 게이트 전극막 및 게이트 절연막의 상부 일부를 제거하고, 상기 제거된 부위에 캡핑막 패턴을 형성한다. 따라서, 계면 패턴(도시안됨), 게이트 절연 패턴(181a), 게이트 전극(181b) 및 캡핑 패턴(181c)을 포함하는 게이트 구조물들(180a, 180b, 180c, 180d)을 형성할 수 있다.
각각의 멀티 브릿지 채널 트랜지스터는 게이트 구조물(180a, 180b, 180c, 180d) 및 상기 게이트 구조물(180a, 180b, 180c, 180d) 양 측의 불순물 영역 구조물(150a, 150b, 150c)에 형성된 소스/드레인 영역을 포함할 수 있다. 상기 멀티 브릿지 채널 트랜지스터들은 소스/드레인 영역을 공유하면서 제1 방향으로 서로 직렬 연결되는 구조를 가질 수 있다.
그런데, 상기 불순물 영역 구조물은 서로 다른 용적을 가지는 제1 내지 제3 불순물 영역 구조물(150a, 150b, 150c)을 포함할 수 있다. 따라서, 상기 소스/드레인 영역의 용적에 따라, 상기 각각의 멀티 브릿지 채널 트랜지스터의 전기적 특성이 달라질 수 있다.
상기 공정에 의해, 서로 다른 전기적 특성을 가지는 제1 멀티 브릿지 채널 트랜지스터(TR1), 제2 멀티 브릿지 채널 트랜지스터(TR2) 및 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)가 형성될 수 있다.
상기 제1 멀티 브릿지 채널 트랜지스터(TR1)는 제1 게이트 구조물(180a) 및 상기 제1 게이트 구조물 양 측에 배치되는 제1 불순물 영역 구조물들(150a)을 포함할 수 있다. 상기 제1 불순물 영역 구조물들(150a)은 상기 제1 멀티 브릿지 채널 트랜지스터(TR1)의 제1 소스/드레인 영역으로 제공될 수 있다. 상기 제1 게이트 구조물(180a)은 상기 제1 소스/드레인 영역 사이에 배치되는 제1 채널 구조물(170a)을 둘러싸면서 상기 제2 방향으로 연장될 수 있다
상기 제2 멀티 브릿지 채널 트랜지스터(TR2)는 제2 게이트 구조물(180b) 및 상기 제2 게이트 구조물 양 측에 배치되는 제2 불순물 영역 구조물들(150b)을 포함할 수 있다. 상기 제2 불순물 영역 구조물들(150b)은 상기 제2 멀티 브릿지 채널 트랜지스터(TR2)의 제2 소스/드레인 영역으로 제공될 수 있다. 상기 제2 게이트 구조물(180b)은 상기 제2 소스/드레인 영역 사이에 배치되는 제2 채널 구조물(170b)을 둘러싸면서 상기 제2 방향으로 연장될 수 있다.
상기 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)는 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a) 및 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)를 포함할 수 있다.
상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)는 제3 게이트 구조물(180c), 상기 제3 게이트 구조물(180c)의 일 측에 배치되는 제3 불순물 영역 구조물(150c) 및 상기 제3 게이트 구조물(180c)의 다른 일 측에 배치되는 제2 불순물 영역 구조물(150b)을 포함할 수 있다. 상기 제3 불순물 영역 구조물(150c)은 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)의 제3 소스 영역으로 제공될 수 있다. 상기 제2 불순물 영역 구조물(150b)은 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터의 제3 드레인 영역으로 제공될 수 있다.
상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)는 제4 게이트 구조물(180d), 상기 제4 게이트 구조물(180d)의 일 측에 배치되는 제3 불순물 영역 구조물(150c) 및 상기 제4 게이트 구조물(180d)의 다른 일 측에 배치되는 제1 불순물 영역 구조물(150a)을 포함할 수 있다. 상기 제3 불순물 영역 구조물(150c)은 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)의 제4 소스 영역으로 제공될 수 있다. 상기 제1 불순물 영역 구조물(150a)은 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)의 제4 드레인 영역으로 제공될 수 있다.
도 21 및 도 22를 참조하면, 상기 게이트 구조물들 중에서 디퓨전 브레이크 영역(DB)에 위치하는 게이트 구조물(180)을 선택적으로 제거한다. 계속하여 상기 게이트 구조물(180)에 제거된 부위에서 노출되는 채널 구조물을 제거한다. 이 경우, 상기 디퓨전 브레이크 영역(DB)에서 상기 액티브 구조물(172)이 절단된 구조를 가질 수 있다.
상기 디퓨전 브레이크 영역(DB)의 게이트 구조물(180) 및 채널 구조물이 제거되어 형성된 개구부 내부에 절연 물질을 채워넣어 분리 패턴(190)을 형성한다. 상기 분리 패턴(190)은 디퓨전 브레이크 영역으로 제공될 수 있다.
상기 분리 패턴(190)에 인접하여 상기 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)가 배치될 수 있다. 예를들어, 상기 분리 패턴(190)은 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)와 제1 멀티 브릿지 채널 트랜지스터(TR1) 사이에 배치될 수 있다. 또는, 상기 분리 패턴(190)은 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)와 제2 멀티 브릿지 채널 트랜지스터(TR2) 사이에 배치될 수 있다.
상기 공정들을 통해, 제1 멀티 브릿지 채널 트랜지스터(TR1) 및 제2 멀티 브릿지 채널 트랜지스터(TR2)와 상기 제1 및 제2 멀티 브릿지 채널 트랜지스터(TR1, TR2)의 성능의 중간 정도의 성능을 가지는 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)를 포함하는 반도체 소자를 완성할 수 있다.
도 23 내지 도 25는 각각 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도들이다.
도 23 내지 도 25는 분리 패턴의 유, 무 및 분리 패턴의 위치를 제외하고는 도 1 내지 도 7을 참조로 설명한 반도체 소자와 동일하다. 그러므로, 중복되는 설명은 생략한다.
도 23을 참조하면, 상기 액티브 구조물에 별도의 디퓨전 브레이크 영역이 구비되지 않을 수 있다. 따라서, 상기 제1 및 제2 멀티 브릿지 채널 트랜지스터(TR1, TR2) 사이에는 버퍼 멀티 브릿지 채널 트랜지스터들만 구비될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 멀티 브릿지 채널 트랜지스터(TR1, TR2) 사이에는 상기 제1 및 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)이 배치될 수 있다.
예시적인 실시예에서, 상기 제1 멀티 브릿지 채널 트랜지스터(TR2), 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b), 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a) 및 제2 멀티 브릿지 채널 트랜지스터(TR2)는 전기적으로 연결될 수 있다.
도 24를 참조하면, 상기 제1 및 제2 멀티 브릿지 채널 트랜지스터(TR1, TR2) 사이에는 하나의 분리 패턴(190) 및 하나의 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)가 구비될 수 있다.
상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)는 상기 제2 채널 구조물(170b)을 둘러싸는 제3 게이트 구조물(180c), 상기 제3 게이트 구조물(180c)의 일 측에 배치되는 제3 불순물 영역 구조물(150c) 및 상기 제3 게이트 구조물(180c)의 다른 일 측에 배치되는 제2 불순물 영역 구조물(150b)을 포함할 수 있다. 상기 분리 패턴(190)은 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)와 제1 멀티 브릿지 채널 트랜지스터(TR1) 사이에 배치될 수 있다.
상기 제2 멀티 브릿지 채널 트랜지스터(TR2)는 상기 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)과 전기적으로 연결될 수 있다.
도 25를 참조하면, 상기 제1 및 제2 멀티 브릿지 채널 트랜지스터(TR1, TR2) 사이에는 하나의 분리 패턴(190) 및 하나의 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)가 구비될 수 있다.
상기 제2 버퍼 멀티 브릿지 채널 트랜지스터는 제4 게이트 구조물(180d), 상기 제4 게이트 구조물(180d)의 일 측에 배치되는 제3 불순물 영역 구조물(150c) 및 상기 제4 게이트 구조물(180d)의 다른 일 측에 배치되는 제1 불순물 영역 구조물(150a)을 포함할 수 있다. 상기 제3 불순물 영역 구조물(150c)은 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)의 제4 소스 영역으로 제공될 수 있다. 상기 분리 패턴(190)은 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)와 제2 멀티 브릿지 채널 트랜지스터(TR2) 사이에 배치될 수 있다.
상기 제1 멀티 브릿지 채널 트랜지스터(TR1)는 상기 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)와 전기적으로 연결될 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 26은 복수의 분리 패턴들이 포함되는 것을 제외하고는 도 1 내지 도 7을 참조로 설명한 반도체 소자와 동일하다. 그러므로, 중복되는 설명은 생략한다.
도 26을 참조하면, 상기 제1 및 제2 멀티 브릿지 채널 트랜지스터(TR1, TR2) 사이에는 복수의 분리 패턴(190) 및 적어도 하나의 버퍼 멀티 브릿지 채널 트랜지스터(TR3a, TR3b)가 구비될 수 있다.
상기 제1 및 제2 멀티 브릿지 채널 트랜지스터(TR1, TR2) 사이의 영역에서 단부에 위치하는 제1 멀티 브릿지 채널 트랜지스터(TR1)와 인접하여 제2 버퍼 멀티 브릿지 채널 트랜지스터(TR3b)가 구비될 수 있다.
상기 제1 및 제2 멀티 브릿지 채널 트랜지스터(TR1, TR2) 사이의 영역에서 단부에 위치하는 제2 멀티 브릿지 채널 트랜지스터(TR2)와 인접하여 제1 버퍼 멀티 브릿지 채널 트랜지스터(TR3a)가 구비될 수 있다.
또한, 상기 제1 및 제2 멀티 브릿지 채널 트랜지스터(TR1, TR2) 사이의 영역에서 상기 버퍼 멀티 브릿지 채널 트랜지스터 사이에는 복수의 분리 패턴(190)이 구비될 수 있다. 각각의 분리 패턴(190) 양 측에 형성되는 불순물 영역 구조물(151a, 151b, 151c)은 서로 다른 용적을 가질 수 있다. 각각의 분리 패턴(190) 양 측에 형성되는 불순물 영역 구조물들(151a, 151b, 151c)의 용적은 상기 제1 멀티 브릿지 채널 트랜지스터(TR3a)로부터 상기 제2 멀티 브릿지 채널 트랜지스터(TR3b) 까지의 방향으로 갈수록 감소될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판　　　 102a : 제1 실리콘 게르마늄 패턴들
104a : 제1 실리콘 패턴들 120 : 제1 핀 구조물
130 : 더미 게이트 구조물 150a : 상기 제1 불순물 영역 구조물
150b : 제2 불순물 영역 구조물 150c : 제3 불순물 영역 구조물
170a : 제1 채널 구조물 170b : 제2 채널 구조물
180a : 제1 게이트 구조물 180b : 제2 게이트 구조물
180c : 제3 게이트 구조물 180d : 제4 게이트 구조물
190 : 분리 패턴

Claims (20)

  1. 기판 상에, 상기 기판 표면과 평행한 제1 방향으로 서로 이격되면서 나란하게 배치되고, 각각은 상기 기판 표면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 제1 폭을 가지고, 상기 기판 표면과 수직한 수직 방향으로 이격되는 실리콘 패턴들을 포함하는 제1 채널 구조물들;
    상기 기판 상에, 상기 제1 채널 구조물들과 이웃하게 배치되고, 상기 제1 방향으로 서로 이격되면서 나란하게 배치되고, 각각은 상기 제2 방향으로 제1 폭보다 좁은 제2 폭을 가지고, 상기 기판 표면과 수직한 수직 방향으로 이격되는 실리콘 패턴들을 포함하는 제2 채널 구조물들;
    상기 제1 채널 구조물들 사이에서, 이웃하는 제1 채널 구조물들 측벽을 연결하고, 제1 용적을 가지는 제1 불순물 영역 구조물;
    상기 제2 채널 구조물들 사이에서, 이웃하는 제2 채널 구조물들 측벽을 연결하고, 상기 제1 용적보다 작은 제2 용적을 가지는 제2 불순물 영역 구조물;
    상기 제1 및 제2 채널 구조물들 사이에서, 이웃하는 제1 및 제2 채널 구조물들 측벽을 연결하고, 상기 제1 용적보다 작고 상기 제2 용적보다 큰 제3 용적을 가지는 제3 불순물 영역 구조물; 및
    상기 제1 내지 제3 불순물 영역 구조물들 사이에 각각 구비되고, 각각의 상기 제1 및 제2 채널 구조물들을 덮고, 상기 제2 방향으로 연장되는 게이트 구조물들을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 불순물 영역 구조물의 상기 제2 방향의 최대 폭은 상기 제1 폭보다 넓은 제3 폭을 가지고, 상기 제2 불순물 영역 구조물의 상기 제2 방향의 최대폭은 상기 제2 폭보다 넓고 상기 제3 폭보다 좁은 제4 폭을 가지는 반도체 소자.
  3. 제2항에 있어서, 상기 제3 불순물 영역 구조물의 상기 제2 방향의 최대폭은 상기 제3 폭보다 좁고 상기 제4 폭보다 넓은 제5 폭을 가지는 반도체 소자.
  4. 제1항에 있어서, 각각의 상기 제1 내지 제3 불순물 영역 구조물들은 상기 제1 방향으로 동일한 폭을 가지는 반도체 소자.
  5. 제1항에 있어서, 상기 제2 및 제3 불순물 영역 구조물들 사이에는 상기 제2 채널 구조물을 덮는 제1 버퍼 게이트 구조물이 구비되어 제1 버퍼 트랜지스터로 제공되고, 상기 제1 및 제3 불순물 영역 구조물 사이에는 상기 제1 채널 구조물을 덮는 제2 버퍼 게이트 구조물이 구비되어 제2 버퍼 트랜지스터로 제공되는 반도체 소자.
  6. 제1항에 있어서, 상기 제2 및 제3 불순물 영역 구조물들 사이에는 상기 제2 채널 구조물을 덮는 제1 버퍼 게이트 구조물이 구비되어 제1 버퍼 트랜지스터로 제공되고, 상기 제1 버퍼 게이트 구조물과 인접하는 상기 제1 및 제3 불순물 영역 구조물들 사이에는 제1 분리 패턴이 구비되는 반도체 소자.
  7. 제1항에 있어서, 상기 제1 및 제3 불순물 영역 구조물들 사이에는 상기 제1 채널 구조물을 덮는 제2 버퍼 게이트 구조물이 구비되어 제2 버퍼 트랜지스터로 제공되고, 상기 제2 버퍼 게이트 구조물과 인접하는 상기 제2 및 제3 불순물 영역 구조물들 사이에는 제2 분리 패턴이 구비되는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 불순물 영역 구조물은 인접하는 제1 채널 구조물의 측벽으로부터 제2 방향으로 돌출되고, 상기 제2 불순물 영역 구조물은 인접하는 제2 채널 구조물의 측벽으로부터 돌출되고, 상기 제3 불순물 영역 구조물들은 인접하는 각각의 제1 및 제2 채널 구조물들의 측벽으로부터 상기 제2 방향으로 돌출되는 형상을 가지는 반도체 소자.
  9. 제1항에 있어서, 상기 제1 내지 제3 불순물 영역 구조물들은 반도체 물질을 포함하는 반도체 소자.
  10. 제1항에 있어서, 평면도에서 볼 때, 상기 제3 불순물 영역 구조물은 상기 제1 방향의 중심을 지나는 직선을 기준으로 서로 비대칭인 형상을 가지는 반도체 소자.
  11. 제1항에 있어서, 평면도에서 볼 때, 상기 제3 불순물 영역 구조물은 상기 제2 방향의 중심을 지나는 직선을 기준으로 서로 비대칭인 형상을 가지는 반도체 소자.
  12. 제1항에 있어서, 평면도에서 볼 때, 각각의 상기 제1 및 제2 불순물 영역 구조물은 상기 제1 방향의 중심을 지나는 직선을 기준으로 서로 대칭인 형상을 가지는 반도체 소자.
  13. 기판 상에 구비되고, 상기 기판 표면과 평행한 제2 방향으로 제1 폭을 가지고 제1 채널 구조물, 상기 제1 채널 구조물을 덮으면서 상기 기판 표면과 평행하고 상기 제2 방향으로 연장되는 제1 게이트 구조물 및 상기 제1 게이트 구조물에서 상기 제2 방향과 수직한 제1 방향의 양 측에 각각 구비되고 상기 제1 채널 구조물과 연결되고 제1 용적을 가지는 제1 불순물 영역 구조물을 포함하는 제1 채널 트랜지스터;
    상기 기판 상에 구비되고, 상기 제2 방향으로 제1 폭보다 좁은 제2 폭을 가지는 제2 채널 구조물, 상기 제2 채널 구조물을 덮으면서 상기 제2 방향으로 연장되는 제2 게이트 구조물 및 상기 제2 게이트 구조물에서 상기 제1 방향의 양 측에 각각 구비되고 상기 제2 채널 구조물과 연결되고 상기 제1 용적보다 작은 제2 용적을 가지는 제2 불순물 영역 구조물을 포함하는 제2 트랜지스터; 및
    상기 기판에서 상기 제1 및 제2 트랜지스터 사이에 구비되고, 제3 채널 구조물, 상기 제3 채널 구조물을 덮으면서 상기 제2 방향으로 연장되는 제3 게이트 구조물, 상기 제3 게이트 구조물의 상기 제1 방향의 일 측에서 상기 제3 채널 구조물과 연결되는 제3 불순물 영역 구조물 및 상기 제3 게이트 구조물의 상기 제1 방향의 다른 일 측에서 상기 제3 채널 구조물과 연결되고 상기 제3 불순물 영역 구조물과 다른 용적을 가지는 제4 불순물 영역 구조물을 포함하는 버퍼 트랜지스터를 포함하는 반도체 소자.
  14. 제13향이 있어서, 상기 제3 불순물 영역 구조물과 상기 제1 불순물 영역 구조물은 서로 공유하여 하나의 불순물 영역 구조물로 제공되고, 상기 제4 불순물 영역 구조물은 상기 제1 용적보다 작고 상기 제2 용적보다 큰 제3 용적을 가지는 반도체 소자.
  15. 제14향이 있어서, 상기 제4 불순물 영역 구조물과 상기 제2 불순물 영역 구조물은 사이에는 분리 패턴을 포함하는 반도체 소자.
  16. 제13향이 있어서, 상기 제3 불순물 영역 구조물과 상기 제2 불순물 영역 구조물은 서로 공유하여 하나의 불순물 영역 구조물로 제공되고, 상기 제4 불순물 영역 구조물은 상기 제1 용적보다 작고 상기 제2 용적보다 큰 제3 용적을 가지는 반도체 소자.
  17. 제16향이 있어서, 상기 제4 불순물 영역 구조물과 상기 제1 불순물 영역 구조물은 사이에는 분리 패턴을 포함하는 반도체 소자.
  18. 제13향이 있어서, 각각의 상기 제1 내지 제3 채널 구조물들은 상기 기판 표면과 수직한 수직 방향으로 이격되는 실리콘 패턴들을 포함하고,
    각각의 상기 제1 내지 제3 게이트 구조물은 상기 실리콘 패턴들 사이의 갭을 채우면서 연장되는 반도체 소자.
  19. 제13항에 있어서, 상기 버퍼 트랜지스터는 상기 제1 트랜지스터 및 제2 트랜지스터 중 적어도 하나와 전기적으로 연결되는 반도체 소자.
  20. 기판 상에 구비되는 제1 채널 구조물, 상기 제1 채널 구조물을 덮으면서 상기 기판 표면과 평행한 제2 방향으로 연장되는 제1 게이트 구조물 및 상기 제1 게이트 구조물에서 상기 제2 방향과 수직한 제1 방향의 양 측에 구비되고 상기 제1 채널 구조물과 연결되고 제1 용적을 가지는 제1 불순물 영역 구조물을 포함하는 제1 트랜지스터; 및
    상기 기판 상에 구비되는 제2 채널 구조물, 상기 제2 채널 구조물을 덮으면서 상기 제2 방향으로 연장되는 제2 게이트 구조물 및 상기 제2 게이트 구조물에서 상기 제1 방향의 일 측에는 상기 제2 채널 구조물과 연결되고 상기 제1 용적과 다른 제2 용적을 가지는 제2 불순물 영역 구조물이 구비되고, 상기 제2 게이트 구조물에서 상기 제1 방향의 다른 일 측에는 상기 제1 불순물 영역 구조물이 접하는 버퍼 트랜지스터를 포함하는 반도체 소자.
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