KR20240010913A - 반도체 장치 - Google Patents

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drain
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김석훈
김정택
박판귀
정서진
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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 방향으로 이격된 제1 시트 패턴 및 제2 시트 패턴, 및 제1 시트 패턴 및 제2 시트 패턴 사이에서 배치되고, 제1 시트 패턴과 접촉하는 제1 경계면과 제2 시트 패턴과 접촉하는 제2 경계면을 포함하는 소오스/드레인 패턴을 포함하고, 평면도적 관점에서, 소오스/드레인 패턴은 제2 방향으로 대향되는 제1 측벽 및 제2 측벽을 포함하고, 소오스/드레인 패턴의 제1 측벽은 제1 경사 측벽과, 제2 경사 측벽과, 제1 경사 측벽 및 제2 경사 측벽이 만나는 제1 수평 교차점을 포함하고, 제1 경계면의 제2 방향으로의 폭은 제2 경계면의 제2 방향으로의 폭과 다르고, 제1 경계면으로부터 제1 수평 교차점까지의 거리는 제2 경계면으로부터 제1 수평 교차점까지의 거리보다 크다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 이격된 제1 시트 패턴 및 제2 시트 패턴, 및 제1 시트 패턴 및 제2 시트 패턴 사이에서 배치되고, 제1 시트 패턴과 접촉하는 제1 경계면과 제2 시트 패턴과 접촉하는 제2 경계면을 포함하는 소오스/드레인 패턴을 포함하고, 평면도적 관점에서, 소오스/드레인 패턴은 제2 방향으로 대향되는 제1 측벽 및 제2 측벽을 포함하고, 소오스/드레인 패턴의 제1 측벽은 제1 경사 측벽과, 제2 경사 측벽과, 제1 경사 측벽 및 제2 경사 측벽이 만나는 제1 수평 교차점을 포함하고, 제1 경계면의 제2 방향으로의 폭은 제2 경계면의 제2 방향으로의 폭과 다르고, 제1 경계면으로부터 제1 수평 교차점까지의 거리는 제2 경계면으로부터 제1 수평 교차점까지의 거리보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 이격된 제1 시트 패턴 및 제2 시트 패턴, 및 제1 시트 패턴 및 제2 시트 패턴 사이에서 배치되고, 제1 시트 패턴과 접촉하는 제1 경계면과 제2 시트 패턴과 접촉하는 제2 경계면을 포함하는 소오스/드레인 패턴을 포함하고, 평면도적 관점에서, 소오스/드레인 패턴은 제2 방향으로 대향되는 제1 측벽 및 제2 측벽을 포함하고, 소오스/드레인 패턴의 제1 측벽은 제1 경사 측벽과, 제2 경사 측벽과, 제1 경사 측벽 및 제2 경사 측벽이 만나는 제1 수평 교차점을 포함하고, 소오스/드레인 패턴의 제2 측벽은 제3 경사 측벽과, 제4 경사 측벽과, 제3 경사 측벽 및 제4 경사 측벽이 만나는 제2 수평 교차점을 포함하고, 제1 경계면의 제2 방향으로의 폭은 제2 경계면의 제2 방향으로의 폭보다 작고, 제1 경계면으로부터 제1 수평 교차점까지의 거리는 제1 경계면으로부터 제2 수평 교차점까지의 거리와 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 대향된 제1 측벽 및 제2 측벽을 포함하는 제1 시트 패턴, 제1 시트 패턴의 제1 측벽과 접촉하는 제1 소오스/드레인 패턴, 및 제1 시트 패턴의 제2 측벽과 접촉하는 제2 소오스/드레인 패턴을 포함하고, 평면도적 관점에서, 제1 소오스/드레인 패턴 및 제2 소오스/드레인 패턴은 각각 제2 방향으로 대향되는 제1 측벽 및 제2 측벽을 포함하고, 제1 소오스/드레인 패턴의 제1 측벽은 제1 경사 측벽과, 제2 경사 측벽과, 제1 경사 측벽 및 제2 경사 측벽이 만나는 제1 수평 교차점을 포함하고, 제1 소오스/드레인 패턴의 제2 측벽은 제3 경사 측벽과, 제4 경사 측벽과, 제3 경사 측벽 및 제4 경사 측벽이 만나는 제2 수평 교차점을 포함하고, 제2 소오스/드레인 패턴의 제1 측벽은 제5 경사 측벽과, 제6 경사 측벽과, 제5 경사 측벽 및 제6 경사 측벽이 만나는 제3 수평 교차점을 포함하고, 제2 소오스/드레인 패턴의 제2 측벽은 제7 경사 측벽과, 제8 경사 측벽과, 제7 경사 측벽 및 제8 경사 측벽이 만나는 제4 수평 교차점을 포함하고, 제1 시트 패턴의 제1 측벽으로부터 제1 수평 교차점까지의 거리는 제1 시트 패턴의 제1 측벽으로부터 제2 수평 교차점까지의 거리와 다르고, 제1 시트 패턴의 제2 측벽으로부터 제3 수평 교차점까지의 거리는 제1 시트 패턴의 제2 측벽으로부터 제4 수평 교차점까지의 거리와 동일하다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 제1 방향으로 돌출된 제1 하부 패턴, 기판 상에, 제1 방향으로 돌출된 제2 하부 패턴, 제1 하부 패턴 상에 배치되고, 제1 반도체 라이너막 및 제1 반도체 필링막을 포함하는 제1 소오스/드레인 패턴, 및 제2 하부 패턴 상에 배치되고, 제2 반도체 라이너막 및 제2 반도체 필링막을 포함하는 제2 소오스/드레인 패턴을 포함하고, 제1 소오스/드레인 패턴의 바닥면의 제2 방향으로의 폭은 제2 소오스/드레인 패턴의 바닥면의 제2 방향으로의 폭과 다르고, 제1 소오스/드레인 패턴의 측벽은 제1 수직 교차점을 포함하고, 제2 소오스/드레인 패턴의 측벽은 제2 수직 교차점을 포함하고, 제1 수직 교차점에서, 제1 소오스/드레인 패턴의 제2 방향으로의 폭은 최대이고, 제2 수직 교차점에서, 제2 소오스/드레인 패턴의 제2 방향으로의 폭은 최대이고, 제1 하부 패턴에서 제1 수직 교차점까지의 높이는 제2 하부 패턴에서 제2 수직 교차점까지의 높이와 다르다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라 절단한 예시적인 단면도이다.
도 3 및 도 4는 도 1의 B - B 및 C - C를 따라 절단한 단면도이다.
도 5 내지 도 7은 도 1의 D - D, E - E 및 F - F를 따라 절단한 단면도이다.
도 8은 도 2의 G - G를 따라 잘라 위에서 본 평면도이다.
도 9 내지 도 11은 각각 도 8의 P 영역, Q 영역 및 R 영역을 확대하여 도시한 도면이다.
도 12 내지 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 19은 도 18의 H - H를 따라 절단한 예시적인 단면도이다.
도 20은 도 2의 G - G 따라 잘라 위에서 본 평면도이다.
도 21은 도 19의 J - J를 따라 잘라 위에서 본 평면도이다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)를 포함할 수 있다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 11을 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 예시적인 단면도이다. 도 3 및 도 4는 도 1의 B - B 및 C - C를 따라 절단한 단면도이다. 도 5 내지 도 7은 도 1의 D - D, E - E 및 F - F를 따라 절단한 단면도이다. 도 8은 도 2의 G - G를 따라 잘라 위에서 본 평면도이다. 도 9 내지 도 11은 각각 도 8의 P 영역, Q 영역 및 R 영역을 확대하여 도시한 도면이다.
이하에서, 도 5 내지 도 7은 하나의 활성 패턴의 서로 다른 부분을 절단한 단면도인 것으로 설명하지만, 이에 제한되는 것은 아니다. 즉, 서로 분리되면서 서로 다른 폭을 갖는 활성 패턴들을 절단한 단면도가 도 5 내지 도 7과 같을 수 있다.
이하에서, 도 8은 도 2와 연관된 평면도인 것으로 설명하지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도 1과 같은 레이아웃을 갖는 반도체 장치가 특정한 높이에서 잘려 위에서 바라봐 질 때, 도 8과 같은 평면도는 도 2와 관계없이 보여질 수 있다. 따라서, 몇몇 실시예들에 따른 반도체 장치에서, 도 8은 도 2와 관련된 것으로 한정되어 해석될 필요는 없다.
도 1 내지 도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)과, 제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1)은 제1 방향(D1)으로 길게 연장될 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역에 배치될 수 있다.
제1 활성 패턴(AP1)은 제1 확장 영역(AP1_LR)과, 제1 축소 영역(AP1_SR)과, 제1 테이퍼 영역(AP1_TA)을 포함한다. 제1 테이퍼 영역(AP1_TA)은 제1 확장 영역(AP1_LR)과, 제1 축소 영역(AP1_SR) 사이에 배치된다. 제1 테이퍼 영역(AP1_TA)은 제1 확장 영역(AP1_LR)과, 제1 축소 영역(AP1_SR)을 연결한다.
이하의 설명에서, 제1 활성 패턴(AP1)의 제2 방향(D2)으로의 폭은 이후에 설명될 제1 하부 패턴(BP1)의 상면의 폭일 수 있다. 좀 더 구체적으로, 제1 활성 패턴(AP1)의 제2 방향(D2)으로의 폭은 제1 게이트 전극(120)과 제3 방향(D3)으로 중첩된 부분에서 제1 하부 패턴(BP1)의 상면의 폭일 수 있다.
제1 확장 영역(AP1_LR)의 제2 방향(D2)으로의 폭(W11)은 제1 확장 영역(AP1_LR)에서의 제1 하부 패턴의 상면(BP1_US1)의 폭이다. 제1 축소 영역(AP1_SR)의 제2 방향(D2)으로의 폭(W12)은 제1 축소 영역(AP1_SR)에서의 제1 하부 패턴의 상면(BP1_US2)의 폭이다.
제1 확장 영역(AP1_LR)의 폭(W11)은 제1 축소 영역(AP1_SR)의 폭(W12)보다 크다. 제1 확장 영역(AP1_LR)의 폭(W11) 및 제1 축소 영역(AP1_SR)의 폭(W12)은 일정할 수 있다. 제1 테이퍼 영역(AP1_TA)의 제2 방향(D2)으로의 폭은 제1 확장 영역(AP1_LR)에서 멀어짐에 따라 작아진다. 제1 테이퍼 영역(AP1_TA)의 제2 방향(D2)으로의 폭은 제1 확장 영역(AP1_LR)의 폭(W11)에서 제1 축소 영역(AP1_SR)의 폭(W12)까지 변한다.
또한, 제1 활성 패턴(AP1)의 측벽은 제1 하부 패턴(BP1)의 측벽일 수 있다. 제1 하부 패턴(BP1)은 제2 방향(D2)으로 대향(opposite)되는 제1 측벽(BP1_SW1) 및 제2 측벽(BP1_SW2)을 포함할 수 있다. 제1 하부 패턴의 제1 측벽(BP1_SW1)은 제1 활성 패턴(AP1)의 제1 측벽일 수 있다. 제1 하부 패턴의 제2 측벽(BP1_SW2)은 제1 활성 패턴(AP1)의 제2 측벽일 수 있다.
평면도적 관점에서, 제1 하부 패턴의 제1 측벽(BP1_SW1)은 제1 방향(D1)으로 연장되고, 요철 모양을 가질 수 있다. 제1 하부 패턴의 제2 측벽(BP1_SW2)은 제1 방향(D1)으로 연장되고, 직선 모양을 가질 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 평면도적으로, 제1 확장 영역(AP1_LR)에서의 제2 측벽(BP1_SW2)은, 제1 축소 영역(AP1_SR)에서의 제2 측벽(BP1_SW2)과 제1 방향(D1)을 따라 직선으로 정렬된다. 제1 확장 영역(AP1_LR)에서의 제1 측벽(BP1_SW1)은, 제1 축소 영역(AP1_SR)에서의 제1 측벽(BP1_SW1)과 제1 방향(D1)을 따라 직선으로 정렬되지 않는다.
제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS11)과, 복수의 제2 시트 패턴(NS12)과, 복수의 제3 시트 패턴(NS13)을 포함할 수 있다.
제1 하부 패턴(BP1)은 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 길게 연장될 수 있다.
복수의 제1 시트 패턴(NS11)은 제1 확장 영역(AP1_LR)에 포함될 수 있다. 복수의 제1 시트 패턴(NS11)은 제1 확장 영역(AP1_LR)에서의 제1 하부 패턴의 상면(BP1_US1) 상에 배치될 수 있다.
제1 시트 패턴(NS11)이 제1 방향(D1)으로 대향되는 제1 측벽 및 제2 측벽을 포함할 수 있다. 평면도적으로, 제1 시트 패턴(NS11)의 제1 측벽의 제2 방향(D2)으로의 폭은 제1 시트 패턴(NS11)의 제2 측벽의 제2 방향(D2)으로의 폭과 동일할 수 있다. 제1 시트 패턴(NS11)이 제2 방향(D2)으로 대향되는 제3 측벽 및 제4 측벽을 포함할 수 있다. 평면도적으로, 제1 시트 패턴(NS11)의 제3 측벽 및 제1 시트 패턴(NS11)의 제4 측벽은 실질적으로 평행할 수 있다.
복수의 제2 시트 패턴(NS12)은 제1 축소 영역(AP1_SR)에 포함될 수 있다. 복수의 제2 시트 패턴(NS12)은 제1 축소 영역(AP1_SR)에서의 제1 하부 패턴의 상면(BP1_US2) 상에 배치될 수 있다.
제2 시트 패턴(NS12)이 제1 방향(D1)으로 대향되는 제1 측벽 및 제2 측벽을 포함할 수 있다. 평면도적으로, 제2 시트 패턴(NS12)의 제1 측벽의 제2 방향(D2)으로의 폭은 제2 시트 패턴(NS12)의 제2 측벽의 제2 방향(D2)으로의 폭과 동일할 수 있다. 제2 시트 패턴(NS12)이 제2 방향(D2)으로 대향되는 제3 측벽 및 제4 측벽을 포함할 수 있다. 평면도적으로, 제2 시트 패턴(NS12)의 제3 측벽 및 제2 시트 패턴(NS12)의 제4 측벽은 실질적으로 평행할 수 있다.
복수의 제3 시트 패턴(NS13)의 일부는 제1 확장 영역(AP1_LR)에 포함되고, 복수의 제3 시트 패턴(NS13)의 나머지는 제1 테이퍼 영역(AP1_TA)에 포함될 수 있다. 다르게 설명하면, 복수의 제3 시트 패턴(NS13)은 제1 확장 영역(AP1_LR) 및 제1 테이퍼 영역(AP1_TA)의 경계 부분에 배치될 수 있다. 도시되지 않았지만, 복수의 제3 시트 패턴(NS13)은 제1 축소 영역(AP1_SR) 및 제1 테이퍼 영역(AP1_TA)의 경계 부분에 배치될 수 있다.
다르게 설명하면, 복수의 제3 시트 패턴(NS13)은 제1 확장 영역(AP1_LR) 및 제1 테이퍼 영역(AP1_TA)에 걸쳐서 배치될 수 있다. 또는, 도시되지 않았지만, 복수의 제3 시트 패턴(NS13)은 제1 축소 영역(AP1_SR) 및 제1 테이퍼 영역(AP1_TA)에 걸쳐서 배치될 수 있다.
제3 시트 패턴(NS13)이 제1 방향(D1)으로 대향되는 제1 측벽 및 제2 측벽을 포함할 수 있다. 평면도적으로, 제3 시트 패턴(NS13)의 제1 측벽의 제2 방향(D2)으로의 폭은 제3 시트 패턴(NS13)의 제2 측벽의 제2 방향(D2)으로의 폭과 다르다. 제3 시트 패턴(NS13)이 제2 방향(D2)으로 대향되는 제3 측벽 및 제4 측벽을 포함할 수 있다. 평면도적으로, 제3 시트 패턴(NS13)의 제3 측벽 및 제3 시트 패턴(NS13)의 제4 측벽 사이의 거리는 위치에 따라 변한다.
복수의 제1 시트 패턴(NS11), 복수의 제2 시트 패턴(NS12) 및 복수의 제3 시트 패턴(NS13)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제1 시트 패턴(NS11)은 제3 방향(D3)으로 이격될 수 있다. 각각의 제2 시트 패턴(NS12)은 제3 방향(D3)으로 이격될 수 있다. 각각의 제3 시트 패턴(NS13)은 제3 방향(D3)으로 이격될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차하는 방향일 수 있다.
제1 시트 패턴(NS11)은 제2 시트 패턴(NS12) 및 제3 시트 패턴(NS13)과 제1 방향(D1)으로 이격된다. 제2 시트 패턴(NS12)은 제3 시트 패턴(NS13)과 제1 방향(D1)으로 이격된다.
제1 시트 패턴(NS11), 제2 시트 패턴(NS12) 및 제3 시트 패턴(NS13)은 각각 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 하부 패턴(BP1)은 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 하부 패턴(BP1)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 시트 패턴(NS11), 제2 시트 패턴(NS12) 및 제3 시트 패턴(NS13)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다.
제1 시트 패턴(NS11), 제2 시트 패턴(NS12) 및 제3 시트 패턴(NS13)은 동일한 물질을 포함한다. 제1 시트 패턴(NS11), 제2 시트 패턴(NS12) 및 제3 시트 패턴(NS13)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(BP1)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제1 시트 패턴(NS11), 제2 시트 패턴(NS12) 및 제3 시트 패턴(NS13)은 각각 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
도 3 및 도 4에서, 제1 시트 패턴(NS11)의 제2 방향(D2)으로의 폭 및 제2 시트 패턴(NS12)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 제1 시트 패턴(NS11)을 예로 들면, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS11)의 제2 방향(D2)으로의 폭은 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 하부 패턴(BP1)에서 멀어짐에 따라, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS11)의 제2 방향(D2)으로의 폭은 작아질 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 하부 패턴의 제1 측벽(BP1_SW1) 및 제1 하부 측벽의 제2 측벽(BP1_SW2) 상에 배치될 수 있다. 필드 절연막(105)은 제1 하부 패턴의 상면(BP1_US1, BP1_US2) 상에 배치되지 않는다.
일 예로, 필드 절연막(105)은 제1 하부 패턴의 제1 측벽(BP1_SW1) 및 제1 하부 측벽의 제2 측벽(BP1_SW2)을 전체적으로 덮을 수 있다. 도시된 것과 달리, 필드 절연막(105)은 제1 하부 패턴의 제1 측벽(BP1_SW1) 및 제1 하부 측벽의 제2 측벽(BP1_SW2) 중 적어도 하나의 일부를 덮을 수 있다.
제1 시트 패턴(NS11), 제2 시트 패턴(NS12) 및 제3 시트 패턴(NS13)은 필드 절연막(105)의 상면보다 높게 배치된다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 필드 절연막(105)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 게이트 구조체(GS1)는 서로 간에 제1 방향(D1)으로 인접할 수 있다. 예를 들어, 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 소오스/드레인 패턴(150A, 150B, 150C)의 양측에 배치될 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 각각의 시트 패턴(NS11, NS12, NS13)을 감쌀 수 있다. 제1 게이트 구조체(GS1)는 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 게이트 구조체(GS1)는 제3 방향(D3)으로 인접한 시트 패턴(NS11, NS12, NS13) 사이에 배치된 제1 이너(inner) 게이트 구조체(INT_GS1)를 포함할 수 있다. 제1 이너 게이트 구조체(INT_GS1)는 제1 하부 패턴(BP1) 및 시트 패턴(NS11, NS12, NS13) 사이에도 배치된다.
제1 이너 게이트 구조체(INT_GS1)는 제1 하부 패턴(BP1)의 상면, 시트 패턴(NS11, NS12, NS13)의 상면 및 시트 패턴(NS11, NS12, NS13)의 하면과 접촉한다. 제1 이너 게이트 구조체(INT_GS1)는 이 후에 설명될 소오스/드레인 패턴(150A, 150B, 150C)과 직접 접촉할 수 있다.
제1 이너 게이트 구조체(INT_GS1)는 인접한 시트 패턴(NS11, NS12, NS13) 사이에 배치된 제1 게이트 전극(120) 및 제1 게이트 절연막(130)을 포함한다. 제1 이너 게이트 구조체(INT_GS1)는 제1 하부 패턴(BP1) 및 시트 패턴(NS11, NS12, NS13) 사이에 배치된 제1 게이트 전극(120) 및 제1 게이트 절연막(130)을 포함한다.
도 2에서, 제3 방향(D3)으로 배치된 각각의 제1 이너 게이트 구조체(INT_GS1)의 제1 방향(D1)으로의 폭은 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 이너 게이트 구조체(INT_GS1)의 폭은 제3 방향(D3)으로 마주보는 시트 패턴(NS11, NS12, NS13)의 상면 및 시트 패턴(NS11, NS12, NS13)의 하면 사이의 중간에서 측정될 수 있다.
참고적으로, 제3 방향(D3)으로 가운데 부근에 배치된 시트 패턴(NS11, NS12, NS13)의 레벨에서의 평면도가 도 8에 도시되었다. 도시되지 않았지만, 제1 컨택(180)이 형성된 부분이 제외될 경우, 다른 시트 패턴(NS11, NS12, NS13)의 레벨에서의 평면도도 도 8과 유사할 수 있다. 도시되지 않았지만, 시트 패턴(NS11, NS12, NS13)이 제외될 경우, 제3 방향(D3)으로 인접한 시트 패턴(NS11, NS12, NS13) 사이에 배치된 제1 이너 게이트 구조체(INT_GS1)의 레벨에서의 평면도는 도 8을 이용하여 유추될 수 있다.
제1 게이트 전극(120)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 게이트 전극(120)은 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 전극(120)은 시트 패턴(NS11, NS12, NS13)을 감쌀 수 있다.
제1 게이트 전극(120) 중 일부는 제1 확장 영역(AP1_LR) 및 제1 테이퍼 영역(AP1_TA)에 걸쳐서 배치될 수 있다. 또는, 도시되지 않았지만, 제1 게이트 전극(120) 중 일부는 제1 축소 영역(AP1_SR) 및 제1 테이퍼 영역(AP1_TA)에 걸쳐서 배치될 수 있다.
도시된 것과 달리, 제1 게이트 전극(120)는 제1 테이퍼 영역(AP1_TA)에 제3 방향(D3)으로 중첩되도록 배치되지 않을 수 있다.
제1 게이트 전극(120)은 금속, 금속합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 탄질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 이 후에 설명될 소오스/드레인 패턴(150A, 150B, 150C)의 양측에 배치될 수 있다. 제1 게이트 구조체(GS1)는 소오스/드레인 패턴(150A, 150B, 150C)의 제1 방향(D1)으로 양측에 배치될 수 있다.
일 예로, 소오스/드레인 패턴(150A, 150B, 150C)의 양측에 배치된 제1 게이트 전극(120)이 모두 트랜지스터의 게이트로 사용되는 노말 게이트 전극일 수 있다. 다른 예로, 소오스/드레인 패턴(150A, 150B, 150C)의 일측에 배치된 제1 게이트 전극(120)은 트랜지스터의 게이트로 사용되지만, 소오스/드레인 패턴(150A, 150B, 150C)의 타측에 배치된 제1 게이트 전극(120)은 더미 게이트 전극일 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105)의 상면, 제1 하부 패턴의 상면(BP1_US1, BP1_US2)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 시트 패턴(NS11, NS12, NS13)을 감쌀 수 있다. 제1 게이트 절연막(130)은 시트 패턴(NS11, NS12, NS13)의 둘레를 따라 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다. 제1 게이트 절연막(130)은 제1 게이트 전극(120) 및 시트 패턴(NS11, NS12, NS13) 사이에 배치된다.
제1 게이트 절연막(130)은 실리콘 산화물, 실리콘-게르마늄 산화물, 게르마늄 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 게이트 절연막(130)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 절연막(130)은 복수의 막을 포함할 수 있다. 제1 게이트 절연막(130)은 시트 패턴(NS11, NS12, NS13)과 제1 게이트 전극(120) 사이에 배치된 계면막(interfacial layer)과, 고유전율 절연막을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 게이트 스페이서(140)는 제1 하부 패턴(BP1) 및 시트 패턴(NS11, NS12, NS13) 사이와, 제3 방향(D3)으로 인접하는 시트 패턴(NS11, NS12, NS13) 사이에 배치되지 않을 수 있다.
제1 게이트 스페이서(140)는 내측벽(140IS)과, 연결 측벽(140CS)과, 외측벽(140OS)을 포함할 수 있다. 제1 게이트 스페이서의 내측벽(140IS)은 제2 방향(D2)으로 연장된 제1 게이트 전극(120)의 측벽을 바라본다. 제1 게이트 스페이서의 내측벽(140IS)은 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 스페이서의 내측벽(140IS)은 층간 절연막(190)을 바라보는 제1 게이트 스페이서의 외측벽(140OS)과 반대되는 면일 수 있다.
제1 게이트 스페이서의 연결 측벽(140CS)은 제1 게이트 스페이서의 내측벽(140IS) 및 제1 게이트 스페이서의 외측벽(140OS)을 연결한다. 제1 확장 영역(AP1_LR) 및 제1 축소 영역(AP1_SR)과 중첩되는 영역에 배치된 제1 게이트 스페이서(140)에서, 제1 게이트 스페이서의 연결 측벽(140CS)은 제1 방향(D1)으로 연장될 수 있다. 제1 테이퍼 영역(AP1_TA)과 중첩되는 영역에 배치된 제1 게이트 스페이서(140)에서, 제1 게이트 스페이서의 연결 측벽(140CS)은 제1 방향(D1)과 소정의 각도를 가지고 연장될 수 있다.
일 예로, 제1 테이퍼 영역(AP1_TA)과 중첩되는 영역에서 제1 게이트 스페이서(140)의 두께는, 제1 확장 영역(AP1_LR) 및 제1 축소 영역(AP1_SR)과 중첩되는 영역에서 제1 게이트 스페이서(140)의 두께와 동일할 수 있다. 제1 게이트 스페이서(140)의 두께는 제1 방향(D1)으로의 두께일 수 있다. 다른 예로, 제1 테이퍼 영역(AP1_TA)과 중첩되는 영역에서 제1 게이트 스페이서(140)의 두께는, 제1 확장 영역(AP1_LR) 및 제1 축소 영역(AP1_SR)과 중첩되는 영역에서 제1 게이트 스페이서(140)의 두께와 다를 수 있다.
제1 게이트 절연막(130)은 제1 게이트 스페이서의 내측벽(140IS)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서의 내측벽(140IS)과 접촉할 수 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑 패턴(145)은 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C)은 제1 하부 패턴(BP1)과 접촉한다.
제1 소오스/드레인 패턴(150A)은 제1 테이퍼 영역(AP1_TA)의 제1 하부 패턴(BP1) 상에 배치된다. 제1 소오스/드레인 패턴(150A)은 제1 방향(D1)으로 인접한 제2 시트 패턴(NS12) 및 제3 시트 패턴(NS13)과 연결된다. 제1 소오스/드레인 패턴(150A)은 제2 시트 패턴(NS12) 및 제3 시트 패턴(NS13)과 접촉한다. 도시된 것과 달리, 일 예로, 제1 소오스/드레인 패턴(150A)은 제1 시트 패턴(NS11) 및 제3 시트 패턴(NS13)과 연결될 수 있다. 다른 예로, 제1 소오스/드레인 패턴(150A)은 제1 방향(D1)으로 인접한 제3 시트 패턴(NS13) 사이에 배치되고, 제1 방향(D1)으로 인접한 제3 시트 패턴(NS13)과 연결될 수 있다.
제2 소오스/드레인 패턴(150B)은 제1 확장 영역(AP1_LR)의 제1 하부 패턴(BP1) 상에 배치된다. 제2 소오스/드레인 패턴(150B)은 제1 방향(D1)으로 인접한 제1 시트 패턴(NS11) 및 제3 시트 패턴(NS13)과 연결된다. 제2 소오스/드레인 패턴(150B)은 제1 시트 패턴(NS11) 및 제3 시트 패턴(NS13)과 접촉한다. 도시되지 않았지만, 제2 소오스/드레인 패턴(150B)은 제1 방향(D1)으로 인접한 제1 시트 패턴(NS11) 사이에 배치되고, 제1 방향(D1)으로 인접한 제1 시트 패턴(NS11)과 연결될 수 있다.
제3 소오스/드레인 패턴(150C)은 제1 축소 영역(AP1_SR)의 제1 하부 패턴(BP1) 사이에 배치된다. 제3 소오스/드레인 패턴(150C)은 제1 방향(D1)으로 인접한 제2 시트 패턴(NS12) 사이에 배치되고, 제1 방향(D1)으로 인접한 제2 시트 패턴(NS12)과 연결된다. 제3 소오스/드레인 패턴(150C)은 제2 시트 패턴(NS12)과 접촉한다. 도시되지 않았지만, 제3 소오스/드레인 패턴(150C)은 제1 방향(D1)으로 인접한 제2 시트 패턴(NS12) 및 제3 시트 패턴(NS13)과 연결될 수 있다.
제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C)은 제1 이너 게이트 구조체(INT_GS1)에 포함된 제1 게이트 절연막(130)과 접촉할 수 있다. 제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C) 각각은 복수의 폭 확장 영역을 포함할 수 있다. 도 2에서, 제1 소오스/드레인 패턴(150A)의 외측벽과, 제2 소오스/드레인 패턴(150B)의 외측벽과, 제3 소오스/드레인 패턴(150C)의 외측벽은 각각 웨이비(wavy)한 형태를 가질 수 있다.
제2 소오스/드레인 패턴(150B)을 예로 들면, 폭 확장 영역에서 제2 소오스/드레인 패턴(150B)의 제1 방향(D1)으로의 폭은 제1 하부 패턴(BP1)에서 멀어짐에 따라 증가하다가 감소할 수 있다. 제2 소오스/드레인 패턴(150B)의 폭 확장 영역은 제3 방향(D3)으로 인접한 제1 시트 패턴(NS11) 사이에 정의될 수 있다. 제2 소오스/드레인 패턴(150B)의 폭 확장 영역은 제1 하부 패턴(BP1)과 제1 시트 패턴(NS11) 사이에 정의될 수 있다. 각각의 제2 소오스/드레인 패턴(150B)의 폭 확장 영역에서, 제2 소오스/드레인 패턴(150B)의 폭이 최대인 지점은 제1 시트 패턴(NS11) 및 제1 하부 패턴(BP1) 사이, 또는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS11) 사이에 위치한다.
제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C)은 제1 게이트 스페이서(140)와 접촉한다. 예를 들어, 제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C) 각각은 제1 게이트 스페이서의 연결 측벽(140CS)과 접촉할 수 있다. 또한, 제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C) 각각은 제1 게이트 스페이서의 외측벽(140OS)과 접촉할 수 있다. 평면도적으로, 제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C) 각각은 제1 게이트 스페이서의 외측벽(140OS)의 일부를 덮을 수 있다.
제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C) 각각은 에피택셜 패턴을 포함할 수 있다. 제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C) 각각은 반도체 물질을 포함한다.
제1 소오스/드레인 패턴(150A)은 제1 반도체 라이너막(151A)과, 제1 반도체 필링막(152A)을 포함한다. 제2 소오스/드레인 패턴(150B)은 제2 반도체 라이너막(151B)과, 제2 반도체 필링막(152B)을 포함한다. 제3 소오스/드레인 패턴(150C)은 제3 반도체 라이너막(151C)과, 제3 반도체 필링막(152C)을 포함한다.
반도체 라이너막(151A, 151B, 151C)은 제1 하부 패턴(BP1) 상에 배치된다. 반도체 필링막(152A, 152B, 152C)은 반도체 라이너막(151A, 151B, 151C) 상에 배치된다. 반도체 필링막(152A, 152B, 152C)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 반도체 라이너막(151A)은 제2 시트 패턴(NS12), 제3 시트 패턴(NS13), 제1 하부 패턴(BP1) 및 제1 이너 게이트 구조체(INT_GS1)와 접촉한다. 제1 반도체 라이너막(151A)은 제1 이너 게이트 구조체(INT_GS1)의 제1 게이트 절연막(130)과 접촉한다.
반도체 라이너막(151A, 151B, 151C)은 시트 패턴(NS11, NS12, NS13), 제1 하부 패턴(BP1) 및 제1 이너 게이트 구조체(INT_GS1)와 접촉한다. 반도체 라이너막(151A, 151B, 151C)은 제1 이너 게이트 구조체(INT_GS1)의 제1 게이트 절연막(130)과 접촉한다.
반도체 필링막(152A, 152B, 152C)은 반도체 라이너막(151A, 151B, 151C)과 접촉할 수 있다. 반도체 필링막(152A, 152B, 152C)은 시트 패턴(NS11, NS12, NS13), 제1 하부 패턴(BP1) 및 제1 이너 게이트 구조체(INT_GS1)와 접촉하지 않는다.
반도체 라이너막(151A, 151B, 151C) 각각은 실리콘-게르마늄을 포함할 수 있다. 반도체 라이너막(151A, 151B, 151C) 각각은 실리콘-게르마늄막을 포함할 수 있다. 반도체 라이너막(151A, 151B, 151C) 각각은 에피택셜 반도체막일 수 있다. 제1 반도체 라이너막(151A)의 게르마늄 분율은 제2 반도체 라이너막(151B)의 게르마늄 분율 및 제3 반도체 라이너막(151C)의 게르마늄 분율과 같을 수 있다. 제1 반도체 라이너막(151A), 제2 반도체 라이너막(151B) 및 제3 반도체 라이너막(151C)은 동일한 에피택셜 공정을 통해 형성될 수 있다.
반도체 필링막(152A, 152B, 152C) 각각은 실리콘-게르마늄막을 포함할 수 있다. 반도체 필링막(152A, 152B, 152C) 각각은 에피택셜 반도체막일 수 있다. 제1 반도체 필링막(152A)의 게르마늄 분율은 제2 반도체 필링막(152B)의 게르마늄 분율 및 제3 반도체 필링막(152C)의 게르마늄 분율과 같을 수 있다. 반도체 필링막(152A, 152B, 152C)의 게르마늄 분율은 반도체 라이너막(151A, 151B, 151C)의 게르마늄의 분율보다 크다.
반도체 라이너막(151A, 151B, 151C) 및 반도체 필링막(152A, 152B, 152C)은 도핑된 p형 불순물을 포함할 수 있다. 예를 들어, p형 불순물은 붕소(B)일 수 있지만, 이에 제한되는 것은 아니다.
도시되지 않았지만, 소오스/드레인 패턴(150A, 150B, 150C)은 반도체 필링막(152A, 152B, 152C) 상에 배치된 반도체 캡핑막을 더 포함할 수 있다. 일 예로, 반도체 캡핑막은 실리콘막을 포함할 수 있다. 다른 예로, 반도체 캡핑막은 실리콘-게르마늄막을 포함할 수 있다. 반도체 캡핑막이 실리콘-게르마늄막을 포함할 경우, 반도체 캡핑막의 게르마늄의 분율은 반도체 필링막(152A, 152B, 152C)의 게르마늄의 분율보다 작다.
이하에서, 도 2, 도 8 내지 도 11을 이용하여, 평면도적 관점의 소오스/드레인 패턴(150A, 150B, 150C)의 모양이 설명된다.
제3 시트 패턴(NS13)이 제1 방향(D1)으로 대향되는 제1 측벽 및 제2 측벽을 포함할 수 있다. 예를 들어, 제3 시트 패턴(NS13)의 제1 측벽은 제1 소오스/드레인 패턴(150A)과 접촉하고, 제3 시트 패턴(NS13)의 제2 측벽은 제2 소오스/드레인 패턴(150B)과 접촉할 수 있다.
제2 시트 패턴(NS12)이 제1 방향(D1)으로 대향되는 제1 측벽 및 제2 측벽을 포함할 수 있다. 예를 들어, 제2 시트 패턴(NS12)의 제1 측벽은 제1 소오스/드레인 패턴(150A)과 접촉하고, 제2 시트 패턴(NS12)의 제2 측벽은 제3 소오스/드레인 패턴(150B)과 접촉할 수 있다.
도 8 및 도 9에서, 제1 소오스/드레인 패턴(150A)은 제2 시트 패턴(NS12)과 접촉하는 제1 경계면(150A_F1)과, 제3 시트 패턴(NS13)과 접촉하는 제2 경계면(150A_F2)을 포함할 수 있다. 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)은 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)과 제1 방향(D1)으로 반대될 수 있다.
제1 소오스/드레인 패턴의 제1 경계면(150A_F1) 및 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)은 제1 반도체 라이너막(151A)에 포함된다. 제1 소오스/드레인 패턴의 제1 경계면(150A_F1) 및 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)은 제1 반도체 라이너막(151A)의 외측면의 일부이다. 제1 소오스/드레인 패턴의 제1 경계면(150A_F1) 및 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)은 제1 반도체 라이너막(151A)에 의해 정의된다.
제1 소오스/드레인 패턴의 제1 경계면(150A_F1)의 제2 방향(D2)으로의 폭(W21)은, 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)의 제2 방향(D2)으로의 폭(W22)과 다르다. 예를 들어, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)의 제2 방향(D2)으로의 폭(W21)은, 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)의 제2 방향(D2)으로의 폭(W22)보다 작다.
제1 소오스/드레인 패턴(150A)은 제2 방향(D2)으로 대향되는 제1 수평 측벽(150A_LSW1)과, 제2 수평 측벽(150A_LSW2)을 포함할 수 있다.
제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1)은 제1 수평 경사 측벽(150A_LSW11)과, 제2 수평 경사 측벽(150A_LSW12)을 포함할 수 있다. 제1 수평 경사 측벽(150A_LSW11)과, 제2 수평 경사 측벽(150A_LSW12)은 각각 제1 게이트 스페이서의 외측벽(140OS)으로부터 연장될 수 있다.
제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1)은 제1 수평 경사 측벽(150A_LSW11)과, 제2 수평 경사 측벽(150A_LSW12)이 만나는 제1 수평 교차점(150A_LFC1)을 포함한다. 제1 수평 교차점(150A_LFC1) 부근에서 제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1)은 라운딩된 모양을 갖는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 수평 교차점(150A_LFC1) 부근에서 제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1)은 각이 진 첨점의 모양을 가질 수 있다.
제1 소오스/드레인 패턴의 제2 수평 측벽(150A_LSW2)은 제3 수평 경사 측벽(150A_LSW21)과, 제4 수평 경사 측벽(150A_LSW22)을 포함할 수 있다. 제3 수평 경사 측벽(150A_LSW21)과, 제4 수평 경사 측벽(150A_LSW22)은 각각 제1 게이트 스페이서의 외측벽(140OS)으로부터 연장될 수 있다.
제1 소오스/드레인 패턴의 제2 수평 측벽(150A_LSW2)은 제3 수평 경사 측벽(150A_LSW21)과, 제4 수평 경사 측벽(150A_LSW22)이 만나는 제2 수평 교차점(150A_LFC2)을 포함한다.
제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1) 및 제1 소오스/드레인 패턴의 제2 수평 측벽(150A_LSW2)은 제1 반도체 필링막(152A)에 의해 정의될 수 있다.
제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1)은 제1 소오스/드레인 패턴의 제2 수평 측벽(150A_LSW2)과 비대칭일 수 있다.
제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제1 수평 교차점(150A_LFC1)까지의 거리(L11)는, 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)으로부터 제1 수평 교차점(150A_LFC1)까지의 거리(L12)보다 클 수 있다.
제1 수평 교차점(150A_LFC1) 부근에서 제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1)이 라운딩된 모양을 가질 경우, 거리(L11)는 제1 경계면(150A_F1)으로부터 제1 수평 경사 측벽(150A_LSW11)과, 제2 수평 경사 측벽(150A_LSW12)이 연장되어 만난 가상의 지점까지의 거리일 수 있다.
제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L21)는, 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L22)와 동일할 수 있다.
다르게 설명하면, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제1 수평 교차점(150A_LFC1)까지의 거리(L11)는, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L21)와 다를 수 있다. 예를 들어, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제1 수평 교차점(150A_LFC1)까지의 거리(L11)는, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L21)보다 클 수 있다.
제1 소오스/드레인 패턴의 제2 경계면(150A_F2)으로부터 제1 수평 교차점(150A_LFC1)까지의 거리(L12)는 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L22)보다 작을 수 있다.
제1 수평 교차점(150A_LFC1) 및 제2 수평 교차점(150A_LFC2)의 위치의 차이는 제1 게이트 스페이서의 외측벽(140OS)으로부터의 거리를 이용하여 설명될 수도 있다.
제2 시트 패턴(NS12)와 접촉한 제1 게이트 스페이서의 외측벽(140OS)으로부터 제1 수평 교차점(150A_LFC1)까지의 거리(L11_S)는, 제3 시트 패턴(NS13)과 접촉한 제1 게이트 스페이서의 외측벽(140OS)으로부터 제1 수평 교차점(150A_LFC1)까지의 거리(L12_S)보다 클 수 있다.
제2 시트 패턴(NS12)와 접촉한 제1 게이트 스페이서의 외측벽(140OS)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L21_S)는, 제3 시트 패턴(NS13)과 접촉한 제1 게이트 스페이서의 외측벽(140OS)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L22_S)와 동일할 수 있다.
제1 소오스/드레인 패턴의 제1 경계면(150A_F1)은 제2 방향(D2)으로 이격된 제1 종점(150A_P11)과, 제2 종점(150A_P12)을 포함할 수 있다. 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)은 제2 방향(D2)으로 이격된 제1 종점(150A_P21)과, 제2 종점(150A_P22)을 포함할 수 있다.
제1 경계면(150A_F1)의 제1 종점(150A_P11)과, 제1 경계면(150A_F1)의 제2 종점(150A_P12)은 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)과 제1 게이트 스페이서의 연결 측벽(140CS)가 만나는 지점일 수 있다. 제2 경계면(150A_F2)의 제1 종점(150A_P21)과, 제2 경계면(150A_F2)의 제2 종점(150A_P22)은 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)과 제1 게이트 스페이서의 연결 측벽(140CS)가 만나는 지점일 수 있다.
제1 경계면(150A_F1)의 제1 종점(150A_P11)은 제1 경계면(150A_F1)의 제2 종점(150A_P12)보다 제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1)에 가깝다. 제2 경계면(150A_F2)의 제1 종점(150A_P21)은 제2 경계면(150A_F2)의 제2 종점(150A_P22)보다 제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1)에 가깝다.
제1 종점 연장선(150A_EX1)은 제1 경계면(150A_F1)의 제1 종점(150A_P11)을 지나 제1 방향(D1)으로 연장될 수 있다. 제2 종점 연장선(150A_EX2)은 제1 경계면(150A_F1)의 제2 종점(150A_P12)을 지나 제1 방향(D1)으로 연장될 수 있다. 제1 종점 연장선(150A_EX1)과 제2 종점 연장선(150A_EX2)은 서로 간에 평행일 수 있다. 예를 들어, 제1 종점 연장선(150A_EX1)은 도 1의 제1 축소 영역(AP1_SR)에서의 제1 측벽(BP1_SW1)과 평행일 수 있다. 제2 종점 연장선(150A_EX2)은 도 1의 제1 축소 영역(AP1_SR)에서의 제2 측벽(BP1_SW2)과 평행일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 종점 연장선(150A_EX1)은 제2 경계면(150A_F2)의 제1 종점(150A_P21)을 지나지 않는다. 제2 종점 연장선(150A_EX2)은 제2 경계면(150A_F2)의 제2 종점(150A_P22)을 지날 수 있다.
도 8 및 도 10에서, 제2 소오스/드레인 패턴(150B)은 제3 시트 패턴(NS13)과 접촉하는 제1 경계면(150B_F1)과, 제1 시트 패턴(NS11)과 접촉하는 제2 경계면(150B_F2)를 포함할 수 있다. 제2 소오스/드레인 패턴의 제1 경계면(150B_F1)은 제2 소오스/드레인 패턴의 제2 경계면(150B_F2)과 제1 방향(D1)으로 반대될 수 있다.
제2 소오스/드레인 패턴의 제1 경계면(150B_F1) 및 제2 소오스/드레인 패턴의 제2 경계면(150B_F2)은 제2 반도체 라이너막(151B)에 포함된다. 제2 소오스/드레인 패턴의 제1 경계면(150B_F1) 및 제2 소오스/드레인 패턴의 제2 경계면(150B_F2)은 제2 반도체 라이너막(151B)의 외측면의 일부이다. 제2 소오스/드레인 패턴의 제1 경계면(150B_F1) 및 제2 소오스/드레인 패턴의 제2 경계면(150B_F2)은 제2 반도체 라이너막(151B)에 의해 정의된다.
제2 소오스/드레인 패턴의 제1 경계면(150B_F1)의 제2 방향(D2)으로의 폭(W23)은, 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)의 폭(W22)보다 크다. 제2 소오스/드레인 패턴의 제2 경계면(150B_F2)의 제2 방향(D2)으로의 폭은 제2 소오스/드레인 패턴의 제1 경계면(150B_F1)의 폭(W23)과 동일할 수 있다.
제2 소오스/드레인 패턴(150B)은 제2 방향(D2)으로 대향되는 제1 수평 측벽(150B_LSW1)과, 제2 수평 측벽(150B_LSW2)을 포함할 수 있다.
제2 소오스/드레인 패턴의 제1 수평 측벽(150B_LSW1)은 제1 수평 경사 측벽(150B_LSW11)과, 제2 수평 경사 측벽(150B_LSW12)을 포함할 수 있다. 제1 수평 경사 측벽(150B_LSW11)과, 제2 수평 경사 측벽(150B_LSW12)은 각각 제1 게이트 스페이서의 외측벽(140OS)으로부터 연장될 수 있다.
제2 소오스/드레인 패턴의 제1 수평 측벽(150B_LSW1)은 제1 수평 경사 측벽(150B_LSW11)과, 제2 수평 경사 측벽(150B_LSW12)이 만나는 제3 수평 교차점(150B_LFC1)을 포함한다.
제2 소오스/드레인 패턴의 제2 수평 측벽(150B_LSW2)은 제3 수평 경사 측벽(150B_LSW21)과, 제4 수평 경사 측벽(150B_LSW22)을 포함할 수 있다. 제3 수평 경사 측벽(150B_LSW21)과, 제4 수평 경사 측벽(150B_LSW22)은 각각 제1 게이트 스페이서의 외측벽(140OS)으로부터 연장될 수 있다.
제2 소오스/드레인 패턴의 제2 수평 측벽(150B_LSW2)은 제3 수평 경사 측벽(150B_LSW21)과, 제4 수평 경사 측벽(150B_LSW22)이 만나는 제4 수평 교차점(150B_LFC2)을 포함한다.
제2 소오스/드레인 패턴의 제1 수평 측벽(150B_LSW1) 및 제2 소오스/드레인 패턴의 제2 수평 측벽(150B_LSW2)은 제2 반도체 필링막(152B)에 의해 정의될 수 있다.
제2 소오스/드레인 패턴의 제1 수평 측벽(150B_LSW1)은 제2 소오스/드레인 패턴의 제2 수평 측벽(150B_LSW2)과 대칭일 수 있다.
제2 소오스/드레인 패턴의 제1 경계면(150B_F1)으로부터 제3 수평 교차점(150B_LFC1)까지의 거리(L31)는, 제2 소오스/드레인 패턴의 제2 경계면(150B_F2)으로부터 제3 수평 교차점(150B_LFC1)까지의 거리(L32)와 동일할 수 있다.
제2 소오스/드레인 패턴의 제1 경계면(150B_F1)으로부터 제4 수평 교차점(150B_LFC2)까지의 거리(L41)는, 제2 소오스/드레인 패턴의 제2 경계면(150B_F2)으로부터 제4 수평 교차점(150B_LFC2)까지의 거리(L42)와 동일할 수 있다.
제2 소오스/드레인 패턴의 제1 경계면(150B_F1)으로부터 제3 수평 교차점(150B_LFC1)까지의 거리(L31)는, 제2 소오스/드레인 패턴의 제1 경계면(150B_F1)으로부터 제4 수평 교차점(150B_LFC2)까지의 거리(L41)와 동일할 수 있다.
도 8 및 도 11에서, 제3 소오스/드레인 패턴(150C)은 제2 시트 패턴(NS12)과 접촉하는 제1 경계면(150C_F1)과, 제2 시트 패턴(NS12)과 접촉하는 제2 경계면(150C_F2)를 포함할 수 있다. 제3 소오스/드레인 패턴의 제1 경계면(150C_F1)은 제3 소오스/드레인 패턴의 제2 경계면(150C_F2)과 제1 방향(D1)으로 반대될 수 있다.
제3 소오스/드레인 패턴의 제1 경계면(150C_F1) 및 제3 소오스/드레인 패턴의 제2 경계면(150C_F2)은 제3 반도체 라이너막(151C)에 포함된다. 제3 소오스/드레인 패턴의 제1 경계면(150C_F1) 및 제3 소오스/드레인 패턴의 제2 경계면(150C_F2)은 제3 반도체 라이너막(151C)의 외측면의 일부이다.
제3 소오스/드레인 패턴의 제2 경계면(150C_F2)의 제2 방향(D2)으로의 폭은 제3 소오스/드레인 패턴의 제1 경계면(150C_F1)의 제2 방향(D2)으로의 폭과 동일할 수 있다. 제3 소오스/드레인 패턴의 제2 경계면(150C_F2)의 제2 방향(D2)으로의 폭은, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)의 폭(W21)과 동일할 수 있다.
제3 소오스/드레인 패턴(150C)은 제2 방향(D2)으로 대향되는 제1 수평 측벽(150C_LSW1)과, 제2 수평 측벽(150C_LSW2)을 포함할 수 있다.
제3 소오스/드레인 패턴의 제1 수평 측벽(150C_LSW1)은 제1 수평 경사 측벽(150C_LSW11)과, 제2 수평 경사 측벽(150C_LSW12)을 포함할 수 있다. 제1 수평 경사 측벽(150C_LSW11)과, 제2 수평 경사 측벽(150C_LSW12)은 각각 제1 게이트 스페이서의 외측벽(140OS)으로부터 연장될 수 있다.
제3 소오스/드레인 패턴의 제1 수평 측벽(150C_LSW1)은 제1 수평 경사 측벽(150C_LSW11)과, 제2 수평 경사 측벽(150C_LSW12)이 만나는 제5 수평 교차점(150C_LFC1)을 포함한다.
제3 소오스/드레인 패턴의 제2 수평 측벽(150C_LSW2)은 제3 수평 경사 측벽(150C_LSW21)과, 제4 수평 경사 측벽(150C_LSW22)을 포함할 수 있다. 제3 수평 경사 측벽(150C_LSW21)과, 제4 수평 경사 측벽(150C_LSW22)은 각각 제1 게이트 스페이서의 외측벽(140OS)으로부터 연장될 수 있다.
제3 소오스/드레인 패턴의 제2 수평 측벽(150C_LSW2)은 제3 수평 경사 측벽(150C_LSW21)과, 제4 수평 경사 측벽(150C_LSW22)이 만나는 제6 수평 교차점(150C_LFC2)을 포함한다.
제3 소오스/드레인 패턴의 제1 수평 측벽(150C_LSW1) 및 제3 소오스/드레인 패턴의 제2 수평 측벽(150C_LSW2)은 제3 반도체 필링막(152C)에 의해 정의될 수 있다.
제3 소오스/드레인 패턴의 제1 수평 측벽(150C_LSW1)은 제3 소오스/드레인 패턴의 제2 수평 측벽(150C_LSW2)과 대칭일 수 있다.
제3 소오스/드레인 패턴의 제1 경계면(150C_F1)으로부터 제5 수평 교차점(150C_LFC1)까지의 거리(L51)는, 제3 소오스/드레인 패턴의 제2 경계면(150C_F2)으로부터 제5 수평 교차점(150C_LFC1)까지의 거리(L52)와 동일할 수 있다.
제3 소오스/드레인 패턴의 제1 경계면(150C_F1)으로부터 제6 수평 교차점(150C_LFC2)까지의 거리(L61)는, 제3 소오스/드레인 패턴의 제2 경계면(150C_F2)으로부터 제6 수평 교차점(150C_LFC2)까지의 거리(L62)와 동일할 수 있다.
제3 소오스/드레인 패턴의 제1 경계면(150C_F1)으로부터 제5 수평 교차점(150C_LFC1)까지의 거리(L51)는, 제3 소오스/드레인 패턴의 제1 경계면(150C_F1)으로부터 제6 수평 교차점(150C_LFC2)까지의 거리(L61)와 동일할 수 있다.
도 9에서, 평면도적 관점에서, 제1 반도체 라이너막(151A)는 제2 시트 패턴(NS12)과 접촉하는 제1 서브 라이너막(151A1)과, 제3 시트 패턴(NS13)과 접촉하는 제2 서브 라이너막(151A2)을 포함한다. 제1 반도체 필링막(152A)는 제1 서브 라이너막(151A1) 및 제2 서브 라이너막(151A2) 사이에 배치된다.
도 8 내지 도 10에서, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)은 제1 서브 라이너막(151A1)에 의해 정의된다. 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)은 제2 서브 라이너막(151A2)에 의해 정의된다. 제1 서브 라이너막(151A1)의 제2 방향(D2)으로의 폭(W21)은 제2 서브 라이너막(151A2)의 제2 방향(D2)으로의 폭(W22)보다 작다.
제2 반도체 라이너막(151B)의 제2 방향(D2)으로의 폭(W23)은 제1 서브 라이너막(151A1)의 폭(W21) 및 제2 서브 라이너막(151A2)의 폭(W22)보다 크다.
제1 서브 라이너막(151A1)의 제1 방향(D1)으로의 두께(T11)는 제2 서브 라이너막(151A2)의 제1 방향(D1)으로의 두께(T12)와 다를 수 있다. 예를 들어, 제1 서브 라이너막(151A1)의 두께(T11)는 제2 서브 라이너막(151A2)의 두께(T12)보다 크다.
제2 반도체 라이너막(151B)의 제1 방향(D1)으로의 두께(T13)는 제2 서브 라이너막(151A2)의 두께(T12)와 다를 수 있다. 예를 들어, 제2 반도체 라이너막(151B)의 두께(T13)는 제2 서브 라이너막(151A2)의 두께(T12)보다 작다.
제1 서브 라이너막(151A1)은 제1 반도체 필링막(152A)를 바라보는 내측면(151A1_IS)를 포함한다. 제2 서브 라이너막(151A2)은 제1 반도체 필링막(152A)를 바라보는 내측면(151A2_IS)을 포함한다. 제2 반도체 라이너막(151B)은 제2 반도체 필링막(152B)을 바라보는 내측면(151B_IS)을 포함한다.
제1 서브 라이너막의 내측면(151A1_IS)은 제2 방향(D2)으로 연장된 제1 연결 부분(151A1_IC)와, 제1 패싯 부분(151A1_IF)을 포함할 수 있다. 제2 서브 라이너막의 내측면(151A2_IS)은 제2 방향(D2)으로 연장된 제2 연결 부분(151A2_IC)와, 제2 패싯 부분(151A2_IF)을 포함할 수 있다. 제2 반도체 라이너막의 내측면(151B_IS)은 제2 방향(D2)으로 연장된 제3 연결 부분(151B_IC)과, 제3 패싯 부분(151B_IF)을 포함할 수 있다.
제1 패싯 부분(151A1_IF), 제2 패싯 부분(151A2_IF) 및 제3 패싯 부분(151B_IF)는 각각 제1 게이트 스페이서의 연결 측벽(140CS)로부터 연장된다.
제1 연결 부분(151A1_IC)의 제2 방향(D2)으로의 폭(W31)은 제2 연결 부분(151A2_IC)의 제2 방향(D2)으로의 폭(W32)과 다를 수 있다. 예를 들어, 제1 연결 부분(151A1_IC)의 폭(W31)은 제2 연결 부분(151A2_IC)의 폭(W32)보다 작을 수 있다.
제3 연결 부분(151B_IC)의 제2 방향(D2)으로의 폭(W33)은 제2 연결 부분(151A2_IC)의 폭(W32)과 다를 수 있다. 예를 들어, 제3 연결 부분(151B_IC)의 폭(W33)은 제2 연결 부분(151A2_IC)의 폭(W32)보다 클 수 있다.
도시된 것과 달리, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)의 폭이 감소함에 따라, 제1 서브 라이너막의 내측면(151A1_IS)은 제1 연결 부분(151A1_IC)을 포함하지 않을 수도 있다.
이하에서, 도 1, 도 2, 도 5 내지 도 7을 이용하여, 단면도적 관점의 소오스/드레인 패턴(150A, 150B, 150C)의 모양이 설명된다.
제1 소오스/드레인 패턴(150A)는 바닥면(150A_BS)과, 수직 측벽(150A_VSW)을 포함할 수 있다. 제1 소오스/드레인 패턴의 바닥면(150A_BS)은 제1 테이퍼 영역(AP1_TA)의 제1 하부 패턴(BP1)과 접촉한다.
제1 소오스/드레인 패턴의 수직 측벽(150A_VSW)은 제1 소오스/드레인 패턴의 바닥면(150A_BS)으로부터 제3 방향(D3)으로 연장될 수 있다. 제1 소오스/드레인 패턴의 수직 측벽(150A_VSW)은 하부 경사 측벽(150A_VSW1)과, 상부 경사 측벽(150A_VSW2)과, 제1 수직 패싯(facet) 교차점(150A_VFC)을 포함할 수 있다. 제1 수직 패싯 교차점(150A_VFC)은 제1 소오스/드레인 패턴의 하부 경사 측벽(150A_VSW1)과, 제1 소오스/드레인 패턴의 상부 경사 측벽(150A_VSW2)이 만나는 지점이다. 단면도적 관점에서, 제1 수직 패싯 교차점(150A_VFC)에서, 제1 소오스/드레인 패턴(150A)의 제2 방향(D2)으로의 폭은 최대일 수 있다.
제2 소오스/드레인 패턴(150B)는 바닥면(150B_BS)과, 수직 측벽(150B_VSW)을 포함할 수 있다. 제2 소오스/드레인 패턴의 바닥면(150B_BS)은 제1 확장 영역(AP1_LR)의 제1 하부 패턴(BP1)과 접촉한다.
제2 소오스/드레인 패턴의 수직 측벽(150B_VSW)은 제2 소오스/드레인 패턴의 바닥면(150B_BS)으로부터 제3 방향(D3)으로 연장될 수 있다. 제2 소오스/드레인 패턴의 수직 측벽(150B_VSW)은 하부 경사 측벽(150B_VSW1)과, 상부 경사 측벽(150B_VSW2)과, 제2 수직 패싯 교차점(150B_VFC)을 포함할 수 있다. 제2 수직 패싯 교차점(150B_VFC)은 제2 소오스/드레인 패턴의 하부 경사 측벽(150B_VSW1)과, 제2 소오스/드레인 패턴의 상부 경사 측벽(150B_VSW2)이 만나는 지점이다. 단면도적 관점에서, 제2 수직 패싯 교차점(150B_VFC)에서, 제2 소오스/드레인 패턴(150B)의 제2 방향(D2)으로의 폭은 최대일 수 있다.
제3 소오스/드레인 패턴(150C)는 바닥면(150C_BS)과, 수직 측벽(150C_VSW)을 포함할 수 있다. 제3 소오스/드레인 패턴의 바닥면(150C_BS)은 제1 축소 영역(AP1_SR)의 제1 하부 패턴(BP1)과 접촉한다.
제3 소오스/드레인 패턴의 수직 측벽(150C_VSW)은 제3 소오스/드레인 패턴의 바닥면(150C_BS)으로부터 제3 방향(D3)으로 연장될 수 있다. 제3 소오스/드레인 패턴의 수직 측벽(150C_VSW)은 하부 경사 측벽(150C_VSW1)과, 상부 경사 측벽(150C_VSW2)과, 제3 수직 패싯 교차점(150C_VFC)을 포함할 수 있다. 제3 수직 패싯 교차점(150C_VFC)은 제3 소오스/드레인 패턴의 하부 경사 측벽(150C_VSW1)과, 제3 소오스/드레인 패턴의 상부 경사 측벽(150C_VSW2)이 만나는 지점이다. 단면도적 관점에서, 제3 수직 패싯 교차점(150C_VFC)에서, 제3 소오스/드레인 패턴(150C)의 제2 방향(D2)으로의 폭은 최대일 수 있다.
제2 소오스/드레인 패턴(150B)은 제2 방향(D2)으로 대향된 제2 소오스/드레인 패턴의 수직 측벽(150B_VSW)을 연결하는 상면(150B_US)을 포함할 수 있다. 도시되지 않았지만, 제1 소오스/드레인 컨택(180)이 없을 경우, 제1 소오스/드레인 패턴(150A)은 제1 소오스/드레인 패턴의 수직 측벽(150A_VSW)을 연결하는 상면을 포함할 수 있다. 제3 소오스/드레인 패턴(150C)은 제3 소오스/드레인 패턴의 수직 측벽(150C_VSW)을 연결하는 상면을 포함할 수도 있고, 포함하지 않을 수도 있다.
제1 소오스/드레인 패턴(150A)을 예로 들면, 제1 소오스/드레인 패턴의 바닥면(150A_BS)의 제2 방향(D2)으로의 폭(W43)은 제1 소오스/드레인 패턴(150A)과 제1 하부 패턴(BP1) 사이의 경계면의 폭과 동일하다.
제1 소오스/드레인 패턴의 바닥면(150A_BS)의 폭(W43)은 제2 소오스/드레인 패턴의 바닥면(150B_BS)의 제2 방향(D2)으로의 폭(W41)보다 작다. 제1 소오스/드레인 패턴의 바닥면(150A_BS)의 폭(W43)은 제3 소오스/드레인 패턴의 바닥면(150C_BS)의 제2 방향(D2)으로의 폭(W42)보다 크다.
제1 반도체 라이너막(151A)의 제3 방향(D3)으로의 두께(T23)는 제2 반도체 라이너막(151B)의 제3 방향(D3)으로의 두께(T21)와 다를 수 있다. 예를 들어, 제1 반도체 라이너막(151A)의 두께(T23)는 제2 반도체 라이너막(151B)의 두께(T21)보다 클 수 있다.
제1 반도체 라이너막(151A)의 두께(T23)는 제3 반도체 라이너막(151C)의 제3 방향(D3)으로의 두께(T22)와 다를 수 있다. 예를 들어, 제1 반도체 라이너막(151A)의 두께(T23)는 제3 반도체 라이너막(151C)의 두께(T22)보다 작을 수 있다.
제1 하부 패턴(BP1)으로부터 제1 수직 패싯 교차점(150A_VFC)까지의 높이(H13)는 제1 하부 패턴(BP1)으로부터 제2 수직 패싯 교차점(150B_VFC)까지의 높이(H11)와 다를 수 있다. 예를 들어, 제1 하부 패턴(BP1)으로부터 제1 수직 패싯 교차점(150A_VFC)까지 높이(H13)는 제1 하부 패턴(BP1)으로부터 제2 수직 패싯 교차점(150B_VFC)까지 높이(H11)보다 클 수 있다.
제1 하부 패턴(BP1)으로부터 제1 수직 패싯 교차점(150A_VFC)까지 높이(H13)는 제1 하부 패턴(BP1)으로부터 제3 수직 패싯 교차점(150C_VFC)까지 높이(H12)와 다를 수 있다. 예를 들어, 제1 하부 패턴(BP1)으로부터 제1 수직 패싯 교차점(150A_VFC)까지 높이(H13)는 제1 하부 패턴(BP1)으로부터 제3 수직 패싯 교차점(150C_VFC)까지 높이(H12)보다 작을 수 있다.
도 2에서, 제1 소오스/드레인 패턴(150A)의 높이는 제3 소오스/드레인 패턴(150C)의 높이보다 클 수 있다. 다르게 설명하면, 제1 소오스/드레인 패턴(150A)의 최하부로부터 제1 소오스/드레인 패턴(150A)의 상면까지의 높이는 제3 소오스/드레인 패턴(150C)의 최하부로부터 제3 소오스/드레인 패턴(150C)의 상면까지의 높이보다 클 수 있다.
제2 소오스/드레인 패턴(150B)의 높이는 제3 소오스/드레인 패턴(150C)의 높이보다 클 수 있다.
상술한 것과 같은 수직 패싯 교차점(150A_VFC, 150B_VFC, 150C_VFC)의 높이 관계는 서로 분리된 하부 패턴 상의 소오스/드레인 패턴에도 적용될 수 있다. 또한, 상술한 것과 같은 반도체 라이너막(151A, 151B, 151C)의 두께 관계는 서로 공간적으로 분리된 하부 패턴 상의 소오스/드레인 패턴에도 적용될 수 있다.
서로 공간적으로 분리되고, 제1 방향(D1)으로 길게 연장된 제3 하부 패턴, 제4 하부 패턴 및 제5 하부 패턴이 기판 상에 배치된다고 가정한다. 예를 들어, 제4 하부 패턴의 제2 방향(D2)으로의 폭은 제3 하부 패턴의 제2 방향(D2)으로의 폭보다 크고, 제5 하부 패턴의 제2 방향(D2)으로의 폭보다 작을 수 있다.
이와 같은 경우, 제1 소오스/드레인 패턴(150A)는 제4 하부 패턴 상에 배치될 수 있다. 제2 소오스/드레인 패턴(150B)는 제5 하부 패턴 상에 배치될 수 있다. 제3 소오스/드레인 패턴(150C)는 제3 하부 패턴 상에 배치될 수 있다.
제4 하부 패턴으로부터 제1 수직 패싯 교차점(150A_VFC)까지 높이는 제3 하부 패턴으로부터 제3 수직 패싯 교차점(150C_VFC)까지 높이보다 작을 수 있다. 제4 하부 패턴으로부터 제1 수직 패싯 교차점(150A_VFC)까지 높이는 제5 하부 패턴으로부터 제2 수직 패싯 교차점(150B_VFC)까지 높이보다 클 수 있다.
소오스/드레인 식각 정지막(185)은 제1 게이트 스페이서의 외측벽(140_OSW)과, 소오스/드레인 패턴(150A, 150B, 150C)의 프로파일을 따라 연장될 수 있다. 소오스/드레인 식각 정지막(185)은 필드 절연막(105)의 상면 상에 배치될 수 있다.
소오스/드레인 식각 정지막(185)은 이 후에 설명될 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 소오스/드레인 식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(190)은 소오스/드레인 식각 정지막(185) 상에 배치될 수 있다. 층간 절연막(190)은 소오스/드레인 패턴(150A, 150B, 150C) 상에 배치될 수 있다. 층간 절연막(190)은 제1 게이트 캡핑 패턴(145)의 상면을 덮지 않을 수 있다. 예를 들어, 층간 절연막(190)의 상면은 제1 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 컨택(180)은 소오스/드레인 패턴(150A, 150B, 150C) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(180)은 소오스/드레인 패턴(150A, 150B, 150C)과 연결될 수 있다. 제1 소오스/드레인 컨택(180)은 층간 절연막(190) 및 소오스/드레인 식각 정지막(185)을 통과하여 소오스/드레인 패턴(150A, 150B, 150C)과 연결될 수 있다.
제1 소오스/드레인 컨택(180)과 소오스/드레인 패턴(150A, 150B, 150C) 사이에, 제1 컨택 실리사이드막(155)이 더 배치될 수 있다.
제1 소오스/드레인 컨택(180)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 소오스/드레인 컨택(180)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
제1 컨택 실리사이드막(155)은 금속 실리사이드를 포함할 수 있다.
도 12 내지 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 12은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 12의 A - A를 따라 절단한 단면도는 도 2와 동일할 수 있다. 도 13은 도 2의 G - G를 따라 잘라 위에서 본 평면도이다. 도 14는 도 13의 P 영역을 확대하여 도시한 도면이다.
도 12 내지 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 평면도적으로, 각각의 제1 하부 패턴의 제1 측벽(BP1_SW1) 및 제1 하부 패턴의 제2 측벽(BP1_SW2)은 제1 방향(D1)으로 연장되고, 요철 모양을 가질 수 있다.
제1 확장 영역(AP1_LR)에서의 제2 측벽(BP1_SW2)은, 제1 축소 영역(AP1_SR)에서의 제2 측벽(BP1_SW2)과 제1 방향(D1)을 따라 직선으로 정렬되지 않는다.
평면도적으로, 제1 확장 영역(AP1_LR)에서의 제1 측벽(BP1_SW1)은 제1 축소 영역(AP1_SR)에서의 제1 측벽(BP1_SW1)과 제2 방향(D2)으로 제1 폭 간격(WD11)만큼 이격될 수 있다.
평면도적으로, 제1 확장 영역(AP1_LR)에서의 제2 측벽(BP1_SW2)은 제1 축소 영역(AP1_SR)에서의 제2 측벽(BP1_SW2)과 제2 방향(D2)으로 제2 폭 간격(WD12)만큼 이격될 수 있다.
제1 폭 간격(WD11)은 제2 폭 간격(WD12)과 동일한 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1)은 제1 소오스/드레인 패턴의 제2 수평 측벽(150A_LSW2)과 대칭일 수 있다. 도시된 것과 달리, 제1 소오스/드레인 패턴의 제1 수평 측벽(150A_LSW1)은 제1 소오스/드레인 패턴의 제2 수평 측벽(150A_LSW2)과 비대칭일 수 있다.
제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L21)는, 제1 소오스/드레인 패턴의 제2 경계면(150A_F2)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L22)보다 클 수 있다.
또는, 제2 시트 패턴(NS12)와 접촉한 제1 게이트 스페이서의 외측벽(140OS)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L21_S)는, 제3 시트 패턴(NS13)과 접촉한 제1 게이트 스페이서의 외측벽(140OS)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L22_S)보다 클 수 있다.
예를 들어, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제1 수평 교차점(150A_LFC1)까지의 거리(L11)는, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L21)와 동일할 수 있다.
도시된 것과 달리, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제1 수평 교차점(150A_LFC1)까지의 거리(L11)는, 제1 소오스/드레인 패턴의 제1 경계면(150A_F1)으로부터 제2 수평 교차점(150A_LFC2)까지의 거리(L21)와 다를 수 있다. 제1 폭 간격(WD11) 및 제2 폭 간격(WD12)에 따라, 제1 수평 교차점(150A_LFC1) 및 제2 수평 교차점(150A_LFC2)의 위치는 달라질 수 있다.
제1 종점 연장선(150A_EX1)은 제2 경계면(150A_F2)의 제1 종점(150A_P21)을 지나지 않는다. 제2 종점 연장선(150A_EX2)은 제2 경계면(150A_F2)의 제2 종점(150A_P22)을 지나지 않는다.
도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 소오스/드레인 패턴(150A, 150B, 150C)는 각각 폭 확장 영역을 포함하지 않는다.
소오스/드레인 패턴(150A, 150B, 150C)의 제1 방향(D1)으로의 폭은 제1 하부 패턴(BP1)에서 멀어짐에 따라 증가하다가 감소할 수 있다.
도 16 및 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 17은 도 16의 제1 활성 패턴(AP1)을 특정한 높이에서 잘라 위에서 바라본 평면도일 수 있다. 다르게 설명하면, 도 16의 A - A를 따라 절단한 단면도는 도 2와 동일할 수 있다. 도 17은 도 2의 G - G 따라 잘라 위에서 본 평면도일 수 있다.
도 16 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 확장 영역(AP1_LR)에서의 제1 측벽(BP1_SW1)과, 제1 테이퍼 영역(AP1_TA)에서의 제1 측벽(BP_SW1)의 경계는 라운딩된 모양을 가질 수 있다.
제1 축소 영역(AP1_SR)에서의 제1 측벽(BP1_SW1)과, 제1 테이퍼 영역(AP1_TA)에서의 제1 측벽(BP_SW1)의 경계는 라운딩된 모양을 가질 수 있다.
제3 시트 패턴(NS13)은 제2 방향(D2)으로 대향되는 제3 측벽 및 제4 측벽을 포함할 수 있다. 제3 시트 패턴(NS13)의 제3 측벽은 제1 하부 패턴의 제1 측벽(BP1_SW1)에 대응되고, 제3 시트 패턴(NS13)의 제4 측벽은 제1 하부 패턴의 제2 측벽(BP1_SW2)에 대응될 수 있다. 즉, 제3 시트 패턴(NS13)의 제3 측벽은 제3 시트 패턴(NS13)의 제4 측벽보다 제1 수평 교차점(150A_LFC1)에 가깝다.
제1 확장 영역(AP1_LR)에서의 제1 측벽(BP1_SW1)과, 제1 테이퍼 영역(AP1_TA)에서의 제1 측벽(BP_SW1)의 경계는 라운딩된 모양을 가지므로, 평면도적 관점에서 제3 시트 패턴(NS13)의 제3 측벽은 라운딩된 모양을 가질 수 있다. 제3 시트 패턴(NS13)의 제3 측벽과 달리, 제3 시트 패턴(NS13)의 제4 측벽은 직선 모양을 가질 수 있다.
제1 소오스/드레인 패턴(150A)과 접촉한 제2 시트 패턴(NS12)은 제2 방향(D2)으로 대향되는 제3 측벽 및 제4 측벽을 포함할 수 있다. 제2 시트 패턴(NS12)의 제3 측벽은 제1 하부 패턴의 제1 측벽(BP1_SW1)에 대응되고, 제2 시트 패턴(NS12)의 제4 측벽은 제1 하부 패턴의 제2 측벽(BP1_SW2)에 대응될 수 있다.
평면도적 관점에서, 제2 시트 패턴(NS12)의 제3 측벽 및 제1 소오스/드레인 패턴(150A)과 접촉하는 제1 게이트 스페이서의 연결 측벽(140CS)은 라운딩된 모양을 가질 수 있다. 반면, 제2 시트 패턴(NS12)의 제4 측벽 및 제1 소오스/드레인 패턴(150A)과 접촉하는 제1 게이트 스페이서의 연결 측벽(140CS)은 직선 모양을 가질 수 있다.
도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 19는 도 18의 H - H를 따라 절단한 예시적인 단면도이다. 도 20은 도 2의 G - G 따라 잘라 위에서 본 평면도이다. 도 21은 도 19의 J - J를 따라 잘라 위에서 본 평면도이다.
한편, 도 18의 A - A를 따라 절단한 단면도는 도 2와 동일할 수 있다. 덧붙여, 도 18의 제1 영역(I)에 관한 설명은 도 1 내지 도 11을 이용하여 설명한 것과 실질적으로 동일할 수 있다. 따라서, 이하의 설명은 도 18의 제2 영역(II)에 관한 내용을 중심으로 설명한다.
도 18 내지 도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 복수의 제1 게이트 전극(120)과, 복수의 제2 게이트 전극(220)과, 제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C)과, 제4 소오스/드레인 패턴(250A)과, 제5 소오스/드레인 패턴(250B)과, 제6 소오스/드레인 패턴(250C)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II)은 PMOS가 형성되는 영역일 수 있다.
제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)과, 제1 소오스/드레인 패턴(150A)과, 제2 소오스/드레인 패턴(150B)과, 제3 소오스/드레인 패턴(150C)은 기판(100)의 제1 영역(I)에 배치된다. 제2 활성 패턴(AP2)과, 복수의 제2 게이트 전극(220)과, 제4 소오스/드레인 패턴(250A)과, 제5 소오스/드레인 패턴(250B)과, 제6 소오스/드레인 패턴(250C)은 기판(100)의 제2 영역(II)에 배치된다.
제2 활성 패턴(AP2)은 기판(100) 상에 배치될 수 있다. 제2 활성 패턴(AP2)은 제1 방향(D1)으로 길게 연장될 수 있다. 제2 활성 패턴(AP2)은 제2 확장 영역(AP2_LR)과, 제2 축소 영역(AP2_SR)과, 제2 테이퍼 영역(AP1_TA)을 포함한다. 제2 테이퍼 영역(AP2_TA)은 제2 확장 영역(AP2_LR)과, 제2 축소 영역(AP2_SR) 사이에 배치된다. 예를 들어, 제2 확장 영역(AP2_LR)의 폭(W51)은 제2 축소 영역(AP2_SR)의 폭(W52)보다 크다.
제2 활성 패턴(AP2)의 제1 측벽은 제2 하부 패턴의 제1 측벽(BP2_SW1)일 수 있다. 제2 활성 패턴(AP2)의 제2 측벽은 제2 하부 패턴의 제2 측벽(BP2_SW2)일 수 있다. 평면도적 관점으로, 제2 하부 패턴의 제1 측벽(BP2_SW1)은 제1 방향(D1)으로 연장되고, 요철 모양을 가질 수 있다. 제2 하부 패턴의 제2 측벽(BP2_SW2)은 제1 방향(D1)으로 연장되고, 직선 모양을 가질 수 있다.
평면도적 관점에서, 제1 확장 영역(AP1_LR)에서의 제1 측벽(BP1_SW1)은 제1 축소 영역(AP1_SR)에서의 제1 측벽(BP1_SW1)과 제2 방향(D2)으로 제3 폭 간격(WD21)만큼 이격될 수 있다. 제2 확장 영역(AP2_LR)에서의 제1 측벽(BP2_SW1)은 제2 축소 영역(AP2_SR)에서의 제2 측벽(BP2_SW1)과 제2 방향(D2)으로 제4 폭 간격(WD22)만큼 이격될 수 있다. 제3 폭 간격(WD21)은 제4 폭 간격(WD22)과 다르다.
제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제4 시트 패턴(NS21)과, 복수의 제5 시트 패턴(NS22)과, 복수의 제6 시트 패턴(NS23)을 포함할 수 있다.
제2 하부 패턴(BP2)은 기판(100)으로부터 돌출될 수 있다. 제2 하부 패턴(BP2)은 제1 방향(D1)으로 길게 연장될 수 있다. 복수의 제4 시트 패턴(NS21)은 제2 확장 영역(AP2_LR)에 배치될 수 있다. 복수의 제5 시트 패턴(NS22)은 제2 축소 영역(AP2_SR)에 배치될 수 있다. 복수의 제6 시트 패턴(NS23)은 제2 확장 영역(AP2_LR) 및 제2 테이퍼 영역(AP2_TA)의 경계 부분에 배치될 수 있다. 도시되지 않았지만, 복수의 제6 시트 패턴(NS23)은 제2 축소 영역(AP2_SR) 및 제2 테이퍼 영역(AP2_TA)의 경계 부분에 배치될 수 있다.
제4 시트 패턴(NS21), 제5 시트 패턴(NS22) 및 제6 시트 패턴(NS23)은 각각 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 하부 패턴(BP2) 및 시트 패턴(NS21, NS22, NS23)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 하부 패턴(BP2)은 실리콘을 포함하는 실리콘 하부 패턴이고, 시트 패턴(NS21, NS22, NS23)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 시트 패턴(NS21, NS22, NS23)을 감쌀 수 있다.
제2 게이트 구조체(GS2)는 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(245)을 포함할 수 있다. 제2 게이트 구조체(GS2)는 제2 이너 게이트 구조체(INT_GS2)를 포함할 수 있다. 제2 게이트 스페이서(240)는 내측벽(240IS)과, 연결 측벽(240CS)과, 외측벽(240OS)을 포함할 수 있다. 제2 게이트 구조체(GS2)에 관한 설명은 제1 게이트 구조체(GS1)에 관한 설명과 실질적으로 동일하므로, 이하 생략한다.
제4 소오스/드레인 패턴(250A)과, 제5 소오스/드레인 패턴(250B)과, 제6 소오스/드레인 패턴(250C)는 제2 활성 패턴(AP2) 상에 배치될 수 있다.
제4 소오스/드레인 패턴(250A)은 제2 테이퍼 영역(AP2_TA)의 제2 하부 패턴(BP2) 상에 배치된다. 제4 소오스/드레인 패턴(250A)은 제1 방향(D1)으로 인접한 제5 시트 패턴(NS22) 및 제6 시트 패턴(NS23)과 연결된다. 제4 소오스/드레인 패턴(250A)은 제5 시트 패턴(NS22) 및 제6 시트 패턴(NS23)과 접촉한다.
제5 소오스/드레인 패턴(250B)은 제2 확장 영역(AP2_LR)의 제2 하부 패턴(BP2) 상에 배치된다. 제5 소오스/드레인 패턴(250B)은 제1 방향(D1)으로 인접한 제4 시트 패턴(NS21) 및 제6 시트 패턴(NS23)과 접촉한다. 제6 소오스/드레인 패턴(250C)은 제2 축소 영역(AP2_SR)의 제2 하부 패턴(BP2) 사이에 배치된다. 제6 소오스/드레인 패턴(250C)은 제1 방향(D1)으로 인접한 제5 시트 패턴(NS22) 사이에 배치되고, 제1 방향(D1)으로 인접한 제5 시트 패턴(NS22)과 접촉한다.
제4 소오스/드레인 패턴(250A)과, 제5 소오스/드레인 패턴(250B)과, 제6 소오스/드레인 패턴(250C)은 제2 이너 게이트 구조체(INT_GS2)에 포함된 제2 게이트 절연막(230)과 접촉할 수 있다.
제4 소오스/드레인 패턴(250A)은 제4 반도체 라이너막(251A)과, 제4 반도체 필링막(252A)을 포함한다. 제5 소오스/드레인 패턴(250B)은 제5 반도체 라이너막(251B)과, 제5 반도체 필링막(252B)을 포함한다. 제6 소오스/드레인 패턴(250C)은 제6 반도체 라이너막(251C)과, 제6 반도체 필링막(252C)을 포함한다. 반도체 라이너막(251A, 251B, 251C) 각각은 실리콘-게르마늄막을 포함할 수 있다. 반도체 필링막(252A, 252B, 252C) 각각은 실리콘-게르마늄막을 포함할 수 있다. 반도체 필링막(252A, 252B, 252C)의 게르마늄 분율은 반도체 라이너막(251A, 251B, 251C)의 게르마늄의 분율보다 크다. 반도체 라이너막(252A, 252B, 252C) 및 반도체 필링막(252A, 252B, 252C)은 도핑된 p형 불순물을 포함할 수 있다.
이하에서, 도 19 및 도 21을 이용하여, 평면도적 관점의 소오스/드레인 패턴(250A, 250B, 250C)의 모양이 설명된다.
제4 소오스/드레인 패턴(250A)은 제5 시트 패턴(NS22)과 접촉하는 제1 경계면(250A_F1)과, 제6 시트 패턴(NS23)과 접촉하는 제2 경계면(250A_F2)을 포함할 수 있다. 제4 소오스/드레인 패턴의 제1 경계면(250A_F1) 및 제4 소오스/드레인 패턴의 제2 경계면(250A_F2)은 제4 반도체 라이너막(251A)에 의해 정의된다. 제4 소오스/드레인 패턴의 제1 경계면(250A_F1)의 제2 방향(D2)으로의 폭(W61)은, 제4 소오스/드레인 패턴의 제2 경계면(250A_F2)의 제2 방향(D2)으로의 폭(W62)보다 작다.
제4 소오스/드레인 패턴(250A)은 제2 방향(D2)으로 대향되는 제1 수평 측벽(250A_LSW1)과, 제2 수평 측벽(250A_LSW2)을 포함할 수 있다. 제4 소오스/드레인 패턴의 제1 수평 측벽(250A_LSW1)은 제7 수평 교차점(250A_LFC1)을 포함한다. 제4 소오스/드레인 패턴의 제2 수평 측벽(250A_LSW2)은 제8 수평 교차점(250A_LFC2)을 포함한다.
제4 소오스/드레인 패턴의 제1 수평 측벽(250A_LSW1)은 제4 소오스/드레인 패턴의 제2 수평 측벽(250A_LSW2)과 비대칭일 수 있다.
제4 소오스/드레인 패턴의 제1 경계면(250A_F1)으로부터 제7 수평 교차점(250A_LFC1)까지의 거리(L71)는, 제4 소오스/드레인 패턴의 제2 경계면(250A_F2)으로부터 제7 수평 교차점(250A_LFC1)까지의 거리(L72)보다 클 수 있다.
제4 소오스/드레인 패턴의 제1 경계면(250A_F1)으로부터 제8 수평 교차점(250A_LFC2)까지의 거리(L81)는, 제4 소오스/드레인 패턴의 제2 경계면(250A_F2)으로부터 제8 수평 교차점(250A_LFC2)까지의 거리(L82)와 동일할 수 있다.
제4 소오스/드레인 패턴의 제1 경계면(250A_F1)으로부터 제7 수평 교차점(250A_LFC1)까지의 거리(L71)는, 제4 소오스/드레인 패턴의 제1 경계면(250A_F1)으로부터 제8 수평 교차점(250A_LFC2)까지의 거리(L81)보다 클 수 있다. 제4 소오스/드레인 패턴의 제2 경계면(250A_F2)으로부터 제7 수평 교차점(250A_LFC1)까지의 거리(L72)는 제4 소오스/드레인 패턴의 제2 경계면(250A_F2)으로부터 제8 수평 교차점(250A_LFC2)까지의 거리(L82)보다 작을 수 있다.
제4 소오스/드레인 패턴(250A)에서, 제7 수평 교차점(250A_LFC1)은 제8 수평 교차점(250A_LFC2)과 제1 방향(D1)으로 제2 팁 간격(LD2)만큼 이격될 수 있다.
도 20의 제1 소오스/드레인 패턴(150A)에서, 제1 수평 교차점(150A_LFC1)은 제2 수평 교차점(150A_LFC2)과 제1 방향(D1)으로 제1 팁 간격(LD1)만큼 이격될 수 있다.
제1 팁 간격(LD1)은 제2 팁 간격(LD2)과 다르다. 제1 팁 간격(LD1)과 제2 팁 간격(LD2)의 차이는 제3 폭 간격(WD21)과 제4 폭 간격(WD22)의 차이로부터 기인될 수 있다.
제3 폭 간격(WD21)은 제1 팁 간격(LD1)에 영향을 줄 수 있다. 제4 폭 간격(WD22)은 제2 팁 간격(LD2)에 영향을 줄 수 있다. 예를 들어, 제3 폭 간격(WD21)이 커지면, 제1 팁 간격(LD1)도 커질 수 있다. 제3 폭 간격(WD21)과 제4 폭 간격(WD22)의 차이가 커지면, 제1 팁 간격(LD1)과 제2 팁 간격(LD2)의 차이도 커질 수 있다.
제5 소오스/드레인 패턴(250B)은 제2 방향(D2)으로 대향되는 제1 수평 측벽(250B_LSW1)과, 제2 수평 측벽(250B_LSW2)을 포함할 수 있다. 제5 소오스/드레인 패턴의 제1 수평 측벽(250B_LSW1)은 제9 수평 교차점(250B_LFC1)을 포함한다. 제5 소오스/드레인 패턴의 제2 수평 측벽(250B_LSW2)은 제10 수평 교차점(250B_LFC2)을 포함한다.
제6 소오스/드레인 패턴(250C)은 제2 방향(D2)으로 대향되는 제1 수평 측벽(250C_LSW1)과, 제2 수평 측벽(250C_LSW2)을 포함할 수 있다. 제6 소오스/드레인 패턴의 제1 수평 측벽(250C_LSW1)은 제11 수평 교차점(250C_LFC1)을 포함한다. 제6 소오스/드레인 패턴의 제2 수평 측벽(250C_LSW2)은 제12 수평 교차점(250C_LFC2)을 포함한다.
제5 소오스/드레인 패턴의 제1 수평 측벽(250B_LSW1)은 제5 소오스/드레인 패턴의 제2 수평 측벽(250B_LSW2)과 대칭일 수 있다. 제6 소오스/드레인 패턴의 제1 수평 측벽(250C_LSW1)은 제6 소오스/드레인 패턴의 제2 수평 측벽(250C_LSW2)과 대칭일 수 있다.
제5 소오스/드레인 패턴(250B) 및 제6 소오스/드레인 패턴(250C)에 관한 설명은 제2 소오스/드레인 패턴(150B) 및 제3 소오스/드레인 패턴(150C)에 관한 설명과 실질적으로 동일할 수 있으므로, 이하 생략한다.
평면도적 관점에서, 제5 시트 패턴(N22)과 접촉하는 제4 반도체 라이너막(251A)의 폭(W61)은 제6 시트 패턴(N23)과 접촉하는 제4 반도체 라이너막(251A)의 폭(W62)보다 작다. 제6 시트 패턴(NS23)과 접촉하는 제5 반도체 라이너막(251B)의 폭(W63)은 제6 시트 패턴(N23)과 접촉하는 제4 반도체 라이너막(251A)의 폭(W62)보다 크다.
제5 시트 패턴(N22)과 접촉하는 제4 반도체 라이너막(251A)의 두께(T31)는 제6 시트 패턴(N23)과 접촉하는 제4 반도체 라이너막(251A)의 두께(T32)보다 크다. 제6 시트 패턴(NS23)과 접촉하는 제5 반도체 라이너막(251B)의 두께(T33)는 제6 시트 패턴(N23)과 접촉하는 제4 반도체 라이너막(251A)의 두께(T32)보다 작다.
제2 소오스/드레인 컨택(280)은 소오스/드레인 패턴(250A, 250B, 250C) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(280)은 소오스/드레인 패턴(250A, 250B, 250C)과 연결될 수 있다. 제2 소오스/드레인 컨택(280)은 층간 절연막(190) 및 소오스/드레인 식각 정지막(185)을 통과하여 소오스/드레인 패턴(250A, 250B, 250C)과 연결될 수 있다.
제2 소오스/드레인 컨택(280)과 소오스/드레인 패턴(250A, 250B, 250C) 사이에, 제2 컨택 실리사이드막(255)이 더 배치될 수 있다.
제2 소오스/드레인 컨택(280)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제2 소오스/드레인 컨택(280)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
제2 컨택 실리사이드막(255)은 금속 실리사이드를 포함할 수 있다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 18 내지 도 21을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 22의 제2 영역(II)을 특정한 높이에서 잘라 위에서 바라볼 때, 평면도는 도 13과 유사할 수 있다.
도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 평면도적으로, 각각의 제2 하부 패턴의 제1 측벽(BP2_SW1) 및 제2 하부 패턴의 제2 측벽(BP2_SW2)은 제1 방향(D1)으로 연장되고, 요철 모양을 가질 수 있다.
제2 확장 영역(AP2_LR)에서의 제1 측벽(BP2_SW1)은, 제2 축소 영역(AP2_SR)에서의 제1 측벽(BP2_SW1)과 제1 방향(D1)을 따라 직선으로 정렬되지 않는다.
제2 확장 영역(AP2_LR)에서의 제2 측벽(BP2_SW2)은, 제2 축소 영역(AP2_SR)에서의 제2 측벽(BP2_SW2)과 제1 방향(D1)을 따라 직선으로 정렬되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 120, 220: 게이트 전극
AP1, AP2: 활성 패턴 BP1, BP2: 하부 패턴
150A, 150B, 150C, 250A, 250B, 250C: 소오스/드레인 패턴
NS11, NS12, NS13, NS21, NS22, NS23: 시트 패턴

Claims (20)

  1. 제1 방향으로 이격된 제1 시트 패턴 및 제2 시트 패턴; 및
    상기 제1 시트 패턴 및 상기 제2 시트 패턴 사이에서 배치되고, 상기 제1 시트 패턴과 접촉하는 제1 경계면과 상기 제2 시트 패턴과 접촉하는 제2 경계면을 포함하는 소오스/드레인 패턴을 포함하고,
    평면도적 관점에서, 상기 소오스/드레인 패턴은 제2 방향으로 대향되는 제1 측벽 및 제2 측벽을 포함하고,
    상기 소오스/드레인 패턴의 제1 측벽은 제1 경사 측벽과, 제2 경사 측벽과, 상기 제1 경사 측벽 및 상기 제2 경사 측벽이 만나는 제1 수평 교차점을 포함하고,
    상기 제1 경계면의 상기 제2 방향으로의 폭은 상기 제2 경계면의 상기 제2 방향으로의 폭과 다르고,
    상기 제1 경계면으로부터 상기 제1 수평 교차점까지의 거리는 상기 제2 경계면으로부터 상기 제1 수평 교차점까지의 거리보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 경계면의 상기 제2 방향으로의 폭은 상기 제2 경계면의 상기 제2 방향으로의 폭보다 작은 반도체 장치.
  3. 제1 항에 있어서,
    각각의 상기 제1 경계면 및 상기 제2 경계면은 상기 제2 방향으로 이격된 제1 종점과 제2 종점을 포함하고,
    상기 제1 경계면의 제1 종점은 상기 제1 경계면의 제2 종점보다 상기 소오스/드레인 패턴의 제1 측벽에 가깝고,
    상기 제2 경계면의 제1 종점은 상기 제2 경계면의 제2 종점보다 상기 소오스/드레인 패턴의 제1 측벽에 가깝고,
    상기 제1 경계면의 제1 종점을 지나 상기 제1 방향으로 연장되는 종점 연장선은 상기 제2 경계면의 제1 종점을 지나지 않는 반도체 장치.
  4. 제1 항에 있어서,
    평면도적 관점에서, 상기 소오스/드레인 패턴의 제2 측벽은 제3 경사 측벽과, 제4 경사 측벽과, 상기 제3 경사 측벽 및 상기 제4 경사 측벽이 만나는 제2 수평 교차점을 포함하고,
    상기 제1 시트 패턴으로부터 상기 제2 수평 교차점까지의 거리는 상기 제2 시트 패턴에서 상기 제2 수평 교차점까지의 거리와 동일한 반도체 장치.
  5. 제4 항에 있어서,
    각각의 상기 제1 경계면 및 상기 제2 경계면은 상기 제2 방향으로 이격된 제1 종점과 제2 종점을 포함하고,
    상기 제1 경계면의 제1 종점은 상기 제1 경계면의 제2 종점보다 상기 소오스/드레인 패턴의 제1 측벽에 가깝고,
    상기 제2 경계면의 제1 종점은 상기 제2 경계면의 제2 종점보다 상기 소오스/드레인 패턴의 제1 측벽에 가깝고,
    상기 제1 경계면의 제1 종점을 지나 상기 제1 방향으로 연장된 제1 종점 연장선은 상기 제2 경계면의 제1 종점을 지나지 않고,
    상기 제1 경계면의 제2 종점을 지나 상기 제1 방향으로 연장된 제2 종점 연장선은 상기 제2 경계면의 제2 종점을 지나는 반도체 장치.
  6. 제1 항에 있어서,
    상기 소오스/드레인 패턴의 제2 측벽은 제3 경사 측벽과, 제4 경사 측벽과, 상기 제3 경사 측벽 및 상기 제4 경사 측벽이 만나는 제2 수평 교차점을 포함하고,
    상기 제1 시트 패턴으로부터 상기 제2 수평 교차점까지의 거리는 상기 제2 시트 패턴에서 상기 제2 수평 교차점까지의 거리보다 큰 반도체 장치.
  7. 제6 항에 있어서,
    각각의 상기 제1 경계면 및 상기 제2 경계면은 상기 제2 방향으로 이격된 제1 종점과 제2 종점을 포함하고,
    상기 제1 경계면의 제1 종점은 상기 제1 경계면의 제2 종점보다 상기 소오스/드레인 패턴의 제1 측벽에 가깝고,
    상기 제2 경계면의 제1 종점은 상기 제2 경계면의 제2 종점보다 상기 소오스/드레인 패턴의 제1 측벽에 가깝고,
    상기 제1 경계면의 제1 종점을 지나 상기 제1 방향으로 연장된 제1 종점 연장선은 상기 제2 경계면의 제1 종점을 지나지 않고,
    상기 제1 경계면의 제2 종점을 지나 상기 제1 방향으로 연장된 제2 종점 연장선은 상기 제2 경계면의 제2 종점을 지나지 않는 반도체 장치.
  8. 제1 항에 있어서,
    상기 소오스/드레인 패턴은 상기 제1 시트 패턴 및 상기 제2 시트 패턴과 접촉하는 반도체 라이너막과, 상기 반도체 라이너막 상의 반도체 필링막을 포함하고,
    평면도적 관점에서, 상기 반도체 라이너막은 상기 제1 시트 패턴과 접촉한 제1 서브 라이너막과, 상기 제2 시트 패턴과 접촉한 제2 서브 라이너막을 포함하고,
    상기 반도체 필링막은 상기 제1 서브 라이너막과 상기 제2 서브 라이너막 사이에 배치되고,
    상기 제1 서브 라이너막의 상기 제2 방향으로의 폭은 상기 제2 서브 라이너막의 상기 제2 방향으로의 폭보다 작은 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 서브 라이너막의 상기 제1 방향으로의 두께는 상기 제2 서브 라이너막의 상기 제1 방향으로의 두께와 다른 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 서브 라이너막 및 상기 제2 서브 라이너막은 각각 상기 반도체 필링막을 바라보는 내측면을 포함하고,
    상기 제1 서브 라이너막의 내측면은 제1 패싯 부분과, 상기 제1 패싯 부분과 연결되고 상기 제2 방향으로 연장된 제1 연결 부분을 포함하고,
    상기 제2 서브 라이너막의 내측면은 제2 패싯 부분과, 상기 제2 패싯 부분과 연결되고 상기 제2 방향으로 연장된 제2 연결 부분을 포함하고,
    상기 제1 연결 부분의 상기 제2 방향으로의 폭은 상기 제2 연결 부분의 상기 제2 방향으로의 폭과 다른 반도체 장치.
  11. 제1 방향으로 이격된 제1 시트 패턴 및 제2 시트 패턴; 및
    상기 제1 시트 패턴 및 상기 제2 시트 패턴 사이에서 배치되고, 상기 제1 시트 패턴과 접촉하는 제1 경계면과 상기 제2 시트 패턴과 접촉하는 제2 경계면을 포함하는 소오스/드레인 패턴을 포함하고,
    평면도적 관점에서, 상기 소오스/드레인 패턴은 제2 방향으로 대향되는 제1 측벽 및 제2 측벽을 포함하고,
    상기 소오스/드레인 패턴의 제1 측벽은 제1 경사 측벽과, 제2 경사 측벽과, 상기 제1 경사 측벽 및 상기 제2 경사 측벽이 만나는 제1 수평 교차점을 포함하고,
    상기 소오스/드레인 패턴의 제2 측벽은 제3 경사 측벽과, 제4 경사 측벽과, 상기 제3 경사 측벽 및 상기 제4 경사 측벽이 만나는 제2 수평 교차점을 포함하고,
    상기 제1 경계면의 상기 제2 방향으로의 폭은 상기 제2 경계면의 상기 제2 방향으로의 폭보다 작고,
    상기 제1 경계면으로부터 상기 제1 수평 교차점까지의 거리는 상기 제1 경계면으로부터 상기 제2 수평 교차점까지의 거리와 다른 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 경계면으로부터 상기 제1 수평 교차점까지의 거리는 상기 제1 경계면으로부터 상기 제2 수평 교차점까지의 거리보다 크고,
    상기 제1 시트 패턴으로부터 상기 제2 수평 교차점까지의 거리는 상기 제2 시트 패턴에서 상기 제2 수평 교차점까지의 거리와 동일한 반도체 장치.
  13. 제12 항에 있어서,
    각각의 상기 제1 경계면 및 상기 제2 경계면은 상기 제2 방향으로 이격된 제1 종점과 제2 종점을 포함하고,
    상기 제1 경계면의 제1 종점은 상기 제1 경계면의 제2 종점보다 상기 소오스/드레인 패턴의 제1 측벽에 가깝고,
    상기 제2 경계면의 제1 종점은 상기 제2 경계면의 제2 종점보다 상기 소오스/드레인 패턴의 제1 측벽에 가깝고,
    상기 제1 경계면의 제1 종점을 지나 상기 제1 방향으로 연장된 제1 종점 연장선은 상기 제2 경계면의 제1 종점을 지나지 않고,
    상기 제1 경계면의 제2 종점을 지나 상기 제1 방향으로 연장된 제2 종점 연장선은 상기 제2 경계면의 제2 종점을 지나는 반도체 장치.
  14. 제11 항에 있어서,
    상기 소오스/드레인 패턴은 상기 제1 시트 패턴 및 상기 제2 시트 패턴과 접촉하는 반도체 라이너막과, 상기 반도체 라이너막 상의 반도체 필링막을 포함하고,
    평면도적 관점에서, 상기 반도체 라이너막은 상기 제1 시트 패턴과 접촉한 제1 서브 라이너막과, 상기 제2 시트 패턴과 접촉한 제2 서브 라이너막을 포함하고,
    상기 반도체 필링막은 상기 제1 서브 라이너막과 상기 제2 서브 라이너막 사이에 배치되고,
    상기 제1 서브 라이너막의 상기 제1 방향으로의 두께는 상기 제2 서브 라이너막의 상기 제1 방향으로의 두께보다 큰 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 서브 라이너막 및 상기 제2 서브 라이너막은 각각 상기 반도체 필링막을 바라보는 내측면을 포함하고,
    상기 제1 서브 라이너막의 내측면은 제1 패싯 부분과, 상기 제1 패싯 부분과 연결되고 상기 제2 방향으로 연장된 제1 연결 부분을 포함하고,
    상기 제2 서브 라이너막의 내측면은 제2 패싯 부분과, 상기 제2 패싯 부분과 연결되고 상기 제2 방향으로 연장된 제2 연결 부분을 포함하고,
    상기 제1 연결 부분의 상기 제2 방향으로의 폭은 상기 제2 연결 부분의 상기 제2 방향으로의 폭보다 작은 반도체 장치.
  16. 제1 방향으로 대향된 제1 측벽 및 제2 측벽을 포함하는 제1 시트 패턴;
    상기 제1 시트 패턴의 제1 측벽과 접촉하는 제1 소오스/드레인 패턴; 및
    상기 제1 시트 패턴의 제2 측벽과 접촉하는 제2 소오스/드레인 패턴을 포함하고,
    평면도적 관점에서, 상기 제1 소오스/드레인 패턴 및 상기 제2 소오스/드레인 패턴은 각각 제2 방향으로 대향되는 제1 측벽 및 제2 측벽을 포함하고,
    상기 제1 소오스/드레인 패턴의 제1 측벽은 제1 경사 측벽과, 제2 경사 측벽과, 상기 제1 경사 측벽 및 상기 제2 경사 측벽이 만나는 제1 수평 교차점을 포함하고,
    상기 제1 소오스/드레인 패턴의 제2 측벽은 제3 경사 측벽과, 제4 경사 측벽과, 상기 제3 경사 측벽 및 상기 제4 경사 측벽이 만나는 제2 수평 교차점을 포함하고,
    상기 제2 소오스/드레인 패턴의 제1 측벽은 제5 경사 측벽과, 제6 경사 측벽과, 상기 제5 경사 측벽 및 상기 제6 경사 측벽이 만나는 제3 수평 교차점을 포함하고,
    상기 제2 소오스/드레인 패턴의 제2 측벽은 제7 경사 측벽과, 제8 경사 측벽과, 상기 제7 경사 측벽 및 상기 제8 경사 측벽이 만나는 제4 수평 교차점을 포함하고,
    상기 제1 시트 패턴의 제1 측벽으로부터 상기 제1 수평 교차점까지의 거리는 상기 제1 시트 패턴의 제1 측벽으로부터 상기 제2 수평 교차점까지의 거리와 다르고,
    상기 제1 시트 패턴의 제2 측벽으로부터 상기 제3 수평 교차점까지의 거리는 상기 제1 시트 패턴의 제2 측벽으로부터 상기 제4 수평 교차점까지의 거리와 동일한 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 시트 패턴과 상기 제1 방향으로 이격되고, 상기 제1 소오스/드레인 패턴과 접촉하는 제2 시트 패턴을 더 포함하고,
    상기 제2 시트 패턴은 상기 제1 소오스/드레인 패턴과 접촉하는 제1 측벽을 포함하고,
    상기 제2 시트 패턴의 제1 측벽의 상기 제2 방향으로의 폭은 상기 제1 시트 패턴의 제1 측벽의 상기 제2 방향으로의 폭과 다른 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 소오스/드레인 패턴은 상기 제1 시트 패턴 및 상기 제2 시트 패턴과 접촉하는 반도체 라이너막과, 상기 반도체 라이너막 상의 반도체 필링막을 포함하고,
    평면도적 관점에서, 상기 반도체 라이너막은 상기 제1 시트 패턴과 접촉한 제1 서브 라이너막과, 상기 제2 시트 패턴과 접촉한 제2 서브 라이너막을 포함하고,
    상기 반도체 필링막은 상기 제1 서브 라이너막과 상기 제2 서브 라이너막 사이에 배치되고,
    상기 제1 서브 라이너막의 상기 제1 방향으로의 두께는 상기 제2 서브 라이너막의 상기 제1 방향으로의 두께와 다른 반도체 장치.
  19. 제16 항에 있어서,
    상기 제1 시트 패턴과 상기 제1 방향으로 이격되고, 상기 제2 소오스/드레인 패턴과 접촉하는 제2 시트 패턴을 더 포함하고,
    상기 제2 시트 패턴은 상기 제2 소오스/드레인 패턴과 접촉하는 제1 측벽을 포함하고,
    상기 제2 시트 패턴의 제1 측벽의 상기 제2 방향으로의 폭은 상기 제1 시트 패턴의 제2 측벽의 상기 제2 방향으로의 폭과 동일한 반도체 장치.
  20. 기판 상에, 제1 방향으로 돌출된 제1 하부 패턴;
    기판 상에, 상기 제1 방향으로 돌출된 제2 하부 패턴;
    상기 제1 하부 패턴 상에 배치되고, 제1 반도체 라이너막 및 제1 반도체 필링막을 포함하는 제1 소오스/드레인 패턴; 및
    상기 제2 하부 패턴 상에 배치되고, 제2 반도체 라이너막 및 제2 반도체 필링막을 포함하는 제2 소오스/드레인 패턴을 포함하고,
    상기 제1 소오스/드레인 패턴의 바닥면의 제2 방향으로의 폭은 상기 제2 소오스/드레인 패턴의 바닥면의 상기 제2 방향으로의 폭과 다르고,
    상기 제1 소오스/드레인 패턴의 측벽은 제1 수직 교차점을 포함하고,
    상기 제2 소오스/드레인 패턴의 측벽은 제2 수직 교차점을 포함하고,
    상기 제1 수직 교차점에서, 상기 제1 소오스/드레인 패턴의 상기 제2 방향으로의 폭은 최대이고,
    상기 제2 수직 교차점에서, 상기 제2 소오스/드레인 패턴의 상기 제2 방향으로의 폭은 최대이고,
    상기 제1 하부 패턴에서 상기 제1 수직 교차점까지의 높이는 상기 제2 하부 패턴에서 상기 제2 수직 교차점까지의 높이와 다른 반도체 장치.
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