CN117995889A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供了一种半导体装置及其制造方法。所述半导体装置包括：有源区域，从基底的上表面突出并且与基底的上表面平行地延伸；元件隔离区域，形成在基底上并且在有源区域周围；沟道，形成在有源区域的上表面上；栅极结构，围绕沟道的至少两个表面；间隔件，形成在栅极结构的两个侧壁上；以及源极/漏极层，与沟道的在两个侧壁接触并且通过间隔件与栅极结构绝缘。栅极结构在剖面中包括第一部分和在第一部分下方的第二部分，第一部分在第一方向上的宽度从栅极结构的上部朝向更靠近基底的下部增大，第二部分在第一方向上的宽度保持相同或减小。

Description

半导体装置及其制造方法
本申请要求于2022年11月1日向韩国知识产权局提交的第10-2022-0143807号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本公开的实施例涉及半导体装置和该半导体装置的制造方法。
背景技术
近来，半导体装置的尺寸减小，性能提高。因此，半导体装置中的晶体管之间的微小结构差异可以影响半导体装置的性能。通常，晶体管包括多晶硅栅电极。然而，为了满足性能要求，多晶硅栅电极被金属栅电极代替。实现金属栅电极的一种方法是“后栅极工艺”或“替换栅极工艺”。
然而，在诸如鳍式场效应晶体管(FinFET)、全环绕栅极FET(GAAFET)、多桥沟道FET(MBCFET)或其中晶体管沟道被插入到金属栅电极中的ForkFET的晶体管中，完美地垂直蚀刻侧壁是具有挑战性的。例如，具有朝向更靠近基底的下部扩展的形状的裙部形成在虚设栅电极下方。
虚设栅电极的裙部会导致使金属栅电极和源极/漏极绝缘的间隔件的下部变得更薄，并且当蚀刻虚设栅电极时，在间隔件的下部中形成针孔。
如上所述，当在间隔件的下部中形成针孔时，在后栅极工艺或替换栅极工艺期间，源极/漏极与虚设栅电极一起被去除，导致良率降低以及替换的金属栅电极与源极/漏极之间的短路。
发明内容
实施例提供了一种半导体装置，该半导体装置解决了由虚设栅极结构的裙部引起的问题。
实施例提供了一种半导体装置的制造方法，该方法解决了由虚设栅极结构的裙部引起的问题。
本公开的实施例提供了一种半导体装置，所述半导体装置包括：有源区域，在垂直于基底的上表面的方向上突出并且在平行于基底的上表面的第一方向上延伸；元件隔离区域，形成在基底上并且在有源区域周围；沟道，形成在有源区域的上表面上并且在第一方向上延伸；栅极结构，围绕沟道的至少两个表面并且在垂直于第一方向的第二方向上延伸；间隔件，形成在栅极结构的在第一方向上的两个侧壁上；以及源极/漏极层，与沟道的在第一方向上的两个侧壁接触并且通过间隔件与栅极结构绝缘。栅极结构在剖面中包括第一部分和在第一部分下方的第二部分，第一部分在第一方向上的宽度从栅极结构的上部朝向更靠近基底的下部增大，第二部分在第一方向上的宽度保持相同或减小。
栅极结构可以围绕一个沟道，并且围绕所述一个沟道的上表面和在第二方向上的侧壁。
栅极结构可以围绕多个沟道，并且围绕所述多个沟道中的至少一些沟道的上表面和下表面以及在第二方向上的侧壁。
栅极结构可以包括栅极绝缘图案和栅电极。
栅电极在剖面中可以包括：第一部分，第一部分的在第一方向上的宽度从栅电极的上部朝向更靠近基底的下部增大，以及第二部分，在第一部分下方，第二部分的在第一方向上的宽度保持相同。
栅电极在剖面中可以包括：第一部分，第一部分的在第一方向上的宽度从栅电极的上部朝向更靠近基底的下部增大，以及第二部分，在第一部分下方，第二部分的在第一方向上的宽度从第一部分朝向元件隔离区域减小。
栅电极在剖面中可以包括：第一部分，第一部分的在第一方向上的宽度从栅电极的上部朝向更靠近基底的下部增大，以及第二部分，在第一部分下方，第二部分的在第一方向上的宽度从第一部分朝向元件隔离区域减小然后增大。
实施例提供了一种半导体装置的制造方法，所述制造方法包括以下步骤：准备包括有源区域和元件隔离区域的基底，其中，在有源区域上形成在第一方向上延伸的有源图案；在元件隔离区域和有源图案上形成虚设栅极结构，虚设栅极结构在垂直于第一方向的第二方向上延伸；在有源图案、元件隔离区域和虚设栅极结构上形成虚设介电层；通过各向异性自上而下蚀刻方法选择性地暴露裙部，裙部的形状从虚设栅极结构的在第一方向上的侧壁朝向更靠近基底的下部扩展；蚀刻或氧化暴露的裙部；去除虚设介电层；在虚设栅极结构的侧壁上形成间隔件；通过使用虚设栅极结构和间隔件作为蚀刻掩模蚀刻有源图案来形成沟槽；在沟槽中形成源极/漏极层；以及去除虚设栅极结构并形成栅极结构。
有源图案可以包括多个有源图案。形成在基底上的所述多个有源图案中的全部可以相同或不同，并且有源图案中的每个可以包括鳍、多个纳米线或多个堆叠的纳米片。
虚设介电层可以形成为具有0.1nm至10nm的厚度。
各向异性自上而下蚀刻方法可以是反应离子蚀刻方法。
当蚀刻暴露的裙部时，通过干蚀刻方法和湿蚀刻方法中的一种来蚀刻暴露的裙部。
当暴露的裙部被氧化时，在去除虚设介电层时，可以将氧化的裙部与虚设介电层一起去除。
虚设栅极结构可以包括虚设栅极绝缘图案、虚设栅电极和虚设栅极掩模。
暴露的裙部可以包括虚设栅电极的裙部和虚设栅极绝缘图案的裙部。
当蚀刻暴露的裙部时，可以通过干蚀刻方法蚀刻虚设栅电极的裙部。
去除虚设介电层的步骤可以包括将由于去除虚设栅电极的裙部而暴露的虚设栅极绝缘图案的裙部与虚设介电层一起去除。
当蚀刻暴露的裙部时，可以通过湿蚀刻方法蚀刻虚设栅电极的裙部。
去除虚设介电层的步骤可以包括将由于去除虚设栅电极的裙部而暴露的虚设栅极绝缘图案的裙部与虚设介电层一起去除。
当氧化暴露的裙部时，虚设栅电极的裙部可以被氧化，并且去除虚设介电层的步骤可以包括将虚设栅电极的氧化的裙部和虚设栅极绝缘图案的裙部与虚设介电层一起去除。
根据实施例的半导体装置，可以抑制栅电极与源极/漏极层之间的电短路，并且可以通过在后栅极工艺或替换栅极工艺期间在去除虚设栅极结构时防止源极/漏极层被损坏来抑制良率的降低。
附图说明
图1、图3、图5、图10、图19和图21是示出根据实施例的半导体装置的制造方法的步骤的俯视图。
图2、图4、图6至图8、图11至图18、图20和图22是示出根据实施例的半导体装置的制造方法的步骤的剖视图。
图9是示出根据实施例的半导体装置的制造方法的步骤的透视图。
图23至图25是根据实施例的半导体装置的栅极结构的形状的剖视图。
具体实施方式
在下文中，将参照附图更全面地描述本公开的实施例，在附图中示出了公开的实施例。
在附图中，相同的附图标记可以表示整个说明书中的相同的元件。
根据实施例的半导体装置包括：有源区域，在垂直于基底的上表面的方向上突出并且在平行于基底的上表面的第一方向上延伸；元件隔离区域，形成在基底上并且在有源区域周围；沟道，形成在有源区域的上表面上并且在第一方向上延伸；栅极结构，围绕沟道的至少两个表面并且在垂直于第一方向的第二方向上延伸；间隔件，形成在栅极结构的在第一方向上的两个侧壁上；以及源极/漏极层，与沟道的在第一方向上的两个侧壁接触并且通过间隔件与栅极结构绝缘。栅极结构在剖面中包括第一部分和在第一部分下方的第二部分，第一部分在第一方向上的宽度从栅极结构的上部朝向更靠近基底的下部增大，第二部分在第一方向上的宽度保持相同或减小。
根据实施例的半导体装置可以解决由现有虚设栅极结构的裙部引起的问题。因此，半导体装置可以是诸如鳍式场效应晶体管(FinFET)、全环绕栅极FET(GAAFET)、多桥沟道FET(MBCFET)或其中沟道被插入到金属栅电极中的ForkFET的晶体管。
在实施例中，当半导体装置是FinFET时，栅极结构围绕一个沟道，并且围绕所述沟道的上表面和在第二方向上的侧壁。
在其他实施例中，当半导体装置是GAAFET、MBCFET或ForkFET时，栅极结构围绕多个沟道，并且围绕所述多个沟道中的至少一些沟道的上表面和下表面以及在第二方向上的侧壁。
沟道的侧壁以及上表面和下表面不一定是平坦表面，并且当沟道是纳米线时，沟道的侧壁以及上表面和下表面是弯曲表面。
参照图21和图23至图25，根据实施例的半导体装置包括栅极结构，该栅极结构在第一方向上的剖面中包括第一部分和位于比第一部分低的部分处的第二部分，第一部分在第一方向上的宽度从栅极结构的上部朝向更靠近基底的下部增大，第二部分具有在第一方向上的相同的宽度或在第一方向上的减小的宽度。
例如，栅极结构310包括栅极绝缘图案280和栅电极300。
例如，栅电极300具有上述剖面形状。参照图23，在实施例中，栅电极300在第一方向x上的剖面(B'-B)中具有第一部分和在第一部分下方的第二部分，第一部分在第一方向x上的宽度从栅电极300的上部朝向栅电极300的更靠近基底100的下部变宽，第二部分在第一方向x上具有相同的宽度。
参照图24，在实施例中，栅电极300在剖面(B'-B)中具有第一部分和在第一部分下方的第二部分，第一部分在第一方向x上的宽度从栅电极300的上部朝向栅电极300的更靠近基底100的下部变宽，第二部分在第一方向x上具有变窄的宽度。
参照图25，在实施例中，栅电极300在剖面(B'-B)中具有第一部分和在第一部分下方的第二部分，在第一部分中，栅电极300的在第一方向x上的宽度从栅电极300的上部朝向栅电极300的更靠近基底100的下部变宽，第二部分在第一方向x上变窄，然后再次变宽。
由于实施例的半导体装置包括上述形状的栅极结构(诸如栅电极)，因此可以抑制栅电极与源极/漏极层之间的电短路，并且可以在后栅极工艺或替换栅极工艺期间在去除虚设栅极结构时防止源极/漏极层被损坏，从而抑制良率的降低。
在下文中，将参照图1至图25详细描述根据实施例的半导体装置的制造方法。
如上所述，实施例的半导体装置是诸如FinFET、GAAFET、MBCFET和ForkFET中的一个的晶体管，但是在下文中，将详细描述其中半导体装置是MBCFET的实施例。
图1、图3、图5、图10、图19和图21是俯视图，图2是沿着图1的线A-A'截取的剖视图，图4是沿着图3的线A-A'截取的剖视图，图6是沿着图5的线A-A'截取的剖视图，图7和图8是沿着图5的线B-B'截取的剖视图，图9是图5的部分D的放大透视图，图11是沿着图10的线B-B'截取的剖视图，图12至图18是示出根据下面将要描述的工艺在图11的半导体装置中去除裙部的剖视图，图20是沿着图19的线B-B'截取的剖视图，图22至图25是沿着图21的线B-B'截取的剖视图。
在下文中，平行于基底100的上表面并且彼此交叉的两个方向分别被定义为第一方向和第二方向，并且垂直于基底100的上表面的方向被定义为第三方向。在下面的实施例中，第一方向和第二方向可以彼此正交。在图1至图25中，第一方向是x轴，第二方向是y轴，并且第三方向是z轴。第一方向至第三方向分别指x轴、y轴和z轴的两个方向。
在沿着线B-B'截取的剖视图中，从俯视图的下侧向上侧观察时的剖视图在剖视图的下部处指示为B-B'，并且x轴指示为向右方向。例如，图7是沿着图5的线B-B'截取的剖视图，并且示出了基于图5从底部到顶部的方向(即，有源图案的方向)，并且在剖视图的下部处指示为B-B'。然而，从俯视图的上侧向下侧观察时的剖视图在剖视图的下部处指示为B'-B，并且x轴指示为向左方向。例如，图8是沿着图5的线B-B'截取的剖视图，并且示出了基于图5从顶部到底部的方向(即，背向有源图案的方向)，并且在剖视图的下部处指示为B'-B。在附图中，即使x轴被示出为向左或向右，x轴方向的含义也不改变。
参照图1和图2，在实施例中，在基底100上交替且重复地堆叠牺牲层110和半导体层120。在附图中，两个牺牲层110置于三个半导体层120之间，但是半导体层和牺牲层的数量不必限于此。
半导体层120是适合于晶体管的沟道的单晶，并且包括例如硅。
牺牲层110包括相对于基底100和半导体层120具有蚀刻选择性的材料(诸如硅锗)。
基底100包括半导体材料，诸如硅、锗和硅锗中的至少一种或者III-V族化合物(诸如GaAs、AlGaAs、InAs和InGaAs中的至少一种)。在一些实施例中，基底100是绝缘体上硅(SOI)基底和绝缘体上锗(GOI)基底中的一种。
参照图3和图4，在实施例中，在最上面的半导体层120上形成沿着第一方向x延伸的硬掩模，并且通过使用硬掩模作为蚀刻掩模，蚀刻基底100的上部、半导体层120和牺牲层110。
因此，在基底100上形成沿着第一方向x延伸的有源区域105，并且形成有源图案，有源图案包括交替且重复地堆叠在有源区域105上的牺牲线112和半导体线122。
在实施例中，有源图案是其中牺牲线112和半导体线122交替且重复地堆叠的鳍结构。
例如，当要制造的半导体装置是FinFET时，有源图案具有鳍的形式；当要制造的半导体装置是GAAFET时，有源图案包括多个纳米线；当要制造的半导体装置是MBCFET时，有源图案包括堆叠的纳米片；并且当要制造的半导体装置是ForkFET时，有源图案是多个堆叠的纳米片。作为用于制造MBCFET的有源图案的堆叠的纳米片是其中牺牲线112和半导体线122交替且重复堆叠的鳍结构。
例如，在基底100上形成在第二方向y上彼此间隔开的多个鳍结构。
在去除硬掩模之后，在基底100上沉积覆盖有源区域105的侧壁并形成元件隔离区域130的绝缘层。
参照图5至图9，在实施例中，在基底100上形成部分地覆盖鳍结构和元件隔离区域130的虚设栅极结构175。
例如，在其上形成有鳍结构和元件隔离区域130的基底100上顺序形成虚设栅极绝缘膜、虚设栅电极膜和虚设栅极掩模膜，并且在虚设栅极掩模膜上形成沿着第二方向y延伸的光致抗蚀剂图案。使用光致抗蚀剂图案作为蚀刻掩模来蚀刻虚设栅极掩模膜，并且在基底100上形成虚设栅极掩模165。
虚设栅极绝缘膜包括例如氧化物(诸如氧化硅)；虚设栅电极膜包括例如多晶硅；并且虚设栅极掩模膜包括例如氮化物(诸如氮化硅)。
此后，通过使用虚设栅极掩模165作为蚀刻掩模来蚀刻其下方的虚设栅电极膜和虚设栅极绝缘膜，在基底100上分别形成虚设栅电极155和虚设栅极绝缘图案145。
因此，形成虚设栅极结构175，虚设栅极结构175包括虚设栅极绝缘图案145、虚设栅电极155和虚设栅极掩模165，虚设栅极绝缘图案145、虚设栅电极155和虚设栅极掩模165顺序地堆叠在有源区域105的一部分和与其相邻的元件隔离区域130的一部分上。
例如，虚设栅极结构175在第二方向y上延伸，并且覆盖鳍结构的上表面和鳍结构的在第二方向上的两个侧壁。
参照图9，在实施例中，虚设栅极结构175中接触鳍结构的侧壁的部分和接触元件隔离区域130的上表面的部分具有倾斜的侧壁，而不是与鳍结构的侧壁或元件隔离区域130的上表面垂直的侧壁。例如，在形成虚设栅极结构175的蚀刻工艺中，与虚设栅极结构175的上部相比，虚设栅极结构175的与鳍结构的侧壁接触的下部未被良好地图案化，因此，下部具有相对于鳍结构的侧壁或元件隔离区域130的上表面或基底100的上表面倾斜的侧壁。
参照图8和图9，在实施例中，虚设栅电极155的在第三方向z上不与虚设栅电极155的上部叠置的下部和虚设栅极绝缘图案145的在第三方向z上不与虚设栅电极155的上部叠置的部分形成在鳍结构的在第二方向y上的两个侧壁上，现在将称其为虚设栅极结构175的裙部200。虚设栅极结构175的裙部200具有从虚设栅极结构175的侧壁朝向虚设栅极结构175的更靠近基底100的下部扩展的形式。
图9示出了从鳍结构和虚设栅极结构175交叉的角的最高点与最低点之间的中间点形成裙部，但是裙部的形成位置或形状不必限于此。裙部的形成位置或形状可以根据虚设栅电极膜和虚设栅极绝缘膜的蚀刻工艺而变化。因此，图9示出了从鳍结构和虚设栅极结构175交叉的角的中间点形成裙部，但是其处形成裙部的点的范围可以从鳍结构和虚设栅极结构175交叉的角的最高点到该角的非常接近元件隔离区域的点。参照图10至图16，在根据实施例的半导体装置的制造方法中，选择性地去除虚设栅极结构175的裙部200。
例如，在实施例中，参照图10和图11，形成完全覆盖鳍结构、元件隔离区域130和虚设栅极结构175的虚设介电层210。
虚设介电层210由例如氧化物(诸如氧化硅)或低k介电材料(诸如SiCO)形成。虚设介电层通过例如原子层沉积(ALD)工艺整个地沉积在鳍结构、元件隔离区域130和虚设栅极结构175上。
此后，通过各向异性自上而下蚀刻方法蚀刻虚设介电层210，去除虚设栅极结构175的上表面上的虚设介电层210，并且保留虚设栅极结构175的侧表面上的虚设介电层而不去除。例如，当通过各向异性自上而下蚀刻方法蚀刻虚设介电层210时，选择性地暴露鳍结构的上表面、元件隔离区域130的上表面、虚设栅极结构175的上表面和虚设栅极结构175的裙部200。
作为各向异性自上而下蚀刻方法，可以使用温和条件下的反应离子蚀刻方法。
参照图12，在实施例中，虚设栅极结构175的包括起始点P的裙部200的上部因被虚设介电层210覆盖而不被暴露。例如，从裙部200开始的点P到裙部200被虚设介电层210暴露的点Q，裙部200被虚设介电层210覆盖。
虚设介电层210是薄的，并且具有例如约0.1nm至10nm的厚度，使得虚设栅极结构175的裙部200被最大程度地暴露。
即使虚设介电层210的厚度被控制为尽可能薄，虚设介电层210中的在点P与点Q之间的一些也不被去除。因此，在根据实施例的半导体装置的制造方法中，虚设栅极结构形成有特定形状，并且该特定形状也反映在根据上述制造方法制造的半导体装置的栅极结构中。
选择性暴露的裙部200可以通过蚀刻工艺被去除，或者可以被氧化并且在去除虚设介电层的后续工艺步骤中被去除。
参照图13，在实施例中，通过例如干蚀刻方法蚀刻选择性暴露的裙部200。在干蚀刻方法中，通过各向异性自上而下蚀刻方法暴露的裙部被去除为平行于第三方向z。
参照图14，在实施例中，通过例如湿蚀刻方法蚀刻选择性暴露的裙部200。在湿蚀刻方法中，暴露的裙部200通过各向同性蚀刻方法被去除，使得虚设栅极结构的下部在第一方向x上的宽度小于裙部开始被暴露的点Q处的宽度。然而，本公开的实施例不必限于此，并且在实施例中，虚设栅极结构的下部在第一方向x上的宽度在点Q以下变窄，然后变宽。
选择性暴露的裙部是虚设栅电极155的下部和虚设栅极绝缘图案145的一部分。图13和图14示出了虚设栅极绝缘图案145的裙部200与虚设栅电极155的裙部200一起被蚀刻，但是当虚设栅电极155的裙部200被蚀刻时，虚设栅极绝缘图案145的裙部200的一部分或全部保留，并且在去除虚设介电层的后续工艺步骤中被去除。
例如，参照图15，在实施例中，将选择性暴露的裙部200氧化。当选择性暴露的裙部200被氧化时，氧化物膜220形成在裙部200的虚设栅电极155的部分的表面上。虚设栅电极155由例如多晶硅形成。因此，氧化物膜(氧化硅膜)220形成在裙部200的虚设栅电极155的选择性暴露表面上。通过使用利用氧气的等离子体产生装置在相对低的温度下进行氧化工艺。
在蚀刻或氧化选择性暴露的裙部200之后，去除剩余的虚设介电层210。当去除虚设介电层210时，也去除在蚀刻虚设栅电极155的裙部200之后保留的虚设栅极绝缘图案145的裙部200。此外，当去除虚设介电层210时，也去除氧化物膜(氧化的裙部)220和通过去除氧化物膜(氧化的裙部)220而暴露的虚设栅极绝缘图案145的裙部200。
参照图16至图18，在一些实施例中，由于通过去除虚设介电层210来选择性地去除虚设栅极结构175的裙部200，因此形成具有独特的下部形状的虚设栅极结构175。
参照图16，在实施例中，由于通过干蚀刻方法去除虚设栅极结构175的裙部200，因此虚设栅极结构175具有第一部分和在第一部分下方的第二部分，第一部分在第一方向x上的宽度从点P到点Q变宽，第二部分在第一方向x上的宽度保持相同。
参照图17，在实施例中，由于通过湿蚀刻方法去除虚设栅极结构175的裙部200，因此虚设栅极结构175具有第一部分和在第一部分下方的第二部分，第一部分在第一方向x上的宽度从点P到点Q变宽，第二部分在第一方向x上的宽度变窄。第二部分在第一方向x上的宽度可以逐渐变窄，并且在虚设栅极结构的最下部分处最窄；或者可以变窄然后再次变宽，或者可以变窄然后保持不变。
参照图18，在实施例中，由于虚设栅极结构175的裙部200在氧化之后在去除虚设介电层210的工艺中被去除，因此虚设栅极结构175具有第一部分和在第一部分下方的第二部分，第一部分在第一方向x上的宽度从点P到点Q变宽，第二部分在第一方向x上的宽度变窄，然后再次变宽。
尽管已经参照图16至图18将第一部分描述为从点P到点Q，但是实施例不必限于此。如上所述，在其他实施例中，未被虚设介电层210覆盖的暴露的裙部不通过各向异性自上而下蚀刻工艺去除。例如，裙部暴露开始的点Q和裙部开始被选择性地去除的点可以相同或不同。因此，第一部分是从裙部开始的点P到裙部开始被选择性地去除的点的区域。
参照图19和图20，在实施例中，在虚设栅极结构175的侧壁上形成间隔件185。
例如，在其上形成有鳍结构、元件隔离区域130和虚设栅极结构175的基底100上形成间隔件膜之后，通过各向异性蚀刻来蚀刻间隔件膜，并且形成覆盖虚设栅极结构175的在第一方向x上的两个侧壁的间隔件185。
由于虚设栅极结构175包括其在第一方向x上的宽度变宽的第一部分，因此间隔件185沿着虚设栅极结构175的轮廓形成。因此，图19的俯视图示出了覆盖虚设栅极结构175的第一部分的间隔件185。例如，图19示出了间隔件185在鳍结构和虚设栅极结构175交叉的拐角处形成在虚设栅极结构175的第一部分上。
间隔件膜可以通过例如沉积工艺(诸如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等)形成。间隔件膜包括例如氮化物(诸如氮化硅、碳氮化硅、硼氮化硅或氧碳氮化硅)中的至少一种。
此后，通过使用虚设栅极结构175和间隔件185作为蚀刻掩模蚀刻暴露的鳍结构来暴露基底100的有源区域105的上表面。
因此，形成在虚设栅极结构175和间隔件185下方的牺牲线112和半导体线122分别转换为牺牲图案114和半导体图案124，并且在第二方向y上延伸的鳍结构被分离为在第一方向x上彼此间隔开的多个鳍结构。例如，每个半导体图案124是用于包括半导体图案124的晶体管的沟道。
在下文中，为了更好地理解和易于描述，虚设栅极结构175、形成在虚设栅极结构175的两个侧壁上的间隔件185以及虚设栅极结构175下方的鳍结构将被称为第一结构。在实施例中，第一结构在第二方向y上延伸，并且包括沿第一方向x彼此间隔开的多个第一结构。此外，在第一结构之间形成暴露有源区域105的沟槽。
在基底100的有源区域105的由沟槽暴露的上表面上形成外延膜240。例如，通过使用有源区域105的由沟槽暴露的上表面作为种子执行选择性外延生长(SEG)工艺来形成外延膜240。在实施例中，通过使用例如硅源气体(诸如乙硅烷(Si2H6)气体)和例如碳源气体(诸如SiH3CH3气体)来执行SEG工艺，由此形成单晶碳化硅(SiC)层。在实施例中，通过例如仅使用诸如乙硅烷(Si2H6)气体的硅源气体来执行SEG工艺，由此形成单晶硅层。
在实施例中，通过使用例如硅源气体(诸如二氯硅烷(SiH2Cl2)气体)和锗源气体(诸如四氢化锗(GeH4)气体)来执行SEG工艺，由此形成单晶硅锗(SiGe)层。
外延膜240可以通过例如除了SEG工艺之外的激光外延生长(LEG)工艺或固相外延(SPE)工艺形成。
为了使外延膜240用作晶体管的源极/漏极层，对外延膜240另外执行杂质掺杂和热处理。例如，当外延膜240包括碳化硅或硅时，用n型杂质掺杂外延膜240并进行热处理。因此，外延膜240用作NMOS晶体管的源极/漏极层。此外，当外延膜240包括硅锗时，用p型杂质掺杂外延膜240并进行热处理。因此，外延膜240用作PMOS晶体管的源极/漏极层。
在实施例中，外延膜240分别形成在第一结构的在第一方向x上的两个侧壁上。例如，外延膜240接触鳍结构中的半导体图案124的侧壁和间隔件185的侧壁。通过该工艺，形成电连接到由半导体图案124形成的沟道的源极/漏极层。另外，代替虚设栅极结构175的栅极结构通过间隔件185与外延膜240电绝缘。
参照图21和图22，在实施例中，在基底100上形成覆盖第一结构和外延膜240的绝缘膜250之后，对绝缘膜250进行平坦化，直到第一结构中的虚设栅电极155的上表面暴露。例如，虚设栅极掩模165也被去除，并且间隔件185的上部也被部分地去除。绝缘膜250例如包括氧化物(诸如氧化硅)。
可以通过化学机械抛光(CMP)工艺和/或回蚀工艺来执平坦化工艺行。
此后，去除暴露的虚设栅电极155以及其下方的虚设栅极绝缘图案145和牺牲图案114。去除工艺是例如湿蚀刻工艺和干蚀刻工艺中的一种或更多种。通过去除工艺形成暴露间隔件185的内壁和半导体图案124的表面的沟槽。当牺牲图案114接触有源区域105时，有源区域105的上表面也被沟槽暴露。
此后，在基底100上形成填充沟槽的栅极结构310。
参照图21和图22，在实施例中，在由沟槽暴露的半导体图案124和间隔件185的内壁以及绝缘膜250的上表面上共形地形成栅极绝缘膜，并且形成填充沟槽的剩余部分的栅电极膜。当有源区域105的上表面被沟槽暴露时，也在有源区域105的上表面上形成栅极绝缘膜。
栅极绝缘膜由例如氧化硅膜、氮氧化硅膜、具有比氧化硅膜的介电常数高的介电常数的高介电膜中的至少一种或其组合形成。高介电膜例如包括金属氧化物和金属氮氧化物中的至少一种。例如，高介电膜包括具有高介电常数的金属氧化物(诸如氧化铪、氧化钽、氧化锆等)。
例如，栅极绝缘膜包括氧化硅膜和具有比氧化硅膜的介电常数高的介电常数的高介电膜。例如，氧化硅膜可以通过对由沟槽暴露的表面(诸如半导体图案124的表面或有源区域105的上表面)执行热氧化工艺而形成在由沟槽暴露的表面上，或者可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等形成在间隔件185的内壁以及由沟槽暴露的表面上。此外，通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺和物理气相沉积(PVD)工艺中的一种形成高介电膜。
栅电极膜例如是逸出功控制膜、金属膜中的一种或更多种或其组合。逸出功控制膜例如包括氮化钛、氮氧化钛、氧碳氮化钛、氮化钛硅、氮氧化钛硅、氮氧化钛铝、氮化钽、氮氧化钽、氮化钽铝、氮氧化钽铝、氮化钨、碳氮化钨和氧化铝等中的至少一种。金属膜包括例如金属(诸如钛、铝或钨)、其合金、其氮化物和其碳化物中的至少一种。
可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或物理气相沉积(PVD)工艺形成逸出功控制膜或金属膜。
在形成栅电极膜之后，对栅电极膜和栅极绝缘膜进行平坦化，直到绝缘膜250的上表面被暴露，以分别形成栅电极300和栅极绝缘图案280。栅电极300和栅极绝缘图案280形成栅极结构310。
栅极结构310与用作源极/漏极层的外延膜240和用作沟道的半导体图案124一起形成晶体管。根据掺杂在外延膜240中的杂质的导电类型，晶体管可以是NMOS晶体管或PMOS晶体管。晶体管包括沿第三方向z堆叠的多个半导体图案124，因此是多桥沟道场效应晶体管(MBCFET)。
半导体装置还包括电连接到外延膜240和/或栅极结构310的接触插塞、布线等。
根据基于实施例的半导体装置的制造方法，栅极结构310具有取自虚设栅极结构175的特征形状的形状。
例如，如图23中所示，栅极结构310在剖面中包括第一部分和在第一部分下方的第二部分，在第一部分中，栅极结构310在第一方向x上的宽度从栅极结构310的上部朝向更靠近基底100的下部变宽，在第二部分中，栅极结构310第一方向x上的宽度保持相同或变窄。
例如，第一部分仅与最靠近基底100定位的最下面的半导体图案124的在第二方向y上的侧壁叠置。
例如，第一部分与顺序地定位在最下面的半导体图案124上的一个半导体图案124的在第二方向y上的侧壁叠置。例如，第一部分基于其形状仅与顺序地定位在最下面的半导体图案124上的一个半导体图案124的在第二方向y上的侧壁叠置，或者与最下面的半导体图案124和顺序地设置在其上的一个半导体图案124的在第二方向y上的所有侧壁叠置。
例如，第一部分与距基底100最远的最上面的半导体图案124的在第二方向y上侧壁叠置。例如，第一部分基于其形状仅与最上面的半导体图案124的在第二方向y上的侧壁叠置，或者与最上面的半导体图案124和顺序地设置在其下方的半导体图案124中的一个或更多个或全部的在第二方向y上的侧壁叠置。
栅极结构310的特定形状是栅电极300的特定形状。例如，栅极结构310的第一部分是栅电极300的区域。
参照图23，在实施例中，栅极结构310(诸如栅电极300)形成为具有第一部分和在第一部分下方的第二部分，第一部分在第一方向x上的宽度从栅电极300的上部朝向其更靠近基底100的下部变宽，第二部分在第一方向x上的宽度保持相同。
参照图24和图25，在一些实施例中，栅极结构310(诸如栅电极300)形成为具有第一部分和在第一部分下方的第二部分，第一部分在第一方向x上的宽度从栅电极300的上部朝向其更靠近基底100的下部变宽，第二部分在第一方向x上的宽度变窄。在实施例中，如图24中所示，第二部分具有其在第一方向x上的宽度从第一部分到元件隔离区域130变窄的形状。在实施例中，如图25中所示，第二部分具有其在第一方向x上的宽度从第一部分朝向元件隔离区域130变窄然后变宽的形状。
这种形状的栅极结构310可以抑制栅电极与源极/漏极层之间的电短路，并且可以通过在后栅极工艺或替换栅极工艺期间在去除虚设栅极结构时防止源极/漏极层被损坏来抑制良率的降低。
虽然已经结合目前被认为是实际实施例的内容描述了本公开的实施例，但是将理解的是，公开的实施例不必限于所公开的实施例，而是相反，旨在覆盖包括在所附权利要求的精神和范围内的各种修改和等同布置。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
有源区域，在垂直于基底的上表面的方向上突出并且在平行于基底的上表面的第一方向上延伸；
元件隔离区域，形成在基底上并且在有源区域周围；
沟道，形成在有源区域的上表面上并且在第一方向上延伸；
栅极结构，围绕沟道的至少两个表面并且在垂直于第一方向的第二方向上延伸；
间隔件，形成在栅极结构的在第一方向上的两个侧壁上；以及
源极/漏极层，与沟道的在第一方向上的两个侧壁接触并且通过间隔件与栅极结构绝缘，
其中，栅极结构在剖面中包括第一部分和在第一部分下方的第二部分，第一部分在第一方向上的宽度从栅极结构的上部朝向靠近基底的下部增大，第二部分在第一方向上的宽度保持相同或减小。
2.根据权利要求1所述的半导体装置，其中，
栅极结构围绕一个沟道，并且围绕所述一个沟道的上表面和在第二方向上的侧壁。
3.根据权利要求1所述的半导体装置，其中，
栅极结构围绕多个沟道，并且围绕所述多个沟道中的至少一些沟道的上表面和下表面以及在第二方向上的侧壁。
4.根据权利要求1所述的半导体装置，其中，
栅极结构包括栅极绝缘图案和栅电极。
5.根据权利要求4所述的半导体装置，其中，栅电极在剖面中包括：
第一部分，第一部分的在第一方向上的宽度从栅电极的上部朝向靠近基底的下部增大，以及
第二部分，在第一部分下方，第二部分的在第一方向上的宽度保持相同。
6.根据权利要求4所述的半导体装置，其中，栅电极在剖面中包括：
第一部分，第一部分的在第一方向上的宽度从栅电极的上部朝向靠近基底的下部增大，以及
第二部分，在第一部分下方，第二部分的在第一方向上的宽度从第一部分朝向元件隔离区域减小。
7.根据权利要求4所述的半导体装置，其中，栅电极在剖面中包括：
第一部分，第一部分的在第一方向上的宽度从栅电极的上部朝向靠近基底的下部增大，以及
第二部分，在第一部分下方，第二部分的在第一方向上的宽度从第一部分朝向元件隔离区域减小然后增大。
8.一种半导体装置的制造方法，所述制造方法包括以下步骤：
准备包括有源区域和元件隔离区域的基底，其中，在有源区域上形成在第一方向上延伸的有源图案；
在元件隔离区域和有源图案上形成虚设栅极结构，虚设栅极结构在垂直于第一方向的第二方向上延伸；
在有源图案、元件隔离区域和虚设栅极结构上形成虚设介电层；
通过各向异性自上而下蚀刻方法选择性地暴露裙部，裙部的形状从虚设栅极结构的在第一方向上的侧壁朝向靠近基底的下部扩展；
蚀刻或氧化暴露的裙部；
去除虚设介电层；
在虚设栅极结构的侧壁上形成间隔件；
通过使用虚设栅极结构和间隔件作为蚀刻掩模蚀刻有源图案来形成沟槽；
在沟槽中形成源极/漏极层；以及
去除虚设栅极结构并形成栅极结构。
9.根据权利要求8所述的制造方法，其中，
有源图案包括多个有源图案，
形成在基底上的所述多个有源图案中的全部相同或不同，并且
所述多个有源图案中的每个包括鳍、多个纳米线或多个堆叠的纳米片。
10.根据权利要求8所述的制造方法，其中，
虚设介电层形成为具有0.1nm至10nm的厚度。
11.根据权利要求8所述的制造方法，其中，
各向异性自上而下蚀刻方法是反应离子蚀刻方法。
12.根据权利要求8所述的制造方法，其中，
当蚀刻暴露的裙部时，通过干蚀刻方法和湿蚀刻方法中的一种来蚀刻暴露的裙部。
13.根据权利要求8所述的制造方法，其中，
当暴露的裙部被氧化时，在去除虚设介电层时，将氧化的裙部与虚设介电层一起去除。
14.根据权利要求8所述的制造方法，其中，
虚设栅极结构包括虚设栅极绝缘图案、虚设栅电极和虚设栅极掩模。
15.根据权利要求14所述的制造方法，其中，
暴露的裙部包括虚设栅电极的裙部和虚设栅极绝缘图案的裙部。
16.根据权利要求15所述的制造方法，其中，
当蚀刻暴露的裙部时，通过干蚀刻方法蚀刻虚设栅电极的裙部。
17.根据权利要求16所述的制造方法，其中，
去除虚设介电层的步骤包括将由于去除虚设栅电极的裙部而暴露的虚设栅极绝缘图案的裙部与虚设介电层一起去除。
18.根据权利要求15所述的制造方法，其中，
当蚀刻暴露的裙部时，通过湿蚀刻方法蚀刻虚设栅电极的裙部。
19.根据权利要求18所述的制造方法，其中，
去除虚设介电层的步骤包括将由于去除虚设栅电极的裙部而暴露的虚设栅极绝缘图案的裙部与虚设介电层一起去除。
20.根据权利要求15所述的制造方法，其中，
当氧化暴露的裙部时，虚设栅电极的裙部被氧化，并且
去除虚设介电层的步骤包括将虚设栅电极的氧化的裙部和虚设栅极绝缘图案的裙部与虚设介电层一起去除。
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