CN112017965A - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN112017965A
CN112017965A CN202010360788.2A CN202010360788A CN112017965A CN 112017965 A CN112017965 A CN 112017965A CN 202010360788 A CN202010360788 A CN 202010360788A CN 112017965 A CN112017965 A CN 112017965A
Authority
CN
China
Prior art keywords
pattern
insulating layer
semiconductor
cap
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010360788.2A
Other languages
English (en)
Inventor
金在文
金傔
李承勋
金茶惠
慎一揆
李商文
崔庆寅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112017965A publication Critical patent/CN112017965A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种制造半导体器件的方法包括：在衬底上形成有源图案，有源图案包括交替地堆叠的第一半导体图案和第二半导体图案；在有源图案的顶表面和侧壁上形成盖图案；在盖图案上执行沉积工艺以形成绝缘层；以及在绝缘层上形成与有源图案交叉的牺牲栅极图案。盖图案具有晶体结构并且与第一半导体图案的侧壁和第二半导体图案的侧壁物理接触。

Description

制造半导体器件的方法
技术领域
本发明构思的实施方式涉及半导体器件，更具体地，涉及包括场效应晶体管的半导体器件和制造该半导体器件的方法。
背景技术
半导体器件由于其小尺寸、多功能特性和/或低制造成本而在电子工业中被广泛使用。随着电子工业发展，需要具有日益增加的性能特性和改善的特征的半导体器件。为了满足这些需求，半导体器件被高度集成，并且半导体器件的结构变得越来越复杂。
发明内容
本发明构思的实施方式可以提供具有提高的可靠性的半导体器件和制造该半导体器件的方法。
在本发明构思的一些实施方式中，一种制造半导体器件的方法包括：在衬底上形成有源图案，有源图案包括交替地堆叠的第一半导体图案和第二半导体图案；在有源图案的顶表面和侧壁上形成盖图案；在盖图案上执行沉积工艺以形成绝缘层；以及在绝缘层上形成与有源图案交叉的牺牲栅极图案。盖图案具有晶体结构并且与第一半导体图案的侧壁和第二半导体图案的侧壁物理接触。
在本发明构思的一些实施方式中，一种制造半导体器件的方法包括：形成从衬底突出的有源图案，有源图案包括交替地堆叠的第一半导体图案和第二半导体图案；在衬底上形成器件隔离图案，有源图案的上部分没有器件隔离图案；在有源图案的顶表面和侧壁上形成盖图案，器件隔离图案的顶表面没有盖图案；在器件隔离图案的顶表面和盖图案上形成绝缘层；以及在绝缘层上形成与有源图案交叉的牺牲栅极图案。盖图案与第一半导体图案的第一侧壁和第二半导体图案的第二侧壁物理接触。
附图说明
本发明构思将由附图和随附的详细描述变得更加明显。
图1是示出根据本发明构思的一些实施方式的半导体器件的俯视图。
图2A至图2L是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。
图3A和图3B是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。
图4A至图4E是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。
图4F和图4G是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。
图5A至图5H是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。
图5I和图5J是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。
具体实施方式
贯穿说明书，相同的附图标记或相同的引用指示符可以表示相同的元件或部件。由相同的附图标记或引用指示符指示的元件或部件可以通过相同的方法形成，除非另有说明。
如这里所使用地，术语“和/或”包括相关所列举项目的一个或更多个的任何及所有组合。将理解，当一元件被称为“在”另一元件“上”、“附接”到另一元件、“连接”到另一元件、与另一元件“联接”、“接触”另一元件等时，它可以直接在所述另一元件上、附接到所述另一元件、连接到所述另一元件、与所述另一元件联接或接触所述另一元件，或者也可以存在居间元件。相反，当一元件被称为，例如，“直接在”另一元件“上”、“直接附接”到另一元件、“直接连接”到另一元件、与另一元件“直接联接”或“直接接触”另一元件时，不存在居间元件。注意，关于一个实施方式描述的方面可以被并入不同的实施方式中，尽管没有关于此进行具体描述。也就是，所有实施方式和/或任何实施方式的特征可以以任何方式和/或组合进行组合。在下文中将描述根据本发明构思的一些实施方式的半导体器件和制造该半导体器件的方法。
图1是示出根据本发明构思的一些实施方式的半导体器件的俯视图。图2A至图2L是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。图2A至图2D和图2F至图2L是沿图1的线I-I'和II-II'截取的剖视图。图2E是图2D的区域“III”的放大视图。
参照图1和图2A，第一半导体层210P和第二半导体层220P可以堆叠在衬底100上。衬底100可以是半导体衬底。例如，衬底100可以是硅衬底、硅锗衬底或绝缘体上硅(SOI)衬底。第一半导体层210P和第二半导体层220P可以通过使用衬底100作为籽晶层执行外延生长工艺而形成。例如，外延生长工艺可以通过化学气相沉积(CVD)工艺或分子束外延(MBE)工艺来执行。第一半导体层210P和第二半导体层220P可以在相同的腔室中连续形成。也就是，第一半导体层210P和第二半导体层220P可以原位形成。第一半导体层210P和第二半导体层220P可以共形地生长在衬底100的整个表面上，而不是在衬底100的部分区域上。第一半导体层210P和第二半导体层220P可以交替地且重复地堆叠在衬底100上。第一半导体层210P的数量和第二半导体层220P的数量可以根据本发明构思的不同实施方式而被各种各样地改变。第一半导体层210P可以用作牺牲层或晶体管的沟道区域。第一半导体层210P中的每个可以是含锗层。例如，第一半导体层210P中的每个可以包括硅锗(SiGe)和锗(Ge)中的至少一种。第一半导体层210P还可以包括掺杂剂。例如，掺杂剂可以包括Al、Ga、Sb、As、In、Ge、Zr、Hf和Ta中的至少一种。例如，第一半导体层210P中的每个可以是掺有铝(Al)的硅锗(SiGe)层。第一半导体层210P中的每个可以具有均一的组成比。第二半导体层220P中的每个可以是诸如硅(Si)层的含硅层。例如，第二半导体层220P可以包括多晶硅。
参照图1和图2B，基础有源图案110和有源图案200可以形成在衬底100上。基础有源图案110和有源图案200的形成可以包括图案化第一半导体层210P、第二半导体层220P、衬底100的上部分以形成沟槽105。基础有源图案110和有源图案200可以由沟槽105限定。沟槽105中的每个可以具有在第一方向D1上延伸的线形形状。沟槽105可以在第二方向D2上彼此间隔开。第一方向D1可以平行于衬底100的底表面。第二方向D2可以平行于衬底100的底表面并且可以实质上垂直于第一方向D1。有源图案200可以包括第一半导体图案210和第二半导体图案220。第一半导体图案210可以通过图案化第一半导体层210P而形成。第二半导体图案220可以通过图案化第二半导体层220P而形成。
有源图案200可以具有在第一方向Dl上延伸的线形形状。第一半导体图案210和第二半导体图案220可以在垂直于衬底100的底表面的方向上交替地且重复地堆叠。第一半导体图案210和第二半导体图案220可以具有在第一方向D1上延伸的线形形状。有源图案200的顶表面200a可以对应于第二半导体图案220中的最上面一个的顶表面。有源图案200的侧壁200c可以包括第一半导体图案210的侧壁和第二半导体图案220的侧壁。基础有源图案110可以通过图案化衬底100的上部分而形成。基础有源图案110可以具有在第一方向D1上延伸的线形形状，并且有源图案200可以形成在基础有源图案110的顶表面上。
衬垫图案135和器件隔离图案130可以分别形成在沟槽105中。器件隔离图案130可以在基础有源图案110的两侧形成在衬底100上。器件隔离图案130可以在第一方向D1上延伸。在一些实施方式中，衬垫层可以共形地形成在基础有源图案110的侧壁、以及有源图案200的顶表面200a和侧壁200c上，如虚线所示。器件隔离图案130的形成可以包括在如虚线所示的衬垫层上形成至少部分地填充沟槽105的绝缘层、以及使绝缘层凹入以暴露有源图案200的侧壁200c。如图2B的剖视图所示，器件隔离图案130的顶表面可以低于基础有源图案110的顶表面。衬垫层可以被凹入以形成衬垫图案135。衬垫图案135可以暴露有源图案200的至少上部分。衬垫图案135可以设置在衬底100和器件隔离图案130之间以及在基础有源图案110和器件隔离图案130之间。衬垫图案135可以包括例如硅氮化物。器件隔离图案130可以包括氧化物、氮化物和/或氮氧化物。
参照图1和图2C，盖图案300可以形成在有源图案200的顶表面200a和侧壁200c上。盖图案300可以与第二半导体图案220中的最上面一个的顶表面、以及第一半导体图案210的侧壁和第二半导体图案220的侧壁物理接触。由于盖图案300，第一半导体图案210和第二半导体图案220可以不暴露于外部环境。盖图案300可以包括例如硅的半导体材料。在一些实施方式中，盖图案300可以不包括氧。因此，第一半导体图案210可以不被盖图案300氧化。盖图案300可以不包括氮和锗。如这里所使用地，当一部件被描述为不包括某一元素时，它可以不包括该元素，或者它可以包括在一个或更多个工艺的公差内的非常少量的该元素。例如，盖图案300可以包括与第一半导体图案210的材料不同的材料，并且可以包括与第二半导体图案220相同的材料。
在一些实施方式中，盖图案300可以包括外延图案。例如，盖图案300的形成可以通过使用第一半导体图案210和第二半导体图案220作为籽晶层的外延生长工艺来执行。例如，外延生长工艺可以在约300摄氏度至约950摄氏度的温度下使用含硅气体作为源气体来执行。含硅气体可以包括甲硅烷、乙硅烷、三氯硅烷和/或四氯硅烷。
在一些实施方式中，盖图案300可以具有多晶结构。例如，盖图案300可以包括多晶硅。在这种情况下，盖图案300的形成可以通过沉积工艺来执行。在一些实施方式中，沉积工艺可以包括使用例如二异丙氨基硅烷(DIPAS)形成籽晶层。
盖图案300可以具有第一厚度Tl，并且第一厚度Tl可以在约
Figure BDA0002474932830000051
至约
Figure BDA0002474932830000053
的范围内。如果第一厚度T1大于
Figure BDA0002474932830000052
则可能难以形成半导体器件的精细节距。
在盖图案300的形成之前，可以对有源图案200执行清洁工艺。例如，清洁工艺可以使用NH4OH、H2O和O2的混合物(SC1)或使用硫酸(H2SO4)和过氧化氢(H2O2)的混合物(SPM)来执行。在另一示例中，清洁工艺可以使用NF3、F2和/或稀释的HF(DHF)来执行。在又一示例中，清洁工艺可以通过诸如SiConi清洁工艺的使用等离子体的低温干清洁工艺来执行。当执行清洁工艺时，可以抑制或防止界面缺陷在盖图案300和有源图案200之间形成。
参照图1、图2D和图2E，绝缘层311、牺牲栅极层321和掩模图案330可以顺序地形成在盖图案300上。绝缘层311可以通过沉积工艺形成。绝缘层311可以包括例如硅氧化物的半导体氧化物。绝缘层311可以具有比盖图案300的氧含量比更大的氧含量比。盖图案300可以在形成绝缘层311的工艺中暴露，因此，盖图案300的至少一部分可以被氧化。结果，在形成绝缘层311的工艺之后，盖图案300可以具有小于第一厚度T1的第二厚度T2。
如果盖图案300包括锗，则绝缘层311的质量可能劣化。根据一些实施方式，盖图案300可以不包括锗，因此，可以改善绝缘层311的质量。
第一半导体图案210中的每个可以包括第一部分211和第二部分212，如图2E所示。第一半导体图案210中的每个的第一部分211可以是包括第一半导体图案210的侧壁210c的部分。第一部分211可以与盖图案300物理接触。第一半导体图案210中的每个的第二部分212可以提供在第一部分211之间。如果盖图案300被省略，则第一半导体图案210的第一部分211可以在形成绝缘层311的工艺中暴露，因此，可以被氧化。然而，根据一些实施方式，盖图案300可以防止第一半导体图案210在形成绝缘层311的工艺中暴露。因此，可以减少或防止第一半导体图案210的第一部分211的氧化。在形成绝缘层311的工艺之后，第一半导体图案210的第一部分211可以不包括氧。第一半导体图案210的第一部分211的元素组成比或成分组成比可以实质上等于第一半导体图案210的第二部分212的元素组成比或成分组成比。
如果图2C的盖图案300的第一厚度T1小于
Figure BDA0002474932830000061
则可能难以防止第一半导体图案210和第二半导体图案220在形成绝缘层311的工艺中被氧化。然而，根据实施方式，盖图案300可以具有
Figure BDA0002474932830000062
或更大的第一厚度T1。
牺牲栅极层321可以形成在绝缘层311上以至少部分地覆盖绝缘层311。牺牲栅极层321可以包括例如多晶硅。掩模图案330可以形成在牺牲栅极层321上。例如，掩模图案330可以包括硅氮化物、硅碳氮化物和/或硅氧碳氮化物。
参照图1和图2F，牺牲栅极层321和绝缘层311可以通过蚀刻工艺被图案化，以形成牺牲栅极图案320和绝缘图案310。掩模图案330可以在该蚀刻工艺中用作蚀刻掩模。牺牲栅极图案320和绝缘图案310可以在衬底100上沿第二方向D2延伸，并且可以与有源图案200、基础有源图案110和器件隔离图案130交叉。
盖图案300可以相对于至少绝缘层311具有蚀刻选择性。在蚀刻工艺中，盖图案300的蚀刻速率可以低于至少绝缘层311的蚀刻速率。蚀刻工艺可以被执行直到暴露盖图案300。
栅极间隔物350可以在牺牲栅极图案320的两侧形成在盖图案300的顶表面上。栅极间隔物350可以覆盖绝缘图案310的侧壁和牺牲栅极图案320的侧壁。例如，栅极间隔物350可以包括硅氮化物、硅碳氮化物和/或硅氧碳氮化物。在一些实施方式中，间隔物层可以形成在衬底100上以至少部分地覆盖盖图案300、绝缘图案310、牺牲栅极图案320和掩模图案330。可以对间隔物层执行蚀刻工艺以形成栅极间隔物350。间隔物层的蚀刻工艺可以是各向异性蚀刻工艺。在间隔物层的蚀刻工艺中，盖图案300可以相对于间隔物层具有蚀刻选择性。例如，盖图案300的蚀刻速率可以低于间隔物层的蚀刻速率。在栅极间隔物350的形成之后，盖图案300的部分可以在牺牲栅极图案320的两侧提供在有源图案200上，并且可以由栅极间隔物350和掩模图案330暴露。与图2F不同，在本发明构思的其它实施方式中，盖图案300的由栅极间隔物350和掩模图案330暴露的部分也可以在间隔物层的蚀刻工艺中被蚀刻。在这种情况下，盖图案300可以局部地保留在栅极间隔物350和牺牲栅极图案320下方。
参照图1和图2G，凹陷部分140可以形成在有源图案200中。凹陷部分140的形成可以包括使用掩模图案330和栅极间隔物350作为蚀刻掩模蚀刻有源图案200的部分和盖图案300的部分。有源图案200的所述部分可以被蚀刻直到暴露基础有源图案110的顶表面。因此，凹陷部分140可以形成在牺牲栅极图案320的两侧，并且可以暴露基础有源图案110的顶表面。第一半导体图案210的侧壁和第二半导体图案220的侧壁可以由凹陷部分140暴露。与图2G不同，在本发明构思的其它实施方式中，基础有源图案110的部分也可以在有源图案200的所述部分的蚀刻工艺中被蚀刻，因此，凹陷部分140可以延伸到基础有源图案110中。
第一半导体图案210的部分可以横向地凹入以形成凹陷区域215。凹陷区域215可以形成在第二半导体图案220之间以及在基础有源图案110和第二半导体图案220中的最下面一个之间，如图2G所示。凹陷区域215的形成可以包括通过使用相对于第一半导体图案210具有相对高的蚀刻速率的蚀刻源来蚀刻第一半导体图案210的暴露的侧壁。
参照图1和图2H，绝缘间隔物250可以分别形成在凹陷区域215中。绝缘间隔物250可以至少部分地覆盖每个第一半导体图案210的两个凹入的侧壁。绝缘间隔物250的形成可以包括在第一半导体图案210和第二半导体图案220上共形地形成至少部分地填充凹陷区域215的阻挡绝缘层(未示出)、以及对阻挡绝缘层执行蚀刻工艺(例如，各向异性蚀刻工艺)。例如，绝缘间隔物250可以包括硅氮化物和/或硅氧碳氮化物。
源极/漏极图案SD可以在牺牲栅极图案320的两侧形成在基础有源图案110上。源极/漏极图案SD可以通过使用由凹陷部分140暴露的第二半导体图案220和基础有源图案110作为籽晶层执行选择性外延生长(SEG)工艺而形成。源极/漏极图案SD可以分别提供在凹陷部分140中。源极/漏极图案SD中的每个可以与盖图案300的侧壁、第二半导体图案220的暴露的侧壁、绝缘间隔物250、以及基础有源图案110的顶表面物理接触。绝缘间隔物250可以分别设置在源极/漏极图案SD中的每个和第一半导体图案210之间。源极/漏极图案SD可以与第一半导体图案210间隔开。
源极/漏极图案SD可以包括硅锗(SiGe)、硅(Si)和/或硅碳化物(SiC)。源极/漏极图案SD的形成还可以包括用掺杂剂掺杂源极/漏极图案SD。包括源极/漏极图案SD的晶体管的电特性可以通过掺杂剂的掺入得到改善。当晶体管是NMOSFET时，掺杂剂可以包括例如磷(P)。当晶体管是PMOSFET时，掺杂剂可以包括例如硼(B)。
层间绝缘层400可以形成在衬底100上以至少部分地覆盖源极/漏极图案SD。层间绝缘层400的形成可以包括在衬底100上的源极/漏极图案SD、栅极间隔物350和掩模图案330上形成初始层间绝缘层、以及平坦化初始层间绝缘层直到暴露牺牲栅极图案320。掩模图案330可以在平坦化工艺中被去除。例如，层间绝缘层400可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
参照图1和图2I，牺牲栅极图案320和绝缘图案310可以被去除以在栅极间隔物350之间形成开口500。开口500可以暴露栅极间隔物350之间的盖图案300。当在俯视图中看时，开口500可以具有在第二方向D2上延伸的线形形状。开口500的形成可以包括通过执行相对于栅极间隔物350、层间绝缘层400和盖图案300具有蚀刻选择性的蚀刻工艺来蚀刻牺牲栅极图案320。绝缘图案310也可以在该蚀刻工艺中被去除。在其它实施方式中，绝缘图案310的去除可以通过与牺牲栅极图案320的蚀刻工艺不同的蚀刻工艺来执行。
参照图1和图2J，盖图案300的由开口500暴露的部分可以通过蚀刻工艺被去除。因此，开口500可以暴露栅极间隔物350之间的有源图案200和器件隔离图案130。例如，如图2J所示，开口500可以暴露第二半导体图案220中的最上面一个的顶表面、第二半导体图案220的侧壁和第一半导体图案210的侧壁。
根据本发明构思的一些实施方式，盖图案300的蚀刻工艺可以不同于图2I的对绝缘图案310的蚀刻工艺。盖图案300的蚀刻工艺可以通过各向异性蚀刻工艺执行。在盖图案300的蚀刻工艺中，栅极间隔物350可以相对于盖图案300具有蚀刻选择性。如果盖图案300包括氮，则可能难以选择性地去除盖图案300。然而，根据一些实施方式，盖图案300可以不包括氮，因此，盖图案300的蚀刻工艺可以更容易地执行。
盖图案300的其它部分在蚀刻工艺中可以不被暴露。盖图案300的所述其它部分可以设置在栅极间隔物350下方。因此，在蚀刻工艺之后，盖图案300可以保留在有源图案200和栅极间隔物350之间。开口500可以暴露盖图案300的侧壁300c。
参照图1和图2K，由开口500暴露的第一半导体图案210可以通过蚀刻工艺被去除以形成开口区域520。在蚀刻工艺中，第一半导体图案210可以相对于第二半导体图案220具有蚀刻选择性。例如，在蚀刻工艺中，第一半导体图案210的蚀刻速率可以大于第二半导体图案220的蚀刻速率。当第一半导体图案210包括硅锗(SiGe)且第二半导体图案220包括硅(Si)时，第一半导体图案210的蚀刻工艺可以通过使用包括过乙酸的蚀刻溶液的湿蚀刻工艺来执行。
如以上参照图2D和图2E所述，如果第一半导体图案210在形成绝缘层311的工艺中被暴露，则第一半导体图案210的第一部分211可以被氧化。在第一半导体图案210的蚀刻工艺中可能难以蚀刻第一半导体图案210的氧化的第一部分211。换言之，第一半导体图案210的第一部分211的蚀刻速率和第二半导体图案220的蚀刻速率之间的差异可能减小。然而，根据一些实施方式，盖图案300可以被形成，因此，第一半导体图案210可以在形成绝缘层311的工艺中不被暴露。结果，在一些实施方式中，第一半导体图案210的第一部分211可以不被氧化。第一半导体图案210的第一部分211的蚀刻速率可以比第二半导体图案220的蚀刻速率高得多。因此，开口区域520可以在蚀刻工艺中更容易地形成。这里，开口区域520可以是空的区域。
开口区域520可以形成在第二半导体图案220之间以及在基础有源图案110和第二半导体图案220中的最下面一个之间，如图2K所示。如上所述，开口区域520可以是空的区域。开口区域520可以连接到开口500。在蚀刻工艺期间，源极/漏极图案SD可以由层间绝缘层400和栅极间隔物350保护。
在开口区域520的形成之后，有源图案201可以包括彼此间隔开的第二半导体图案220。第二半导体图案220可以在垂直于衬底100的底表面的方向上彼此间隔开。
参照图1和图2L，栅极绝缘图案610和栅极图案600可以形成在开口500和开口区域520中。栅极绝缘图案610和栅极图案600的形成可以包括形成共形地覆盖开口500和开口区域520的内表面的栅极绝缘层、形成至少部分地填充开口500和开口区域520的剩余区域的栅极导电层、以及对栅极绝缘层和栅极导电层执行平坦化工艺直到暴露层间绝缘层400从而在开口500和开口区域520中局部地形成栅极绝缘图案610和栅极图案600。
栅极绝缘图案610可以至少部分地覆盖基础有源图案110、器件隔离图案130和第二半导体图案220。栅极绝缘图案610可以提供在盖图案300的侧壁300c以及有源图案201的顶表面上。栅极绝缘图案610可以与盖图案300的侧壁300c以及有源图案201的顶表面接触。例如，栅极绝缘图案610可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或高k电介质层。高k电介质层可以包括其介电常数大于硅氧化物层的介电常数的材料。例如，高k电介质层可以包括铪氧化物(HfO)层、铝氧化物(AlO)层和/或钽氧化物(TaO)层。例如，栅极图案600可以包括掺杂半导体材料、导电金属氮化物和/或金属。栅极图案600可以至少部分地填充开口500和开口区域520。栅极图案600可以至少部分地覆盖栅极绝缘图案610，并且可以与第二半导体图案220及基础有源图案110间隔开。栅极图案600可以与源极/漏极图案SD间隔开且栅极间隔物350插置在它们之间。
第二半导体图案220可以用作晶体管的沟道。第二半导体图案220可以用作连接源极/漏极图案SD的桥沟道或纳米线沟道。源极/漏极图案SD中的每个可以与第二半导体图案220物理接触。源极/漏极图案SD可以在第一方向D1上彼此间隔开且第二半导体图案220插置在它们之间。第二半导体图案220和源极/漏极图案SD可以构成提供在基础有源图案110上的有源结构AS。有源结构AS和栅极图案600可以构成环绕栅极(gate-all-around)型场效应晶体管。
栅极盖图案630可以形成在栅极图案600上。在一些实施方式中，栅极绝缘图案610的上部分和栅极图案600的上部分可以被凹入以在栅极间隔物350之间形成凹槽。栅极盖图案630可以形成在凹槽中。例如，栅极盖图案630可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。
上绝缘层(未示出)可以形成在层间绝缘层400上。第一接触插塞(未示出)可以形成为穿透上绝缘层和层间绝缘层400，并且可以电连接到源极/漏极图案SD。第二接触插塞(未示出)可以形成为穿透上绝缘层和栅极盖图案630，并且可以电连接到栅极图案600。互连线(未示出)可以形成在上绝缘层上，从而连接到第一接触插塞和第二接触插塞。第一接触插塞和第二接触插塞以及互连线可以由导电材料形成。半导体器件1的制造可以通过前述实施方式完成。半导体器件1可以包括晶体管。
图3A和图3B是对应于图1的线I-I'和II-II'以示出根据本发明构思的一些实施方式的制造半导体器件的方法的剖视图。在下文中，为了便于说明，对与以上实施方式中相同的部件和/或特征的描述将被省略或简要提及。
再次参照图1和图2H，基础有源图案110、器件隔离图案130、有源图案200、盖图案300、绝缘图案310、牺牲栅极图案320、栅极间隔物350、源极/漏极图案SD和层间绝缘层400可以形成在衬底100上，如参照图2A至图2H所述。然而，图2G中描述的凹陷区域215和图2H中描述的绝缘间隔物250可以不被形成。
参照图1和图3A，牺牲栅极图案320可以被去除以在栅极间隔物350之间形成开口500。这里，开口500可以暴露栅极间隔物350之间的绝缘图案310。开口500的形成可以包括通过执行相对于栅极间隔物350、层间绝缘层400和绝缘图案310具有蚀刻选择性的蚀刻工艺来蚀刻牺牲栅极图案320。
参照图1和图3B，栅极图案600可以形成在开口500中。栅极图案600的形成可以包括形成填充开口500的栅极导电层、以及对栅极导电层执行平坦化工艺直到暴露层间绝缘层400从而在开口500中局部地形成栅极图案600。栅极图案600的材料和平面布置可以与参照图2L所述相同。栅极图案600可以提供在绝缘图案310上，并且可以与第一半导体图案210和第二半导体图案220以及基础有源图案110间隔开。绝缘图案310可以提供在栅极图案600下方，并且可以用作栅极绝缘层。
源极/漏极图案SD中的每个可以与第一半导体图案210和第二半导体图案220物理接触。源极/漏极图案SD可以在第一方向D1上彼此间隔开且第一半导体图案210和第二半导体图案220插置在它们之间。第一半导体图案210和第二半导体图案220可以用作晶体管的沟道。
如果盖图案300被省略，则第一半导体图案210的第一部分211可以被氧化，如参照图2D和图2E所述。在这种情况下，绝缘图案310和第一半导体图案210的第一部分211之间的界面特性可能劣化。因此，晶体管的操作可靠性可能劣化。然而，根据一些实施方式，盖图案300可以被形成，因此，第一半导体图案210的第一部分211可以不包括氧，而是可以具有与第二部分212基本相同的组成比，即元素和/或成分的组成比。因此，可以改善盖图案300和第一半导体图案210之间的界面特性。例如，盖图案300和第一半导体图案210的第一部分211之间可以不产生电子陷阱。结果，可以提高根据本发明构思的一些实施方式制造的晶体管的操作可靠性。
盖图案300可以设置在绝缘图案310和第一半导体图案210之间以及在绝缘图案310和第二半导体图案220之间。盖图案300也可以设置在绝缘图案310和器件隔离图案130之间。如果盖图案300包括氮，则晶体管的操作特性可能劣化。然而，根据一些实施方式，盖图案300可以不包括氮，因此，晶体管可以具有改善的操作特性。
栅极盖图案630可以形成在栅极图案600上。半导体器件2可以通过前述实施方式来制造。半导体器件2可以包括晶体管。
图4A至图4E是对应于图1的线I-I'和II-II'以示出根据本发明构思的一些实施方式的制造半导体器件的方法的剖视图。在下文中，为了便于说明，对与以上实施方式中相同的部件和/或特征的描述将被省略或简要提及。图4A至图4E的实施方式的描述也将参照图1。
参照图4A，有源图案200和器件隔离图案130可以形成在衬底100上。有源图案200和器件隔离图案130可以通过参照图2A和图2B描述的方法形成。盖图案300可以形成在有源图案200的顶表面和侧壁上。
然而，盖图案300可以不形成在器件隔离图案130的顶表面上。盖图案300的形成可以通过选择性外延生长(SEG)工艺来执行。选择性外延生长(SEG)工艺可以在约300摄氏度至约950摄氏度的温度下使用含硅气体作为源气体来执行。该含硅气体可以与参照图2C描述的含硅气体相同。氯化氢气体也可以在选择性外延生长(SEG)工艺中使用。盖图案300可以具有第一厚度T1，并且第一厚度T1可以在约
Figure BDA0002474932830000121
至约
Figure BDA0002474932830000122
的范围内。
在盖图案300的形成之前，可以对有源图案200执行清洁工艺。
参照图4B，绝缘层311可以形成在器件隔离图案130的顶表面和盖图案300上。绝缘层311可以与器件隔离图案130的顶表面物理接触。在形成绝缘层311的工艺期间，盖图案300的至少一部分可以被氧化。在形成绝缘层311的工艺之后，盖图案300可以具有小于第一厚度T1的第二厚度T2。牺牲栅极层321和掩模图案330可以形成在绝缘层311上。形成绝缘层311、牺牲栅极层321和掩模图案330的方法可以与以上所述相同。
参照图4C，牺牲栅极层321和绝缘层311可以被图案化以形成牺牲栅极图案320和绝缘图案310。牺牲栅极图案320和绝缘图案310可以通过使用掩模图案330作为蚀刻掩模的蚀刻工艺而形成。此后，栅极间隔物350可以形成在牺牲栅极图案320两侧的盖图案300上。
参照图4D，盖图案300和有源图案200可以使用掩模图案330和栅极间隔物350作为蚀刻掩模被蚀刻。因此，凹陷部分140可以形成在有源图案200中。第一半导体图案210的部分可以被横向地去除，因此，第一半导体图案210的侧壁可以横向地凹入。绝缘间隔物250可以形成在第一半导体图案210的凹入的侧壁上以及在第二半导体图案220下方。
参照图4E，源极/漏极图案SD可以形成在凹陷部分140中。层间绝缘层400可以被形成以至少部分地覆盖源极/漏极图案SD。掩模图案330可以在形成层间绝缘层400的工艺中被去除。暴露盖图案300的开口500可以通过去除牺牲栅极图案320和绝缘图案310而形成。
再次参照图2J，暴露的盖图案300可以被去除，因此，开口500可以暴露有源图案200和器件隔离图案130。此后，如图2K所示，由开口500暴露的第一半导体图案210可以通过蚀刻工艺被去除以形成开口区域520。在开口区域520的形成之后，有源图案201可以包括彼此间隔开的第二半导体图案220。
参照图2L，栅极绝缘图案610和栅极图案600可以形成在开口500和开口区域520中。因此，可以完成半导体器件1的制造。
图4F和图4G是对应于图1的线I-I'和II-II'以示出根据本发明构思的一些实施方式的制造半导体器件的方法的剖视图。在下文中，为了便于说明，对与以上实施方式中相同的部件和/或特征的描述将被省略或简要提及。
参照图4D和图4F，基础有源图案110、器件隔离图案130、有源图案200、盖图案300、绝缘图案310、牺牲栅极图案320、栅极间隔物350、源极/漏极图案SD和层间绝缘层400可以形成在衬底100上，如参照图4A至图4D所述。然而，在图4D中使第一半导体图案210的侧壁横向凹入的工艺可以不被执行，并且图4D的绝缘间隔物250可以不被形成。
牺牲栅极图案320可以被去除以在栅极间隔物350之间形成开口500。开口500可以暴露绝缘图案310。开口500可以通过参照图3A描述的蚀刻工艺形成。
参照图4G，栅极图案600可以形成在开口500中。栅极图案600的形成可以通过参照图3B描述的方法执行。栅极图案600可以提供在绝缘图案310上，并且可以与第一半导体图案210和第二半导体图案220以及基础有源图案110间隔开。绝缘图案310可以用作栅极绝缘层。栅极盖图案630可以形成在栅极图案600上。半导体器件3的制造可以通过前述实施方式完成。
图5A至图5H是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。图5A、图5B和图5D至图5H是对应于图1的线I-I'和II-II'的剖视图。图5C是图5B的区域“III”的放大视图。在下文中，为了便于说明，对与以上实施方式中相同的部件和/或特征的描述将被省略或简要提及。图5A至图5H的实施方式的描述也将参照图1。
参照图5A，有源图案200和器件隔离图案130可以形成在衬底100上。盖图案300可以形成在有源图案200的顶表面和侧壁以及器件隔离图案130的顶表面上。盖图案300可以通过参照图2C描述的方法形成。
与图5A不同，盖图案300可以至少部分地覆盖有源图案200的顶表面和侧壁，但是可以暴露器件隔离图案130的顶表面。在这种情况下，盖图案300可以通过参照图4A描述的选择性外延生长(SEG)工艺形成。
参照图5B和图5C，绝缘层311可以形成在盖图案300上。盖图案300可以在形成绝缘层311的工艺期间被氧化。当绝缘层311的形成完成时，盖图案300可以不保留在有源图案200和绝缘层311之间。因此，第一半导体图案210的第一部分211可以与绝缘层311物理接触。
在形成绝缘层311的工艺期间，盖图案300可以抑制或防止第一半导体图案210的氧化。第一半导体图案210的第一部分211的组成比，即元素或成分的比率，可以实质上等于第一半导体图案210的第二部分212的组成比。
牺牲栅极层321和掩模图案330可以顺序地形成在绝缘层311上。
参照图5D，牺牲栅极层321和绝缘层311可以被图案化以形成牺牲栅极图案320和绝缘图案310。牺牲栅极图案320的形成可以包括蚀刻由掩模图案330暴露的牺牲栅极层321。绝缘图案310的形成可以包括蚀刻由掩模图案330暴露的绝缘层311。栅极间隔物350可以在有源图案200上形成在牺牲栅极图案320的两个侧壁上。因为盖图案300如参照图5B所述被去除，所以绝缘图案310可以与有源图案200和器件隔离图案130直接物理接触。
参照图5E，可以对有源图案200执行蚀刻工艺以在有源图案200中形成凹陷部分140。蚀刻工艺可以包括去除有源图案200的由掩模图案330和栅极间隔物350暴露的部分。第一半导体图案210的部分可以被横向地去除，因此，第一半导体图案210的侧壁可以横向地凹入。绝缘间隔物250可以形成在第一半导体图案210的凹入的侧壁上以及在第二半导体图案220下方。
参照图5F，源极/漏极图案SD可以形成在凹陷部分140中。层间绝缘层400可以被形成以至少部分地覆盖源极/漏极图案SD。掩模图案330可以在形成层间绝缘层400的工艺中被去除。
参照图5G，牺牲栅极图案320和绝缘图案310可以被去除以在栅极间隔物350之间形成开口500。开口500可以暴露有源图案200和器件隔离图案130。绝缘图案310的去除和牺牲栅极图案320的去除可以通过单个工艺或不同的工艺执行。第一半导体图案210可以通过蚀刻工艺被去除以形成开口区域520。在开口区域520的形成之后，有源图案201可以包括彼此间隔开的第二半导体图案220。
参照图5H，栅极绝缘图案610和栅极图案600可以形成在开口500和开口区域520中。栅极盖图案630可以形成在栅极图案600上。因此，可以完成半导体器件4的制造。根据一些实施方式，半导体器件4可以不包括盖图案。
图5I和图5J是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图。图5I和图5J是对应于图1的线I-I'和II-II'的剖视图。在下文中，为了便于说明，对与以上实施方式中相同的部件和/或特征的描述将被省略或简要提及。
参照图5F和图5I，基础有源图案110、器件隔离图案130、有源图案200、绝缘图案310、牺牲栅极图案320、栅极间隔物350、源极/漏极图案SD和层间绝缘层400可以形成在衬底100上，如参照图5A至图5F所述。如参照图5B所述，盖图案300可以在形成绝缘层311的工艺期间被氧化，因此，在形成绝缘层311的工艺之后可以不保留。然而，在图5E中使第一半导体图案210的侧壁横向凹入的工艺可以被省略，并且图5E的绝缘间隔物250可以不被形成。
牺牲栅极图案320可以如图5I所示被去除，因此，开口500可以形成在栅极间隔物350之间。开口500可以暴露绝缘图案310。
参照图1和图5J，栅极图案600可以形成在开口500中。栅极图案600的形成可以通过参照图3B描述的方法执行。栅极图案600可以提供在绝缘图案310上，并且可以与第一半导体图案210和第二半导体图案220以及基础有源图案110间隔开。绝缘图案310可以用作栅极绝缘层。栅极盖图案630可以形成在栅极图案600上。半导体器件5的制造可以通过前述实施方式完成。
根据本发明构思的实施方式，盖图案可以防止半导体图案在形成绝缘层的工艺期间暴露。因此，可以抑制或防止半导体图案的氧化。根据本发明构思的实施方式，半导体器件可以被更容易地制造。结果，可以提高半导体器件的可靠性。
尽管参照示例实施方式描述了本发明构思，但是对本领域技术人员将明显的是，可以进行各种各样的改变和修改而不背离本发明构思的精神和范围。因此，应理解，以上实施方式不是限制性的，而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同物的最宽可允许的解释确定，并且不应受前面的描述约束或限制。
本申请要求享有2019年5月31日在韩国知识产权局提交的韩国专利申请第10-2019-0064219号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上形成有源图案，所述有源图案包括交替地堆叠的第一半导体图案和第二半导体图案；
在所述有源图案的顶表面和侧壁上形成盖图案；
在所述盖图案上执行沉积工艺以形成绝缘层；以及
在所述绝缘层上形成与所述有源图案交叉的牺牲栅极图案，
其中所述盖图案具有晶体结构并且与所述第一半导体图案的侧壁和所述第二半导体图案的侧壁物理接触。
2.根据权利要求1所述的方法，还包括：
在所述牺牲栅极图案的两侧在所述盖图案上形成栅极间隔物。
3.根据权利要求1所述的方法，还包括：
在所述衬底上形成暴露所述有源图案的上部分的器件隔离图案；
其中所述盖图案的形成通过选择性外延生长工艺执行，并且所述盖图案暴露所述器件隔离图案的顶表面。
4.根据权利要求3所述的方法，其中所述绝缘层与所述器件隔离图案的所述顶表面物理接触。
5.根据权利要求1所述的方法，其中所述牺牲栅极图案的形成包括：
在所述绝缘层上形成牺牲栅极层；
在所述牺牲栅极层上形成掩模图案；以及
使用所述掩模图案作为蚀刻掩模蚀刻所述牺牲栅极层，
其中所述牺牲栅极层的蚀刻被执行直到所述盖图案的顶表面被暴露。
6.根据权利要求1所述的方法，还包括：
在所述牺牲栅极图案上形成层间绝缘层；
去除所述层间绝缘层的一部分和所述牺牲栅极图案以形成开口，使得所述层间绝缘层的剩余部分和所述绝缘层被暴露；以及
在所述绝缘层上在所述开口中形成栅极图案。
7.根据权利要求6所述的方法，其中所述绝缘层在所述盖图案和所述栅极图案之间。
8.根据权利要求1所述的方法，其中所述绝缘层具有比所述盖图案的氧含量比更大的氧含量比。
9.根据权利要求8所述的方法，其中在用于形成所述绝缘层的所述沉积工艺期间，所述盖图案在所述第一半导体图案上，以及
其中在所述绝缘层的形成期间，所述盖图案的至少一部分被氧化。
10.根据权利要求2所述的方法，还包括：
去除所述牺牲栅极图案和所述绝缘层，以在所述栅极间隔物之间形成开口；以及
在所述开口中执行蚀刻工艺，使得所述有源图案的一部分被暴露，
其中所述盖图案在所述蚀刻工艺之后保留在所述有源图案和所述栅极间隔物之间。
11.根据权利要求10所述的方法，还包括：
在所述开口中形成栅极绝缘图案，
其中所述栅极绝缘图案与所述有源图案的所述部分和所述盖图案的内侧壁接触。
12.根据权利要求10所述的方法，还包括：
蚀刻所述第一半导体图案，以在所述第二半导体图案之间形成空的区域；以及
在所述空的区域中形成栅极图案。
13.一种制造半导体器件的方法，所述方法包括：
形成从衬底突出的有源图案，所述有源图案包括交替地堆叠的第一半导体图案和第二半导体图案；
在所述衬底上形成暴露所述有源图案的上部分的器件隔离图案；
在所述有源图案的顶表面和侧壁上形成盖图案，所述盖图案暴露所述器件隔离图案的顶表面；
在所述器件隔离图案的所述顶表面和所述盖图案上形成绝缘层；以及
在所述绝缘层上形成与所述有源图案交叉的牺牲栅极图案，
其中所述盖图案与所述第一半导体图案的第一侧壁和所述第二半导体图案的第二侧壁物理接触。
14.根据权利要求13所述的方法，其中所述绝缘层具有比所述盖图案的氧含量比更大的氧含量比。
15.根据权利要求14所述的方法，其中所述盖图案不包括氧和锗。
16.根据权利要求15所述的方法，其中所述第一半导体图案和所述第二半导体图案中的每个包括：
与所述盖图案物理接触的第一部分；以及
在所述第一部分之间的第二部分，
其中在所述绝缘层的形成之后，所述第一部分的元素组成比等于所述第二部分的元素组成比。
17.根据权利要求14所述的方法，其中所述盖图案包括半导体材料并且具有晶体结构。
18.根据权利要求13所述的方法，还包括：
在所述牺牲栅极图案上形成层间绝缘层；
去除所述层间绝缘层的一部分和所述牺牲栅极图案以形成开口，使得所述层间绝缘层的剩余部分和所述绝缘层被暴露；以及
在所述绝缘层上在所述开口中形成栅极图案，
其中所述绝缘层用作栅极绝缘层。
19.根据权利要求17所述的方法，还包括：
在所述牺牲栅极图案两侧在所述有源图案中形成凹陷部分；以及
在所述凹陷部分中形成源极/漏极图案，
其中所述源极/漏极图案与所述第一半导体图案的第三侧壁、所述第二半导体图案的第四侧壁以及所述盖图案的外侧壁接触。
20.根据权利要求13所述的方法，其中所述绝缘层的形成包括：执行沉积工艺，
其中在所述沉积工艺期间，所述盖图案在所述第一半导体图案上，以及
其中在所述绝缘层的形成期间，所述盖图案的至少一部分被氧化。
CN202010360788.2A 2019-05-31 2020-04-30 制造半导体器件的方法 Pending CN112017965A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0064219 2019-05-31
KR1020190064219A KR20200138540A (ko) 2019-05-31 2019-05-31 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN112017965A true CN112017965A (zh) 2020-12-01

Family

ID=73506573

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010360788.2A Pending CN112017965A (zh) 2019-05-31 2020-04-30 制造半导体器件的方法

Country Status (3)

Country Link
US (2) US11201087B2 (zh)
KR (1) KR20200138540A (zh)
CN (1) CN112017965A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11757021B2 (en) * 2020-08-18 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with fin-top hard mask and methods for fabrication thereof
US20220416042A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Gate-all-around integrated circuit structures having gate height reduction by fin hard mask removal post dummy gate patterning removal
US12034056B2 (en) * 2021-07-09 2024-07-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor devices including gate structures with gate spacers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050272192A1 (en) * 2004-06-04 2005-12-08 Chang-Woo Oh Methods of forming fin field effect transistors using oxidation barrier layers and related devices
US20140061780A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device including a gate dielectric layer
US20140120691A1 (en) * 2012-10-25 2014-05-01 Samsung Electronics Co., Ltd. Method of thin silicon deposition for enhancement of on current and surface characteristics of semiconductor device
US20160254382A1 (en) * 2015-02-27 2016-09-01 GlobalFoundries, Inc. Integrated circuits with fets having nanowires and methods of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2950481B1 (fr) 2009-09-18 2011-10-28 Commissariat Energie Atomique Realisation d'un dispositif microelectronique comprenant des nano-fils de silicium et de germanium integres sur un meme substrat
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US9947773B2 (en) 2012-08-24 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement with substrate isolation
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US20150333162A1 (en) 2014-05-16 2015-11-19 Globalfoundries Inc. Methods of forming nanowire devices with metal-insulator-semiconductor source/drain contacts and the resulting devices
US9966471B2 (en) 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US9412849B1 (en) 2015-12-11 2016-08-09 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US9755017B1 (en) 2016-03-01 2017-09-05 International Business Machines Corporation Co-integration of silicon and silicon-germanium channels for nanosheet devices
US9620590B1 (en) 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
CN106783965A (zh) 2016-12-01 2017-05-31 上海华力微电子有限公司 一种锗硅源漏极及制备方法
US10636910B2 (en) 2017-05-30 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method of forming the same
US9991262B1 (en) 2017-06-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device on hybrid substrate and method of manufacturing the same
JP2019012120A (ja) 2017-06-29 2019-01-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10763177B1 (en) * 2019-03-01 2020-09-01 International Business Machines Corporation I/O device for gate-all-around transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050272192A1 (en) * 2004-06-04 2005-12-08 Chang-Woo Oh Methods of forming fin field effect transistors using oxidation barrier layers and related devices
US20140061780A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device including a gate dielectric layer
US20140120691A1 (en) * 2012-10-25 2014-05-01 Samsung Electronics Co., Ltd. Method of thin silicon deposition for enhancement of on current and surface characteristics of semiconductor device
US20160254382A1 (en) * 2015-02-27 2016-09-01 GlobalFoundries, Inc. Integrated circuits with fets having nanowires and methods of manufacturing the same

Also Published As

Publication number Publication date
US11791400B2 (en) 2023-10-17
US20220102217A1 (en) 2022-03-31
US20200381251A1 (en) 2020-12-03
US11201087B2 (en) 2021-12-14
KR20200138540A (ko) 2020-12-10

Similar Documents

Publication Publication Date Title
US11670680B2 (en) Semiconductor devices
US11581312B2 (en) Semiconductor devices having different numbers of stacked channels in different regions and methods of manufacturing the same
TWI829646B (zh) 半導體裝置
US11735629B2 (en) Semiconductor devices and methods of manufacturing the same
CN107039436B (zh) 半导体器件及其制造方法
KR102323733B1 (ko) 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
CN110556376A (zh) 包含二维半导电性材料的纳米片场效晶体管
US11791400B2 (en) Semiconductor device
KR102331059B1 (ko) 반도체 디바이스 및 방법
KR20200036738A (ko) Finfet 디바이스 및 그 형성 방법
US20210242349A1 (en) Semiconductor device
CN112002758A (zh) 半导体器件
US20200395463A1 (en) Method of fabricating a semiconductor device
US20230036104A1 (en) Semiconductor devices
US20220406888A1 (en) Semiconductor devices
CN115223934A (zh) 半导体器件
KR20220006437A (ko) 반도체 디바이스 및 방법
KR20210047688A (ko) 집적회로 장치 및 그 제조 방법
TWI854217B (zh) 半導體裝置及其形成方法
US20240145567A1 (en) Semiconducter device and fabricating method thereof
TWI847193B (zh) 半導體元件及其製作方法
US20230076270A1 (en) Integrated circuit devices including vertically stacked field effect transistors
EP4312274A2 (en) Gate-all-around semiconductor devices comprising two-dimensional protective layers
US20240145577A1 (en) Semiconductor device having side spacer patterns
US20230378336A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination