TWI661490B - 半導體裝置及其製造方法 - Google Patents

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drain epitaxial
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江國誠
王志豪
蔡慶威
程冠倫
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Abstract

根據本揭露之一態樣，在製造半導體裝置之方法中，形成鰭結構，鰭結構包含交替堆疊的第一半導體層及第二半導體層。形成犧牲閘極結構在鰭結構上方。形成第一覆蓋層在犧牲閘極結構上方，並且形成第二覆蓋層在第一覆蓋層上方。形成源極/汲極磊晶層。在形成源極/汲極磊晶層之後，移除第二覆蓋層，由此在源極/汲極磊晶層與第一覆蓋層之間形成間隙，鰭結構之一部分從此間隙暴露出。移除在間隙中之一部分第一半導體層，由此在第二半導體層之間形成空間。以第一絕緣材料填充空間。

Description

半導體裝置及其製造方法
本揭露是關於製造半導體積體電路的方法，並且更具體地說，是關於製造包括鰭式場效電晶體(FinFET)及/或環繞式閘極場效電晶體(gate-all-around FET；GAAFET)之半導體裝置的方法，以及半導體裝置。
隨著半導體產業已經發展進入到追求更高裝置密度、更高效能及更低成本的奈米技術製程節點，來自製造及設計問題的挑戰已經導致三維設計諸如多閘極場效電晶體(FET)之發展，包括鰭式場效電晶體(FinFET)及環繞式閘極場效電晶體(GAAFET)。在鰭式場效電晶體中，閘電極靠近通道區域之三個側表面，其中閘極介電層插入其間。因為閘極結構圍繞(纏繞)三個表面上之鰭，電晶體基本上具有三個控制通過鰭或通道區域之電流的閘極。令人遺憾的是，第四個側面，通道之底部部分遠離閘電極並且因此不在附近閘極控制之下。因此没有在紧密的栅极控制下。相比之下，在環繞式閘極場效電晶體中，通道區域之所有側表面被閘電極圍繞，由於較陡峭之亞閾值電流擺動(sub-threshold current swing；SS)以及較小之汲感應能障降低(drain induced barrier lowering；DIBL)，這允許在通道區域中更完全消耗並且導致較少的短通道效應。隨著電晶體尺寸持續縮小至10-15nm以下之技術節點，需要進一步改良環繞式閘極場效電晶體。
根據本揭露之一實施方式，提供一種半導體裝置之製造方法，包含形成鰭結構，鰭結構包含交替堆疊的第一半導體層及第二半導體層；形成犧牲閘極結構在鰭結構上方；形成第一覆蓋層在犧牲閘極結構上方，並且形成第二覆蓋層在第一覆蓋層上方；形成源極/汲極磊晶層在犧牲閘極結構之相對的兩側面上；在形成源極/汲極磊晶層之後，移除第二覆蓋層，由此形成間隙在源極/汲極磊晶層與第一覆蓋層之間，其中鰭結構之一部分從間隙暴露出；移除在間隙中之部分第一半導體層，由此形成空間在第二半導體層之間；以及以第一絕緣材料填充空間。
根據本揭露之一實施方式，提供一種半導體裝置之製造方法，包含形成鰭結構，鰭結構包含交替堆疊的第一半導體層及第二半導體層；形成犧牲閘極結構在鰭結構上方；形成第一覆蓋層在犧牲閘極結構上方，並且形成第二覆蓋層在第一覆蓋層上方；從未被犧牲閘極結構覆蓋之一部分鰭結構移除第二半導體層，由此形成包括第一半導體層之源極/汲極層；形成源極/汲極磊晶層在源極/汲極層上方；在形成源極/汲極磊晶層之後，移除第二覆蓋層，由此在源極/ 汲極磊晶層與第一覆蓋層之間形成間隙，鰭結構之一部分從間隙暴露出；移除在間隙中之部分第二半導體層，由此在第一半導體層之間形成空間；以及以第一絕緣材料填充空間。
根據本揭露之一實施方式，提供一種半導體裝置，包含第一半導體接線設置在基板上方；第一源極/汲極區域與第一半導體接線之末端接觸；閘極介電層設置在第一半導體接線之各個通道區域上並且圍繞在第一半導體接線之各個通道區域周圍；閘電極層設置在閘極介電層上並且圍繞在各個通道區域周圍；以及第一絕緣間隔件，分別設置在空間中，空間由相鄰的第一半導體接線、閘電極層及第一源極/汲極區域限定，其中與第一源極/汲極區域接觸之第一絕緣間隔件之端面垂直地對準。
10‧‧‧半導體基板
11‧‧‧半導體鰭結構
12‧‧‧摻雜劑
15‧‧‧遮罩層
15A‧‧‧第一遮罩層
15B‧‧‧第二遮罩層
20‧‧‧第一半導體層
25‧‧‧第二半導體層
30‧‧‧鰭結構
35‧‧‧鰭襯墊層
40‧‧‧隔離絕緣層
50‧‧‧犧牲閘極結構
51‧‧‧第一覆蓋層
52‧‧‧犧牲閘極介電層
53‧‧‧第二覆蓋層
54‧‧‧犧牲閘電極層
56‧‧‧SiN襯墊層
58‧‧‧氧化矽遮罩層
70、78‧‧‧空隙
75、76‧‧‧閘極空間
80、81‧‧‧源極/汲極磊晶層
83‧‧‧間隙
85‧‧‧絕緣層
87‧‧‧蝕刻終止層
95‧‧‧層間介電層
102‧‧‧閘極介電層
102A‧‧‧界面層
102B‧‧‧高k介電層
104‧‧‧閘電極層
106‧‧‧閘極絕緣蓋層
130‧‧‧源極/汲極接觸
P11‧‧‧節距
T11‧‧‧厚度
H1‧‧‧高度
W1、W11‧‧‧寬度
當讀到隨附的圖式時，從以下詳細的敘述可充分瞭解本揭露的各方面。值得注意的是，根據工業上的標準實務，各種特徵不是按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意增加或減少。
第1A-1D圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置的各個視圖。第1A圖是透視圖，第1B圖是對應於第1A圖之Y1-Y1的橫截面圖，第1C圖是對應於第1A圖之Y2-Y2的橫截面圖，第1D圖是對應於第1C圖之X1-X1的橫截面圖並且第1E圖是對應於第1C圖之X2-X2的橫截面圖。
第2-9圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中各階段示意圖。
第10A-10D圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中其中之一階段示意圖。第10A圖是透視圖，第10B圖是沿著X方向之橫截面圖，第10C圖是沿著Y方向之橫截面圖，並且第10D圖繪示另一透視圖。
第11A-11D圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中其中之一階段示意圖。第11A圖是透視圖，第11B圖是沿著X方向之橫截面圖，第11C圖是沿著Y方向之橫截面圖，並且第11D圖繪示另一透視圖。
第12A-12C圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中其中之一階段示意圖。第12A圖是透視圖，第12B圖是沿著X方向之橫截面圖，並且第12C圖是沿著Y方向之橫截面圖。
第13-16圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中各階段示意圖。
第17A-17E圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置的各個視圖。第17A圖是透視圖，第17B圖是對應於第17A圖之Y1-Y1的橫截面圖，第17C圖是對應於第17A圖之Y2-Y2的橫截面圖，第17D是對應於第17C圖之X1-X1的橫截面圖，並且第17E圖是對應於第17C圖之X2-X2的橫截面圖。
第18-25圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中各階段示意圖。
第26A-26D圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中其中之一階段示意圖。第26A圖是透視圖，第26B圖是沿著X方向之橫截面圖，第26C圖是沿著Y方向之橫截面圖，並且第26D圖繪示另一透視圖。
第27A-27D圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中其中之一階段示意圖。第27A圖是透視圖，第27B圖是沿著X方向之橫截面圖，第27C圖是沿著Y方向之橫截面圖，並且第27D圖繪示另一透視圖。
第28A-28C圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中其中之一階段示意圖。第28A是透視圖，第28B是沿著X方向之橫截面圖，並且第28C圖是沿著Y方向之橫截面圖。
第29-32圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中各階段示意圖。
第33A-33D圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置的各個視圖。第33A圖是透視圖，第33B圖是對應於第33A圖之Y1-Y1的橫截面圖，第33C圖是對應於第33A圖之Y2-Y2的橫截面圖，第33D圖是對應於第33C圖之X1-X1的橫截面圖，並且第33E圖是對應於第33C圖之X2-X2的橫截面圖。
第34A-34D圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置的各個視圖。第34A是透視圖，第34B圖是對應於第34A圖之Y1-Y1的橫截面圖，第34C圖是對應於第 34A圖之Y2-Y2的橫截面圖，並且第34D圖是對應於第34C圖之X1-X1的橫截面圖。
第35-36圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中各階段示意圖。
第37A-37C圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中其中之一階段示意圖。第37A圖是透視圖，第37B圖是沿著X方向之橫截面圖，並且第37C圖是沿著Y方向之橫截面圖。
第38A圖至第38C圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中其中之一階段示意圖。第38A圖是透視圖，第38B圖是沿著X方向之橫截面圖，並且第38C圖是沿著Y方向之橫截面圖。
第39A圖至第39C圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中其中之一階段示意圖。第39A圖是透視圖，第39B圖是沿著X方向之橫截面圖，並且第39C圖是沿著Y方向之橫截面圖。
第40A圖至第40C圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置製造過程中其中之一階段示意圖。第40A圖是透視圖，第40B圖是沿著X方向之橫截面圖，並且第40C是沿著Y方向之橫截面圖。
應理解以下揭示提供眾多不同實施例或實例，用以實施本揭露之不同特徵。下文描述組件及排列之特定實 施例或實例以簡化本揭示。當然，此些實例僅為示例且並不意欲為限制性。舉例來說，元件之尺寸不限於所揭露之範圍或值，但可取決於製程條件及/或裝置之期望性質。此外，第一特徵形成於第二特徵上之敘述，包含了第一與第二特徵有直接接觸之實施例、及第一與第二特徵之間可能形成額外特徵的實施例以至於第一與第二特徵未直接接觸。各種特徵可出於簡明性及清晰目的以不同比例任意繪製。在附圖中，出於簡明目的可省略一些層/特徵。
此外，為了便於描述，可以在本文中使用空間相對術語，例如「在……下方」，「在……下面」，「在……之下」，「在……上方」，「在……上面」等以描述如圖所示的一個元件或特徵與另一個元件或特徵(多個元件或特徵)的關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可類似解讀本文所使用之空間相對性描述詞。此外，術語「由…構成」可意謂「包含」或「由…組成」。
在本揭露中，提供了一種製造位於金屬閘電極與源極/汲極磊晶層之間的內部間隔件的方法，上述內部間隔件用於環繞式閘極場效電晶體(GAAFET)及堆疊通道場效電晶體(stacked channel FET)。在本揭露中，源極/汲極指源極及/或汲極。內部間隔件可藉由以下製程形成。在堆疊之鰭結構(兩個不同半導體接線交替地堆疊)上方形成偽閘極結構之後，凹陷堆疊之鰭結構的源極/汲極區域。之 後，在凹陷中形成絕緣(介電)層並且隨後蝕刻上述形成之絕緣層，以在半導體接線之末端上形成內部間隔件。隨後，源極/汲極磊晶層在內部間隔件上方形成。應注意到，在本揭露中源極與汲極可互換地使用並且其結構實質上相同。
然而，在上述製程中，難以精確地控制絕緣層之蝕刻，因此難以精確地控制內部間隔件之厚度及位置。有鑒於此，本揭露提供了一種製造位於金屬閘電極與源極/汲極磊晶層之間的內部間隔件的方法，此方法可更精確地控制內部間隔件之厚度、形狀及/或位置。
第1A-1E圖為根據本揭露之實施方式繪製的半導體場效電晶體裝置的各個視圖。第1A圖是透視圖，第1B圖是對應於第1A圖之Y1-Y1的橫截面圖，第1C圖是對應於第1A圖之Y2-Y2的橫截面圖，第1D圖是對應於第1C圖之X1-X1的橫截面圖並且第1E圖是對應於第1C圖之X2-X2的橫截面圖。
如第1A-1E圖所示，在半導體基板10上方提供兩個半導體鰭結構11。在一些實施例中，基板10包括單晶半導體層在至少其表面部分上。基板10可包含單晶半導體材料，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在某些實施例中，基板10由結晶矽(crystalline Si)製成。
基板10可在其表面區域中包括一或多個緩衝層(未圖示)。緩衝層可用以逐漸地改變從基板至源極/汲極區域晶格常數。緩衝層可由磊晶生長之單晶半導體材料(諸 如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP)形成。在一特定實施例中，基板10包含在矽基板10上磊晶生長之鍺矽(SiGe)緩衝層。鍺矽緩衝層之鍺濃度可從最底部緩衝層之30原子%的鍺增加至最頂部緩衝層之70原子%的鍺。
鰭結構11之底部部分由絕緣層35(鰭襯墊層)覆蓋。鰭襯墊層35包括一或多層絕緣材料。
隔離絕緣層40(諸如淺溝槽隔離(STI))設置在基板10上方之溝槽中。隔離絕緣層40可由適宜的介電材料(諸如氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽玻璃(FSG)、低k介電質諸如碳摻雜之氧化物、極低k介電質諸如多孔碳摻雜之二氧化矽、聚合物諸如聚醯亞胺、此等之組合或類似者)製成。在一些實施例中，隔離絕緣層40經由諸如化學氣相沉積製程(CVD)、可流動化學氣相沉積製程(FCVD)或旋塗玻璃製程形成，但可採用任何可接受之製程。
如第1B圖所示，通道層25(其為半導體接線)設置在鰭結構11上方。各個通道層25被閘極介電層102及閘電極層104圍繞。在一些實施例中，閘極介電層102包括界面層102A及高k介電層102B。進一步地，閘極絕緣蓋層106設置在閘電極層104上方。
如第1A圖、第1C圖及第1D圖所示，源極/汲極磊晶層80設置在鰭結構11之源極/汲極區域上方。源極/汲極 磊晶層80由層間介電(ILD)層95覆蓋。此外，第一覆蓋層51及/或絕緣層85在源極/汲極磊晶層80與層間介電層95之間以及在閘電極104與層間介電層95之間形成。進一步地，源極/汲極接觸130設置成與源極/汲極磊晶層80接觸。在一些實施例中，源極/汲極磊晶層80之橫截面具有六邊形形狀、菱形形狀、其他多邊形形狀或半圓形形狀。
第1C圖是於閘電極104與源極/汲極磊晶層80之間的區域處沿Y方向切割絕緣層85之垂直部分的橫截面圖。在此區域中，半導體接線25至少部分被絕緣層85覆蓋。在一些實施例中，一或多個空隙70在半導體接線25之間的絕緣層85中形成。空隙70之橫截面形狀包括圓形形狀、橢圓形形狀(垂直及/或水平地)、水滴形狀或矩形或具有圓角之多邊形形狀。在其他實施例中，沒有形成空隙。
第1D圖是對應於第1C圖之X1-X1的橫截面圖並且第1E圖是對應於第1C圖之X2-X2的橫截面圖。如第1D圖所示，作為內部間隔件的絕緣層85設置在閘電極層104與源極/汲極磊晶層80之端面之間。在一些實施例中，閘極介電層102設置在絕緣層85與閘電極層104之間。如第1D圖所示，垂直地對準內部間隔件85與源極/汲極磊晶層80接觸之端面(設置在相同垂直平面上)。進一步地，亦垂直地對準內部間隔件85與源極/汲極磊晶層80接觸之端面以及在半導體接線25與源極/汲極磊晶層80之端面之間的界面。在閘電極104與內部間隔件85之間的界面具有朝向閘電極104突出的彎曲表面，而在內部間隔件85與源極/汲極磊晶層80 之間的界面是實質上平坦的。如第1E圖所示，當形成空隙70時，在半導體接線25與源極/汲極磊晶層80的端面之間存在空間(空隙)。如第1E圖所示，在此橫截面中，空隙70具有一個彎曲的側面及三個實質上直的側面。在一些實施例中，內部間隔件85由低k介電材料(諸如SiOC及/或SiOCN或任何其他適宜介電材料)製成。低k介電材料具有小於二氧化矽之介電常數。
每個半導體接線25之厚度及寬度在一些實施例中是在從約5nm至約15nm之範圍中，並且在其他實施例中是在從約6nm至約12nm之範圍中。在Z方向中相鄰半導體接線25之間的空間在一些實施例中是在從約2nm至約6nm之範圍中。內部間隔件85之厚度W1在一些實施例中是在從約2nm至約6nm之範圍中。半導體接線25在通道區域中之橫截面形狀可為任何多邊形形狀(方形、矩形、三角形等等)、具有圓角之多邊形形狀、圓形或橢圓形(垂直或水平地)。
在第1A圖至第1E圖中，示出了兩個鰭結構11及四個半導體接線25。然而，數量不限於此。鰭結構之數量可為每個閘極一個、三個、四個或更多個，並且半導體接線25之數量可為一個、兩個、三個及多個，直至十個。
在某些實施例中，第1A圖至第1E圖之半導體裝置是n型環繞式閘極場效電晶體。在其他實施例中，第1A圖至第1E圖之半導體裝置是p型環繞式閘極場效電晶體。在一 些實施例中，在相同基板10上提供一或多個n型環繞式閘極場效電晶體及一或多個p型環繞式閘極場效電晶體。
第2-16圖示出了根據本揭露之一實施例的製造如第1A-1E圖所示之環繞式閘極場效電晶體的例示性連續製程。應理解到，可在第2圖至第16圖所示之製程之前、期間及之後提供額外的操作，並且在本方法其他實施例中可替換或消除下文所述之一些操作。操作/製程之順序可互換。
如第2圖所示，雜質離子(摻雜劑)12植入矽基板10中以形成阱區域。進行離子植入以防止衝穿效應(punch-through effect)。基板10可包括已利用雜質(例如，p型或n型導電)適宜地摻雜的各個區域。摻雜劑12為例如用於n型鰭式場效電晶體之硼(BF2)及用於p型鰭式場效電晶體之磷。
隨後，如第3圖所示，堆疊半導體層在基板10上方形成。堆疊半導體層包括第一半導體層20及第二半導體層25。進一步地，遮罩層15在堆疊之層上方形成。
第一半導體層20及第二半導體層25由具有不同晶格常數之材料製成，並且可包括一或多層Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在一些實施例中，第一半導體層20及第二半導體層25由Si、Si化合物、SiGe、Ge或Ge化合物製成。在一實施例中，第一半導體層20為Si1-xGex(其中x大於約0.3)或Ge(x=1.0)並且第二半導體層25為Si或Si1-yGey(其中y 小於約0.4)，且x>y。在本揭露中，「M化合物」或「M基化合物」意謂化合物之大部分是M。
在另一實施例中，第二半導體層25是Si1-yGey(其中y大於約0.3)或Ge，並且第一半導體層20是Si或Si1-xGex(其中x小於約0.4)，且x<y。在又一些其他實施例中，第一半導體層20是由Si1-xGex(其中x是在從約0.3至約0.8之範圍中)製成，並且第二半導體層25是由Si1-yGey(其中y是在從約0.1至約0.4之範圍中)製成。
在第3圖中，設置四層第一半導體層20及四層第二半導體層25。然而，層的數量不限於四層，並且可小至1(每一層)，並且在一些實施例中，各形成2至10層的第一半導體層及第二半導體層。藉由調節堆疊層的數量，可調節環繞式閘極場效電晶體裝置之驅動電流。
第一半導體層20及第二半導體層25在基板10上方磊晶形成。第一半導體層20之厚度可等於或大於第二半導體層25之厚度，在一些實施例中是在從約2nm至約20nm之範圍中，並且在其他實施例中是在從約5nm至約15m之範圍中。第二半導體層25之厚度在一些實施例中是在從約2nm至約20nm之範圍中，並且在其他實施例中是在從約5nm至約15nm之範圍中。第一半導體層20中的每一層之厚度可相同，或可不同。
在一些實施例中，底部的第一半導體層(最靠近基板10之層)與其餘第一半導體層相比較厚。底部的第一半 導體層之厚度在一些實施例中是在從約10nm至約50nm之範圍中，或在其他實施例中是在從20nm至40nm之範圍中。
在一些實施例中，遮罩層15包括第一遮罩層15A及第二遮罩層15B。第一遮罩層15A是由氧化矽製成之墊氧化層，其可藉由熱氧化形成。第二遮罩層15B是由氮化矽(SiN)製成，其藉由化學氣相沉積(CVD)包括低壓化學氣相沉積製程(LPCVD)及電漿增強化學氣相沉積製程(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適宜製程形成。藉由使用包括光微影及蝕刻之圖案化操作將遮罩層15圖案化為遮罩圖案。
接下來，如第4圖所示，第一半導體層20及第二半導體層25的堆疊層是藉由使用圖案化遮罩層來圖案化，由此堆疊層形成在X方向中延伸的鰭結構30。在第4圖中，兩個鰭結構30在Y方向中排列。但鰭結構之數量不限於兩個，並且可小至一個及三個或多個。在一些實施例中，一或多個偽鰭結構在鰭結構30之兩個側面上形成，以在圖案化操作中改進圖案保真度(pattern fidelity)。如第4圖所示，鰭結構30具有由堆疊的半導體層20、25及阱部分11構成之上部。
鰭結構之上部沿著Y方向之寬度W1在一些實施例中是在從約10nm至約40nm之範圍中，並且在其他實施例中是在從約20nm至約30nm之範圍中。鰭結構沿著Z方向之高度H1是在從約100nm至約200nm之範圍中。
堆疊鰭結構30可藉由任何適宜方法圖案化。例如，結構可使用包括雙圖案化(double-patterning)或多圖案化(multi-patterning)製程之一或多個光微影製程圖案化。一般而言，雙圖案化或多圖案化製程結合光微影與自對準之製程，使得產生之圖案的節距小於使用單個直接光微影製程獲得之圖案的節距。例如，在一實施例中，犧牲層在基板上方形成並且使用光微影製程圖案化。間隔件使用自對準之製程沿著圖案化之犧牲層側面形成。隨後移除犧牲層，並且剩餘間隔件可隨後用以圖案化堆疊鰭結構30。
在形成鰭結構30之後，包括一或多層絕緣材料之絕緣材料層在基板上方形成，以使鰭結構完全嵌入絕緣層中。用於絕緣層之絕緣材料可包括氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、氟摻雜之矽酸鹽玻璃(FSG)或藉由低壓化學氣相沉積(LPCVD)、電漿化學氣相沉積或可流動化學氣相沉積製程(FCBD)形成的低K介電材料。退火操作可在形成絕緣層之後進行。隨後，進行平坦化操作(諸如化學機械研磨(CMP)方法及/或回蝕方法)以使最上部之第二半導體層25之上表面從絕緣材料層暴露出。在一些實施例中，在形成絕緣材料層之前，在鰭結構上方形成鰭襯墊層35。鰭襯墊層35由SiN或氮化矽基材料(例如，SiON、SiCN或SiOCN)製成。
在一些實施例中，鰭襯墊層35包括在基板10及鰭結構11之底部部分之側壁上方形成的第一鰭襯墊層、以及在第一鰭襯墊層上形成的第二鰭襯墊層。各個襯墊層在一 些實施例中具有約1nm與約20nm之間的厚度。在一些實施例中，第一鰭襯墊層包括氧化矽並且具有約0.5nm至約5nm之間的厚度，第二鰭襯墊層包括氮化矽並且具有約0.5nm至約5nm之間的厚度。襯墊層可經由一或多個製程(諸如物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD))沉積，但可採用任何可接受之製程。
隨後，如第5圖所示，凹陷絕緣材料層以形成隔離絕緣層40，使得鰭結構30之上部暴露出。利用此操作，鰭結構30藉由隔離絕緣層40(亦被稱為淺溝槽隔離(STI))彼此電氣隔離。
在第5圖所示之實施例中，凹陷絕緣材料層40直至鰭結構(阱層)11之上部暴露出。在其他實施例中，不暴露出鰭結構11之上部。第一半導體層20是隨後部分移除之犧牲層，並且第二半導體層25隨後形成為半導體接線，作為環繞式閘極場效電晶體之通道層。
如第6圖所示，在形成隔離絕緣層40之後，形成犧牲(偽)閘極結構50。第6圖示出了在暴露之鰭結構30上方形成犧牲閘極結構50後的結構。犧牲閘極結構50在將成為通道區域之一部分鰭結構的上方形成。犧牲閘極結構50限定了環繞式閘極場效電晶體之通道區域。犧牲閘極結構50包括犧牲閘極介電層52及犧牲閘電極層54。犧牲閘極介電層52包括一或多層絕緣材料，諸如氧化矽基材料。在一實施例中，使用藉由化學氣相沉積形成之氧化矽。犧牲閘極 介電層52之厚度在一些實施例中是在約1nm至約5nm之範圍中。
犧牲閘極結構50的形成首先是藉由毯覆式沉積犧牲閘極介電層52在鰭結構上方。犧牲閘電極層54隨後毯覆式沉積在犧牲閘極介電層52及鰭結構上方，使得鰭結構完全嵌入犧牲閘電極層54中。犧牲閘電極層54包括矽，諸如多晶矽或非晶矽。犧牲閘電極層54之厚度在一些實施例中是在約100nm至約200nm之範圍中。在一些實施例中，犧牲閘電極層54經歷平坦化操作。使用包括低壓化學氣相沉積(LPCVD)及電漿增強化學氣相沉積(PECVD)之化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適宜製程沉積犧牲閘極介電層52及犧牲閘電極層54。隨後，在犧牲閘電極層上方形成遮罩層。遮罩層包括SiN襯墊(pad SiN)層56及氧化矽遮罩層58。
接下來，如第6圖所示，在遮罩層上進行圖案化操作並且犧牲閘電極層54經圖案化為犧牲閘極結構50。犧牲閘極結構50包括犧牲閘極介電層52、犧牲閘電極層54(例如，多晶矽)、SiN襯墊層56及氧化矽遮罩層58。如第6圖所示，藉由圖案化犧牲閘極結構50，第一及第二半導體層之堆疊層在犧牲閘極結構50之相對側面上部分地暴露出，由此限定源極/汲極(S/D)區域，如第6圖所示。在本揭露中，源極與汲極可互換使用並且其結構實質上是相同的。在第6圖中，形成一個犧牲閘極結構，但犧牲閘極結構之數量不限於一個。在一些實施例中，兩個或多個犧牲閘極結構在 X方向中排列。在某些實施例中，形成一或多個偽犧牲閘極結構在犧牲閘極結構之兩個側面上以改良圖案保真度。
在形成犧牲閘極結構50之後，由絕緣材料製成之第一覆蓋層51在暴露之鰭結構及犧牲閘極結構50上方共形地形成。進一步地，如第7圖所示，第二覆蓋層53在第一覆蓋層51上方形成。第一及第二覆蓋層以共形方式沉積以使得形成在垂直表面(諸如犧牲閘極結構50之側壁、水平表面及頂部)上分別具有實質上相等之厚度的覆蓋層。在一些實施例中，第一覆蓋層51具有在從約2nm至約10nm之範圍中的厚度，第二覆蓋層53具有大於第一覆蓋層51之厚度並且具有在約5nm至約20nm之範圍中的厚度。
在一實施例中，第一覆蓋層51包括低k介電材料，諸如SiOC及/或SiOCN或任何其他適宜介電材料。第二覆蓋層53包括SiN、SiON及SiON或任何其他適宜介電材料的一或多個。第一覆蓋層51及第二覆蓋層53由不同材料製成，以使兩者其中之一可被選擇性地蝕刻。第一覆蓋層51及第二覆蓋層53可藉由原子層沉積(ALD)或化學氣相沉積(CVD)或任何其他適宜方法形成。
隨後，如第8圖所示，向下凹陷源極/汲極區域之鰭結構約至隔離絕緣層40之上表面。
隨後，如第9圖所示，形成源極/汲極磊晶層80。源極/汲極磊晶層80包括用於n通道場效電晶體之一或多層Si、SiP、SiC及SiCP，或用於p通道場效電晶體之一或多層Si、SiGe、Ge。針對P通道場效電晶體，亦可於源極/汲 極中包含硼(B)。源極/汲極磊晶層80使用化學氣相沉積(CVD)、原子層沉積或分子束磊晶(MBE)藉由磊晶生長方法形成。如第9圖所示，源極/汲極磊晶層80從凹陷之兩個鰭結構生長，並且在一些實施例中，生長之磊晶層在隔離絕緣層40之上合併並且形成空隙89。源極/汲極磊晶層80與設置在犧牲閘極結構50之側面上方的第二覆蓋層53接觸形成。
隨後，如第10A圖至第10D圖所示，藉由濕式及/或乾式蝕刻移除第二覆蓋層53。第10A圖是透視圖，第10B圖是沿著X方向切割一個鰭結構之橫截面圖，第10C圖是沿著Y方向切割第10D圖之間隙83之橫截面圖，並且第10D圖繪示另一透視圖。
當第二覆蓋層53是由SiN製成時，可藉由使用H3PO4選擇性移除第二覆蓋層53。如第10D圖所示，藉由移除第二覆蓋層53，在源極/汲極磊晶層80與設置在犧牲閘極結構之側面上方的第一覆蓋層51之間形成間隙83。如第10D圖所示，從間隙83暴露出結構之一部分。間隙83之空間實質上與第二覆蓋層53之厚度相同。
隨後，如第11A圖至第11D圖所示，第一半導體層20之一部分在間隙83中從鰭結構移除，並且空間21在第二半導體層25之間形成。可以使用能夠選擇性地將第一半導體層20相對於第二半導體層25蝕刻的蝕刻劑來去除或蝕刻第一半導體層20。
當第一半導體層20為Ge或SiGe並且第二半導體層25為Si時，可使用濕式蝕刻劑(諸如但不限於氫氧化銨(NH4OH)、四甲基氫氧化銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液)選擇性移除第一半導體層20。同樣，當第一半導體層20為Si並且第二半導體層25為Ge或SiGe時，可使用濕式蝕刻劑(諸如但不限於氫氧化銨(NH4OH)、四甲基氫氧化銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液)選擇性移除第一半導體層20。如第11C圖所示，剩餘的第二半導體層25在一些實施例中具有圓角形狀。如第11B圖所示，在一些實施例中，由於濕式蝕刻性質，第一半導體層20之端面具有彎曲之形狀。藉由調節蝕刻時間，可以控制第一半導體層20之端面之位置。
接下來，如第12A圖至第12C圖所示，絕緣層85在第11A圖至第11D圖所示之結構上方形成。絕緣層85可藉由原子層沉積或化學氣相沉積或任何其他適宜方法形成。如第12B圖所示，藉由沉積絕緣層85，空間21藉由絕緣層85之絕緣材料填充，由此形成內部間隔件85。在一些實施例中，絕緣層85包括低k介電材料，諸如SiOC及/或SiOCN或任何其他適宜介電材料。
在一些實施例中，如第12C圖所示，一或多個空隙70在內部間隔件85中形成。在某些實施例中，第二半導體層25之一部分暴露於空隙。在其他實施例中，沒有第二半導體層25暴露於空隙。在一些實施例中，不形成空隙。
隨後，如第13圖所示，形成層間介電(ILD)層95。層間介電層95之材料包括包含Si、O、C及/或H之化合物，諸如氧化矽、SiCOH及SiOC。有機材料(諸如聚合物)可用於層間介電層95。在形成層間介電層95之後，進行平坦化操作(諸如化學機械研磨)以使犧牲閘電極層54之頂部暴露出。隨後，如第14圖所示，移除犧牲閘電極層54及犧牲閘極介電層52，由此形成閘極空間75，暴露出鰭結構之通道區域。
層間介電層95在移除犧牲閘極結構50期間保護源極/汲極結構80。可使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極結構50。當犧牲閘電極層54為多晶矽並且層間介電層95為氧化矽時，濕式蝕刻劑諸如TMAH溶液可用以選擇性移除犧牲閘電極層54。隨後使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極介電層52。
如第15圖所示，在移除犧牲閘極結構50之後，移除鰭結構中之第一半導體層20，由此形成第二半導體層25之接線。如上文所述，可以使用能夠選擇性地將第一半導體層20相對於第二半導體層25蝕刻的蝕刻劑來去除或蝕刻第一半導體層20。
如第16圖所示，在形成第二半導體層25之半導體接線之後，閘極介電層102在各個通道層(第二半導體層25之接線)周圍形成，並且閘電極層104在閘極介電層102上形成。
在某些實施例中，閘極介電層102包括一或多層介電材料，諸如氧化矽、氮化矽或高k介電材料、其他適宜介電材料及/或其組合。高k介電材料之實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-鋁(HfO2-Al2O3)合金、其他適宜高k介電材料及/或其組合。在一些實施例中，閘極介電層102包括在通道層與介電材料之間形成的界面層102A。
閘極介電層102可藉由化學氣相沉積、原子層沉積或任何適宜方法形成。在一實施例中，閘極介電層102使用高度共形之沉積製程(諸如原子層沉積)形成，以確保在各個通道層周圍形成具有均勻厚度之閘極介電層102。閘極介電層102之厚度在一實施例中是在約1nm至約6nm之範圍中。
在閘極介電層102上形成閘電極層104以圍繞各個通道層。閘電極層104包括一或多層導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適宜材料及/或其組合。
閘電極層104可藉由化學氣相沉積、原子層沉積、電鍍或其他適宜方法形成。閘電極層104亦在層間介電層95之上表面上方沉積。在層間介電層95上方形成之閘極介電層102及閘電極層104隨後藉由使用例如化學機械研磨平坦化，直至顯露出層間介電層95之頂表面。如第1A圖所示，在平坦化操作之後，凹陷閘電極層104並且在凹陷之閘 電極104上方形成閘極絕緣蓋層106。閘極絕緣蓋層106包括一或多層氮化矽基材料，諸如SiN。閘極絕緣蓋層106可藉由沉積絕緣材料接著平坦化操作而形成。
在本揭露之某些實施例中，一或多個功函數調節層(未圖示)插入閘極介電層102與閘電極層104之間。功函數調節層是由導電材料(諸如單層TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或兩個或多個此等材料之多層)製成。對於n通道場效電晶體，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多個用作功函數調節層，並且對於p通道場效電晶體，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多個用作功函數調節層。功函數調節層可藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸發或其他適宜製程形成。進一步地，n通道場效電晶體及p通道場效電晶體的功函數調節層可獨立地形成，n通道場效電晶體及p通道場效電晶體可使用不同金屬層。
隨後，接觸孔在層間介電層95中藉由乾式蝕刻形成。在一些實施例中，蝕刻源極/汲極磊晶層80之上部。在一些實施例中，在源極/汲極磊晶層80上方形成矽化層。矽化層包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi的一或多個。隨後，如第1A圖所示，導電材料130在接觸孔中形成。導電材料130包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的一或多個。應理解到，環繞式閘極場效電晶體經歷 進一步互補式金屬氧化物半導體(CMOS)製程以形成各個特徵諸如接觸/通孔、互連金屬層、介電層、鈍化層等等。
第17A圖至第17E圖為根據本揭露之其他實施方式繪製的半導體場效電晶體裝置的各個視圖。第17A圖是透視圖，第17B圖是對應於第17A圖之Y1-Y1的橫截面圖，第17C圖是對應於第17A圖之Y2-Y2的橫截面圖，第17D是對應於第17C圖之X1-X1的橫截面圖，並且第17E圖是對應於第17C圖之X2-X2的橫截面圖。在以下實施例中可以採用與上述第1A圖至第16圖之實施例相同或相似的材料、配置、尺寸及/或製程可，並且可省略其詳細說明。
在第17A圖至第17E圖之環繞式閘極場效電晶體中，半導體場效電晶體為p型環繞式閘極場效電晶體，並且通道區域之半導體接線是由第一半導體層20構成。在一些實施例中，第一半導體層20為Si1-xGex(其中x大於約0.3)或Ge(x=1.0)，並且第二半導體層25為Si或Si1-yGey(其中y小於約0.4)，且x>y。進一步地，源極/汲極區域之結構與第1A圖至第1E圖所示之結構不同。在第17A圖至第17E圖中，第一半導體層20之半導體接線延伸至源極/汲極區域中，並且被源極/汲極磊晶層81圍繞。
如第17A圖至第17E圖所示，在半導體基板10上方提供兩個半導體鰭結構11。在某些實施例中，基板10由結晶矽製成。鰭結構11之底部部分由絕緣層35(鰭襯墊層)覆蓋。鰭襯墊層35包括一層或多層絕緣材料。隔離絕緣層40(諸如淺溝槽隔離(STI))設置在基板11上方之溝槽 中。隔離絕緣層40可由適宜介電材料(諸如氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽玻璃(FSG)、低k介電質諸如碳摻雜之氧化物、極低k介電質諸如多孔碳摻雜之二氧化矽、聚合物諸如聚醯亞胺、此等之組合或類似者)製成。
如第17B圖所示，通道層20(其為半導體接線)設置在鰭結構11上方。各個通道層20被閘極介電層102及閘電極層104圍繞在周圍。在一些實施例中，閘極介電層102包括界面層102A及高k介電層102B。進一步地，閘極絕緣蓋層106設置在閘電極層104上方。
如第17A圖、第17C圖及第17D圖所示，源極/汲極磊晶層81設置在鰭結構11之源極/汲極區域上方。源極/汲極磊晶層81被層間介電(ILD)層95覆蓋。此外，第一覆蓋層51及/或絕緣層85形成在源極/汲極磊晶層81與層間介電層95之間以及形成在閘電極104與層間介電層95之間。進一步地，源極/汲極接觸130與源極/汲極磊晶層81接觸設置。
第17C圖是於閘電極104與源極/汲極磊晶層81之間的區域處沿Y方向切割絕緣層85之垂直部分的橫截面圖。在此區域中，半導體接線20至少部分被絕緣層85覆蓋。在一些實施例中，一或多個空隙70在半導體接線20之間的絕緣層85中形成。在其他實施例中，不形成空隙。
第17D圖是對應於第17C圖之X1-X1的橫截面圖並且第17E圖是對應於第17C圖之X2-X2的橫截面圖。如第17D圖所示，作為內部間隔件的絕緣層85設置在閘電極層 104與源極/汲極磊晶層81的端面之間。在一些實施例中，閘極介電層102設置在絕緣層85與閘電極層104之間。如第17D圖所示，垂直地對準內部間隔件85與源極/汲極磊晶層81接觸之端面(設置在相同垂直平面上)。
在閘電極104與內部間隔件85之間的界面具有朝向閘電極104突出的彎曲表面，而在內部間隔件85與源極/汲極磊晶層81之間的界面是實質上平坦的。如第17E圖所示，當形成空隙70時，在半導體接線20與源極/汲極磊晶層81的端面之間存在空間(空隙)。在一些實施例中，內部間隔件85是由低k介電材料(諸如SiOC及/或SiOCN或任何其他適宜介電材料)製成。
每個半導體接線20之厚度及寬度在一些實施例中是在從約5nm至約15nm之範圍中，並且在其他實施例中是在從約6nm至約12nm之範圍中。在Z方向中相鄰半導體接線20之間的空間在一些實施例中是在從約2nm至約6nm之範圍中。內部間隔件85之厚度W1在一些實施例中是在從約2nm至約6nm之範圍中。半導體接線20在通道區域中之橫截面形狀可為任何多邊形形狀(方形、矩形、三角形、等等)、具有圓角之多邊形形狀、圓形或橢圓形(垂直或水平地)。
在第17A圖至第17E圖中，示出了兩個鰭結構11及四個半導體接線20。然而，數量不限於此。鰭結構之數量可為每個閘電極一個、三個、四個或多個，並且半導體接線20之數量可為一個、兩個、三個及多個，直至十個。
在某些實施例中，在相同基板10上提供第1A圖至第1E圖之一或多個半導體裝置(N型及/或p型環繞式閘極場效電晶體)以及第17A圖至第17E圖之一或多個p型環繞式閘極場效電晶體。
第18圖至第32圖示出了根據本揭露之一實施例的製造如第17A-17E圖所示之環繞式閘極場效電晶體的例示性連續製程。應理解到，可在第18圖至第32圖所示之製程之前、期間及之後提供額外操作，並且在本方法其他實施例中可替換或消除下文所述之一些操作。操作/製程之順序可互換。在以下實施例中可以採用與上述第1A圖至第16圖之實施例相同或相似的材料、配置、尺寸及/或製程可，並且可省略其詳細說明。第1A圖至第1E圖之環繞式閘極場效電晶體可與第17A圖至第17E圖所示之環繞式閘極場效電晶體一起製造。
如第18圖所示，雜質離子(摻雜劑)12植入矽基板10中以形成阱區域。進行離子植入以防止衝穿效應(punch-through effect)。基板10可包括已利用雜質(例如，p型或n型導電)適宜地摻雜的各個區域。摻雜劑12為例如用於p型鰭式場效電晶體之磷。
隨後，如第19圖所示，堆疊半導體層在基板10上方形成。堆疊半導體層包括第一半導體層20及第二半導體層25。進一步地，遮罩層15在堆疊層上方形成。
第一半導體層20及第二半導體層25由具有不同晶格常數之材料製成，並且可包括一或多層Si、Ge、 SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在一些實施例中，第一半導體層20及第二半導體層25由Si、Si化合物、SiGe、Ge或Ge化合物製成。在一實施例中，第一半導體層20為Si1-xGex(其中x大於約0.3)或Ge(x=1.0)並且第二半導體層25為Si或Si1-yGey(其中y小於約0.4)，且x>y。
在第20圖中，設置四層第一半導體層20及四層第二半導體層25。然而，層之數量不限於四層，且可小至1(每一層)，並且在一些實施例中，各形成2至10層的第一半導體層及第二半導體層。藉由調節堆疊層的數量，可調節環繞式閘極場效電晶體裝置之驅動電流。
第一半導體層20及第二半導體層25在基板10上方磊晶形成。第一半導體層20之厚度可等於或大於第二半導體層25之厚度，並且在一些實施例中是在從約2nm至約20nm之範圍中，並且在其他實施例中是在從約5nm至約15nm之範圍中。第二半導體層25之厚度在一些實施例中是在從約2nm至約20nm之範圍中，並且在其他實施例中是在從約5nm至約15nm之範圍中。第一半導體層20中的每一層之厚度可相同，或可不同。
在一些實施例中，底部的第一半導體層20(最靠近基板10之層)與其餘第一半導體層相比較厚。底部的第一半導體層之厚度在一些實施例中是在從約10nm至約50nm之範圍中，或在其他實施例中是在從20nm至40nm之範圍中。
在一些實施例中，遮罩層15包括第一遮罩層15A及第二遮罩層15B。第一遮罩層15A是由氧化矽製成之墊氧化層，其可藉由熱氧化形成。第二遮罩層15B是由氮化矽(SiN)製成。藉由使用包括光微影及蝕刻之圖案化操作將遮罩層15圖案化為遮罩圖案。
接下來，如第20圖所示，第一半導體層20及第二半導體層25的堆疊層是藉由使用圖案化遮罩層來圖案化，由此堆疊層形成在X方向中延伸的鰭結構30。在第20圖中，兩個鰭結構30在Y方向中排列。但鰭結構之數量不限於此，並且可小至一個及三個或多個。在一些實施例中，一或多個偽鰭結構在鰭結構30之兩個側面上形成，以在圖案化操作中改良圖案保真度(pattern fidelity)。如第20圖所示，鰭結構30具有由堆疊半導體層20、25及阱部分11構成的上部。
鰭結構之上部沿著Y方向之寬度W1在一些實施例中是在從約10nm至約40nm之範圍中，並且在其他實施例中是在從約20nm至約30nm之範圍中。鰭結構沿著Z方向之高度H1是在從約100nm至約200nm之範圍中。
堆疊鰭結構30可藉由任何適宜方法圖案化。例如，結構可使用包括雙圖案化(double-patterning)或多圖案化(multi-patterning)製程的一或多個光微影製程圖案化。一般而言，雙圖案化或多圖案化製程結合光微影及自對準之製程，使得產生之圖案的節距小於使用單個直接光微影製程獲得之圖案的節距。例如，在一實施例中，犧牲層在基 板上方形成並且使用光微影製程圖案化。間隔件使用自對準之製程沿著圖案化之犧牲層側面形成。隨後移除犧牲層，並且剩餘間隔件可隨後用以圖案化堆疊鰭結構30。
在形成鰭結構30之後，包括一或多層絕緣材料之絕緣材料層在基板上方形成，以使鰭結構完全嵌入絕緣層中。隨後，進行平坦化操作(諸如化學機械研磨(CMP)方法及/或回蝕方法)以使最上部之第二半導體層25之上表面從絕緣材料層暴露出。在一些實施例中，在形成絕緣材料層之前，在鰭結構上方形成鰭襯墊層35。鰭襯墊層35由SiN或氮化矽基之材料(例如，SiON、SiCN或SiOCN)製成。
隨後，如第21圖所示，凹陷絕緣材料層以形成隔離絕緣層40，使得鰭結構30之上部暴露出。利用此操作，鰭結構30藉由隔離絕緣層40(STI)彼此電氣分離。
在第21圖所示之實施例中，凹陷絕緣材料層40直至鰭結構(阱層)11之上部暴露出。在其他實施例中，不暴露出鰭結構11之上部。第二半導體層25為隨後部分移除之犧牲層，並且第一半導體層20隨後形成為半導體接線，作為環繞式閘極場效電晶體之通道層。
如第22圖所示，在形成隔離絕緣層40之後，形成犧牲(偽)閘極結構50。第22圖示出了在暴露之鰭結構30上方形成犧牲閘極結構50後的結構。犧牲閘極結構50在將成為通道區域之一部分鰭結構的上方形成。犧牲閘極結構50限定了環繞式閘極場效電晶體之通道區域。犧牲閘極結構50包括犧牲閘極介電層52及犧牲閘電極層54。犧牲閘極 介電層52包括一或多層絕緣材料，諸如氧化矽基材料。在一實施例中，使用藉由化學氣相沉積形成之氧化矽。犧牲閘極介電層52之厚度在一些實施例中是在從約1nm至約5nm之範圍中。
犧牲閘極結構50的形成首先是藉由毯覆式沉積犧牲閘極介電層52在鰭結構上方。犧牲閘電極層54隨後毯覆式沉積在犧牲閘極介電層52及鰭結構上方，使得鰭結構完全嵌入犧牲閘電極層54中。犧牲閘電極層54包括矽，諸如多晶矽或非晶矽。犧牲閘電極層54之厚度在一些實施例中是在約100nm至約200nm之範圍中。在一些實施例中，犧牲閘電極層54經歷平坦化操作。使用包括低壓化學氣相沉積(LPCVD)及電漿增強化學氣相沉積(PECVD)之化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適宜製程沉積犧牲閘極介電層52及犧牲閘電極層54。隨後，在犧牲閘電極層上方形成遮罩層。遮罩層包括SiN襯墊(pad SiN)層56及氧化矽遮罩層58。
接下來，如第22圖所示，在遮罩層上進行圖案化操作並且犧牲閘電極層54經圖案化為犧牲閘極結構50。犧牲閘極結構50包括犧牲閘極介電層52、犧牲閘電極層54(例如，多晶矽)、SiN襯墊層56及氧化矽遮罩層58。如第22圖所示，藉由圖案化犧牲閘極結構50，第一及第二半導體層之堆疊層在犧牲閘極結構50之相對側面上部分地暴露出，由此限定源極/汲極(S/D)區域。在本揭露中，源極與汲極可互換地使用並且其結構實質上是相同的。在第22圖 中，形成一個犧牲閘極結構，但犧牲閘極結構之數量不限於一個。在一些實施例中，兩個或多個犧牲閘極結構在X方向中排列。在某些實施例中，形成一或多個偽犧牲閘極結構在犧牲閘極結構之兩個側面上以改良圖案保真度。
在形成犧牲閘極結構50之後，由絕緣材料製成之第一覆蓋層51在暴露之鰭結構11及犧牲閘極結構50上方共形地形成。如第23圖所示，進一步地，第二覆蓋層53在第一覆蓋層51上方形成。第一及第二覆蓋層以共形方式沉積以使得形成在垂直表面(諸如犧牲閘極結構50之側壁、水平表面及頂部)上分別具有實質上相等之厚度的覆蓋層。在一些實施例中，第一覆蓋層51具有在從約2nm至約10nm之範圍中的厚度，第二覆蓋層53具有大於第一覆蓋層51之厚度並且具有在從約5nm至約20nm之範圍中的厚度。
在一實施例中，第一覆蓋層51包括低k介電材料，諸如SiOC及/或SiOCN或任何其他適宜介電材料。第二覆蓋層53包括SiN、SiON及SiCN或任何其他適宜介電材料的一或多個。第一覆蓋層51及第二覆蓋層53是由不同材料製成，使得兩者其中之一可被選擇性地蝕刻。第一覆蓋層51及第二覆蓋層53可藉由原子層沉積(ALD)或化學氣相沉積(CVD)或任何其他適宜方法形成。
隨後，如第24圖所示，移除源極/汲極區域之鰭結構的第二半導體層25，由此餘留第一半導體層20作為半導體接線。當第二半導體層25為Ge或SiGe並且第一半導體層20為Si時，第二半導體層25可使用濕式蝕刻劑(諸如但不 限於氫氧化銨(NH4OH)、四甲基氫氧化銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液)選擇性蝕刻。
隨後，如第25圖所示，形成源極/汲極磊晶層81。源極/汲極磊晶層81包括一或多層Si、SiGe、Ge或任何其他適宜結晶半導體材料。源極/汲極磊晶層81可含有硼。源極/汲極磊晶層81使用化學氣相沉積、原子層沉積或分子束磊晶(MBE)藉由磊晶生長方法形成。如第25圖所示，源極/汲極磊晶層81從凹陷之兩個鰭結構生長。源極/汲極磊晶層81圍繞在每個第一半導體層(接線)20周圍。在一些實施例中，相鄰的源極/汲極磊晶層81在隔離絕緣層40之上合併，並且在其他實施例中，源極/汲極磊晶層81獨立地在相應鰭結構上方形成。源極/汲極磊晶層81與設置在犧牲閘極結構50之側面上方的第二覆蓋層53接觸形成。
隨後，如第26A圖至第26D圖所示，藉由濕式及/或乾式蝕刻移除第二覆蓋層53。第26A圖是透視圖，第26B圖是沿著X方向切割一個鰭結構之橫截面圖，第26C圖是沿著Y方向切割第26D圖之間隙83之橫截面圖，並且第26D圖繪示另一透視圖。
當第二覆蓋層53由SiN製成時，可藉由使用H3PO4選擇性移除第二覆蓋層53。如第26D圖所示，藉由移除第二覆蓋層53，在源極/汲極磊晶層81與設置在犧牲閘極結構之側面上方的第一覆蓋層51之間形成間隙83。如第26D圖所示，從間隙83暴露出結構之一部分。間隙83之空間實質上與第二覆蓋層53之厚度相同。
隨後，如第27A圖至第27D圖所示，第二半導體層25之一部分在間隙83中從鰭結構移除，並且空間21在第一半導體層20之間形成。可以使用能夠選擇性地將第二半導體層25相對於第一半導體層20蝕刻的蝕刻劑來去除或蝕刻第二半導體層25。
如第27C圖所示，剩餘的第一半導體層20在一些實施例中具有圓角形狀。如第27B圖所示，在一些實施例中，由於濕式蝕刻性質，第二半導體層25之端面具有凸出形狀。藉由調節蝕刻時間，可以控制第二半導體層25之端面之位置。
接下來，如第28A圖至第28C圖所示，絕緣層85在第27A圖至第27D圖所示之結構上方形成。絕緣層85可藉由原子層沉積或化學氣相沉積或任何其他適宜方法形成。如第28B圖所示，藉由沉積絕緣層85，空間21由絕緣層85之絕緣材料填充，由此形成內部間隔件85。在一些實施例中，絕緣層85包括低k介電材料，諸如SiOC及/或SiOCN或任何其他適宜介電材料。
在一些實施例中，如第28C圖所示，一或多個空隙70在內部間隔件85中形成。在某些實施例中，第一半導體層20之一部分暴露於空隙。在其他實施例中，沒有第一半導體層20暴露於空隙。在一些實施例中，不形成空隙。
隨後，如第29圖所示，形成層間介電(ILD)層95。層間介電層95之材料包括包含Si、O、C及/或H之化合物，諸如氧化矽、SiCOH及SiOC。有機材料(諸如聚合物) 可用於層間介電層95。在形成層間介電層95之後，進行平坦化操作(諸如化學機械研磨(CMP))使得犧牲閘電極層54之頂部暴露出。隨後，如第30圖所示，移除犧牲閘電極層54及犧牲閘極介電層52，由此形成閘極空間76，暴露出鰭結構之通道區域。
層間介電層95在移除犧牲閘極結構50期間，保護源極/汲極結構81。犧牲閘極結構50可使用電漿乾式蝕刻及/或濕式蝕刻移除。當犧牲閘電極層54為多晶矽並且層間介電層95為氧化矽時，濕式蝕刻劑諸如TMAH溶液可用以選擇性移除犧牲閘電極層54。隨後使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極介電層52。
如第31圖所示，在移除犧牲閘極結構50之後，移除鰭結構中之第二半導體層25，由此形成第一半導體層20之接線。如上文所述，可使用能夠選擇性地將第二半導體層25相對於第一半導體層20蝕刻的蝕刻劑來去除或蝕刻第二半導體層25。
如第32圖所示，在形成第一半導體層20之半導體接線之後，閘極介電層102在各個通道層(第一半導體層20之接線)周圍形成，並且閘電極層104在閘極介電層102上形成。
隨後，藉由使用乾式蝕刻在層間介電層95中形成接觸孔。在一些實施例中，蝕刻源極/汲極磊晶層81之上部。在一些實施例中，在源極/汲極磊晶層81上方形成矽化層。隨後，如第17A圖所示，導電材料130在接觸孔中形成。 導電材料130包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的一或多個。應理解到，環繞式閘極場效電晶體經歷進一步互補式金屬氧化物半導體(CMOS)製程以形成各個特徵諸如接觸/通孔、互連金屬層、介電層、鈍化層等等。
第33A-33E圖為半導體場效電晶體裝置的各個視圖，且第34A-34D圖為根據本揭露之其他實施方式繪製的半導體場效電晶體裝置的各個視圖。第33A圖是透視圖，第33B圖是對應於第33A圖之Y1-Y1的橫截面圖，第33C圖是對應於第33A圖之Y2-Y2的橫截面圖，第33D圖是對應於第33C圖之X1-X1的橫截面圖，並且第33E圖是對應於第33C圖之X2-X2的橫截面圖。第34A圖是透視圖，第34B圖是對應於第34A圖之Y1-Y1的橫截面圖，第34C圖是對應於第34A圖之Y2-Y2的橫截面圖，並且第34D圖是對應於第34C圖之X1-X1的橫截面圖。在以下實施例中可以採用與上述第1A圖至第32圖之實施例相同或相似的材料、配置、尺寸及/或製程可，並且可省略其詳細說明。在一些實施例中，在同一基板上提供第33A圖至第33E圖所示之環繞式閘極場效電晶體及第34A圖至第34D圖所示之鰭式場效電晶體。
除了在絕緣層85與層間介電層95之間進一步形成蝕刻終止層(ESL)87之外，第33A圖至第33E圖所示之環繞式閘極場效電晶體實質上與第1A圖至第1E圖所示之環繞式閘極場效電晶體相同。蝕刻終止層87包括一或多層絕緣材料，諸如SiN及SiON或藉由原子層沉積、化學氣 相沉積或任何其他適宜方法形成的任何其他適宜材料。第33A圖至第33E圖所示之環繞式閘極場效電晶體可為n型場效電晶體或p型場效電晶體。
在第33A圖至第33E圖所示之環繞式閘極場效電晶體中，通道區域之半導體接線是由第二半導體層25製成。在一些實施例中，第二半導體層25之橫截面圖是具有圓角之矩形形狀。在一些實施例中，第二半導體層25之寬度W11是在從約5nm至約15nm之範圍中，並且厚度T11是在從約1.5nm至約10nm之範圍中。在其他實施例中，第二半導體層25之寬度W11是在從約6nm至約10nm之範圍中，並且厚度T11是在從約2nm至約6nm之範圍中。節距P11在一些實施例中是在從約5nm至約15nm之範圍中，並且在其他實施例中是在從約8nm至約12nm之範圍中。
在第34A圖至第34D圖所示之鰭式場效電晶體中，半導體場效電晶體為p型鰭式場效電晶體，並且通道區域包括第一半導體層20及第二半導體層25。在一些實施例中，第一半導體層20為Si1-xGex(其中x大於約0.3)或Ge(x=1.0)，並且第二半導體層25為Si或Si1-yGey(其中y小於約0.4)，且x>y。進一步地，源極/汲極區域之結構與第1A圖至第1E圖、第17A圖至第17E圖或第33A圖至第33E圖所示之結構不同。在第34A圖至第34D圖所示之鰭式場效電晶體中，源極/汲極區域包括交替地堆疊之第一半導體層 20及第二半導體層25，並且源極/汲極磊晶層81圍繞在堆疊源極/汲極結構周圍。
如第34B圖及第34D圖所示，通道區域包括第一半導體層20及第二半導體層25。第二半導體層25之寬度小於第一半導體層20之寬度。在一些實施例中，第一半導體層20在Y方向中的寬度是在從約3nm至約10nm之範圍中，並且第二半導體層25在Y方向中的寬度是在從約1nm至約5nm之範圍中。在其他實施例中，第一半導體層20在Y方向中的寬度是在從約4nm至約6nm之範圍中，並且第二半導體層25在Y方向中的寬度是在從約2nm至約4nm之範圍中。第一半導體層20與第二半導體層25之間的寬度差異在一些實施例中是在從約1nm至約3nm之範圍中。
第35圖至第40C圖示出了根據本揭露之一實施例的製造第34A圖至第34D圖所示之鰭式場效電晶體的例示性連續製程。應理解到，可在第35圖至第40C圖所示之製程之前、期間及之後提供額外操作，並且在本方法其他實施例中可替換或消除下文所述之一些操作。操作/製程之順序可互換。在以下實施例中可以採用與上述第1A圖至第34E圖之實施例相同或相似的材料、配置、尺寸及/或製程可，並且可省略其詳細說明。第1A圖至第1E圖之環繞式閘極場效電晶體、第17A圖至第17E圖之環繞式閘極場效電晶體及/或第33A圖至第33E圖之環繞式閘極場效電晶體可與第34A圖至第34D圖所示之鰭式場效電晶體一起製造。
如第35圖所示，在形成第23圖所示之結構之後，移除設置在鰭結構之源極/汲極區域上方之第二覆蓋層53及第一覆蓋層51。
隨後，如第36圖所示，形成源極/汲極磊晶層81。源極/汲極磊晶層81包括一或多層Si、SiGe、Ge或任何其他適宜結晶半導體材料。源極/汲極磊晶層81可含有硼(B)。源極/汲極磊晶層81使用化學氣相沉積、原子層沉積或分子束磊晶(MBE)藉由磊晶生長方法形成。如第36圖所示，源極/汲極磊晶層81從凹陷之兩個鰭結構生長。源極/汲極磊晶層81圍繞在每個鰭結構之上部的周圍。在一些實施例中，相鄰的源極/汲極磊晶層81在隔離絕緣層40之上合併，並且在其他實施例中，源極/汲極磊晶層81獨立地在相應鰭結構上方形成。源極/汲極磊晶層81與設置在犧牲閘極結構50之側面上方的第二覆蓋層53接觸形成。
隨後，如第37A圖至第37C圖所示，藉由濕式及/或乾式蝕刻移除第二覆蓋層53。第37A圖是透視圖，第37B圖是沿著X方向切割一個鰭結構之橫截面圖，並且第37C圖是是沿著Y方向切割第37B圖之間隙83之橫截面圖。
當第二覆蓋層53由SiN製成時，可藉由使用H3PO4選擇性移除第二覆蓋層53。如第37B圖所示，藉由移除第二覆蓋層53，在源極/汲極磊晶層81與設置在犧牲閘極結構之側面上方的第一覆蓋層51之間形成間隙83。如第37B圖所示，鰭結構之一部分從間隙83暴露出。
接下來，如第38A圖至第38C圖所示，絕緣層85在第37A圖至第37D圖所示之結構上方形成。絕緣層85可藉由原子層沉積或化學氣相沉積或任何其他適宜方法形成。在一些實施例中，絕緣層85包括低k介電材料，諸如SiOC及/或SiOCN或任何其他適宜介電材料。
隨後，如第39A圖至第39C圖所示，形成層間介電(ILD)層95。在一些實施例中，在形成層間介電層95之前，在絕緣層85上方形成蝕刻終止層(ESL)87。蝕刻終止層87包括一或多層絕緣材料，諸如SiN及SiON或藉由原子層沉積、化學氣相沉積或任何其他適宜方法形成的任何其他適宜材料。
層間介電層95之材料包括包含Si、O、C及/或H之化合物，諸如氧化矽、SiCOH及SiOC。有機材料(諸如聚合物)可用於層間介電層95。在形成層間介電層95之後，進行平坦化操作(諸如化學機械研磨(CMP))使得犧牲閘電極層54之頂部暴露出。隨後，如第39A圖至第39C圖所示，移除犧牲閘電極層54及犧牲閘極介電層52，由此形成閘極空間76，暴露出鰭結構之通道區域。
如第39C圖所示，在移除犧牲閘極結構50之後，移除部分鰭結構中之第二半導體層25。如上文所述，可使用能夠選擇性地將第二半導體層25相對於第一半導體層20蝕刻的蝕刻劑來去除或蝕刻第二半導體層25。
如第40A圖至第40C圖所示，在形成第一半導體層20之半導體接線之後，在包括第一半導體層20及第二 半導體層25的通道層上方形成閘極介電層102，並且在閘極介電層102上形成閘電極層104。
隨後，藉由使用乾式蝕刻在層間介電層95中形成接觸孔。在一些實施例中，蝕刻源極/汲極磊晶層81之上部。在一些實施例中，在源極/汲極磊晶層81上方形成矽化層。隨後，如第34A圖至第34D圖所示，導電材料130在接觸孔中形成。導電材料130包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN的一或多個。應理解到，場效電晶體經歷進一步互補式金屬氧化物半導體(CMOS)製程以形成各個特徵諸如接觸/通孔、互連金屬層、介電層、鈍化層等等。
本文所述之各個實施例或實例提供優於現有技術的若干優點。例如，在本揭露中，由於內部間隔件85在形成源極/汲極磊晶層之後形成，內部間隔件可以藉由自對準方式形成。利用以上實施例，可更精確地控制內部間隔件之厚度、形狀及/或位置，並且因此控制在源極/汲極及閘極周圍之電容。
應理解，本文不一定論述全部優點，無特定優點對所有的實施例或實例為必需，並且其他實施方式或實例可提供不同的優點。
根據本揭露之一態樣，在製造半導體裝置之方法中，形成鰭結構，鰭結構包含交替堆疊的第一半導體層及第二半導體層。形成犧牲閘極結構在鰭結構上方。形成第一覆蓋層在犧牲閘極結構上方，並且形成第二覆蓋層在第一覆蓋層上方。形成源極/汲極磊晶層在犧牲閘極結構之相對的 兩側面上。在形成源極/汲極磊晶層之後，移除第二覆蓋層，由此形成間隙在源極/汲極磊晶層與第一覆蓋層之間，其中鰭結構之一部分從此間隙暴露出。移除在間隙中之部分第一半導體層，由此形成空間在第二半導體層之間。以第一絕緣材料填充空間。在以上及以下實施例之一或多個中，一或多個空隙形成在第二半導體層之間的第一絕緣材料中。在以上及以下實施例之一或多個中，第一絕緣材料為低k介電材料。在以上及以下實施例之一或多個中，第一絕緣材料進一步形成在源極/汲極磊晶層及第一覆蓋層上。在以上及以下實施例之一或多個中，第一覆蓋層是由第一介電材料製成，並且第二覆蓋層是由與第一介電材料不同之第二介電材料製成。在以上及以下實施例之一或多個中，第一介電材料為低k介電材料。在以上及以下實施例之一或多個中，形成源極/汲極磊晶層包括凹陷未被該犧牲閘極結構覆蓋之該鰭結構之一部分，並且在凹陷之鰭結構上方形成作為源極/汲極磊晶層的第三半導體層。第三半導體層是由與第二半導體層不同之半導體材料製成。在以上及以下實施例之一或多個中，在形成第一絕緣材料之後，移除犧牲閘極結構，由此暴露出鰭結構之一部分。從暴露之鰭結構移除第一半導體層，由此形成包括第二半導體層之通道層。形成閘極介電層及閘電極層在通道層周圍。在以上及以下實施例之一或多個中，閘電極層與第一絕緣材料接觸並且藉由第一絕緣材料與源極/汲極磊晶層隔離。在以上及以下實施例之一或多個中， 第一半導體層是由SiGe製成，並且第二半導體層是由Si製成。
根據本揭露之另一態樣，在製造半導體裝置之方法中，形成鰭結構，鰭結構包含交替堆疊的第一半導體層及第二半導體層。形成犧牲閘極結構在鰭結構上方。形成第一覆蓋層在犧牲閘極結構上方，並且形成第二覆蓋層在第一覆蓋層上方。從未被犧牲閘極結構覆蓋之一部分鰭結構移除第二半導體層，由此形成包括第一半導體層之源極/汲極層。形成源極/汲極磊晶層在源極/汲極層上方。在形成源極/汲極磊晶層之後，移除第二覆蓋層，由此在源極/汲極磊晶層與第一覆蓋層之間形成間隙，鰭結構之一部分從間隙暴露出。移除在間隙中之部分第二半導體層，由此在第一半導體層之間形成空間。以第一絕緣材料填充空間。在以上及以下實施例之一或多個中，一或多個空隙形成在第一半導體層之間的第一絕緣材料中。在以上及以下實施例之一或多個中，第一絕緣材料進一步形成在源極/汲極磊晶層及第一覆蓋層上。在以上及以下實施例之一或多個中，第一覆蓋層是由第一介電材料製成並且第二覆蓋層是由與第一介電材料不同之第二介電材料製成。在以上及以下實施例之一或多個中，在形成第一絕緣材料之後，移除犧牲閘極結構，由此暴露出鰭結構之一部分。從暴露之鰭結構移除第二半導體層，由此形成由第一半導體層構成之通道層。形成閘極介電層及閘電極層在通道層周圍。在以上及以下實施例之一或多個中，閘電極層與第一絕緣材料接觸並且藉由第一絕緣材料從源極/ 汲極磊晶層隔離。在以上及以下實施例之一或多個中，第一半導體層是由SiGe製成，並且第二半導體層是由Si製成。
根據本揭露之另一態樣，在製造半導體裝置之方法中，形成鰭結構，其中鰭結構包含交替堆疊的第一半導體層及第二半導體層。形成犧牲閘極結構在鰭結構上方。第一覆蓋層形成在犧牲閘極結構上方，並且第二覆蓋層形成在第一覆蓋層上方。從未被犧牲閘極結構覆蓋之鰭結構之源極/汲極區域移除第一及第二覆蓋層，由此暴露出鰭結構之源極/汲極區域。源極/汲極磊晶層形成在源極/汲極區域上方。第一絕緣層形成在源極/汲極磊晶層及第一覆蓋層上方。蝕刻終止層形成在第一絕緣層上方。層間介電層形成在蝕刻終止層上方。在以上及以下實施例之一或多個中，在形成層間介電層之後，移除犧牲閘極結構，由此暴露出鰭結構之一部分。第二半導體層從暴露之鰭結構部分地移除，由此形成包括第一半導體層及具有與第一半導體層相比較薄之寬度之第二半導體層的通道層。閘極介電層及閘電極層形成在通道層周圍。在以上及以下實施例之一或多個中，第一絕緣層是由低k介電材料製成。
根據本揭露之一個態樣，一種半導體裝置包括設置在基板上方之第一半導體接線、與第一半導體接線之末端接觸之第一源極/汲極區域、設置在第一半導體接線之各個通道區域上並且圍繞在第一半導體接線之各個通道區域周圍之閘極介電層、設置在閘極介電層上並且圍繞在各個通道區域周圍之閘電極層以及分別設置在空間中之第一絕緣 間隔件。空間藉由相鄰的第一半導體接線、閘電極層及第一源極/汲極區域限定。與第一源極/汲極區域接觸之第一絕緣間隔件之端面垂直地對準。在以上及以下實施例之一或多個中，垂直地對準與第一源極/汲極區域接觸之第一絕緣間隔件之端面以及在第一半導體接線與第一源極/汲極區域之末端之間的界面。在以上及以下實施例之一或多個中，形成一或多個空隙在第一半導體接線之間的第一絕緣空間中。在以上及以下實施例之一或多個中，第一絕緣間隔件是由低k介電材料製成。在以上及以下實施例之一或多個中，低k介電材料包括選自由SiOC及SiOCN組成之群組的至少一個。在以上及以下實施例之一或多個中，第一絕緣層形成在源極/汲極區域上方以及在閘電極層之側面上方，第一絕緣層是由與第一絕緣間隔件相同之材料製成，並且與第一絕緣間隔件在同一時間形成。在以上及以下實施例之一或多個中，半導體裝置進一步包括設置在閘電極層與第一絕緣層之側面之間的覆蓋層。在以上及以下實施例之一或多個中，源極/汲極區域與第一覆蓋層藉由第一絕緣層分離。
根據本揭露之另一態樣，一種半導體裝置包括設置在基板上方之第一半導體接線、圍繞在第一半導體接線之源極/汲極區域周圍之第一源極/汲極磊晶層、設置在第一半導體接線之各個通道區域上並且圍繞在第一半導體接線之各個通道區域周圍之閘極介電層、設置在閘極介電層上並且圍繞在各個通道區域周圍之閘電極層以及分別設置在空間中之第一絕緣間隔件。空間藉由相鄰的第一半導體接線、 閘電極層及第一源極/汲極區域限定。垂直地對準與第一源極/汲極區域接觸之第一絕緣間隔件之端面。在以上及以下實施例之一或多個中，第一半導體接線是由SiGe或Ge製成。在以上及以下實施例之一或多個中，一或多個空隙形成在第一半導體接線之間的第一絕緣空間中。在以上及以下實施例之一或多個中，第一絕緣間隔件包括選自由SiOC及SiOCN組成之群組的至少一個。在以上及以下實施例之一或多個中，第一絕緣層形成在源極/汲極磊晶層上方以及在閘電極層之側面上方，第一絕緣層是由與第一絕緣間隔件相同之材料製成，並且與第一絕緣間隔件在同一時間形成。在以上及以下實施例之一或多個中，半導體裝置進一步包括設置在閘電極層與第一絕緣層之側面之間的覆蓋層。在以上及以下實施例之一或多個中，源極/汲極區域及第一覆蓋層藉由第一絕緣層分離。
根據本揭露之另一態樣，一種半導體裝置包括第一場效電晶體(FET)及第二場效電晶體。第一場效電晶體包括設置在基板上方之第一半導體接線、與第一半導體接線之末端接觸之第一源極/汲極磊晶層、設置在第一半導體接線之各個通道區域上並且圍繞在第一半導體接線之各個通道區域周圍之第一閘極介電層、設置在第一閘極介電層上並且圍繞在各個通道區域周圍之第一閘電極層以及分別設置在空間中之第一絕緣間隔件。空間藉由相鄰的第一半導體接線、第一閘電極層及第一源極/汲極磊晶層限定。第二場效電晶體包括第一半導體層及第二半導體層交替地堆疊之鰭 結構、設置在鰭結構之源極/汲極區域上方之第二源極/汲極磊晶層、設置在鰭結構之通道區域上方之第二閘極介電層、以及設置在第二閘極介電層上之第二閘電極層。在以上及以下實施例之一或多個中，第一場效電晶體為n型場效電晶體並且第二場效電晶體為p型場效電晶體。在以上及以下實施例之一或多個中，垂直地對準與第一源極/汲極磊晶層接觸之第一絕緣間隔件之端面。在以上及以下實施例之一或多個中，一或多個空隙形成在第一半導體接線之間的第一絕緣空間中。在以上及以下實施例之一或多個中，第一半導體層在通道區域中之寬度小於第二半導體層在通道區域中之寬度。
前面已概述數個實施方式的特徵，因此所屬領域中熟習此技藝者可更了解本揭露之態樣。所屬領域中熟習此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的功效。所屬領域中熟習此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。

Claims (10)

  1. 一種半導體裝置之製造方法，包含：形成一鰭結構，該鰭結構包含交替堆疊的複數個第一半導體層及複數個第二半導體層；形成一犧牲閘極結構在該鰭結構上方；形成一第一覆蓋層在該犧牲閘極結構上方，並且形成一第二覆蓋層在該第一覆蓋層上方；形成一源極/汲極磊晶層在該犧牲閘極結構之相對的兩側面上；在形成該源極/汲極磊晶層之後，移除該第二覆蓋層，由此形成一間隙在該源極/汲極磊晶層與該第一覆蓋層之間，其中該鰭結構之一部分從該間隙暴露出；移除在該間隙中之部分該等第一半導體層，由此形成複數個空間在該等第二半導體層之間；以及以一第一絕緣材料填充該等空間，其中該第一絕緣材料更形成於該源極/汲極磊晶層上與該第一覆蓋層上。
  2. 如請求項1所述之方法，其中一或多個空隙形成在該等第二半導體層之間的該第一絕緣材料中。
  3. 如請求項1所述之方法，其中該第一絕緣材料為一低k介電材料，該第一絕緣材料進一步形成在該源極/汲極磊晶層及該第一覆蓋層上。
  4. 如請求項1所述之方法，其中形成該源極/汲極磊晶層包括：凹陷未被該犧牲閘極結構覆蓋之該鰭結構之一部分；以及形成一第三半導體層在該凹陷之該鰭結構上方作為該源極/汲極磊晶層，其中該第三半導體層是由與該等第二半導體層不同之一半導體材料製成。
  5. 如請求項1所述之方法，在形成該第一絕緣材料之後，進一步包含：移除該犧牲閘極結構，由此暴露出該鰭結構之一部分；從該暴露之該鰭結構移除該等第一半導體層，由此形成包括該等第二半導體層之複數個通道層；以及形成一閘極介電層及一閘電極層在該等通道層周圍。
  6. 一種半導體裝置之製造方法，包含：形成一鰭結構，該鰭結構包含交替堆疊的複數個第一半導體層及複數個第二半導體層；形成一犧牲閘極結構在該鰭結構上方；形成一第一覆蓋層在該犧牲閘極結構上方，並且形成一第二覆蓋層在該第一覆蓋層上方；從未被該犧牲閘極結構覆蓋之一部分該鰭結構移除該等第二半導體層，由此形成包括該等第一半導體層之複數個源極/汲極層；形成一源極/汲極磊晶層在該等源極/汲極層上方；在形成該等源極/汲極磊晶層之後，移除該第二覆蓋層，由此在該源極/汲極磊晶層與該第一覆蓋層之間形成一間隙，其中該鰭結構之一部分從該間隙暴露出；移除在該間隙中之部分該等第二半導體層，由此在該等第一半導體層之間形成複數個空間；以及以一第一絕緣材料填充該等空間，其中該第一絕緣材料更形成於該源極/汲極磊晶層上與該第一覆蓋層上。
  7. 如請求項6所述之方法，其中該第一覆蓋層是由一第一介電材料製成並且該第二覆蓋層是由與該第一介電材料不同之一第二介電材料製成。
  8. 如請求項6所述之方法，在形成該第一絕緣材料之後，進一步包含：移除該犧牲閘極結構，由此暴露出該鰭結構之一部分；從該暴露之該鰭結構移除該等第二半導體層，由此形成由該等第一半導體層構成之通道層；以及在該等通道層周圍形成一閘極介電層及一閘電極層。
  9. 一種半導體裝置，包含：複數個第一半導體接線，設置在一基板上方；一第一源極/汲極磊晶層與該等第一半導體接線之複數個末端接觸；一閘極介電層，設置在該等第一半導體接線之各個通道區域上並且圍繞在該等第一半導體接線之各個通道區域周圍；一閘電極層，設置在該閘極介電層上並且圍繞在該各個通道區域周圍；以及複數個第一絕緣間隔件，分別設置在複數個空間中，該等空間由相鄰的該等第一半導體接線、該閘電極層及該第一源極/汲極磊晶層限定，其中與該第一源極/汲極磊晶層接觸之該等第一絕緣間隔件之複數個端面垂直地對準，該等第一絕緣間隔件的一部分位於該第一源極/汲極磊晶層上方。
  10. 如請求項9所述之半導體裝置，其中與該第一源極/汲極磊晶層接觸之該等第一絕緣間隔件之該等端面與該等第一半導體接線及該第一源極/汲極磊晶層之間的一界面垂直地對準。
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