TW202201506A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202201506A
TW202201506A TW110106686A TW110106686A TW202201506A TW 202201506 A TW202201506 A TW 202201506A TW 110106686 A TW110106686 A TW 110106686A TW 110106686 A TW110106686 A TW 110106686A TW 202201506 A TW202201506 A TW 202201506A
Authority
TW
Taiwan
Prior art keywords
semiconductor
layer
semiconductor layers
source
drain
Prior art date
Application number
TW110106686A
Other languages
English (en)
Other versions
TWI780604B (zh
Inventor
關恕
沙哈吉 Ｂ 摩爾
林千
李承翰
張世杰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/934,887 external-priority patent/US11393898B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202201506A publication Critical patent/TW202201506A/zh
Application granted granted Critical
Publication of TWI780604B publication Critical patent/TWI780604B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

在半導體裝置的製造方法中，形成鰭結構，複數個第一半導體層和複數個第二半導體層交替堆疊於鰭結構中，形成犧牲閘極結構於鰭結構之上，蝕刻鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，從而形成源極/汲極空間，通過源極/汲極空間側向蝕刻第一半導體層，以及形成源極/汲極磊晶層於源極/汲極空間中。形成內間隔物於每一個蝕刻的第一半導體層的末端，至少一個內間隔物的寬度沿著裝至的垂直方向改變。至少一個第一半導體層的組成不同於另一個第一半導體層的組成。

Description

半導體裝置及其製造方法
本發明實施例是關於一種半導體裝置及其製造方法，且特別是有關於包含閘極全繞式場效電晶體的半導體裝置及其製造方法。
隨著半導體產業進展至奈米技術製程節點，以求更高裝置密度、更高效能、與更低成本，來自製作與設計的挑戰導致三維設計的發展，如多閘極場效電晶體(multi-gate field effect transistor，FET)，其包含鰭式場效電晶體(Fin FET)和閘極全繞式場效電晶體(gate-all-around FET，GAA FET)。在鰭式場效電晶體中，閘極電極與通道區的三個側表面相鄰，且閘極介電層插入閘極電極與通道區之間。因為閘極結構在三個表面上圍繞(環繞)(surround(wrap))鰭片，所以電晶體本質上具有三個可控制通過鰭片或通道區之電流的閘極。不幸地，第四側(即通道的底部)遠離閘極電極，因此不受鄰近的閘極控制。相反地，在閘極全繞式場效電晶體中，通道區的所有側表面都被閘極電極所圍繞，這使得通道區中更加地完全空乏(fuller depletion)，並且導致更少的短通道效應(short-channel effect)，這是由於更陡的次臨界電流擺幅(sub-threshold current swing，SS)及更小的汲極引致能障下降(drain induced barrier lowering，DIBL)。隨著電晶體尺寸不斷縮小至次10-15奈米(sub 10-15nm)的技術節點，需要進一步改良全繞式閘極場效電晶體。
本發明實施例提供半導體裝置的製造方法，此方法包含形成鰭結構，複數個第一半導體層和複數個第二半導體層交替堆疊於鰭結構中，形成犧牲閘極結構於鰭結構之上，蝕刻鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，從而形成源極/汲極空間，通過源極/汲極空間側向蝕刻第一半導體層，以及形成源極/汲極磊晶層於源極/汲極空間中。第一半導體層中的至少一者的組成不同於第一半導體層中的另一者的組成。
本發明實施例提供半導體裝置的製造方法，此方法包含形成鰭結構，複數個第一半導體層和複數個第二半導體層交替堆疊於鰭結構中，形成犧牲閘極結構於鰭結構之上，蝕刻鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，從而形成具有錐形的源極/汲極空間，通過源極/汲極空間側向蝕刻第一半導體層，形成複數個內間隔物於蝕刻的第一半導體層的末端，內間隔物由介電材料形成，以及形成源極/汲極磊晶層於源極/汲極空間中，源極/汲極空間的寬度由下至上逐漸增加，以及在形成內間隔物之後，蝕刻的一半導體層中的一者在犧牲閘極結構下方的長度不同於蝕刻的第一半導體層中的另一者在犧牲閘極結構下方的長度。
本發明實施例提供半導體裝置，半導體裝置包含設置於基底之上的複數個半導體線或片，接觸半導體線或片的源極/汲極磊晶層，設置於半導體線或片的各通道區上且環繞各通道區的閘極介電層，設置於閘極介電層上且環繞各通道區的閘極電極層，以及分別設置於複數個空間中的複數個絕緣間隔物，這些空間由相鄰的半導體線或片、閘極電極層與源極/汲極磊晶層所界定。絕緣間隔物沿著源極至汲極方向的寬度從絕緣間隔物中最靠近基底的底者至絕緣間隔物中的頂者是減少的。
應理解的是，以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，元件尺寸並未限於所揭露的範圍或數值，而可取決於製程條件及/或裝置期望的特性。再者，敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。為了簡潔和明確起見，各種不同的部件可以不同尺寸任意繪示。
此外，此處可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。另外，「由…形成(being made of)」的用語可表示「包括(comprising)」或「由..組成(consisting of)」。在本發明實施例中，「甲、乙和丙中之一者(one of A, B and C)」的用語表示「甲、乙及/或丙(A, B and/or C)」(即，甲、乙、丙、甲和乙、甲和丙、乙和丙、或甲和乙和丙)，並且除非另有描述，此用語並非表示來自甲的一元件、來自乙的一元件、或是來自丙的一元件。
一般而言，在透過選擇性蝕刻犧牲半導體層來釋放奈米線(nanowires，NWs)的時候，側向蝕刻量是難以控制的。在移除虛設多晶矽閘極(dummy polysilicon gate)之後要進行奈米線釋放蝕刻製程的時候，奈米線的側向末端可能會被蝕刻，這是因為側向蝕刻控制或奈米線釋放蝕刻預算(etching budget)不夠。如果沒有蝕刻停止層，閘極電極可能會接觸源極/汲極(源極及/或汲極)磊晶層。再者，對於閘極對汲極電容(gate to drain capacitance，Cgd)也有較大影響。如果在閘極與源極/汲極之間沒有存在任何介電膜的話，那麼閘極對汲極電容(Cgd)就會變大，這將會降低電路速度。
再者，在閘極全繞式場效電晶體中，通常會提供內間隔物(inner spacer)於金屬閘極電極和源極/汲極(源極及/或汲極)磊晶層之間。然而，由於未被蝕刻的相鄰半導體層之間的狹小空間，使得控制內間隔物的形狀變得困難。內間隔物作為通道電阻的額外來源，從而阻礙閘極控制能力。在閘極全繞式場效電晶體中，較高的通道高度使得在沉積和蝕刻製程期間，要控制結構從通道底端到通道頂端的均勻度變得更加困難。實現閘極全繞式場效電晶體製造方法有高度製程均勻度，特別是在12吋晶圓中變得更加困難。
在本發明實施例中，提供製造內間隔物於金屬閘極電極與源極/汲極(源極及/或汲極)磊晶層之間的新穎方法，以用於閘極全繞式場效電晶體(GAA FET)和堆疊通道場效電晶體(stacked channel FET)。特別是，在本發明實施例中，犧牲半導體層具有不同組成(例如，鍺濃度)，並且透過此調變組成來控制犧牲半導體層的側向蝕刻。透過實施上述的不同組成，可以控制通道區的尺寸，從而改善閘極控制能力。
在本發明實施例中，源極/汲極指的是源極及/或汲極。請注意，在本發明實施例中，源極與汲極是可以互換使用，且其結構是實質上相同的。
第1A-1D圖是根據一些實施例顯示半導體閘極全繞式場效電晶體裝置的各種示意圖。第1A圖是沿著X方向(源極-汲極方向)的剖面示意圖。第1B圖是對應於第1A圖的Y1-Y1的剖面示意圖。第1C圖是對應於第1A圖的Y2-Y2的剖面示意圖。第1D圖是對應於第1A圖的Y3-Y3的剖面示意圖。在一些實施例中，第1A-1D圖的半導體閘極全繞式場效電晶體裝置是n型(n-type)場效電晶體。
如第1A-1C圖所示，提供半導體線或片25於半導體基底10  之上，半導體線或片25沿著Z方向(半導體基底10 主表面的法線方向)垂直排列。在一些實施例中，半導體基底10 包含至少在其表面部份上的單晶半導體層。在一些實施例中，半導體基底10 可包含單晶半導體材料，例如Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP，但不限於此。在特定實施例中，半導體基底10 由結晶矽(Si)形成。
半導體基底10 可包含在其表面區域中的一或多個緩衝層(未顯示)。緩衝層可用來逐漸改變從基底的晶格常數至源極/汲極區的晶格常數。緩衝層可由磊晶成長的單晶半導體材料形成，例如Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP，但不限於此。在特定實施例中，半導體基底10 包含磊晶成長於半導體基底10 上的矽鍺(silicon germanium，SiGe)緩衝層。SiGe緩衝層的鍺濃度可從最底層緩衝層之30原子百分比(atomic%)的鍺增加至最頂層緩衝層之70原子百分比的鍺。
如第1A-1C圖所示，半導體線或片25是通道層，且設置於半導體基底10 之上。在一些實施例中，半導體線或片25設置於從半導體基底10 突出的鰭結構29(可見於第3圖)之上。每一個半導體線或片25(即通道層)被閘極介電層82和閘極電極層84環繞。在一些實施例中，半導體線或片25的厚度範圍在約5奈米(nm)至約60奈米，並且半導體線或片的寬度範圍在約5奈米至約20奈米。在一些實施例中，半導體線或片的寬度大於厚度。在特定實施例中，半導體線或片的寬度高達半導體線或片的厚度的兩倍到五倍。
在一些實施例中，界面層(interfacial layer)81(第1A圖中省略)形成於半導體線或片25的通道與閘極介電層82之間。在一些實施例中，閘極介電層82包含高介電常數(high-k)介電層。閘極結構包含閘極介電層82、閘極電極層84和側壁間隔物(sidewall spacer)45。儘管第1A-1C圖顯示四個半導體線或片25、半導體線或片25的數量不限於四個，並且可以少至一個或是多於四個，甚至高達十個。透過調整半導體線的數量，可調整閘極全繞式場效電晶體裝置的驅動電流。
再者，源極/汲極磊晶層50設置於半導體基底10 之上。源極/汲極磊晶層50直接接觸半導體線或片25(即通道層)的端面(end faces)，並且源極/汲極磊晶層50與閘極電極層84被絕緣內間隔物(insulating inner spacer)35和閘極介電層82隔開。在一些實施例中，順應性地形成額外絕緣層(未顯示)於間隔物區的內表面上。
層間介電(interlayer dielectric，ILD)層70設置於源極/汲極磊晶層50之上，導電接觸層72設置於源極/汲極磊晶層50上，導電插塞75穿過層間介電層70且設置於導電接觸層72之上。導電接觸層72包含一或多層的導電材料。在一些實施例中，導電接觸層72包含矽化物層，例如WSi、NiSi、TiSi或CoSi、或其他適合矽化物材料、或金屬元素與矽及/或鍺的合金。在一些實施例中，蝕刻停止層68設置於側壁間隔物45與層間介電層70之間且設置於源極/汲極磊晶層50的部分上表面上。
在一些實施例中，第1A-1D圖所示的場效電晶體是n型場效電晶體。源極/汲極磊晶層50包含一或多層的SiP、SiCP、SiC、SiAs和SiAsP。
如第1A圖所示，絕緣內間隔物35沿著X方向的剖面具有朝向閘極電極凸出的圓形(例如，半圓形或是U形)。
第2A-2D圖是根據本發明的另一實施例顯示半導體場效電晶體的各種示意圖，第2A圖是沿著X方向(源極-汲極方向)的剖面示意圖。第2B圖是對應於第2A圖的Y1-Y1的剖面示意圖，第2C圖是對應於第2A圖的Y2-Y2的剖面示意圖，第2D圖是對應於第2A圖的Y3-Y3的剖面示意圖。相同或相似於前述第1A-1D圖實施例的材料、配置、尺寸及/或製程可實施於第2A-2D圖的實施例，並且省略這些材料、配置、尺寸及/或製程的詳細說明。在一些實施例中，第2A-2D圖的半導體閘極全繞式場效電晶體裝置是n型場效電晶體。
在一些實施例中，第2A-2D圖的場效電晶體是p型(p-type)場效電晶體。源極/汲極磊晶層55包含一或多層的SiGe、SiGeSn、SiSn、Ge和GeSn。
在一些實施例中，第1A-2D圖所示兩個或多個閘極全繞式場效電晶體是設置在一個半導體基底(晶片)上，以實現各種不同電路功能。
第3-17圖是根據一些實施例顯示製造半導體場效電晶體裝置的各種階段。應了解的是，第3-17圖所示的製程之前、期間和之後可提供額外的操作步驟，並且對於額外的方法實施例，可取代或刪除以下描述的一些操作步驟。可互換操作步驟/製程的順序。與前述第1A-2D圖實施例相同或相似的材料、配置、尺寸及/或製程可實施於第3-17圖的實施例，並且省略這些材料、配置、尺寸及/或製程的詳細說明。
如第3圖所示，第一半導體層20和第二半導體層25(即第1A-2D圖的半導體線或片25)交替地形成於半導體基底10 之上。第一半導體層20與第二半導體層25由具有不同晶格常數的材料形成，並且可包含一或多層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在一些實施例中，第一半導體層20和第二半導體層25由Si、Si的化合物、SiGe、Ge或Ge的化合物形成。在一實施例中，第一半導體層20是Si1-x Gex ，其中x等於或大於約0.1，且等於或小於約0.6，而第二半導體層25是Si或Si1-y Gey ，其中y小於x且等於或小於約0.2。在本文中，「甲」化合物或「甲為主(-based)化合物」表示此化合物主要是甲。
第一半導體層20和第二半導體層25磊晶形成於半導體基底10 之上。第一半導體層20的厚度可等於或大於第二半導體層25的厚度。在一些實施例中，第一半導體層20的厚度在約5奈米至約60奈米的範圍內，並且在其他一些實施例中在約10奈米至約30奈米的範圍內。在一些實施例中，第二半導體層25的厚度在約5奈米至約60奈米的範圍內，並且在其他一些實施例中在約10奈米至約30奈米的範圍內。第一半導體層20的厚度可相同或不同於第二半導體層25的厚度。儘管第3圖顯示四個第一半導體層20和四個第二半導體層25，但數量不限於四個，可以是1、2、3或多於4個，並且少於20個。在一些實施例中，第一半導體層20的數量比第二半導體層25的數量多一個(即，頂層是第一半導體層20)。
在本發明一些實施例中，如第4A圖所示，這些第一半導體層20中的鍺濃度由下至上減少。再者，在一些實施例中，一或多個第一半導體層20中的鍺(或矽)濃度是變化的。在一些實施例中，最底端的第一半導體層20B與最頂端的第一半導體層20T中的至少一個具有大致恆定鍺濃度，並且一或多個中間的第一半導體層20具有變化的鍺濃度。當鍺濃度在一個第一半導體層20中變化時，在本文中將此鍺濃度定義為一個第一半導體層中的平均鍺濃度。
在一些實施例中，最頂端的第一半導體層的鍺濃度範圍在約30%(原子/%)至約40%。在一些實施例中，其他的第一半導體層20的鍺濃度範圍在約20%至約30%。在一些實施例中，第一半導體層20中的鍺濃度由下至上減少，除了最底端的第一半導體層。在這樣的情況下，最底端的第一半導體層的鍺濃度少於最頂端的第一半導體層的鍺濃度，並且在一些實施例中，最底端的第一半導體層的鍺濃度範圍在約25%至約35%。在一些實施例中，相鄰的第一半導體層(中間的第一半導體層)之間的鍺濃度差異範圍在約0.5%至約5%。舉例而言，當差異是5%時，一層具有25%的鍺濃度，而相鄰的另一層具有20%或30%的鍺濃度。在其他一些實施例中，鍺濃度差異範圍在約0.6%至約1%。
第4B圖顯示一層第一半導體層20中的鍺濃度，此第一半導體層20內具有變化的鍺濃度。在一些實施例中，如第4B圖所示，鍺濃度具有濃度為X1的大致恆定部分，並且鍺濃度在邊緣(即與第二半導體層25的邊界)處增加至X2。在一些實施例中，鍺濃度線性增加，並且在其他一些實施例中，鍺濃度逐漸(但非線性)增加。在一些實施例中，X1範圍在約15%至約35%，且在其他一些實施例中範圍在約20%至約30%。在一些實施例中，X2範圍在約25%至約50%，且在其他一些實施例中範圍在約30%至約40%。在一些實施例中，X2-X1為約2(%)至約20(%)。在一些實施例中，恆定部分的厚度為一層第一半導體層的總厚度的約20%至約60%。在一些實施例中，沒有恆定部分，並且鍺濃度沿著厚度方向具有U形或V形分布。在一些實施例中，鍺濃度沿著厚度方向相對於第一半導體層的中央是對稱的，而在其他一些實施例中，鍺濃度沿著厚度方向相對於第一半導體層的中央是非對稱的。
第4C圖顯示其他一些實施例之一層第一半導體層20中的鍺濃度。如第4C圖所示，鍺濃度具有雙峰。在一些實施例中，其中一個峰值的鍺濃度等於或是不同於另一個峰值的鍺濃度。區域S1-1和S3-2是從邊緣(即與第二半導體層25的邊界)到峰部的區域，區域S1-2和S3-1是從峰部到大致恆定區域S2的區域。在一些實施例中，大致恆定部分S2是具有少於2%之鍺濃度變化(G2-Gr＜2%)的區域。在一些實施例中，恆定部分S2中的常數或最低鍺濃度Gr範圍在約20%至約30%。峰值濃度Gp範圍在約1.3×Gr 至約1.7×Gr。第一半導體層20與第二半導體層25之間界面處的鍺濃度G1範圍在約0.1×Gr 至約0.5×Gr。
區域S1-1和S3-2的厚度範圍在約3奈米至約10奈米，並且在其他一些實施例中，區域S1-1和S3-2的厚度範圍在約4奈米至約8奈米。區域S1-2和S3-1的厚度範圍在約3奈米至約10奈米，並且在其他一些實施例中，區域S1-2和S3-1的厚度範圍在約4奈米至約8奈米。區域S2的厚度範圍在約5奈米至約20奈米，並且在其他一些實施例中，區域S2的厚度範圍在約8奈米至約15奈米。在一些實施例中，鍺濃度是以逐步方式變化，例如，兩個高鍺區域和一個低鍺區域，或者是兩個高鍺區域、兩個中鍺區域和一個低鍺區域。
在一些實施例中，最頂端的第一半導體層具有比其他第一半導體層薄的厚度。在一些實施例中，最頂端的第二半導體層具有比其他第二半導體層薄的厚度。在一些實施例中，在形成如後續說明的鰭結構之後，透過研磨步驟，移除最頂端的第一(和第二)半導體層。
在一些實施例中，底部的第一半導體層20(最靠近半導體基底10 的層)比其他的第一半導體層厚。在一些實施例中，底部的第一半導體層20的厚度範圍在約10奈米至約50奈米，或在其他一些實施例中，底部的第一半導體層20的厚度範圍在約20奈米至約40奈米的範圍內。
在一些實施例中，透過改變源氣體流速、沉積壓力及/或沉積溫度，改變鍺濃度。
第4D圖顯示其他一些實施例之第一半導體層20中的鍺濃度。在此實施例中，所有的第一半導體層20具有如前所述之變化的鍺濃度，並且第一半導體層20的鍺濃度由下至上減少。
第4E圖顯示其他一些實施例之第一半導體層20中的鍺濃度。在此實施例中，所有的第一半導體層20具有恆定的鍺濃度，並且第一半導體層20的鍺濃度由下至上減少。
在形成堆疊的半導體層之後，透過使用一或多微影和蝕刻步驟形成鰭結構，如第5圖所示。可透過任何適合方法圖案化鰭結構。舉例而言，可使用一或多道微影製程圖案化鰭結構，微影製程包含雙圖案(double patterning)或多圖案(multi-patterning)製程。一般而言，雙圖案或多圖案製程結合了微影與自對準(self-aligned)製程，其與直接的單微影製程所得到的圖案相比，得以創造出更小的節距(pitch)的圖案。舉例而言，在一實施例中，形成犧牲層於基底之上，並使用微影製程將其圖案化。使用自對準製程形成間隔物於圖案化犧牲層旁邊。接著移除犧牲層，留下的間隔物之後用來圖案化鰭結構。
如第5圖所示，鰭結構29在X方向上延伸，並且在Y方向上排列。鰭結構的數量不限於如第5圖所示的兩個，可少至一個、三個或是更多。在一些實施例中，一或多個虛設鰭結構形成於鰭結構29兩側，以改善圖案化製程的保真度(fidelity)。如第5圖所示，鰭結構29具有由堆疊的第一半導體層20與第二半導體層25構成的上部、以及井部11。
在一些實施例中，鰭結構29的上部沿著Y方向的寬度範圍在約10奈米至約40奈米，而在其他一些實施例中，鰭結構29的上部沿著Y方向的寬度範圍在約20奈米至約30奈米。
在形成鰭結構29之後，形成包含一或多層的絕緣材料的絕緣材料層於基底之上，使得鰭結構完全埋置於絕緣層中。用於絕緣層的絕緣材料可包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、摻氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、或低介電常數介電材料，這些材料透過低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)、或可流動化學氣相沉積(flowable CVD，FCVD)。在形成絕緣層之後，可以進行退火製程。接著，可進行平坦化步驟，例如化學機械研磨(chemical mechanical polishing，CMP)方法及/或回蝕刻方法，使得最頂端的第二半導體層25的上表面從絕緣材料層暴露出來。在一些實施例中，在形成絕緣材料層之前，形成一或多鰭襯層於鰭結構之上。在一些實施例中，鰭襯層包含形成於半導體基底10 之上以及鰭結構的井部11側壁的第一鰭襯層、以及形成於第一鰭襯層上的第二鰭襯層。鰭襯層由氮化矽或氮化矽為主的材料(例如SiON、SiCN或SiOCN)。可透過一或多道製程例如物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(CVD)或原子層沉積(atomic layer deposition，ALD)，沉積鰭襯層，儘管也可利用其他允用製程。
接著，如第5圖所示，凹蝕絕緣材料層，以形成隔離絕緣層15，使得鰭結構29的上部暴露出來。透過此步驟，鰭結構29彼此被隔離絕緣層15隔開，隔離絕緣層15也可稱為淺溝槽隔離(shallow trench isolation，STI)。隔離絕緣層15可由適合介電材料形成，例如氧化矽、氮化矽、氮氧化矽(SiON)、摻氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、或低介電常數介電材料(例如，摻碳氧化物、極低介電常數介電質例如多孔的摻碳二氧化矽、聚合物例如聚醯亞胺(polyimide))、前述之組合、或類似材料。在一些實施例中，透過化學氣相沉積(CVD)、可流動化學氣相沉積(FCVD)或旋轉塗佈玻璃(spin-on-glass)製程，形成隔離絕緣層15，儘管也可利用其他允用製程。
在一些實施例中，凹蝕絕緣材料層15直到暴露出鰭結構29的井部11的上部。在其他一些實施例中，鰭結構29的井部11的上部並未暴露出來。第一半導體層20是之後被部分地移除的犧牲層，而第二半導體層25之後形成為半導體線，以作為n型閘極全繞式場效電晶體的通道層。對於p型閘極全繞式場效電晶體，第二半導體層25是之後被部分地移除的犧牲層，而第一半導體層20之後形成為半導體線，以作為通道層。
在形成隔離絕緣層15之後，形成犧牲(虛設)閘極結構49，如第6A和6B圖所示。第6A和6B圖顯示在暴露出的鰭結構29之上形成犧牲閘極結構49的結構。犧牲閘極結構49形成在鰭結構將成為通道區的部分之上。犧牲閘極結構49定義出閘極全繞式場效電晶體(GAA FET)的通道區。犧牲閘極結構49包含犧牲閘極介電層41和犧牲閘極電極層42。犧牲閘極介電層41包含一或多層絕緣材料，例如氧化矽為主的材料。在一實施例中，使用透過化學氣相沉積(CVD)形成的氧化矽。在一些實施例中，犧牲閘極介電層41的厚度從約1奈米至約5奈米的範圍內。
犧牲閘極結構49的形成是透過先在鰭結構之上毯覆性地(blanket)沉積犧牲閘極介電層41。然後在犧牲閘極介電層上且在鰭結構之上毯覆性地沉犧牲閘極電極層，使得鰭結構完全埋藏於犧牲閘極電極層中。犧牲閘極電極層包含矽，例如多晶(polycrystalline)矽或非晶(amorphous)矽。在一些實施例中，犧牲閘極電極層的厚度從約100奈米至約200奈米的範圍內。在一些實施例中，犧牲閘極電極層受到平坦化步驟。使用包含低壓化學氣相沉積(LPCVD)和電漿增強化學氣相沉積(PECVD)的化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他適合製程，沉積犧牲閘極介電層和犧牲閘極電極層。之後，在犧牲閘極電極層之上形成遮罩層。遮罩層包含墊(pad)氮化矽層43和氧化矽遮罩層44。
接著，對遮罩層進行圖案化步驟，並且將犧牲閘極電極層圖案化為犧牲閘極結構49，如第6A和6B圖所示。犧牲閘極結構包含犧牲閘極介電層41、犧牲閘極電極層42(例如，多晶矽)、墊氮化矽層43和氧化矽遮罩層44。透過圖案化犧牲閘極結構，第一和第二半導體層的堆疊層在犧牲閘極結構的兩側暴露出來，從而界定出源極/汲極區，如第6A和6B圖所示。在發明實施例中，可互換地使用源極和汲極，因此源極和汲極的結構基本上相同。在第6A和6B圖中，一個犧牲閘極結構形成於兩個鰭結構之上，但犧牲閘極結構的數量不限於一個。在一些實施例中，兩個或更多的犧牲閘極結構在X方向上排列。在特定實施例中，一或多個虛設的犧牲閘極結構形成於犧牲閘極結構的兩側，以改善圖案保真度。
再者，在犧牲閘極結構49之上形成用於側壁間隔物的第一覆蓋層45，如第6A和6B圖所示。以順應性(conformal)的方式沉積第一覆蓋層45，使得第一覆蓋層45形成於犧牲閘極結構的垂直表面(例如，側壁)、水平表面和頂部具有大致上相等厚度。在一些實施例中，第一覆蓋層45的厚度範圍在約5奈米至約20奈米。第一覆蓋層45包含一或多個氮化矽、SiON、SiCN、SiCO、SiOCN，或其他適合介電材料。可透過原子層沉積(ALD)或化學氣相沉積(CVD)、或其他適合方法，形成第一覆蓋層45。
第7圖顯示沿著X方向的剖面示意圖。接著，如第7圖所示，異向性(anisotropic)蝕刻第一覆蓋層45，以移除設置於源極/汲極區上的第一覆蓋層45，並且留下第一覆蓋層45作為側壁間隔物於犧牲閘極結構49的側表面上。接著透過使用一或多道微影和蝕刻步驟，在源極/汲極區，蝕刻第一半導體層20與第二半導體層25的堆疊結構，從而形成源極/汲極空間21。在一些實施例中，半導體基底10 (或鰭結構29的底部)也被部分蝕刻。在一些實施例中，n型場效電晶體與p型場效電晶體是分開製作的，在這樣的情況下，當其中一種場效電晶體所處區域在進行製程時，透過保護層(例如氮化矽)覆蓋另一種場效電晶體所處區域。
在一些實施例中，因為犧牲閘極結構49的高深寬比(aspect ratio，犧牲閘極結構的高度對相鄰犧牲閘極結構之間的空間)，所以源極/汲極空間21具有錐形(tapered)形狀，例如U形或V形，其寬度由上至下逐漸減少，如第7圖所示。在一些實施例中，在最底端的第一半導體層20處量測源極/汲極空間21的寬度為約1-10奈米，並且小於在最頂端的第一半導體層20處量測源極/汲極空間21的寬度。源極/汲極空間21的錐形形狀會造成不均勻長度的通道區(第二半導體層25)。然而，如前所述，因為第一半導體層20具有變化的鍺濃度，這可造成不同的蝕刻速率，所以能獲得均勻長度的通道區。
再者，在源極/汲極空間21內，於X方向上側向蝕刻第一半導體層20，從而形成空腔22，如第8圖所示。
當第一半導體層20是SiGe而第二半導體層25是Si時，可透過使用例如，但不限於此，H2 O2 、CH3 COOH和HF的混合溶液的濕式蝕刻劑，且後續進行H2 O清潔，選擇性地(selectively)蝕刻第一半導體層20。在一些實施例中，重複使用混合溶液蝕刻和使用水清潔10至20次。在一些實施例中，使用混合溶液的蝕刻時間範圍在約1分鐘至約2分鐘。在一些實施例中，在溫度範圍在約60℃至約90℃下，使用混合溶液。也可使用其他蝕刻劑。
在一些實施例中，因為第一半導體層20的鍺濃度不同(由下至上減少)，所以第一半導體層的蝕刻速率不同。蝕刻速率隨著鍺濃度增加而增加。因此，具有高鍺濃度的第一半導體層比起具有低鍺濃度的第一半導體層被蝕刻的更多。透過調整鍺濃度，在側向蝕刻之後，在犧牲閘極結構49下方的剩餘第一半導體層20具有大致相同長度L，例如在約±2奈米之內。透過使用混合溶液，第一半導體層20的末端具有曲形。在一些實施例中，剩餘第一半導體層20的長度差異不為零。
當一個第一半導體層20由具有一致的鍺濃度矽鍺形成時，因為表面張力和毛細作用(capillary action)，在垂直方向上，濕蝕刻會在中央部分造成比邊緣部分更多蝕刻，因此第一半導體層的末端具有微笑(smiling)形狀，其具有較深蝕刻的中央部分。然而，因為中央部分處的鍺濃度低於邊緣部分處的鍺濃度，如第4A-4D圖所示，中央部分的濕蝕刻速率會低於邊緣部分的濕蝕刻速率。因此，可抑制第一半導體層20末端的微笑形狀，並且可降低前述的曲形部分。
如第9圖所示，順應性地形成第一絕緣層30於源極/汲極空間21中的第一半導體層20被蝕刻的側向末端上與第二半導體層25的末端表面上，並且順性應地形成於犧牲閘極結構49之上，第一絕緣層30包含氮化矽和氧化矽其中一者、SiON、SiOC、SiCN以及SiOCN、或任何其他適合介電材料。第一絕緣層30由與第一覆蓋層45(或稱側壁間隔物)不同的材料形成。第一絕緣層30的厚度範圍在約1.0奈米至約10.0奈米。在其他一些實施例中，第一絕緣層30的厚度範圍在約2.0奈米至約5.0奈米。可透過原子層沉積(ALD)或其他適合方法，形成第一絕緣層30。透過順應性形成第一絕緣層30，空腔22被第一絕緣層30完全填滿。在一些實施例中，第一絕緣層30包含兩或三個層，他們由彼此不同的材料形成。在一些實施例中，其中一個絕緣層是透過氧化第一半導體層20的末端形成，並且此氧化物為氧化矽鍺(SiGeOx )。在這樣的情況下，因為第一半導體層20之間有不同鍺濃度，所以氧化矽鍺的厚度也隨之變化。在一些實施例中，鍺濃度越高，則氧化矽鍺的厚度越大。在一些實施例中，氧化矽鍺的厚度範圍在約0.1奈米至約1奈米。
在形成第一絕緣層30之後，進行蝕刻步驟部分移除第一絕緣層30，從而形成絕緣內間隔物35，如第10圖所示。在一些實施例中，絕緣內間隔物35的末端表面比第二半導體層25被凹蝕的更多。凹蝕量的範圍在約0.2奈米至約3奈米，並且在其他一些實施例中凹蝕量的範圍在約0.5奈米至約2奈米。在其他一些實施例中，凹陷量少於0.5奈米，並且可以等於零(內間隔物35的末端表面和第二半導體層25的末端表面彼此齊平)。
在一些實施例中，在形成第一絕緣層30之前，形成厚度小於第一絕緣層30的額外絕緣層，因此絕緣內間隔物35具有雙層結構。
在一些實施例中，如第10圖所示，絕緣內間隔物35的寬度(側向長度)由下至上減少。
接著，如第11圖所示，在源極/汲極空間21中形成源極/汲極磊晶層50。對於n型場效電晶體(n-type FET)，源極/汲極磊晶層50包含一或多層的SiP、SiC、SiCP、SiAs和SiPAs(As濃度小於P濃度)。對於p型場效電晶體(p-type FET)，源極/汲極磊晶層50包含一或多層的SiGe、Ge、SiGeSn、GeSn和SiSn。透過使用化學氣相沉積(CVD)、原子層沉積(ALD)或分子束磊晶法(molecular beam epitaxy，MBE)的磊晶成長方法，形成源極/汲極磊晶層50。如第11圖所示，源極/汲極磊晶層50選擇地形成於半導體區上。形成源極/汲極磊晶層50與第二半導體層25的末端表面接觸，且與絕緣內間隔物35接觸。
接著，形成蝕刻停止層68，如第12圖所示。蝕刻停止層68包含氮化矽和氧化矽其中一者、SiON、SiOC、SiCN以及SiOCN、或任何其他適合介電材料。蝕刻停止層68由與第一覆蓋層45(或稱側壁間隔物)不同的材料形成。可透過原子層沉積(ALD)或其他適合方法形成蝕刻停止層68。
接著，形成層間介電層70(ILD0)於蝕刻停止層68之上，如第13圖所示。層間介電層70的材料包含化合物，此化合物包含Si、O、C及/或H，例如氧化矽、SiCOH和SiOC。例如聚合物(polymer)的有機材料可用於層間介電層70。在形成層間介電層70之後，進行例如化學機械研磨(CMP)的平坦化步驟，使得犧牲閘極電極層42的頂部暴露出來，如第14圖所示。
然後，移除犧牲閘極電極層42和犧牲閘極介電層41。在移除犧牲閘極結構期間，層間介電層70保護源極/汲極磊晶層50和55。可使用電漿乾式蝕刻及/或濕式蝕刻，移除犧牲閘極結構。當犧牲閘極電極層42是多晶矽且層間介電層70是二氧化矽時，可使用例如四甲基氫氧化銨(TMAH)溶液的濕式蝕刻劑，選擇性地移除犧牲閘極電極層42。之後，使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極介電層41。
在移除犧牲閘極結構之後，移除第一半導體層20，從而形成第二半導體層25的線(即通道區)，如第15圖所示。可使用蝕刻劑移除或蝕刻第一半導體層20，如前所述，蝕刻劑可選擇性地蝕刻第一半導體層20但不蝕刻第二半導體層25。如第15圖所示，因為形成第一絕緣層(絕緣內間隔物35)，對第一半導體層20的蝕刻停止於絕緣內間隔物35。換言之，絕緣內間隔物35作用為蝕刻第一半導體層20的蝕刻停止層。
如前所述，因為犧牲閘極結構下方的第一半導體層20具有大致相同的長度，所以暴露出來的第二半導體層25的有效閘極寬度(源極至汲極長度)Lg也大致相同，舉例而言，大於零且小於約±2奈米。
在形成第二半導體層25的半導體線(通道區)之後，形成閘極介電層82環繞每一個通道層。此外，形成閘極電極層84於閘極介電層82上，如第16圖所示。在一些實施例中，用於n型閘極全繞式場效電晶體的閘極電極的結構及/或材料不同於用於p型閘極全繞式場效電晶體的閘極電極的結構及/或材料。
在特定實施例中，閘極介電層82包含一或多層介電材料，例如氧化矽、氮化矽或高介電常數介電材料，其他適合介電材料、及/或前述之組合。示範的高介電常數介電材料包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-三氧化二鋁(HfO2 -Al2 O3 )合金、其他適合高介電常數材料、及/或前述之組合。在一些實施例中，閘極介電層82包含形成於通道層與介電材料之間的界面層(未顯示)。
可透過化學氣相沉積(CVD)、原子層沉積(ALD)或任何適合方法，形成閘極介電層82。在一實施例中，為了確保形成閘極介電層具有環繞每一個通道層的均勻厚度，使用例如原子層沉積(ALD)的高順應性沉積製程來形成閘極介電層82。在一實施例中，閘極介電層82的厚度範圍從約1奈米至約6奈米。
閘極電極層84形成於閘極介電層82上，以圍繞每一個通道層。閘極電極層84包含一或多層的導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合材料、及/或前述之組合。
可透過化學氣相沉積(CVD)、原子層沉積(ALD)、電鍍(electro-plating)或其他適合方法，形成閘極電極層84。閘極電極層也沉積於層間介電層70的上表面之上。然後，透過使用例如化學機械研磨(CMP)，將形成於層間介電層70之上的閘極介電層和閘極電極層平坦化，直到露出層間介電層70的頂面。在一些實施例中，在平坦化步驟之後，凹蝕閘極電極層84，並且在凹陷的閘極電極層84之上形成蓋絕緣層(未顯示)。蓋絕緣層包含一或多層的氮化矽為主的材料，例如氮化矽。透過沉積絕緣材料，後續進行平坦化步驟來形成蓋絕緣層。
在本發明特定實施例中，一或多功函數調整層(未顯示)插入閘極介電層82與閘極電極層84之間。功函數調整層由導電材料形成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單一層、或是二或三個這些材料的多層。對於n型通道場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的其中一個或多個作為功函數調整層，而對於p型通道場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的其中一個或多個作為功函數調整層。可透過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸鍍法(e-beam evaporation)或其他適合製程，形成功函數調整層。再者，對於使用不同金屬層的n型通道場效電晶體和p型通道場效電晶體，可各自形成功函數調整層。
接著，透過使用乾式蝕刻，在層間介電層70和蝕刻停止層68中形成接觸孔(contact hole)，從而暴露出源極/汲極磊晶層50的上部。在一些實施例中，形成矽化物層於源極/汲極磊晶層50之上。矽化物層包含WSi、CoSi、NiSi、TiSi、MoSi和TaSi的其中一或多個。然後，形成導電接觸層72於接觸孔中，如第1A-1D和17圖所示。導電接觸層72包含Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN的其中一或多個。再者，形成導電接觸插塞(contact plug)75於導電接觸層72上。導電接觸插塞75包含Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN的其中一或多個。
如第17圖所示，沿著垂直方向(Z)，這些絕緣內間隔物35具有不同寬度。在一些實施例中，最小的絕緣內間隔物35(例如，頂端的絕緣內間隔物35)的寬度D1與最大的絕緣內間隔物35(例如，底端的絕緣內間隔物35)的寬度D2的差異範圍在約0.5奈米至約10奈米，並且在其他一些實施例中，差異範圍在約1奈米至約5奈米。
應理解的是，閘極全繞式場效電晶體(GAA FET)經歷進一步的互補式金屬氧化物半導體(CMOS)製程，以形成各種部件，例如接觸件/導孔(vias)、內連線金屬層、介電層、鈍化層等。
第18圖是根據本發明另一實施例顯示第一半導體層的組成改變(分布)。在一些實施例中，與第4C或4D圖相反，鍺濃度可以反轉，這取決於用於側向蝕刻第一半導體層20(見第8圖)的蝕刻劑及/或第二半導體層25的材料(例如三五族半導體)。在一些實施例中，如第18圖所示，鍺濃度具有濃度為X4的大致恆定部分，並且鍺濃度在邊緣處(與第二半導體層25的界面)減少至X3。在一些實施例中，鍺濃度線性減少，並且在其他一些實施例中，鍺濃度逐漸(非線性)減少。在一些實施例中，濃度X3範圍在約15%至約35%，並且在其他一些實施例中，濃度X3範圍在約20%至約30%。在一些實施例中，濃度X4範圍在約25%至約50%，並且在其他一些實施例中，濃度X4範圍在約30%至約40%。在一些實施例中，恆定部分的厚度為一層第一半導體層的總厚度的約20%至約60%。
第19、20、21和22圖是根據本發明一些實施例顯示第一半導體層的組成改變(分布)。
在一些實施例中，用於側向蝕刻(如第8圖所示)第一半導體層20的蝕刻劑對高鍺濃度造成高蝕刻速率。在這樣的情況下，反轉一個第一半導體層20中的鍺濃度分布。在第19圖中，在第一半導體層20中的鍺濃度由下至上增加。再者，在一些實施例中，在一或多個第一半導體層20中的鍺(或矽)的組成是變化的。在一些實施例中，最底端第一半導體層與最頂端第一半導體層中的至少一個具有恆定鍺濃度，並且一或多個中間第一半導體層具有變化的鍺濃度。當鍺濃度在一個第一半導體層內變化時，將此鍺濃度定義為一個第一半導體層中的平均鍺濃度。
在第20圖中，所有的第一半導體層20具有如前所述的變化鍺濃度，並且第一半導體層20的鍺濃度由下至上增加。在第21圖中，所有的第一半導體層20具有恆定的鍺濃度，並且第一半導體層20的鍺濃度由下至上增加。
在第22圖中，第一半導體層20的平均鍺濃度大致相同。在一些實施例中，鍺濃度差異大於零但小於±1%。在一些實施例中，最頂端的第一半導體層與最底端的第一半導體層中的至少一個具有比其餘的第一半導體層高的鍺濃度。
在本發明實施例中，透過使用的第一半導體層20(由SiGe形成)的調變鍺濃度，可以控制第一半導體層的蝕刻速率。因此，即使源極/汲極空間具有非均勻寬度(例如，錐形、U形、V形)，透過控制鍺濃度，在移除第一半導體層之後，能夠在閘極電極下方得到大致相同的通道寬度(第二半導體層25的長度)。
可以取決於各種不同裝置及/或製程需求，選擇如第4A-4E和18-22圖所示之調變的或恆定的鍺濃度分布。
第23圖顯示源極/汲極蝕刻的空間相依性(space dependency)。水平軸顯示相鄰犧牲閘極結構之間的空間寬度，而垂直軸顯示蝕刻的源極/汲極空間寬度。頂端、中間和底端對應於第一半導體層的垂直位置。如第23圖所示，當相鄰犧牲閘極結構之間的空間寬度是相對大時(例如，犧牲閘極結構的高度對其間的空間寬度的深寬比小於約5)，蝕刻的源極/汲極空間寬度大致恆定(不成錐形、或僅呈些許錐形)。當相鄰犧牲閘極結構之間的空間寬度變小時(例如，犧牲閘極結構的高度對其間的空間寬度的深寬比等於或大於約5)，蝕刻的源極/汲極空間寬度朝底部逐漸減少，而具有較大錐形形狀。在一些實施例中，可根據相鄰犧牲閘極結構之間的空間寬度，決定鍺濃度的分布為恆定(針對大空間寬度)或是變化的(針對小空間寬度)。在一些實施例中，在一裝置內選定鍺分布差異來補償不同深度的蝕刻變化量。
應理解的是，並非所有優點必須在本文中討論，對於所有的實施例或範例並不需要有特定的優點，並且其他實施例或範例可提供不同優點。
根據本發明實施例的面向，在半導體裝置的製造方法中，形成鰭結構，複數個第一半導體層和複數個第二半導體層交替堆疊於鰭結構中，形成犧牲閘極結構於鰭結構之上，蝕刻鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，從而形成源極/汲極空間，通過源極/汲極空間側向蝕刻第一半導體層，以及形成源極/汲極磊晶層於源極/汲極空間中。第一半導體層中的至少一者的組成不同於第一半導體層中的另一者的組成。在前述或後續實施例中的一個或多個中，第一半導體層由矽鍺形成，且第二半導體層由矽形成。在前述或後續實施例中的一個或多個中，第一半導體層的鍺濃度從第一半導體層中最靠近基底的底者至第一半導體層中的頂者是減少的。在前述或後續實施例中的一個或多個中，第一半導體層中的至少一者的鍺濃度沿著第一半導體層與第二半導體層的堆疊方向改變。在前述或後續實施例中的一個或多個中，第一半導體層中的相鄰兩者的鍺濃度的差異範圍在0.5%至5%。在前述或後續實施例中的一個或多個中，側向蝕刻第一半導體層是透過重複使用H2 O2 、 CH3 COOH與HF的混合溶液的濕蝕刻且後續進行H2 O清潔。在前述或後續實施例中的一個或多個中，更形成複數個內間隔物分別於蝕刻的第一半導體層的末端上，內間隔物由介電材料形成。內間隔物中的底者的寬度大於內間隔物中的頂者的寬度。在前述或後續實施例中的一個或多個中，在形成源極/汲極磊晶層之後，移除犧牲閘極結構，從而暴露出鰭結構的一部分，從暴露出的鰭結構移除第一半導體層，從而形成包含第二半導體層的複數個通道層，以及形成閘極介電層和閘極電極層環繞通道層。閘極電極層與源極/汲極磊晶層被內間隔物和閘極介電層隔開。在前述或後續實施例中的一個或多個中，在第一半導體層中的至少一者中，沿著堆疊方向，在中央區的鍺濃度小於在邊緣區的鍺濃度。在前述或後續實施例中的一個或多個中，源極/汲極空間的寬度由下至上逐漸增加。
根據本發明另一實施例的面向，在半導體裝置的製造方法中，形成鰭結構，複數個第一半導體層和複數個第二半導體層交替堆疊於鰭結構中，形成犧牲閘極結構於鰭結構之上，蝕刻鰭結構未被犧牲閘極結構覆蓋的源極/汲極區，從而形成具有錐形的源極/汲極空間，通過源極/汲極空間側向蝕刻第一半導體層，形成複數個內間隔物於蝕刻的第一半導體層的末端，內間隔物由介電材料形成，以及形成源極/汲極磊晶層於源極/汲極空間中，源極/汲極空間的寬度由下至上逐漸增加，以及在形成內間隔物之後，蝕刻的一半導體層中的一者在犧牲閘極結構下方的長度不同於蝕刻的第一半導體層中的另一者在犧牲閘極結構下方的長度。在前述或後續實施例中的一個或多個中，蝕刻的第一半導體層在犧牲閘極結構下方的長度差異大於零且小於1奈米。在前述或後續實施例中的一個或多個中，第一半導體層由矽鍺形成，以及第二半導體層由矽形成。在前述或後續實施例中的一個或多個中，第一半導體層的鍺濃度從第一半導體層中的底者至頂者是減少的。在前述或後續實施例中的一個或多個中，第一半導體層的鍺濃度從第一半導體層中的底者至頂者是增加的。
根據本發明另一實施例的面向，半導體裝置包含設置於基底之上的複數個半導體線或片，接觸半導體線或片的源極/汲極磊晶層，設置於半導體線或片的各通道區上且環繞各通道區的閘極介電層，設置於閘極介電層上且環繞各通道區的閘極電極層，以及分別設置於複數個空間中的複數個絕緣間隔物，這些空間由相鄰的半導體線或片、閘極電極層與源極/汲極磊晶層所界定。絕緣間隔物沿著源極至汲極方向的寬度從絕緣間隔物中最靠近基底的底者至絕緣間隔物中的頂者是減少的。在前述或後續實施例中的一個或多個中，半導體線中的一者的通道區在閘極電極層下方的長度不同於半導體線中的另一者的通道區在閘極電極層下方的長度。在前述或後續實施例中的一個或多個中，半導體線的通道區在閘極電極層的下方長度差異大於零且少於2奈米。在前述或後續實施例中的一個或多個中，絕緣間隔物中最頂者的寬度與絕緣間隔物中最底者的寬度的差異範圍在0.5奈米至10奈米。在前述或後續實施例中的一個或多個中，絕緣間隔物與閘極介電層接觸的側端具有曲面形狀。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:半導體基底 11:井部 15:隔離絕緣層 20:第一半導體層 21:源極/汲極空間 22:空腔 20B:最底端的第一半導體層 20T:最頂端的第一半導體層 25:半導體線或片(第二半導體層) 29:鰭結構 30:第一絕緣層 35:絕緣內間隔物 41:犧牲閘極介電層 42:犧牲閘極電極層 43:墊氮化矽層 44:氧化矽遮罩層 45:側壁間隔物(第一覆蓋層) 49:犧牲(虛設)閘極結構 50:源極/汲極磊晶層 55:源極/汲極磊晶層 68:蝕刻停止層 70:層間介電層 72:導電接觸層 75:導電插塞 81:界面層 82:閘極介電層 84:閘極電極層 D1:寬度 D2:寬度 G1:鍺濃度 Gr:最低鍺濃度 Gp:峰值濃度 L:長度 S1-1:區域 S2:大致恆定區域 S1-2:區域 S3-1:區域 S3-2:區域 X1:濃度 X2:濃度 X3:濃度 X4:濃度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)僅用於說明目的，並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1A-1D圖是根據一些實施例顯示半導體場效電晶體裝置的各種示意圖，第1A圖是沿著X方向(源極-汲極方向)的剖面示意圖。第1B圖是對應於第1A圖的Y1-Y1的剖面示意圖，第1C圖是對應於第1A圖的Y2-Y2的剖面示意圖，第1D圖是對應於第1A圖的Y3-Y3的剖面示意圖。 第2A-2D圖是根據一些實施例顯示半導體場效電晶體裝置的各種示意圖，第2A圖是沿著X方向(源極-汲極方向)的剖面示意圖。第2B圖是對應於第2A圖的Y1-Y1的剖面示意圖，第2C圖是對應於第2A圖的Y2-Y2的剖面示意圖，第2D圖是對應於第2A圖的Y3-Y3的剖面示意圖。 第3圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第4A、4B、4C、4D和4E圖是根據一些實施例顯示第一半導體層的組成改變(分布)。 第5圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第6A和6B圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第7圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第8圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第9圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第10圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第11圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第12圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第13圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第14圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第15圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第16圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第17圖是根據一實施例顯示製造半導體閘極全繞式場效電晶體裝置的各種階段的其中之一。 第18圖是根據其他一些實施例顯示第一半導體層的組成改變(分布)。 第19、20、21和22圖是根據一些實施例顯示第一半導體層的組成改變(分布)。 第23圖顯示源極/汲極蝕刻的空間相依性(space dependency)。
10:半導體基底
21:源極/汲極空間
25:半導體線或片(第二半導體層)
35:絕緣內間隔物
41:犧牲閘極介電層
42:犧牲閘極電極層
43:墊氮化矽層
44:氧化矽遮罩層
45:側壁間隔物(第一覆蓋層)
49:犧牲(虛設)閘極結構

Claims (20)

  1. 一種半導體裝置的製造方法，包括： 形成一鰭結構，其中複數個第一半導體層和複數個第二半導體層交替堆疊於該鰭結構中； 形成一犧牲閘極結構於該鰭結構之上； 蝕刻該鰭結構未被該犧牲閘極結構覆蓋的一源極/汲極區，從而形成一源極/汲極空間； 通過該源極/汲極空間側向蝕刻該等第一半導體層；以及 形成一源極/汲極磊晶層於該源極/汲極空間中， 其中該等第一半導體層中的至少一者的組成不同於該等第一半導體層中的另一者的組成。
  2. 如請求項1的半導體裝置的製造方法，其中： 該等第一半導體層由矽鍺形成，以及 該等第二半導體層由矽形成。
  3. 如請求項2的半導體裝置的製造方法，其中該等第一半導體層的鍺濃度從該等第一半導體層中最靠近一基底的一底者至該等第一半導體層中的一頂者是減少的。
  4. 如請求項3的半導體裝置的製造方法，其中該等第一半導體層中的至少一者的鍺濃度沿著該等第一半導體層與該等第二半導體層的堆疊方向改變。
  5. 如請求項3的半導體裝置的製造方法，其中該等第一半導體層中的相鄰兩者的鍺濃度的差異範圍在0.5%至5%。
  6. 如請求項4的半導體裝置的製造方法，其中側向蝕刻該等第一半導體層是透過重複使用H2 O2 、CH3 COOH與HF的混合溶液的濕蝕刻且後續進行H2 O清潔。
  7. 如請求項4的半導體裝置的製造方法，其中在該等第一半導體層中的該至少一者中，沿著該堆疊方向，在中央區的鍺濃度小於在邊緣區的鍺濃度。
  8. 如請求項1的半導體裝置的製造方法，更包括：形成複數個內間隔物分別於蝕刻的該等第一半導體層的末端上，該等內間隔物由介電材料形成， 其中該等內間隔物中的一底者的寬度大於該等內間隔物中的一頂者的寬度。
  9. 如請求項8的半導體裝置的製造方法，在形成該源極/汲極磊晶層之後，更包括： 移除該犧牲閘極結構，從而暴露出該鰭結構的一部分； 從暴露出的該鰭結構移除該等第一半導體層，從而形成包含該等第二半導體層的複數個通道層；以及 形成一閘極介電層和一閘極電極層環繞該等通道層， 其中該閘極電極層與該源極/汲極磊晶層被該等內間隔物和該閘極介電層隔開。
  10. 如請求項1的半導體裝置的製造方法，其中該源極/汲極空間的寬度由下至上逐漸增加。
  11. 一種半導體裝置的製造方法，包括： 形成一鰭結構，其中複數個第一半導體層和複數個第二半導體層交替堆疊於該鰭結構中； 形成一犧牲閘極結構於該鰭結構之上； 蝕刻該鰭結構未被該犧牲閘極結構覆蓋的一源極/汲極區，從而形成具有錐形的一源極/汲極空間； 通過該源極/汲極空間側向蝕刻該等第一半導體層； 形成複數個內間隔物於蝕刻的該等第一半導體層的末端，該等內間隔物由介電材料形成；以及 形成一源極/汲極磊晶層於該源極/汲極空間中， 其中該源極/汲極空間的寬度由下至上逐漸增加，以及 在形成該等內間隔物之後，蝕刻的該等第一半導體層中的一者在該犧牲閘極結構下方的長度不同於蝕刻的該等第一半導體層中的另一者在該犧牲閘極結構下方的長度。
  12. 如請求項11的半導體裝置的製造方法，其中蝕刻的該等第一半導體層在該犧牲閘極結構下方的長度差異大於零且小於1奈米。
  13. 如請求項11的半導體裝置的製造方法，其中： 該等第一半導體層由矽鍺形成，以及 該等第二半導體層由矽形成。
  14. 如請求項13的半導體裝置的製造方法，其中該等第一半導體層的鍺濃度從該等第一半導體層中的一底者至一頂者是減少的。
  15. 如請求項13的半導體裝置的製造方法，其中該等第一半導體層的鍺濃度從該等第一半導體層中的一頂者至一底者，是減少的。
  16. 一種半導體裝置，包括： 複數個半導體線或片，設置於一基底之上； 一源極/汲極磊晶層，接觸該等半導體線或片； 一閘極介電層，設置於該等半導體線或片的各通道區上且環繞各該通道區； 一閘極電極層，設置於該閘極介電層上且環繞各該通道區；以及 複數個絕緣間隔物，分別設置於複數個空間中，其中該等空間由相鄰的該等半導體線或片、該閘極電極層與該源極/汲極磊晶層所界定， 其中該等絕緣間隔物沿著一源極至汲極方向的寬度從該等絕緣間隔物中最靠近一基底的一底者至該等絕緣間隔物中的一頂者是減少的。
  17. 如請求項16的半導體裝置，其中該等半導體線中的一者的通道區在該閘極電極層下方的長度不同於該等半導體線中的另一者的通道區在該閘極電極層下方的長度。
  18. 如請求項17的半導體裝置，其中該等半導體線的通道區在閘極電極層下方的長度差異大於零且少於1奈米。
  19. 如請求項16的半導體裝置，其中該等絕緣間隔物中最頂者的寬度與該等絕緣間隔物中最底者的寬度的差異範圍在0.5奈米至10奈米。
  20. 如請求項16的半導體裝置，其中該等絕緣間隔物與該閘極介電層接觸的一側端具有曲面形狀。
TW110106686A 2020-02-27 2021-02-25 半導體裝置及其製造方法 TWI780604B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202062982715P 2020-02-27 2020-02-27
US62/982,715 2020-02-27
US16/934,887 US11393898B2 (en) 2020-02-27 2020-07-21 Method of manufacturing a semiconductor device and a semiconductor device
US16/934,887 2020-07-21

Publications (2)

Publication Number Publication Date
TW202201506A true TW202201506A (zh) 2022-01-01
TWI780604B TWI780604B (zh) 2022-10-11

Family

ID=77370616

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110106686A TWI780604B (zh) 2020-02-27 2021-02-25 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US20220328621A1 (zh)
CN (1) CN113314418B (zh)
TW (1) TWI780604B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11217694B2 (en) * 2019-03-18 2022-01-04 Shanghai Industrial Μtechnology Research Institute Field-effect transistor and method for manufacturing the same
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009098548A1 (en) * 2008-02-08 2009-08-13 Freescale Semiconductor, Inc. Intermediate product for a multichannel fet and process for obtaining an intermediate product
KR102455149B1 (ko) * 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
US10297664B2 (en) * 2017-04-13 2019-05-21 Globalfoundries Inc. Nanosheet transistor with uniform effective gate length
US10361278B2 (en) * 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US20190081155A1 (en) * 2017-09-13 2019-03-14 Globalfoundries Inc. Nanosheet transistor with improved inner spacer
US10714592B2 (en) * 2017-10-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11393898B2 (en) * 2020-02-27 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Also Published As

Publication number Publication date
TWI780604B (zh) 2022-10-11
CN113314418A (zh) 2021-08-27
CN113314418B (zh) 2024-03-08
US20220328621A1 (en) 2022-10-13

Similar Documents

Publication Publication Date Title
US11581421B2 (en) Semiconductor device and method of manufacturing the same
US10811518B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
TWI683355B (zh) 半導體裝置的製造方法及半導體裝置
US11677010B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
US11393898B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
US11316046B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
TWI801933B (zh) 積體電路裝置及其製造方法
TWI795748B (zh) 半導體元件的製造方法及半導體元件
US20220328621A1 (en) Method of manufacturing a semiconductor device and a semiconductor device
US12119394B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
TW202238692A (zh) 半導體裝置的製造方法
TW202213642A (zh) 半導體裝置及其製造方法
CN220121843U (zh) 半导体装置
US20230377984A1 (en) Method of manufacturing a semiconductor device and a semiconductor device
TW202333381A (zh) 半導體元件及其製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent