CN220121843U - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括多个半导体片或半导体线，位于从基板上突出的底部鳍片结构上；源极/漏极外延层，与半导体片或半导体线接触；栅极介电层，设置在半导体片或半导体线的每一个通道区上，并包绕半导体片或半导体线的每一个通道区；栅极电极层，设置在栅极介电层上，并包绕半导体片或半导体线的每一个通道区；以及栅极侧壁间隔物，设置在栅极电极层的侧壁上，其中一片介电层设置在栅极侧壁间隔物的底部上，其中介电层由与栅极侧壁间隔物不同材料形成；以及介电层的厚度在横向上变化。

Description

半导体装置
技术领域
本实用新型实施例是涉及全绕式栅极(gate-all-around,GAA)鳍式场效晶体管(field-effect transistor,FET)，尤其涉及具有垂直堆叠的复数通道的全绕式栅极场效晶体管。
背景技术
随着半导体工业发展到纳米技术工艺节点以追求更高的装置密度、更高的性能和更低的成本，源自制造和设计问题的挑战导致了三维设计的发展，例如多-闸场效晶体管(field-effect transistor,FET)，包括鳍式场效晶体管(Fin FET)和全绕式栅极(gate-all-around,GAA)场效晶体管。在鳍式场效晶体管中，栅极电极与通道区的三个侧表面邻近，栅极介电层插入其间。因为栅极结构在三个表面上围绕(包绕)鳍片，所以晶体管本质上具有三个栅极来控制通过鳍片或通道区的电流。不幸的是，通道的第四面，即通道的底部远离闸电极，因此不受密切的栅极控制。相比之下，在全绕式栅极场效晶体管中，通道区的所有侧面都被闸电极包围，这使得通道区的空乏(depletion)更充分，并且由于更陡峭的次临界电流摆动(sub-threshold current swing,SS)和较小的漏极导致位障降低(draininduced barrier lowering,DIBL)，导致短通道效应更小。随着晶体管尺寸不断缩小到次10-15nm技术节点，需要进一步改进全绕式栅极场效晶体管。
实用新型内容
本实用新型的目的在于提出一种半导体装置，以解决上述至少一个问题。
本实用新型提供了一种半导体装置，包括：多个半导体片或半导体线，位于从基板上突出的底部鳍片结构上；源极/漏极外延层，与半导体片或半导体线接触；栅极介电层，设置在半导体片或半导体线的每一个通道区上，并包绕半导体片或半导体线的每一个通道区；栅极电极层，设置在栅极介电层上，并包绕半导体片或半导体线的每一个通道区；以及栅极侧壁间隔物，设置在栅极电极层的侧壁上，其中一片介电层设置在栅极侧壁间隔物的底部上，其中介电层由与栅极侧壁间隔物不同材料形成；以及介电层的厚度在横向上变化(laterally varies)。
根据本实用新型其中的一个实施方式，该片介电层的厚度随着与该栅极电极层的距离增加而减少。
根据本实用新型其中的一个实施方式，该片介电层具有一锥形形状。
根据本实用新型其中的一个实施方式，该栅极介电层的一部分穿入至该栅极侧壁间隔物下方。
根据本实用新型其中的一个实施方式，该片介电层的最大厚度为0.5nm至约2nm。
根据本实用新型其中的一个实施方式，源极/漏极外延层的宽度朝向该基板减小。
根据本实用新型其中的一个实施方式，源极/漏极外延层的底部具有圆形形状或锥形形状。
根据本实用新型其中的一个实施方式，该栅极侧壁间隔物的厚度为3nm至12nm。
根据本实用新型其中的一个实施方式，栅极电极层包括阻挡层、黏附层、功函数调整材料层、胶层、体金属层、或其组合。
根据本实用新型其中的一个实施方式，还包括该栅极电极层上的一绝缘盖层。
附图说明
以下将配合所附附图详述本实用新型实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本实用新型实施例的特征。
图1根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图2根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图3根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图4A、图4B根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图5根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图6根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图7A、图7B根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图8根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图9根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图10A、图10B根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图11根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图12根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图13根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图14A、图14B根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图15根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
图16A、图16B、图16C及图16D根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。
附图标记如下：
10:基板
12:底部鳍片结构
20:第一半导体层
21:源极/漏极空间
22:空腔
25:第二半导体层
29:鳍片结构
30:隔离绝缘层
35L:第一绝缘层
35:内部间隔物
40:牺牲栅极结构
42:牺牲栅极介电层
42A:残留介电层
44:牺牲栅极电极层
45:栅极侧壁间隔物
46:第一掩模层
48:第二掩模层
49:栅极空间
50:源极/漏极外延层
52:第一外延层
54:第二外延层
60:第二绝缘层
65:层间介电层
102:栅极介电层
104:栅极电极层
T1:厚度
T2:厚度
W1:宽度
W2:宽度
W3:宽度
具体实施方式
应当理解，以下公开提供了许多不同的实施例或示例，用于实现本实用新型实施例的不同特征。下面描述组件和布置的特定实施例或示例以简化本公开。当然，这些仅仅是示例并且不旨在进行限制。例如，元件的尺寸不限于所公开的范围或值，而是可能取决于工艺条件及/或装置的所需特性。此外，在下面的描述中，在第二部件之上或上方形成第一部件可以包括第一和第二部件形成为直接接触的实施例，并且还可以包括可以形成插入第一部件与第二部件之间的附加部件的实施例，使得第一和第二部件可以不直接接触。为了简单和清晰，可以以不同的比例任意绘制各种特征。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。此外，术语“由……制成”可表示“包括”或“由……组成”。在本公开中，片语“A、B和C之一”是指“A、B及/或C”(A、B、C、A和B、A和C、B和C、或A、B和C)，除非另有说明，否则不表示A中的一种元素、B中的一种元素和C中的一种元素。用一实施例说明的材料、构造、尺寸及/或工艺可以用于其他实施例，并且可以省略其详细说明。在本实用新型实施例中，源极/漏极或源极/漏极区是指源极及/或漏极、或源极区及/或漏极区。需要说明的是，在本公开中，源极和漏极可以互换使用，其结构基本相同。
本公开大致关于全绕式栅极(gate-all-around,GAA)鳍式场效晶体管(field-effect transistor,FET)，特别是关于具有垂直堆叠的复数通道的全绕式栅极场效晶体管，其中所述通道为水平延伸的纳米片或纳米线(纳米结构)。
图1-图3、图4A-图4B、图5-图6、图7A-图7B、图8-图9、图10A-图10B、图11-图13、图14A-图14B、图15、图16A-图16D根据本公开的一实施例，示出不同制造阶段之一的半导体鳍式场效晶体管装置。可以理解的是，可以在图1-图3、图4A-图4B、图5-图6、图7A-图7B、图8-图9、图10A-图10B、图11-图13、图14A-图14B、图15、图16A-图16D所示的工艺前、工艺中和工艺后提供额外的操作，且对于方法的额外实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
如图1所示，第一半导体层20和第二半导体层25交替地形成在基板10上方。在一些实施例中，基板10至少在其表面部分上包括单晶半导体层。基板10可以包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。基板10可以在其表面区域中包括一或多层缓冲层(未示出)。缓冲层可以用以逐渐改变从基板的晶格常数到源极/漏极区的晶格常数。缓冲层可由外延生长的单晶半导体材料形成，例如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在特定实施例中，基板10包括在硅基板10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底部缓冲层的30原子％锗增加到最顶层的缓冲层70原子％锗。在一些实施例中，基板10例如是p型硅基板，其杂质浓度在约1×1015atoms·cm-3至约1×1016atoms·cm-3的范围。在其他实施例中，基板是n型硅或锗基板，杂质浓度在约1×1015atoms·cm-3至约1×1016atoms·cm-3的范围。
第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP中的一层或多层。
在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一实施例中，第一半导体层20为Si1-xGex，其中x等于或大于约0.1且等于或小于约0.6，且第二半导体层25为Si或Si1-yGey，其中y小于x并且等于或小于约0.2。在本公开中，“M化合物”或“M基化合物(M based compound)”是指该化合物的大部分是M。
第一半导体层20和第二半导体层25外延形成在基板10上方。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中为约5nm至约60nm，在其他实施例中为约10nm至约30nm。第二半导体层25的厚度在一些实施例中为约5nm至约60nm，在其他实施例中为约10nm至约30nm。第一半导体层20的厚度可以与第二半导体层25的厚度相同，也可以不同。虽然在图1-图3、图4A-图4B中示出了三层第一半导体层20和三层第二半导体层25，但是其数量不限于三层，可以是1、2或大于3，小于20。在一些实施例中，第一半导体层20的数量比第二半导体层25的数量大1(顶层和底层是第一半导体层)。在一些实施例中，第一半导体层20及/或第二半导体层25由非晶或多晶半导体材料制成。
在一些实施例中，至少随后用作通道区的第二半导体层25未掺杂或掺杂有比井区更少量的杂质。在一些实施例中，第二半导体层25中的掺杂剂浓度小于约1×1017atoms·cm-3。
在形成堆叠的半导体层之后，通过使用一道或多道光刻和蚀刻操作来形成鳍片结构29，如图2所示。鳍片结构29可以通过任何合适的方法图案化。例如，鳍片结构可以使用一道或多道光刻工艺来图案化，例如EUV(extreme ultraviolet,极紫外光)和DUV(deepultraviolet,深紫外光)光刻，其包括双重图案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，接着可以使用剩余的间隔物以图案化鳍片结构。
如图2所示，鳍片结构29在Y方向上延伸并且在X方向上排列。鳍片结构29的数量不限于图2所示的两个，并且可为小至一个，也可为三个或更多。在一些实施例中，在鳍片结构29的两侧形成一个或多个虚设鳍片结构以提高图案化操作中的图案保真度(patternfidelity)。如图2所示，鳍片结构29具有由堆叠的半导体层20、25构成的上部和底部鳍片结构12(井区)。
鳍片结构29的上部沿X方向的宽度在一些实施例中为大约5nm到大约50nm的范围，并且在其他实施例中为大约10nm到大约30nm的范围。在一些实施例中，鳍片结构29具有顶部宽度小于底部宽度的锥形形状。
在形成鳍片结构29之后，在基板上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍片结构完全嵌入绝缘层中。绝缘层的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass,FSG)或低介电常数介电材料，通过LPCVD(低压化学气相沉积(low pressure chemical vapordeposition))、等离子体增强化学气相沉积(PECVD,plasma-enhanced CVD或流动式化学气相沉积(flowable CVD)形成。可以在形成绝缘层之后执行退火操作。接着，执行平坦化操作，例如化学机械抛光(chemical mechanical polishing,CMP)法及/或回蚀法，使得最上层的第二半导体层25的上表面从绝缘材料层露出。在一些实施例中，在形成绝缘材料层之前，在鳍片结构上方形成一层或多层鳍片衬层。在一些实施例中，鳍片衬层包括形成在基板10及底部鳍片结构12的侧壁之上的第一鳍片衬层，以及形成在第一鳍片衬层上的第二鳍片衬层。鳍片衬层由氮化硅或氮化硅基材料(例如，SiON、SiCN或SiOCN)制成。鳍片衬层可以通过一道或多道工艺来沉积，例如物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)或原子层沉积(atomic layer deposition,ALD)，但是可以使用任何可接受的工艺。
接着，如图3所示，凹蚀绝缘材料层以形成隔离绝缘层30，从而露出鳍片结构29的上部。通过此操作，鳍片结构29通过隔离绝缘层30彼此分隔，这也称为浅沟槽隔离(shallowtrench isolation,STI)。隔离绝缘层30可以由合适的介电材料制成，例如氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass,FSG)、例如碳掺杂氧化物的低介电常数电介质、例如多孔碳掺杂二氧化硅的极低介电常数电介质、诸如聚酰亚胺的聚合物、其组合等。在一些实施例中，隔离绝缘层30是通过诸如化学气相沉积、可流动化学气相沉积(FCVD)或旋转涂布玻璃(spin-on-glass)工艺等的工艺形成的，但是可以使用任何可接受的工艺。
在一些实施例中，凹蚀绝缘材料层30直至底部鳍片结构12的上部露出。在其他实施例中，底部鳍片结构12的上部不露出。在一些实施例中，凹蚀绝缘材料层30直至底部鳍片结构12的上表面的水平。
第一半导体层20为随后被部分去除的牺牲层，并且第二半导体层25随后形成为半导体线或半导体片，作为n型全绕式栅极场效晶体管及/或p型全绕式栅极场效晶体管的通道层。在一些实施例中，对于p型全绕式栅极场效晶体管，第二半导体层25为随后被部分去除的牺牲层，并且第一半导体层20随后形成为半导体线或半导体片作为通道层。
在形成隔离绝缘层30之后，形成牺牲(虚设)栅极结构40，如图4A和第4B所示。图4A和图4B示出了在露出的鳍片结构29上方形成牺牲栅极结构40的膜层之后的结构。
牺牲栅极结构40通过首先在鳍片结构29上方毯覆沉积(blanket depositing)牺牲栅极介电层42形成，如图4A和图4B所示。在一些实施例中，牺牲栅极介电层42由氧化硅、氧化铝、氧化铪、或任何其他合适的材料制成。在一些实施例中，牺牲栅极介电层42的厚度在从大约1nm到大约10nm的范围，并且在其他实施例中在从大约2nm到大约5nm的范围。接着将牺牲栅极电极层44毯覆沉积在牺牲栅极介电层42上和鳍片结构29上方，使得鳍片结构完全嵌入牺牲栅极电极层44中，如图4A及图4B所示。牺牲栅极电极层44包括硅，例如多晶硅或非晶硅。在一些实施例中，牺牲栅极电极层的厚度在从大约100nm到大约200nm的范围。在一些实施例中，牺牲栅极电极层经过平坦化操作。牺牲栅极介电层和牺牲栅极电极层使用化学气相沉积沉积，包括低压化学气相沉积和等离子体增强化学气相沉积、物理气相沉积、原子层沉积或其他合适的工艺。随后，在牺牲栅极电极层44上方形成包括第一掩模层46和第二掩模层48的掩模层，如图4A及图4B所示。在一些实施例中，第一层46是垫氮化硅层(padsilicon nitride layer)并且第二层48是氧化硅掩模层。
接下来，进行图案化操作以形成如图5所示的硬掩模图案。接着，将牺牲栅极电极层44图案化为牺牲栅极结构40，如图6所示。牺牲栅极结构40包括牺牲栅极介电层42、牺牲栅极电极层44(例如多晶硅)、垫氮化硅层46和氧化硅掩模层48。牺牲栅极结构40形成于将成为通道区的鳍片结构的一部分上方。牺牲栅极结构40定义了全绕式栅极场效晶体管的通道区。
在一些实施例中，如图7A和图7B所示(图7B是图7A中圈出部分的放大图)，牺牲栅极介电层42的一部分作为残留介电层(residual dielectric layer)42A保留在第二半导体层25的最上层上方。在一些实施例中，蚀刻副产物导致残留介电层42A。在一些实施例中，取决于设计及/或工艺条件，残留介电层42A的宽度W1在从大约5nm到大约15nm的范围，并且在其他实施例中在从大约9nm到大约12nm的范围。在一些实施例中，如图7B所示，残留介电层42A具有锥形形状(tapered shape)，厚度随着与牺牲栅极电极层44的距离增加而减小。
通过图案化牺牲栅极结构，第一和第二半导体层的堆叠膜层部分地在牺牲栅极结构的相对侧上露出，从而定义源极/漏极区，如图7A及图7B所示。在本公开中，源极与漏极可互换使用，其结构大抵相同。在图7A和图7B中，两个牺牲栅极结构40形成在一个鳍片结构之上，但牺牲栅极结构的数量不限于两个。在一些实施例中，一个或两个以上的牺牲栅极结构在Y方向上设置。在特定实施例中，在牺牲栅极结构的两侧形成一个或多个虚设牺牲栅极结构以提高图案保真度。
接着，如图8所示，凹蚀(蚀刻)鳍片结构29的源极/漏极区。在没有形成栅极侧壁间隔物的情况下，或在形成栅极侧壁间隔物之前执行凹槽蚀刻。通过使用一道或多道光刻和蚀刻操作，在源极/漏极区向下蚀刻第一半导体层20和第二半导体层25的堆叠结构，从而形成源极/漏极空间21。在一些实施例中，底部鳍片结构12的一部分也被部分蚀刻约5nm至约35nm。在一些实施例中，分别制造n型鳍式场效晶体管和p型鳍式场效晶体管，并且在这种情况下，处理一种类型的鳍式场效晶体管的区域，另一种类型的鳍式场效晶体管的区域被保护层覆盖，例如氮化硅层。如图8所示，第二半导体层25的最上层具有从牺牲栅极电极层44横向突出的台阶。在一些实施例中，牺牲栅极电极层44之间的间隔宽度W2大于源极/漏极空间21的开口宽度W3，其中宽度W2是在牺牲栅极电极层44与牺牲栅极介电层42之间的界面(在牺牲栅极电极层44的底部)的水平测量。在一些实施例中，在不破真空或在大气压下连续执行，例如，通过改变一种或多种蚀刻条件(气体、输入功率、基板温度、压力等)在相同的蚀刻设备中执行如图7A和图7B所示的用于形成牺牲闸结构的蚀刻操作(多晶硅蚀刻)及如图8所示的源极/漏极区的蚀刻。
进一步地，如图9所示，在源极/漏极极空间21内沿Y方向横向蚀刻第一半导体层20，从而形成空腔22。当第一半导体层20为SiGe且第二半导体层25为Si时，第一半导体层20可以通过使用湿式蚀刻剂选择性蚀刻，其中湿式蚀刻剂例如但不限于H2O2、CH3COOH和HF的混合溶液，接着进行H2O清洗。在一些实施例中，混合溶液的蚀刻和水的清洗重复10至20次。在一些实施例中，使用混合溶液的蚀刻时间在约1分钟至约2分钟的范围。在一些实施例中，混合溶液在约60℃至约90℃范围的温度下使用。可以使用其他蚀刻剂。通过使用混合溶液，第一半导体层20的端部具有弯曲的形状(curved shape)。当第一半导体层20由具有恒定Ge浓度的SiGe制成时，由于表面张力和毛细作用，在垂直方向上湿式蚀刻在中心部分造成比边缘部分更多的蚀刻，因此在一些实施例中，第一半导体层的端部具有中心区域深度蚀刻的微笑形状。
接下来，参照图10A和图10B，第一绝缘层35L保形地形成在第一半导体层20横向蚀刻的端部上、源极/漏极空间21中第二半导体层25的端面(end face)上、以及牺牲栅极结构40上方。第一绝缘层35L包括氮化硅和氧化硅、SiON、SiOC、SiCN和SiOCN中的一种，或任何其他合适的介电材料。第一绝缘层35L具有从大约1.0nm到大约10.0nm范围的厚度。在其他实施例中，第一绝缘层35L的厚度在约2.0nm至约5.0nm的范围。第一绝缘层35L可以通过原子层沉积、化学气相沉积或任何其他合适的方法形成。通过保形地形成第一绝缘层35L，空腔22被第一绝缘层35L完全填充。在一些实施例中，第一绝缘层35L包括由彼此不同的材料制成的两层或三层。在一些实施例中，其中一层绝缘层通过第一半导体层20的端部的氧化形成，并且氧化物层由硅锗氧化物(SiGeOx)制成。在一些实施例中，硅锗氧化物的厚度在约0.1nm至约1nm的范围。
如图10B所示，图10B为图10A中圈出部分的放大图，牺牲栅极介电层42具有大抵相同的宽度或锥形形状，例如具有TCD≥MCD≥BCD。在一些实施例中，残留介电层42A的横向宽度W1在从大约9nm到大约12nm的范围。在一些实施例中，第一绝缘层35L下方的残留介电层42A的最大厚度T1在从大约0.5nm到大约2nm的范围。此外，牺牲栅极介电层42的侧壁的角度α介于约80度至约90度的范围，而在其他实施例中介于约82度至约88度的范围。
在保形地形成第一绝缘层35L之后，执行一道或多道蚀刻操作以部分去除第一绝缘层35L，从而形成由相同材料制成的内部间隔物35和栅极侧壁间隔物45，如图11和图12所示。在一些实施例中，蚀刻为使用HBr、CH2F2、CH3F、CF4、O2、N2、He及/或Ar中的一种或多种的等离子体蚀刻。在一些实施例中，栅极侧壁间隔物45的外表面与第二半导体层25的最上层的端部齐平(flush)。在其他实施例中，栅极侧壁间隔物45的外表面比第二半导体层25的最上层的端部更靠近牺牲栅极电极层44。
在一些实施例中，内隔离物35的端面比第二半导体层25的端面凹蚀更多。凹蚀量在从大约0.1nm到大约2nm的范围，并且在其他实施例中在从大约0.2nm到大约1nm的范围。在其他实施例中，凹蚀量小于0.5nm并且可以等于0(内部间隔物35的端面与第二半导体层25的端面彼此齐平)。
在一些实施例中，栅极侧壁间隔物45的厚度(水平宽度)与内部间隔物35的厚度(水平宽度)相同或不同。在一些实施例中，取决于设计及/或工艺，栅极侧壁间隔物45的厚度(水平宽度)在大约3nm到大约12nm的范围，并且内部间隔物35的厚度(水平宽度)在大约3nm到大约12nm的范围。
由于栅极侧壁间隔物45和内部间隔物35是通过相同的沉积工艺制成的，因此膜层特性，例如密度、内应力、对蚀刻剂的蚀刻速率等是相同的。
随后，如图13所示，在源极/漏极空间21中形成源极/漏极外延层50。用于N型全绕式栅极场效晶体管的源极/漏极外延层包括SiP、SiCP、SiC、SiCAs、SiAs和SiAsP的一层或多层，用于P型全绕式栅极场效晶体管的源极/漏极外延层包括Si、SiGe、Ge、SiGeSn或GeSn的一层或多层，且在一些实施例中还包括硼(B)及/或碳(C)。
在一些实施例中，对于n型鳍式场效晶体管，源极/漏极外延层50包括具有不同的P(及/或As)浓度的第一外延层52和第二外延层54。在一些实施例中，P(及/或As)的量在约1×1020atoms·cm-3至约1×1021atoms·cm-3的范围，并且在其他实施例中在约2×1020atoms·cm-3到大约6×1020atoms·cm-3的范围。在一些实施例中，第二外延层中P(及/或As)的量大于第一外延层中P的量。在一些实施例中，第二外延层中P的量在约1×1021atoms·cm-3至约5×1021atoms·cm-3的范围，并且在其他实施例中在约2×1021atoms·cm-3到大约4×1021atoms·cm-3的范围。
在其他实施例中，其对于p型鳍式场效晶体管，源极/漏极外延层50包括具有不同的Ge(及/或B)浓度的第一外延层52和第二外延层54。在一些实施例中，第二外延层的锗量大于第一外延层的锗量。在一些实施例中，第一外延层的Ge量在约20原子％至约40原子％的范围，第二外延层的Ge量在约35原子％至约50原子％的范围。在一些实施例中，SiGe外延层包含硼作为掺杂剂。在一些实施例中，第二外延层的硼浓度大于第一外延层的硼浓度。第二外延层54中的B量在从大约1×1020atoms·cm-3到大约5×1020atoms·cm-3的范围，并且在其他实施例中，第二外延层中的B量在约5×1020atoms·cm-3至约1×1021atoms·cm-3范围。
第一源极/漏极外延层52与第二半导体层(通道区)25的端部以及凹蚀的底部鳍片结构12直接接触。第二外延层54形成在第一外延层52上及内部间隔物35上。在一些实施例中，源极/漏极外延层50的底部具有圆形形状(rounded shape)(例如，U形)或锥形形状，其中外延层的宽度朝向基板减小。如此的圆化形状可以保持源极/漏极外延层与栅极结构之间的隔离裕度(isolation margin)。源极/漏极外延层50通过使用化学气相沉积、原子层沉积或分子束外延(molecular beam epitaxy,MBE)的外延生长方法形成。
接着，如图13所示，在源极/漏极外延层50上方形成作为蚀刻停止层的第二绝缘层60。蚀刻停止层60包括氮化硅和氧化硅、SiON、SiOC、SiCN和SiOCN中的一种，或任何其他合适的介电材料。在一些实施例中，蚀刻停止层60由与侧壁间隔物45不同的材料制成。蚀刻停止层60可以通过原子层沉积或任何其他合适的方法形成。
进一步地，如图13所示，在蚀刻停止层60上方形成一层或多层的层间介电(interlayer dielectric,ILD)层65。用于层间介电层65的材料包括包含Si、O、C及/或H的化合物，例如氧化硅、SiCOH和SiOC。例如聚合物的有机材料可以用于层间介电层65。在形成层间介电层65之后，进行例如化学机械抛光的平坦化操作，使得牺牲栅极电极层44的顶部露出，如图13所示。
接着，去除牺牲栅极电极层44和牺牲栅极介电层42，从而形成栅极空间49，如图14A和图14B所示(图14B是图14A的圈出部分的放大图)。层间介电层65在去除牺牲栅极结构期间保护源极/漏极外延层50。可以使用等离子体干式蚀刻及/或湿式蚀刻去除牺牲栅极结构。当牺牲栅极电极层44为多晶硅且层间介电层65为氧化硅时，可使用湿式蚀刻剂如TMAH(Tetramethyl ammonium hydroxide(四甲基氢氧化铵))溶液选择性地去除牺牲栅极电极层44。
随后使用等离子体干式蚀刻及/或湿式蚀刻去除牺牲栅极介电层42。在等离子体干式蚀刻的情况下，使用一种或多种碳氟化合物气体(例如，CF4、CHF3等)。在一些实施例中，如图14B所示，在去除牺牲栅极介电层42之后，残留介电层42A仍然存在。在一些实施例中，残留介电层42A的一部分被轻微横向蚀刻。
在去除牺牲栅极结构之后，去除第一半导体层20，从而形成第二半导体层25的纳米片或纳米线(通道区)，如图15所式。如上所述，第一半导体层20可以使用蚀刻剂而去除或蚀刻，且该蚀刻剂相对于第二半导体层25，选择性地蚀刻上的第一半导体层20。如图15所示，由于形成了内部间隔物35，第一半导体层20的蚀刻停止在内部间隔物35处。换而言之，内部间隔物35作为用于蚀刻第一半导体层20的蚀刻停止层。
在形成第二半导体层25的半导体纳米片或纳米线(通道区)之后，在每个通道区25周围形成栅极介电层102，如图16A-图16D所示。进一步地，在栅极介电层102上形成栅极电极层104，如图16A-图16D所示。图16B示出了X方向剖面中的源极/漏极结构。图16C和图16D是图16A中圈出部分的放大图。
在一些实施例中，界面介电层(interfacial dielectric layer)形成在通道区25与栅极介电层102之间。在一些实施例中，栅极介电层102包括一层或多层介电材料，例如氧化硅、氮化硅，或高介电常数电介质(例如，介电常数≥9)材料，其他合适的电介质材料，及/或它们的组合。高介电常数介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、氧化钽、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料及/或其组合。在一些实施例中，栅极介电层102包括一种或多种元素，例如La、Lu、Sc、Sr、Ce、Y、Dy、Eu和Yb。在一些实施例中，取决于设计及/或工艺要求，栅极介电层102的厚度在从大约0.5nm到大约3nm的范围。
在一些实施例中，栅极电极层104包括一层或多层导电层。在一些实施例中，栅极电极层104包括阻挡层、黏附层、功函数调整材料(work function adjustment material,WFM)层、胶层及/或体金属层(body metal layer)。在一些实施例中，阻挡层、黏附层及/或胶层包括TiN、TaN、Ti或Ta。在一些实施例中，功函数调整材料层包括一层或多层。功函数调整材料层由导电材料制成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料中的两种或更多种的多层。对于n型全绕式栅极场效晶体管，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作栅极电极层104中的功函数调整材料层，对于p型全绕式栅极场效晶体管，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作栅极电极层104中的功函数调整材料层。体金属层包括W、Co、Ni、Mo、Ru或任何其他合适材料中的一种或多种。在一些实施例中，功函数调整材料层中的至少一层在n型全绕式栅极场效晶体管与p型全绕式栅极场效晶体管之间是连续的，并且功函数调整材料层中的至少一个在n型全绕式栅极场效晶体管与p型全绕式栅极场效晶体管之间是不连续的。在一些实施例中，体金属层在n型全绕式栅极场效晶体管和p型全绕式栅极场效晶体管之间是连续的。
栅极介电层102可以通过化学气相沉积、原子层沉积或任何合适的方法形成。在一实施例中，栅极介电层102使用高度保形沉积工艺(例如原子层沉积)形成，以确保在每个通道层周围形成具有均匀厚度的栅极介电层。在一些实施例中，栅极介电层102的厚度在约1nm至约6nm的范围。
栅极电极层104可以通过化学气相沉积、原子层沉积、电镀或其他合适的方法形成。栅极电极层也沉积在层间介电层65的上表面上。接着通过使用例如化学机械抛光将闸介电层和形成在层间介电层65上的栅极电极层平坦化，直到层间介电层65的顶表面露出。
在一些实施例中，在形成栅极电极层104之前，凹蚀栅极侧壁间隔物45。在一些实施例中，在形成栅极介电层102之前凹蚀栅极侧壁间隔物45。
在一些实施例中，残留介电层42A保留在栅极侧壁间隔物45的底部，如图16C所示。在一些实施例中，栅极侧壁间隔物45下的残留介电层42A的最大厚度T2在从大约0.5nm到大约2nm的范围。当在蚀刻牺牲栅极介电层42的过程中蚀刻部分残留介电层42A时，栅极介电层102穿入栅极侧壁间隔物下方，如图16D所示。由于残留介电层42A保留但具有足够薄的厚度，其可以防止或抑制闸电极104与源极/漏极外延层50之间的漏电流(leakage current)。
在一些实施例中，在平坦化操作之后，凹蚀栅极电极层104，并在凹蚀的栅极电极层104上方形成绝缘盖层(cap insulating layer)。绝缘盖层包括一层或多层氮化硅基材料，如氮化硅。绝缘盖层通过沉积绝缘材料接着进行平坦化操作来形成。
应当理解的是，全绕式栅极场效晶体管经过进一步的CMOS(complementarymetal-oxide-semiconductor(互补式金属氧化物半导体))工艺以形成各种部件，例如接触件/导孔、互连金属层、介电层、钝化层等。
在本公开的全绕式栅极场效晶体管装置中，可以防止或抑制闸电极和源极/漏极外延层之间的漏电流。如果在凹蚀源极/漏极区之前形成栅极侧壁间隔物，则栅极侧壁间隔物下方的残留介电层42A的厚度(或体积)大于上述实施例。在这种情况下，在牺牲栅极介电层42的蚀刻过程中，大部分残留介电层42A被去除，接着栅极介电层102穿入到栅极侧壁间隔物下方，这可能导致闸电极与源极/漏极外延层之间的漏电流增加。相比之下，在本实施例中，由于残留介电层42的厚度足够薄，因此可以防止或抑制闸电极与源极/漏极外延层之间的漏电流。
应当理解的是，并非所有优点都必须在本文中讨论，所有实施例或示例不需要特定的优点，并且其他实施例或示例可以提供不同的优点。
根据本公开的一面向，提供了一种半导体装置的形成方法，其包括：形成鳍片结构，其中多个第一半导体层与多个第二半导体层交替堆叠在从基板突出的底部鳍片结构上；在鳍片结构上形成牺牲栅极结构；在不形成绝缘层于牺牲栅极结构的侧壁上的情况下，蚀刻鳍片结构未被牺牲栅极结构覆盖的源极/漏极区，从而形成源极/漏极空间；通过源极/漏极空间横向蚀刻第一半导体层；在牺牲栅极结构的侧壁上形成栅极侧壁间隔物，且在每个蚀刻后的第一半导体层的端部上形成内部间隔物；在源极/漏极空间中形成一或多层外延层；以及以金属栅极结构替代牺牲栅极结构。
在一些实施例中，导体装置的形成方法，其中栅极侧壁间隔物及内部间隔物通过以下方式形成：在牺牲栅极结构及源极/漏极空间的内壁上形成第一介电层；以及部分蚀刻第一介电层。
在一些实施例中，其中第一介电层包括SiON、SiCN、或SiOCN中的一者。
在一些实施例中，其中源极/漏极空间穿过底部鳍片结构5nm至35nm。
在一些实施例中，其中牺牲栅极结构包括牺牲栅极电极及牺牲栅极介电层，其中牺牲栅极电极由非晶或多晶硅制成。
在一些实施例中，其中牺牲栅极介电层包括氧化铝或氧化铪。
在一些实施例中，其中在不破真空的情况下，连续执行形成牺牲栅极结构的蚀刻操作及源极/漏极区的蚀刻。
根据本公开的一面向，还提供了一种半导体装置的形成方法，包括：形成鳍片结构，其中多个第一半导体层与多个第二半导体层交替堆叠在从基板突出的底部鳍片结构上，鳍片结构在第一方向上延伸；在鳍片结构上形成一对牺牲栅极结构，牺牲栅极结构中的每一者包括牺牲栅极电极及牺牲栅极介电层，其中牺牲栅极电极由非晶或多晶硅制成；在不形成绝缘层于牺牲栅极结构的每一者的侧壁上的情况下，蚀刻位于牺牲栅极结构之间的鳍片结构的源极/漏极区，从而形成源极/漏极空间；通过源极/漏极空间横向蚀刻第一半导体层；在牺牲栅极结构及源极/漏极空间的内壁上形成第一介电层；通过部分蚀刻第一介电层，在牺牲栅极结构的每一者的侧壁上形成栅极侧壁间隔物，且在蚀刻后的第一半导体层的每一者的端部上形成内部间隔物；在源极/漏极空间上形成一或多层外延层；以及以金属栅极结构替代牺牲栅极结构中的每一者。
在一些实施例中，其中源极/漏极空间沿第一方向的开口宽度小于牺牲栅极结构的牺牲栅极电极之间的间隔宽度。
在一些实施例中，其中牺牲栅极介电层的部分从位于鳍片结构的上表面上的牺牲栅极电极层横向突出。
在一些实施例中，其中牺牲栅极介电层的部分的突出量为5nm至15nm。
在一些实施例中，其中牺牲栅极介电层的部分具有锥形形状，其厚度随着与牺牲栅极电极层的距离增加而减少。
在一些实施例中，其中牺牲栅极介电层包括氧化铝或氧化铪。
在一些实施例中，其中牺牲栅极介电层的部分设置于栅极侧壁间隔物与鳍片结构的上表面之间。
在一些实施例中，其中在金属栅极结构形成后，牺牲栅极介电层的部分的局部保留在栅极侧壁间隔物下。
在一些实施例中，其中第一介电层包括SiCN或SiOCN中的至少一者。
根据本公开的另一面向，还提供了一种半导体装置，包括：多个半导体片或半导体线，位于从基板上突出的底部鳍片结构上；源极/漏极外延层，与半导体片或半导体线接触；栅极介电层，设置在半导体片或半导体线的每一个通道区上，并包绕半导体片或半导体线的每一个通道区；栅极电极层，设置在栅极介电层上，并包绕半导体片或半导体线的每一个通道区；以及栅极侧壁间隔物，设置在栅极电极层的侧壁上，其中一片介电层设置在栅极侧壁间隔物的底部上，其中介电层由与栅极侧壁间隔物不同材料形成；以及介电层的厚度在横向上变化(laterally varies)。
在一些实施例中，其中片介电层的厚度随着与栅极电极层的距离增加而减少。
在一些实施例中，其中片介电层由氧化铝或氧化铪制成。
在一些实施例中，其中栅极介电层的部分穿入至栅极侧壁间隔物下方。
根据本公开的另一面向，还提供了一种半导体装置，包括：多个半导体片或半导体线，位于从基板上突出的底部鳍片结构上；源极/漏极外延层，与半导体片或半导体线接触；栅极介电层，设置在半导体片或半导体线的每一个通道区上，并包绕半导体片或半导体线的每一个通道区；栅极电极层，设置在栅极介电层上，并包绕半导体片或半导体线的每一个通道区；栅极侧壁间隔物，设置在栅极电极层的侧壁上；以及多个内间隔物，设置在源极/漏极外延侧层与位于半导体片或半导体线的临近两者间的栅极电极层的多个部分之间，其中，内部间隔物与栅极侧壁间隔物由具有相同膜层特性的相同材料制成。
在一些实施例中，膜层特性包括密度、内应力或对蚀刻剂的蚀刻速率中的至少一种。
以上概述数个实施例的部件，以便在本实用新型实施例所属技术领域中技术人员可更易理解本实用新型实施例的观点。在本实用新型实施例所属技术领域中技术人员应理解，他们能以本实用新型实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本实用新型实施例所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本实用新型实施例的精神与范围，且他们能在不违背本实用新型实施例的精神和范围之下，做各式各样的改变、取代和替换。

Claims (10)

1.一种半导体装置，其特征在于，包括：
多个半导体片或半导体线，位于从一基板上突出的一底部鳍片结构上；
一源极/漏极外延层，与多个所述半导体片或半导体线接触；
一栅极介电层，设置在多个所述半导体片或半导体线的每一个通道区上，并包绕多个所述半导体片或半导体线的每一个通道区；
一栅极电极层，设置在该栅极介电层上，并包绕多个所述半导体片或半导体线的每一个通道区；以及
一栅极侧壁间隔物，设置在该栅极电极层的一侧壁上，
其中一片介电层设置在该栅极侧壁间隔物的一底部上，其中该介电层由与该栅极侧壁间隔物不同材料形成；以及
该片介电层的厚度在横向上变化。
2.如权利要求1所述的半导体装置，其特征在于，该片介电层的厚度随着与该栅极电极层的距离增加而减少。
3.如权利要求2所述的半导体装置，其特征在于，该片介电层具有一锥形形状。
4.如权利要求1所述的半导体装置，其特征在于，该栅极介电层的一部分穿入至该栅极侧壁间隔物下方。
5.如权利要求1或2所述的半导体装置，其特征在于，该片介电层的最大厚度为0.5nm至约2nm。
6.如权利要求1或2所述的半导体装置，其特征在于，源极/漏极外延层的宽度朝向该基板减小。
7.如权利要求6所述的半导体装置，其特征在于，源极/漏极外延层的底部具有圆形形状或锥形形状。
8.如权利要求1或2所述的半导体装置，其特征在于，该栅极侧壁间隔物的厚度为3nm至12nm。
9.如权利要求1或2所述的半导体装置，其特征在于，栅极电极层包括阻挡层、黏附层、功函数调整材料层、胶层、体金属层、或其组合。
10.如权利要求1或2所述的半导体装置，其特征在于，还包括该栅极电极层上的一绝缘盖层。
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