CN116978952A - 半导体结构及其形成方法 - Google Patents

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Abstract

本公开提供了半导体结构及其形成方法。根据本公开的半导体结构包括具有沟道区和源极/漏极区的有源区、沟道区上方的栅极结构、设置在沟道区上并沿着栅极结构的侧壁延伸的栅极间隔件层、位于源极/漏极区上方的外延源极/漏极部件、其设置在外延源极/漏极部件上并沿着栅极间隔件层的侧壁延伸的接触蚀刻停止层(CESL)、设置在外延漏极/源极部件上的源极/漏极接触件、以及设置在栅极结构、栅极间隔件层和CESL的至少部分上的介电帽层。源极/漏极接触件的侧壁与CESL的侧壁直接接触。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体技术领域，更具体地，涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)行业经历了快速增长。在IC发展过程中，当几何尺寸(即，可以使用制造工艺创建的最小部件(或线))减小时，功能密度(即，每芯片面积的互连器件的数量)通常增加。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本而提供益处。然而，这种按比例缩小还伴随着增加设计和制造包含这些IC的器件的复杂性，为了实现这些进步，需要在器件制造方面有类似的发展。
例如，随着集成电路(IC)技术朝着更小的技术节点发展，引入了多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET或多栅极器件)，以通过增加栅极沟道耦合、降低截止电流和降低短沟道效应(SCE)来改善栅极控制。多栅极器件通常指具有栅极结构或其部分的器件，栅极结构设置在沟道区的多于一侧上。鳍状场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的示例，它们已成为高性能和低泄漏应用的热门和有前途的候选器件。FinFET具有升高的沟道，升高的沟道由位于多于一侧上的栅极包裹(例如，栅极包裹从衬底延伸的半导体材料“鳍”的顶部和侧壁)。MBC晶体管具有的该栅极结构可以部分地或完全地围绕沟道区延伸，以提供对两侧或更多侧上的沟道区的接入。因为其栅极结构围绕沟道区，所以MBC晶体管也可以被称为环绕栅极晶体管(SGT)或全环栅(GAA)晶体管。
自对准接触技术有助于形成连接更小的多栅极晶体管结构的接触件。为了允许接触结构的自对准形成，可以在多栅极器件的高k金属栅极结构上方形成自对准帽层。这种自对准帽层的形成可以包括使栅极结构凹陷以形成凹陷并在凹陷中沉积帽介电层。这一制程并非没有挑战。在一些技术中，帽介电层包括高k介电材料，其倾向于增加有效电容。在一些技术中，凹陷被限定在至少一个栅极间隔件层中。源极/漏极接触件开口的形成可以破坏至少一个栅极间隔件层以导致电短路。虽然现有的自对准接触件形成工艺通常足以达到其预期目的，但它们并不是在所有方面都令人满意。
发明内容
根据本申请的实施例的一个方面，提供了一种半导体结构，包括：有源区，包括沟道区和源极/漏极区；栅极结构，位于沟道区上方；栅极间隔件层，设置在沟道区上方并且沿着栅极结构的侧壁延伸；外延源极/漏极部件，位于源极/漏极区上方；接触蚀刻停止层(CESL)，设置在外延源极/漏极部件上并且沿着栅极间隔件层的侧壁延伸；源极/漏极接触件，设置在外延源极/漏极部件上方；以及介电帽层，设置在栅极结构、栅极间隔件层和CESL的至少部分上方，其中，源极/漏极接触件的侧壁与CESL的侧壁直接接触。
根据本申请的实施例的另一个方面，提供了一种半导体结构，包括：金属栅极结构，沿着第一方向延伸细长段的宽度；一对栅极间隔件层，沿着垂直于第一方向的第二方向夹持金属栅极结构；一对接触蚀刻停止层，沿着第二方向夹持一对栅极间隔件层；和介电帽，设置在金属栅极结构、一对栅极间隔件层和一对接触蚀刻停止层的至少部分上方，其中，介电帽包括沿着第二方向的顶部宽度和沿着第二方向的底部宽度，其中，顶部宽度大于底部宽度。
根据本申请的实施例的又一个方面，提供了一种形成半导体结构的方法，包括：在衬底上方形成半导体元件，半导体元件包括沟道区和源极/漏极区；在半导体元件的沟道区上方形成伪栅极堆叠件；在伪栅极堆叠件的侧壁上方沉积间隔件层；在沉积间隔件层之后，蚀刻半导体元件的源极/漏极区以形成源极/漏极凹陷；在源极/漏极凹陷中形成源极/漏极部件；在间隔件层和源极/漏极部件的侧壁上方沉积接触蚀刻停止层(CESL)；在CESL上方沉积层间介电(ILD)层；执行第一平坦化以暴露伪栅极堆叠件；用金属栅极结构替换伪栅极堆叠件；使金属栅极结构凹陷以形成凹陷；在凹陷上方沉积介电层；执行第二平坦化以暴露ILD层；各向异性地蚀刻源极/漏极部件、CESL、间隔件层和介电层以形成接触开口；在接触开口上方沉积金属层以形成源极/漏极接触件；以及执行第三平坦化，使得源极/漏极接触件、CESL和介电层是共面的。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本公开的各个方面的制造半导体器件的方法的流程图。
图2-图26是根据本公开的各个方面的工件在不同制造阶段(如与图1中的方法相关的制造阶段)的局部示意性截面图。
图27和28示出了根据本公开的各个方面使用图1中的方法形成的替代半导体结构。
图29示出了根据本公开的各个方面使用与图1中的方法类似的方法形成的MBC晶体管结构。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
此外，当用“约”、“大致”等来描述数字或数字范围时，该术语旨在涵盖考虑到本领域普通技术人员理解的制造过程中固有的变化而在合理范围内的数字。例如，基于与制造部件(该部件具有与数字相关的特征)相关联的已知制造公差，数字的范围或数字包括所描述的数字在内的合理范围，例如在所描述数字的+/-10％之内。例如，具有“约5nm”厚度的材料层可包含4.25nm至5.75nm的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关的制造公差为+/-15％。此外，本公开可在各种示例中重复参考标号和/或字母。这种重复是出于简单和清楚的目的，其本身并不规定所讨论的各种实施例和/或配置之间的关系。
本公开涉及形成多栅极晶体管的结构或工艺。具体地，本公开涉及连接多栅极晶体管的源极/漏极部件的自对准接触结构。
随着集成电路(IC)技术朝着更小的技术节点发展，引入了多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET或多栅极器件)，以通过增加栅极沟道耦合、降低截止电流和降低短沟道效应(SCE)来改善栅极控制。多栅极器件通常指具有栅极结构或其部分的器件，栅极结构设置在沟道区的多于一侧上。鳍场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的示例，它们已成为高性能和低泄漏应用的热门和有前途的候选器件。FinFET具有升高的沟道，升高的沟道由位于多个侧上的栅极包裹(例如，栅极包裹从衬底延伸的半导体材料“鳍”的顶部和侧壁)。MBC晶体管具有栅极结构，该栅极结构可以部分地或完全地围绕沟道区延伸，以提供对两侧或更多侧上的沟道区的接入。因为其栅极结构围绕沟道区，所以MBC晶体管也可以被称为环绕栅极晶体管(SGT)或全环栅(GAA)晶体管。
自对准接触技术有助于形成连接更小的多栅极晶体管结构的接触件。为了允许接触结构的自对准形成，可以在多栅极器件的高k金属栅极结构上形成自对准帽层。这种自对准帽层的形成可以包括使栅极结构凹陷以形成凹陷并在凹陷中沉积帽介电层。本公开提供了对自对准接触结构的改进，以降低寄生电容并提高良率。高k金属栅极结构限定在栅极间隔件之间，并且接触蚀刻停止层(CESL)沿着栅极间隔件的侧壁沉积。根据本公开，栅极凹陷还可以蚀刻栅极间隔件和/或CESL以为帽介电层腾出空间。代替使用介电常数大于10的高k介电材料，本公开的帽介电层由介电常数在约3.9至约10之间的介电材料形成。因为具有低介电常数的介电材料倾向于较低的抗蚀刻性，而具有高介电常数的介电材料可能有助于高寄生电容，所以上述介电常数范围提供了独特的平衡。在源极/漏极接触件开口的自对准形成期间，高k金属栅极结构、栅极间隔件和CESL的顶面可以变圆。在源极/漏极接触件开口中形成源极/漏极接触件之后，将结构平坦化，使得帽介电层和源极/漏极接触件的顶面共面。
现在将参考附图更详细地描述本公开的各个方面。图1是根据本公开的各个方面的用于制造半导体器件的方法100的流程图。方法100仅仅是示例，并不旨在将本公开限制于方法100中明确示出的内容。可以在方法100之前、期间和之后提供附加步骤，并且对于方法100的附加实施例，可以移动、替换或消除所描述的一些步骤。出于简明的目的，这里没有详细描述所有步骤。下面将结合图2-图24所示工件200的局部截面图描述方法100。因为半导体器件将由工件200形成，所以根据上下文需要，工件200可以被称为半导体器件200。此外，在整个本公开中，除非另外描述，否则相同的附图标记表示相同的部件。值得注意的是，虽然结合示出了FinFET的形成的图2-图24描述了方法100，但本公开并不限于此。方法100和本公开的许多方面可以应用于其他类型的多栅极器件，诸如MBC晶体管。
参考图1和图2，方法100包括框102，其中工件200包括鳍210。工件200包括衬底202。在所示实施例中，衬底202是包括硅(Si)的块(bulk)衬底。可选地，在一些实施例中，衬底202包括块衬底(例如包括硅)和设置在块衬底上的一个或多个材料层。例如，一个或多个材料层可以包括半导体层堆叠，半导体层堆叠具有设置在块衬底上的各种半导体层(诸如异质结构)，其中半导体层堆叠随后被图案化以形成鳍。半导体层可以包括任何合适的半导体材料，诸如硅(Si)、锗(Ge)、硅锗(SiGe)，其他合适的半导体材料或其组合。取决于半导体器件200的设计要求，半导体层可以包括相同的或不同的材料、蚀刻速率、组分原子百分比、组分重量百分比、厚度和/或配置。可替换地或附加地，块衬底202和/或一个或多个材料层包括另一元素半导体，诸如锗(Ge)；化合物半导体，诸如碳化硅(SiC)、磷化硅(SiP)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、氧化锌(ZnO)、硒化锌(ZnSe)、硫化锌(ZnS)、碲化锌(CdTe)、硒化镉(CdSe)，硫化镉(CdS)和/或碲化镉(CdTe)；合金半导体，诸如硅锗(SiGe)、碳化硅磷(SiPC)、砷磷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)，磷化镓铟(GaInP)和/或砷磷化镓铟(GaInAsP)；其他III-V族材料；其他II-V族材料；或其组合。可选地，衬底202是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。绝缘体衬底上半导体可以使用通过注入氧(SIMOX)分离、晶圆键合和/或其他合适的方法来制造。
如图2所示，工件200可包括多个鳍210(仅示出一个)。在一些实施例中，可以使用一个或多个光刻工艺和一个或多个蚀刻工艺来形成多个鳍210。在一些实施例中，可以使用单重图案化工艺或多重图案化工艺来形成多个鳍210。多重图案化工艺的示例包括双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔件介电图案化(SIDP)工艺、其他双重图案案化工艺或其组合)，三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-刻蚀(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或其组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或其组合。为了形成多个鳍210，将鳍顶部硬掩模层208沉积在衬底202上方，然后图案化鳍顶部硬掩模层208以形成图案化的鳍顶部硬掩模层208。然后将图案化的鳍顶部硬掩模层208用作蚀刻掩模以蚀刻衬底202(或其上的半导体层堆叠)以形成多个鳍210。鳍顶部硬掩模层208可以是单层或多层。图2示出了包括第一鳍顶部层204和第二鳍顶部层206的多层鳍顶部硬掩模层208。在一些实施例中，第一鳍顶部层204可以由氮化硅、氮氧化硅、碳氮化硅或其他合适的材料形成，并且第二鳍顶部层206可以由氧化硅或其他适合的介电材料形成。可以使用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的方法来沉积第一鳍顶部层204和第二鳍顶部层206。在图2中，每个鳍210沿着Y方向纵向延伸，并沿着Z方向从衬底202升高。作为鳍210的形成工艺的结果，可以使鳍顶部硬掩模层208变圆。
参考图1和图3，方法100包括形成隔离部件212的框104。为了将多个鳍210彼此隔离，将隔离部件212沉积在工件200上，包括沉积在多个鳍210以及鳍顶部硬掩模层208上方。在一些实施例中，隔离部件212可以是由使用可流动化学气相沉积(FCVD)、旋涂、CVD或其他合适方法沉积的介电材料形成的浅沟槽隔离(STI)层。这种介电材料可以包括氧化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其他合适的材料。在一些实施例中，可以执行退火工艺或紫外(UV)固化工艺以固化沉积的介电材料。通过使用例如化学机械抛光(CMP)来平坦化沉积的介电材料，这可以去除鳍顶部硬掩模层208。然后，将平坦化的介电材料回蚀刻以形成隔离部件212，使得鳍210升高到隔离部件212上方，如图3所示。
参考图1、图4和图5，方法100包括框106，其中在鳍210的沟道区210C上方形成伪栅极堆叠件214。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件214用作占位件以经历各种工艺，并且将被移除并由功能栅极结构(例如下文将进一步描述的栅极结构230)替换。其他过程和配置也是可能的。在图5所示的一些实施例中，伪栅极堆叠件214形成在鳍210上，鳍210可以被划分为伪栅极堆叠件214下面的沟道区210C和不在伪栅极堆叠件214下面的源极/漏极区210S/D。鳍210的沟道区210C与源极/漏极区210S/D相邻。沟道区210C沿着Y方向设置在两个源极/漏极区210S/D之间。如图4和图5所示，伪栅极堆叠件214可以包括伪介电层216和伪电极层218。在一些实施例中，伪介电层216可以包括氧化硅，伪电极层218可以包括多晶硅(多晶Si)。可以使用化学气相沉积(CVD)工艺、ALD工艺、氧等离子体氧化工艺、热氧化工艺或其他合适的工艺在鳍210上形成伪介电层216。可以使用CVD工艺、ALD工艺或其他合适的工艺在伪介电层216上沉积伪电极层218。为了将伪介电层216和伪电极层218图案化成伪栅极堆叠件214，可以使用CVD工艺、ALD工艺或其他合适的工艺在伪电极层218上沉积栅极顶部硬掩模层220。尽管图5中未明确示出，但栅极顶部硬掩模层220可以是多层的，并且可以包括氮化硅层和氮化硅层上的氧化硅层。在其他实施例中，栅极顶部硬掩模层220可以包括氧化硅层和在氧化硅层上的氮化硅层。然后图案化栅极顶部硬掩模层220以用作蚀刻掩模，以蚀刻伪电极层218和伪介电层216以形成伪栅极堆叠件214，如图5所示。
参考图1和图5，方法100包括框108，其中形成至少一个栅极间隔件层222。在形成伪栅极堆叠件214之后，在伪栅极堆叠件214、栅极顶部硬掩模层220以及鳍210的源极/漏极区210S/D上沉积至少一个栅极间隔件层222。在一些实施例中，可以使用ALD、CVD或其他合适的方法来沉积至少一个栅极间隔件层222。在一些实施例中，为了降低随后形成的栅极结构和相邻的源极/漏极部件之间的寄生电容，至少一个栅极间隔件222由介电材料形成，该介电材料的介电常数更接近氧化硅的介电常数，氧化硅的介电常数约为3.9。在一些实施例中，至少一个栅极间隔件222包括碳氧化硅(SiOC)或碳氮氧化硅(SiCON)。
参考图1和图6，方法100包括框110，其中使鳍210的源极/漏极区210S/D凹陷以形成源极/漏极凹陷224。在一些实施例中，通过干蚀刻或合适的蚀刻工艺来各向异性地蚀刻源极/漏极区210S/D以形成源极/漏极凹陷224。例如，干蚀刻工艺可以实施氧气(O2)、含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体和/或其组合。如图6所示，在形成源极/漏极凹陷224之后，至少一个栅极间隔件层222可以保持沿着伪栅极堆叠件214的侧壁设置。
参考图1和图7，方法100包括框112，其中源极/漏极部件226形成在源极/漏极凹陷224中。源极/漏极部件226可以从源极/漏极凹陷224的表面外延地和选择性地形成。用于框112的合适的外延工艺包括气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺。框112处的外延生长工艺可以使用与衬底202和鳍210的组分相互作用的气态前体。取决于半导体器件200的导电类型，源极/漏极部件226可以具有不同的组分。当半导体器件200是n型时，源极/漏极部件226可以包括硅(Si)，并且可以掺杂有n型掺杂剂，诸如磷(P)或砷(as)。当半导体器件200是p型时，源极/漏极部件226可以包括硅锗(SiGe)，并且掺杂有p型掺杂剂，诸如硼(B)、二氟化硼(BF2)或镓(Ga)。虽然图7中未明确显示，但源极/漏极部件226可包括两个或更多个外延层。例如，源极/漏极部件226中的每个可以包括第一外延层、第二外延层和第三外延层，第一外延层、第二外延层和第三外延层掺杂有相同类型的掺杂剂、但掺杂浓度不同，以降低缺陷密度和接触电阻。在一个实施例中，当需要n型半导体器件时，源极/漏极部件226可以包括磷掺杂硅(Si:P)，并且当需要P型半导体器件时，可以包括硼掺杂硅锗(SiGe:B)。
参考图1、图8和图9，方法100包括框114，其中沉积接触蚀刻停止层(CESL)228和层间介电(ILD)层229。如图8所示，在形成ILD层229之前形成CESL 228。在一些示例中，CESL228包括氮化硅、氮氧化硅和/或本领域已知的其他材料。CESL 228可以通过ALD、等离子体增强化学气相沉积(PECVD)工艺和/或其他合适的沉积工艺形成。然后在CESL 228上沉积ILD层229。在一些实施例中，ILD层229包括诸如正硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的硅氧化物，诸如硼磷硅酸盐玻璃(BPSG)、熔融硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)和/或其他合适的介电材料的材料。ILD层229可以通过PECVD工艺或其他合适的沉积技术来沉积。在一些实施例中，在形成ILD层229之后，可以对工件200进行退火，以改善ILD层228的完整性。在一些替代实施例中，CESL 228的组分和形成可以与至少一个栅极间隔件层222的组分和结构类似。现在参考图9。在沉积ILD层229之后，平坦化工件200，直到完全去除栅极顶部硬掩模层220，并且ILD层228、CESL 228、至少一个栅极间隔件层222和伪栅极堆叠件214的顶面共面。换言之，在框114处的平坦化之后暴露伪电极层218。
参考图1和图10，方法100包括框116，其中用栅极结构230替换伪栅极堆叠件214。框116处的操作包括去除伪栅极堆叠件214和形成栅极结构230以包裹在鳍210的沟道区210C上方。参考图10，通过选择性蚀刻工艺从工件200去除在框114结束时暴露的伪栅极堆叠件214。选择性蚀刻工艺可以是选择性湿蚀刻工艺、选择性干蚀刻工艺或其组合。在所描绘的实施例中，选择性蚀刻工艺选择性地去除伪介电层216和伪电极层218，而基本上不损坏至少一个栅极间隔件层222、ILD层229和CESL 228。去除伪栅极堆叠件214导致沟道区210C上方的栅极沟槽。在去除伪栅极堆叠件214之后，然后将栅极结构230沉积在工件200上，以包裹在鳍210的沟道区210C上方。栅极结构230可以包括沟道区210C上的界面层231、界面层231上的栅极介电层232和栅极介电层232上的栅电极层234。如本文所用，高k介电材料包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(约3.9)。在一些实施例中，界面层231包括氧化硅，并且可以作为预清洁工艺的结果而形成。示例性预清洁工艺可包括使用RCA SC-1(氨、过氧化氢和水)和/或RCA SC-2(盐酸、过氧化氢和水)。预清洁工艺氧化沟道区210C的暴露表面以形成界面层231。然后使用ALD、CVD和/或其他合适的方法在界面层231上沉积栅极介电层232。在一个实施例中，栅极介电层232可以包括氧化铪。可选地，栅极介电层232可以包括其他高k电介质，诸如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)，氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba，Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、其组合或其他合适的材料。在形成或沉积栅极介电层232之后，在栅极介电层232上方沉积栅电极层234。
栅电极层234可以是包括至少一个功函数层和金属填充层的多层结构。作为示例，至少一个功函数层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钛铝(TaAlN)，碳化钽铝(TaAlC)、碳氮化钽(Ta CN)或碳化钽(TaC)。金属填充层可以包括铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、氮化钽硅(TaSiN)、铜(Cu)、其他难熔金属或其他合适的金属材料或其组合。在各种实施例中，栅电极层234可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。可以执行平坦化工艺，例如CMP工艺，以去除过量的材料并提供平坦的顶面。
参考图1和图11，方法100包括框118，其中使栅极结构230凹陷以形成栅极凹陷236。在一些实施例中，框118处的凹陷可以包括第一蚀刻工艺和第二蚀刻工艺，第一蚀刻工艺用于选择性地凹陷栅电极层234中的至少一个功函数层，第二蚀刻工艺用于选择性地凹陷栅极介电层232。在第一蚀刻工艺之后执行第二蚀刻工艺。在一些实施例中，第一蚀刻工艺是包括使用溴化氢(HBr)、氯气(Cl2)、氧气(O2)或其混合物的等离子体干蚀刻工艺。在一些替代实施例中，第一蚀刻工艺可以是湿蚀刻工艺或原子层蚀刻(ALE)工艺。第二蚀刻工艺可以是干蚀刻工艺，其包括使用氧气(O2)、含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)的等离子体。在一些替代实施例中，第二蚀刻工艺可以是湿蚀刻工艺或ALE工艺。在图11所示的实施例中，框118处的凹陷基本上不蚀刻至少一个栅极间隔件层222、CESL 228或ILD 229。结果，图11中所示的栅极凹陷236沿着Y方向限定在至少一个栅极间隔件层222的两个部分之间。栅极凹陷236也可以称为自对准帽(SAC)凹陷236。如图11所示，因为至少一个栅极间隔件层222基本上没有凹陷，所以栅极凹陷236和栅极结构230可以沿着Y方向具有相同的宽度。
参考图1和图12，方法100包括框120，其中在栅极结构230上方形成帽介电层240。在一些实施例中，通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)或合适的沉积工艺在SAC凹陷236上方沉积帽介电层240。为了平衡对足够的抗蚀刻性和降低寄生电容的需要，帽介电层240具有介于约3.9和约10之间的介电常数。在这方面，3.9约是二氧化硅的介电常数，10约是氧化铝的介电常数。在一些实施例中，帽介电层240可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝或氮氧化铝。在一个实施例中，帽介电层240包括氮化硅。通常，帽介电层240不包括通常在栅极介电层232中发现的介电材料(诸如氧化铪、氧化锆、氧化镧或氧化钛)。在图12所示的一些实施例中，帽介电层240的沉积可以是共形的，使得中间接缝241(或中间空隙)形成在栅极结构230正上方的帽介电层240中。
参考图1和图13，方法100包括框122，其中工件200被平坦化以去除过量的帽介电层240。在沉积帽介电层240之后，可以执行诸如CMP工艺的平坦化工艺以去除ILD层229上方的过量介电材料，从而直接在栅极结构230上方形成介电帽240(为了便于说明和连续性，使用相同的附图标记240来表示帽介电层和介电帽，因为后者是由前者形成)。在所描绘的实施例中，介电帽240的侧壁与至少一个栅极间隔件层222直接接触，介电帽240的底面与栅极介电层232和栅电极层234的顶面直接接触。
仍然参考图1和图14，方法100包括框124，其中各向异性蚀刻工件200以形成源极/漏极接触件开口250。光刻技术不用于框124处的操作。换句话说，在框124处不使用光掩模。在框124处，对工件200执行各向异性蚀刻工艺300，以形成穿过ILD层229和CESL 228的源极/漏极接触件开口250。为了确保蚀刻穿过CESL 228，源极/漏极接触件开口250可以部分地延伸到源极/漏极部件226中，如图14所示。框124处的各向异性蚀刻可以使介电帽240、至少一个栅极间隔件层222和CESL 228的角变圆。也就是说，在框124处的操作之后，介电帽240、至少一个栅极间隔件层222和CESL 228都具有圆角。当介电帽240由更耐蚀刻的介电材料(诸如氧化铝、氮化铝或氮氧化铝)形成时，剩余的介电帽240可以具有中间高度(IH)，中间高度比从沟道区210C中的鳍210的顶面测量的至少一个栅极间隔件层222和CESL 228的高度大。还应注意，在该阶段，中间接缝241可能仍然存在于介电帽240中。
仍然参考图1和图15，方法100包括框126，其中形成源极/漏极接触件260以耦接到源极/漏极部件226。在框126处，源极/漏极接触件260形成在源极/漏极接触件开口250中。在所描绘的实施例中，为了降低接触电阻，可以通过在源极/漏极部件226上沉积金属前体层并执行退火工艺以在金属前体和源极/漏极部件226之间产生硅化，而在源极/漏极部件226的暴露表面上形成硅化物层254。合适的金属前体层可以包括钛(Ti)、钽(Ta)、镍(Ni)、钴(Co)或钨(W)。硅化物层254可以包括硅化钛(TiSi)、氮化钛硅(TiSiN)、硅化钽(TaSi)、硅化钨(WSi)、硅化钴(CoSi)或硅化镍(NiSi)。在形成硅化物层254之后，可以将金属填充层沉积到接触开口中以形成源极/漏极接触件260。金属填充层可以包括氮化钛(TiN)、钛(Ti)、钌(Ru)、镍(Ni)、钴(Co)、铜(Cu)、钼(Mo)、钨(W)、钽(Ta)或氮化钽(TaN)。在一个实施例中，源极/漏极接触件260包括钴(Co)。如图15所示，硅化物层254设置在源极/漏极部件226和源极/漏极接触件260之间。在框126处的后续平坦化之前，在框126处形成的源极/漏极接触件260跟随CESL 228、至少一个栅极间隔件层222和介电帽240的形状，包括上述圆角。在所描绘的实施例中，源极/漏极接触件260的侧壁与CESL 228、至少一个栅极间隔件层222和介电帽240直接接触。
仍然参考图1和图16，方法100包括框128，其中平坦化工件200以去除过量的源极/漏极接触件260。平坦化工艺可以在框126处的操作之后以去除过量材料，从而形成图16所示的源极/漏极接触件260。为了便于参考，参考标号260用于表示平坦化前的源极/漏极接触件260以及平坦化后的源极/漏极接触件260。应注意，框126处的源极/漏极接触件260可以在介电帽240上方合并，而框128处的源极/漏极接触件260彼此电隔离，因为它们不再在栅极结构230上方合并。由于平坦化工艺，源极/漏极接触件260、介电帽240、至少一个栅极间隔件层222和CESL 228的顶面是共面的。根据工艺条件，可以从介电帽240移除中间接缝241(如图14和图15所示)，如图16所示。在一些替代实施方式中，中间接缝241可以保留于介电帽240中。在图16所示的一些实施例中，框128处的平坦化并未完全去除CESL 228的圆角。结果，源极/漏极接触件260的顶部可以跟随CESL 228的圆角的形状。换言之，源极/漏极接触件260的顶部可以略微跨越或悬置在CESL 228上方。如图16所示，介电帽240的底面与栅极介电层232和栅电极234的顶面接触，而介电帽的侧壁与至少一个栅极间隔件层222接触。
参考图1和图17，方法100包括执行进一步处理的方框130。例如，可以形成接触结构以电耦接到源极/漏极接触件260。在图17所示的一些实施例中，可以形成接触通孔266以电耦接到源极/漏极接触件。在示例工艺中，蚀刻停止层(ESL)262和顶部ILD层264顺序沉积在工件200上方。在一些实施例中，ESL 262的组分可以与CESL 228的组分类似，并且顶部ILD层264的组分可以与ILD层229的组分类似。然后穿过顶部ILD层264和ESL 262形成接触通孔开口，以暴露源极/漏极接触件266。在接触通孔开口上方沉积阻挡层(未示出)和金属填充层以形成接触通孔266。在一些实施例中，阻挡层可以包括氮化钛(TiN)，金属填充层包括铜(Cu)。
图16中各种结构特征的尺寸如图18中半导体器件200的放大图所示。如图18所示，栅极结构230沿着Z方向具有第一高度H1，源极/漏极部件260沿着Z方向有第二高度H2，介电帽240沿着Z方向具有第一厚度T1，介电帽240沿着Y方向具有第一宽度W1，源极/漏极部件260的下部部分沿着Y方向具有第三宽度W2，并且源极/漏极部件260的上部部分沿着Y方向具有第三宽度W3。在一些实施例中，如从沟道区210C中的鳍210的顶面测量的，第一高度H1可以在约4nm至约35nm之间。第二高度H2可以在约12nm至约50nm之间。第一厚度T1可以在约6nm至约35nm之间。第一宽度W1可以类似于栅极结构230的栅极长度。第一宽度W1和栅极长度之间的差可以小于2nm。第三宽度W3大于第二宽度W2约1nm至约8nm。在一些实施例中，第三宽度W3与第二宽度W2的比率可以在约1.05至约1.6之间。更大的第三宽度W3可以在涉及源极/漏极接触件通孔的着落时帮助加宽工艺窗口。在一些情况下，第一高度H1与第一厚度T1的比率可以在约0.3至约3之间。第一厚度T1可以不小于6nm。当第一厚度T1小于6nm时，介电帽240可能不会向栅极结构230中的功函数层提供足够的保护，使得难以控制阈值电压。当第一厚度T1大于35nm时，形成穿过介电帽240的栅极接触通孔可能太困难。CESL 228的圆角2280可以由沿着Z方向的高度尺寸和沿着Y方向的厚度尺寸限定。厚度尺寸与高度尺寸的比率可以在约0.2至约5之间。
在一些替代实施例中，执行框118处的操作，使得凹陷栅极对栅极结构230的选择性较低。至少一个栅极间隔件222和CESL 228也被蚀刻，结果，栅极凹陷236沿着Y方向比栅极结构230的栅极长度宽。
参考图1和图19，在一些替代实施例中，方法100的框118处的凹陷还蚀刻至少一个栅极间隔件层222和CESL 228的至少部分。在替代实施例中，得到的第一宽栅极凹陷2360沿着Y方向扩展到CESL 228中。在图19所示的实施例中，第一宽栅极凹陷2360限定在CESL 228的部分之间。参考图1和图20，方法100的框120然后在工件200上方(包括第一宽栅极凹陷2360上方)沉积帽介电层240。在方法100的框122处平坦化帽介电层240之后，第一宽栅极凹陷2360中的帽介电层24形成如图21所示的第一宽介电帽242。第一宽介电帽242的侧壁与CESL 228直接接触。与介电帽240类似，第一宽介电帽242也可以包括中间接缝241。当方法100的操作从框122进行到框124时，各向异性蚀刻形成圆化轮廓，该圆化轮廓包括第一宽介电帽242和CESL 228，如图22所示。此后，框126在源极/漏极部件226上方形成源极/漏极接触件260，其中源极/漏极接触件260跟随包括第一宽介电帽242和CESL 228的圆化轮廓，如图23所示。在框128处，平坦化工件200，使得源极/漏极接触件260和第一宽介电帽242的顶面共面，如图24所示。应注意，第一宽介电帽242与CESL 228、至少一个栅极间隔件222、栅极介电层232和栅电极234直接接触。在图24所示的一些实施例中，中间接缝241的部分可以保留在第一宽介电帽242中。在框130处，将ESL 262和顶部ILD层264顺序地沉积在源极/漏极接触件260和第一宽介电帽242的共面表面上方。接触通孔266形成在顶部ILD层264和ESL262中，以接触源极/漏极接触件260的顶面，如图25所示。
图24中的各种结构部件的尺寸如图26中的半导体器件200的放大图所示。如图26所示，栅极结构230沿着Z方向具有第一高度H1，源极/漏极部件260沿着Z方向有第二高度H2，第一宽介电帽242沿着Z方向具有第二厚度T2，第一宽介电帽242沿着Y方向具有第一底部宽度WB1和沿着Y方向具有第一顶部宽度WT1，源极/漏极部件260的下部部分沿着Y方向具有第二宽度W2，且源极/漏极部件260的上部部分沿着Y方向具有第三宽度W3。在一些情况下，如从沟道区210C中的鳍210的顶面测量的，第一高度H1可以在约4nm和约35nm之间。第二高度H2可以在约12nm和约50nm之间。第二厚度T2可以在约6nm和约35nm之间。第一底部宽度WB1可以类似于栅极结构230的栅极长度。第一顶部宽度WT1大于第一底部宽度WB1。第一顶部宽度WT1和第一底部宽度WB1之间的差可以在约2nm至约20nm之间。然而，第一顶部宽度WT1小于CESL 228的侧壁到侧壁距离，因为第一宽栅极凹陷2360仍然限定在CESL 228的边界内。沿着Y方向的CESL 228的侧壁到侧壁距离可以大于第一顶部宽度WT1约1nm至约20nm。沿着Y方向的剩余CESL 228厚度可以在约0.5nm至约5nm之间。第三宽度W3大于第二宽度W2约1nm至约10nm。更大的第三宽度W3可以在涉及源极/漏极接触件通孔的着落时帮助加宽工艺窗口。在一些情况下，第一顶部宽度WT1与第一底部宽度WB1的比率可以在约1.05至约3之间。在一些情况下，第一高度H1与第二厚度T2的比率可以在约0.3至约3之间。第二厚度T2可以不小于6nm。当第二厚度T2小于6nm时，第一宽介电帽242可能不会为栅极结构230中的功函数层提供足够的保护，使得难以控制阈值电压。当第二厚度T2大于35nm时，可能很难形成穿过第一宽介电帽242的栅极接触通孔。
虽然如图26所示，第一宽介电帽242具有平坦的顶面，但它具有两个变圆的底角。两个变圆的底角中的每个都具有相对于水平方向的偏离角θ。偏离角θ可以在约20°至约75°之间。在框118处，该偏离角θ由沿着Z方向的蚀刻速率与沿着Y方向的蚀刻速率之间的蚀刻速率差确定。
图27示出了另一个替代实施例，其中框118处的凹陷将栅极凹陷边界一直推到ILD层229。所得的第二宽介电帽244具有第二底部宽度WB2和第二顶部宽度WT2。第二底部宽度WB2基本上类似于栅极结构230沿着Y方向的栅极长度。第二顶部宽度WT2基本上类似于CESL228的外侧壁之间的距离。因为第二宽介电帽244将其边界一直推到CESL 228的外边界，所以源极/漏极部件226在整个第二高度H2上具有均匀的第二宽度W2。在一些实施例中，如从沟道区210C中的鳍210的顶面测量的，第一高度H1可以在约4nm至约35nm之间。第二高度H2可以在约12nm至约50nm之间。第三厚度T3可以在约6nm至约35nm之间。第二顶部宽度WT2和第二底部宽度WB2之间的差可以在约8nm至约20nm之间。在一些实施例中，第一高度H1与第三厚度T3的比率可以在约0.3至约3之间。第三厚度T3可以不小于6nm。当第三厚度T3小于6nm时，第二宽介电帽244可能不会为栅极结构230中的功函数层提供足够的保护，使得难以控制阈值电压。当第三厚度T3大于35nm时，可能很难形成穿过第二宽介电帽244的栅极接触通孔。
图28示出了又一个替代实施例，其中框118处的凹陷蚀刻栅电极层234的速度快于栅极介电层232。所得的第三宽介电帽246可以类似于第二宽介电帽244，除了第三宽介电帽246的下部中间部分部分地延伸到栅电极层234中。换言之，下部中间部分部分地在至少一个栅极间隔件层222的两个部分之间延伸。
虽然参考FinFET结构描述了本公开的不同方面，但本公开也可以应用于其他多栅极结构，诸如MBC晶体管结构或鱼骨(fishbone)晶体管结构。图29示出了MBC晶体管400，MBC晶体管400包括设置在栅极结构230上方的第一宽介电帽242。MBC晶体管400包括设置在沟道区210C上方的多个片状纳米结构2100。片状纳米结构2100也可以称为纳米片2100。片状纳米结构2100沿着Z方向彼此垂直堆叠。包括界面层(未示出)、栅极介电层232和栅电极层234的栅极结构230包裹围绕每个片状纳米结构2100。片状纳米结构2100与多个内部间隔件252交错。多个内部间隔件252将栅极结构230与源极/漏极部件226隔开。每个片状纳米结构2100在两个源极/漏极部件226之间沿着Y方向纵向延伸。栅极结构230的在最顶部片状纳米结构2100上方的部分设置在至少一个栅极间隔件层222的两个部分之间并与两个部分接触。CESL 228沿着至少一个栅极间隔件层222的外侧壁设置。与图26中所示的第一宽介电帽242类似的，图29中所示第一宽介电帽242具有限定在CESL 228中并与CESL 228接触的侧壁。第一宽介电帽242、CESL 228和源极/漏极接触件260的顶面是共面的。沿着Y方向，第一宽介电帽242的顶部宽度大于第一宽介电帽242的底部宽度。应理解，介电帽240(如图18所示)、第二宽介电帽244(如图27所示)和第三宽介电帽246(如图28所示)也可以在图29所示的MBC晶体管400中实施。
本公开提供了许多不同的实施例。在一个实施例中，提供了一种半导体结构。该半导体结构包括：有源区，包括沟道区和源极/漏极区；栅极结构，位于沟道区上方；栅极间隔件层，设置在沟道区上方并且沿着栅极结构的侧壁延伸；外延源极/漏极部件，位于源极/漏极区上方；接触蚀刻停止层(CESL)，设置在外延源极/漏极部件上并且沿着栅极间隔件层的侧壁延伸；源极/漏极接触件，设置在外延源极/漏极部件上方；以及介电帽层，设置在栅极结构、栅极间隔件层和CESL的至少部分上方。源极/漏极接触件的侧壁与CESL的侧壁直接接触。
在一些实施例中，有源区包括鳍结构，并且栅极结构包裹在鳍结构上方。在一些实施例中，有源区包括纳米结构的垂直堆叠件，并且栅极结构包裹围绕每个纳米结构。在一些实施例中，介电帽层、源极/漏极接触件和CESL的顶面是共面的。在一些实施例中，介电帽层包括在约3.9和约10之间的介电常数。在一些实施例中，介电帽层包括氮化硅、碳氮化硅、氮氧化硅、碳氧化硅、氧化铝、硅酸锆或硅酸铪。在一些实施例中，介电帽层的介电常数大于栅极间隔件层的介电常数。在一些实施例中，介电帽层的介电常数大于CESL的介电常数。在一些实施例中，有源区沿着一方向纵向延伸，介电帽层包括沿着方向的顶部宽度和沿着方向的底部宽度，顶部宽度大于底部宽度。在一些实施例中，介电帽层包括弯曲的侧壁，使得侧壁的顶部部分与CESL接触，并且侧壁的底部部分与栅极间隔件层接触。
在另一实施例中，提供了一种半导体结构。半导体结构包括：金属栅极结构，沿着第一方向延伸细长段的宽度；一对栅极间隔件层，沿着垂直于第一方向的第二方向夹持金属栅极结构；一对接触蚀刻停止层，沿着第二方向夹持一对栅极间隔件层；和介电帽，设置在金属栅极结构、一对栅极间隔件层和一对接触蚀刻停止层的至少部分上方。介电帽包括沿着第二方向的顶部宽度和沿着第二方向的底部宽度，顶部宽度大于底部宽度。
在一些实施例中，介电帽包括弯曲侧壁，使得弯曲侧壁的顶部部分与一对接触蚀刻停止层接触，并且弯曲侧壁的底部部分与一对栅极间隔件层接触。在一些实施例中，金属栅极结构和介电帽的顶面是共面的。在一些实施例中，介电帽包括在约3.9至约10之间的介电常数。在一些实施例中，介电帽包括氮化硅、碳氮化硅、氮氧化硅、碳氧化硅、氧化铝、硅酸锆或硅酸铪。在一些实施例中，介电帽的部分延伸到金属栅极结构中。
在又一实施例中，提供了一种方法。该方法包括：在衬底上方形成半导体元件，半导体元件包括沟道区和源极/漏极区；在半导体元件的沟道区上方形成伪栅极堆叠件；在伪栅极堆叠件的侧壁上方沉积间隔件层；在沉积间隔件层之后，蚀刻半导体元件的源极/漏极区以形成源极/漏极凹陷；在源极/漏极凹陷中形成源极/漏极部件；在间隔件层和源极/漏极部件的侧壁上方沉积接触蚀刻停止层(CESL)；在CESL上方沉积层间介电(ILD)层；执行第一平坦化以暴露伪栅极堆叠件；用金属栅极结构替换伪栅极堆叠件；使金属栅极结构凹陷以形成凹陷；在凹陷上方沉积介电层；执行第二平坦化以暴露ILD层；各向异性地蚀刻源极/漏极部件、CESL、间隔件层和介电层以形成接触开口；在接触开口上方沉积金属层以形成源极/漏极接触件；以及执行第三平坦化，使得源极/漏极接触件、CESL和介电层是共面的。
在一些实施例中，介电层包括在约3.9至约10之间的介电常数。在一些实施例中，介电层包括氮化硅、碳氮化硅、碳氮氧化硅、碳氧化硅、氧化铝、硅酸锆或硅酸铪。在一些实施例中，使金属栅极结构凹陷还使间隔件层和CESL凹陷，在第三平坦化之后，介电层包括弯曲侧壁，使得弯曲侧壁的顶部部分与CESL接触，并且弯曲侧壁的底部部分与间隔件层接触。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
有源区，包括沟道区和源极/漏极区；
栅极结构，位于所述沟道区上方；
栅极间隔件层，设置在所述沟道区上方并且沿着所述栅极结构的侧壁延伸；
外延源极/漏极部件，位于所述源极/漏极区上方；
接触蚀刻停止层，设置在所述外延源极/漏极部件上并且沿着所述栅极间隔件层的侧壁延伸；
源极/漏极接触件，设置在所述外延源极/漏极部件上方；以及
介电帽层，设置在所述栅极结构、所述栅极间隔件层和所述接触蚀刻停止层的至少部分上方，
其中，所述源极/漏极接触件的侧壁与所述接触蚀刻停止层的侧壁直接接触。
2.根据权利要求1所述的半导体结构，其中，所述有源区包括鳍结构，并且所述栅极结构包裹在所述鳍结构上方。
3.根据权利要求1所述的半导体结构，其中，所述有源区包括纳米结构的垂直堆叠件，并且所述栅极结构包裹围绕每个纳米结构。
4.根据权利要求1所述的半导体结构，其中，所述介电帽层、所述源极/漏极接触件和所述接触蚀刻停止层的顶面是共面的。
5.根据权利要求1所述的半导体结构，其中，所述介电帽层包括在约3.9至约10之间的介电常数。
6.根据权利要求1所述的半导体结构，其中，所述介电帽层包括氮化硅、碳氮化硅、氮氧化硅、碳氧化硅、氧化铝、硅酸锆或硅酸铪。
7.根据权利要求1所述的半导体结构，其中，所述介电帽层的介电常数大于所述栅极间隔件层的介电常数。
8.根据权利要求1所述的半导体结构，其中，所述介电帽层的介电常数大于所述接触蚀刻停止层的介电常数。
9.一种半导体结构，包括：
金属栅极结构，沿着第一方向延伸细长段的宽度；
一对栅极间隔件层，沿着垂直于所述第一方向的第二方向夹持所述金属栅极结构；
一对接触蚀刻停止层，沿着所述第二方向夹持所述一对栅极间隔件层；和
介电帽，设置在所述金属栅极结构、所述一对栅极间隔件层和所述一对接触蚀刻停止层的至少部分上方，
其中，所述介电帽包括沿着所述第二方向的顶部宽度和沿着所述第二方向的底部宽度，
其中，所述顶部宽度大于所述底部宽度。
10.一种形成半导体结构的方法，包括：
在衬底上方形成半导体元件，所述半导体元件包括沟道区和源极/漏极区；
在所述半导体元件的沟道区上方形成伪栅极堆叠件；
在所述伪栅极堆叠件的侧壁上方沉积间隔件层；
在沉积所述间隔件层之后，蚀刻所述半导体元件的所述源极/漏极区以形成源极/漏极凹陷；
在所述源极/漏极凹陷中形成源极/漏极部件；
在所述间隔件层和所述源极/漏极部件的侧壁上方沉积接触蚀刻停止层；
在所述接触蚀刻停止层上方沉积层间介电层；
执行第一平坦化以暴露所述伪栅极堆叠件；
用金属栅极结构替换所述伪栅极堆叠件；
使所述金属栅极结构凹陷以形成凹陷；
在所述凹陷上方沉积介电层；
执行第二平坦化以暴露所述层间介电层；
各向异性地蚀刻所述源极/漏极部件、所述接触蚀刻停止层、所述间隔件层和所述介电层以形成接触开口；
在所述接触开口上方沉积金属层以形成源极/漏极接触件；以及
执行第三平坦化，使得所述源极/漏极接触件、所述接触蚀刻停止层和所述介电层是共面的。
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