CN221327725U - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括：在基板上沿第一方向堆叠并沿第二方向延伸的多个半导体层，第二方向垂直第一方向；栅极电极结构，在第三方向延伸，包绕每个半导体层，第三方向垂直第一与第二方向，其中栅极电极结构包括：高介电常数栅极介电层，设置在半导体层上；以及金属栅极电极层，设置在高介电常数栅极介电层上；绝缘间隔物，设置在栅极电极结构的相对侧上，其中沿第一方向，绝缘间隔物的高度为栅极电极层的高度的0.5％至50％；绝缘层，设置在栅极电极层的最上方部分的相对侧上；以及层间介电层，设置在绝缘层的相对侧上。

Description

半导体装置
技术领域
本实用新型实施例涉及一种装置，且特别涉及一种半导体装置。
背景技术
半导体产业为了追求更高的装置密度、更高的性能和更低的成本，已经进入纳米技术工艺节点，来自制造和设计问题的挑战导致三维设计的发展，例如多栅极场效晶体管(field effect transistor,FET)，包括鳍式场效晶体管(fin FET,FinFET)和全绕式栅极(gate-all-around,GAA)FET。在FinFET中，栅极电极与通道区的三个侧面相邻，栅极介电层设置于其间。由于栅极结构在三个表面上围绕(包覆)鳍片，因此晶体管本质上具有三个栅极，用于控制通过鳍片或通道区的电流。在GAA FET中，通道区的所有侧面都被栅极电极围绕，由于更陡峭的(steeper)次临界电流摆动(sub-threshold current swing,SS)和更小的漏极导致阻障降低(drain induced barrier lowering,DIBL)，其允许通道区中更充分的耗尽并导致更少的短通道效应。随着晶体管尺寸不断微缩化至次20-25纳米技术节点，需要进一步改进GAA FET。
实用新型内容
本实用新型一些实施例提供一种半导体装置，包括：堆叠结构，设置在基板上，包括在基板上沿着第一方向堆叠并沿着第二方向延伸的多个隔开的半导体层，其中第二方向大抵垂直第一方向；栅极电极结构，在第三方向延伸，包绕每个隔开的半导体层，其中第三方向大抵垂直第一方向与第二方向，其中栅极电极结构包括：高介电常数栅极介电层，设置在隔开的半导体层上；以及金属栅极电极层，设置在高介电常数栅极介电层上；绝缘间隔物，设置在栅极电极结构的相对侧上，其中沿着第一方向，绝缘间隔物的高度为栅极电极层的高度的0.5％至50％；绝缘层，设置在栅极电极层的最上方部分的相对侧上；以及层间介电层，设置在绝缘层的相对侧上，其中绝缘层的材料不同于绝缘间隔物、栅极介电层与层间介电层的材料。
在一个实施例中，一最上方高介电常数栅极介电层沿着该栅极电极层的相对侧壁延伸，且该最上方高介电常数栅极介电层在该栅极电极层的该高度的0.5％至50％处具有一顶表面。
在一个实施例中，还包括一蚀刻停止层，沿着该层间介电层的相对侧壁在该第一方向延伸，其中沿着该第一方向，该蚀刻停止层的一高度小于该栅极电极层的该高度。
在一个实施例中，该蚀刻停止层的该高度与多个所述绝缘间隔物的该高度的比例为40:1至1:1。
在一个实施例中，多个所述绝缘间隔物包括多个第一间隔物与多个第二间隔物，且多个所述第一间隔物的侧壁与多个所述第二间隔物的侧壁对齐。
在一个实施例中，还包括：一源极/漏极结构，设置在多个所述隔开的半导体层的相对侧上。
在一个实施例中，其中该层间介电层设置在该源极/漏极结构上。
在一个实施例中，还包括：一内间隔物，设置在多个所述隔开的半导体层与该源极/漏极结构之间。
在一个实施例中，沿着该第一方向，该高介电常数栅极介电层在多个所述隔开的半导体层的一最上方半导体层上延伸1纳米至20纳米。
在一个实施例中，沿着该第一方向，多个所述绝缘间隔物在多个所述隔开的半导体层的一最上方半导体层上延伸1纳米至20纳米。
附图说明
以下将配合所附附图详述本实用新型的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小单元的尺寸，以清楚地表现出本实用新型的特征。
图1A-1D示出GAA FET半导体装置的各种视图。图1A是沿着X方向(源极-漏极方向)的剖面图，图1B是对应图1A的Y1-Y1的剖面图，图1C是对应图1A的Y2-Y2的剖面图，图1D示出对应于图1A的Y3-Y3的剖面图,图1E为沿着半导体GAA FET装置的源极-漏极方向的剖面图。
图2示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图3A和3B分别示出制造GAA FET半导体装置的各种阶段之一的剖面图和等角视图。
图4A和4B分别示出制造GAA FET半导体装置的各种阶段之一的剖面图和等角视图。
图5示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图6示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图7示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图8示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图9示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图10示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图11A和11B分别示出制造GAA FET半导体装置的各种阶段之一的剖面图和等角视图。
图12示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图13示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图14A和14B分别示出制造GAA FET半导体装置的各种阶段之一的剖面图和等角视图。
图15A和15B示出制造GAA FET半导体装置的各种阶段之一的剖面图，图15C示出制造GAA FET半导体装置的各种阶段之一的等角视图。
图16A、16B、16C、16D、16E和16F示出制造GAA FET半导体装置的各种阶段的剖面图。
图17A、17B、17C、17D、17E和17F示出制造GAA FET半导体装置的各种阶段的剖面图。
图18示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图19示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图20示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图21示出制造GAA FET半导体装置的各种阶段之一的剖面图。
图22示出GAA FET半导体装置的平面图。
【符号说明】
10:基板
11:鳍片结构/阱部
15:绝缘层
20:半导体层
21:空间
22:空腔
25:纳米结构/通道层/纳米片/半导体层
29:鳍片结构
30:绝缘层
35:间隔物
40:栅极结构
41:介电层
42:电极层
43:氮化硅层
44:掩膜层
45:间隔物/覆盖层
50:源极/漏极结构
68:蚀刻停止层
70:介电层/ILD层
72:空间
78:接触件/接触层
82:介电层
84:功函数调整层
86:电极层/电极
92:外延层
93:开口
94:绝缘层
96:介电层/界面层
97:空间/沟槽
98:硅化物层
45a:间隔物层/间隔物
45b:间隔物层/间隔物
99a:FET(场效晶体管)
99b:FET(场效晶体管)
A:细节
H1:高度
H2:高度
H3:高度
T1:厚度
W1:宽度
W2:宽度
W3:宽度
具体实施方式
以下内容提供了许多不同实施例或范例，以实现本实用新型实施例的不同部件。以下描述组件和配置方式的具体范例，以简化本实用新型实施例。当然，这些仅仅是范例，而非意图限制本实用新型实施例。举例而言，元件的尺寸不限于所揭露的范围或数值，而是可以取决于工艺条件及/或装置的期望特性。此外，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。为简单明了起见，可以依照不同比例任意绘制各种特征。
此外，此处可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。再者，用语“由……形成”可以意指“包含”或“由……组成”。
此外，在以下的制造工艺中，在所描述的操作之间可能会有一个或多个额外的操作，并且操作的顺序可以改变。在本实用新型中，用语“A、B和C之一”是指“A、B及/或C”(A、B、C、A和B、A和C、B和C、或A、B和C)，除非另有说明，并不表示来自A的一元件/元素、来自B的一元件/元素及来自C的一元件/元素。在本实用新型中，源极和漏极可以互换使用，源极/漏极是指源极和漏极之一或两者。在以下的实施例中，关于一个实施例(例如，一个或多个附图)所描述的材料、配置、尺寸、工艺及/或操作可以在其他实施例中采用，并且可以省略其详细描述。源极/漏极结构可以指源极或漏极，单独地或共同地，取决于上下文。
本实用新型实施例涉及一种半导体装置，详细而言，涉及全绕式栅极场效晶体管(GAA FET)和堆叠通道FET的栅极结构及其制造方法。
在本实用新型的实施例中，GAA FET的接触隔离架构被优化以减少时间相依介电崩溃(time-dependent dielectric breakdown,TDDB)并提高GAA FET的性能。本实用新型实施例在源极/漏极接触件周围提供较厚的隔离层，使得GAA FET能够以较低的功率运行，从而产生较少的热量并提高装置的导电性。
根据本实用新型的一个实施例，图1A-1D为示出GAA FET半导体装置的各种视图的示意图。图1A是沿着X方向(源极-漏极方向)的剖面图，图1B是对应图1A的剖面Y1-Y1的剖面图，图1C是对应图1A的剖面Y2-Y2的剖面图，图1D示出对应于图1A的剖面Y3-Y3的剖面图。在一些实施例中，图1A-1D的GAA FET半导体装置是p型FET。
如图1A-1C所示，半导体纳米结构25设置在半导体基板10上方，并沿Z方向(基板10的主表面的法线方向)垂直排列。在一些实施例中，基板10至少在其表面部分上包括单晶半导体层。基板10可以包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。基板10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。在一些实施例中，掺质例如是用于n型Fin FET的硼(BF2)和用于p型Fin FET的磷。在一些实施例中，基板10由结晶Si形成。
基板10可以在其表面区域中包括一层或多层缓冲层(未示出)。缓冲层可用于将晶格常数从基板的晶格常数逐渐改变为源极/漏极结构的晶格常数。缓冲层可以由外延成长的单晶半导体材料形成，例如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在一些实施例中，基板10包括在硅基板10上外延成长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底部缓冲层的30原子％锗增加到最顶部缓冲层的70原子％锗。
如图1A-1C图所示，作为通道层的半导体纳米线或纳米片(一同称为纳米结构)25设置在基板10上方。在一些实施例中，半导体纳米结构25设置在鳍片结构11上方(参考图3)从基板10(底部鳍片结构11)突出。每个通道层25被栅极介电层82和一个或多个导电层包绕(wrapped around)，上述导电层包括一个或多个功函数调整层84和栅极电极层86。在一些实施例中，半导体纳米结构25的厚度T1在约5nm(纳米)至约60nm的范围并且半导体纳米结构25的宽度W1在约5nm至约80nm的范围。在一些实施例中，半导体线或片的宽度大于厚度。在一些实施例中，宽度为半导体纳米结构25的厚度的两倍或五倍。在一些实施例中，半导体纳米结构25由Si、SiGe或Ge形成。
在一些实施例中，界面介电层96形成在半导体纳米结构25的通道和栅极介电层82之间(参考图1E)。在一些实施例中，栅极介电层82包括高k(介电常数)介电层。栅极结构包括栅极介电层82、栅极电极层86和栅极侧壁间隔物45。在一些实施例中，栅极侧壁间隔物45为绝缘侧壁间隔物(或绝缘间隔物或侧壁间隔物)。在一些实施例中，栅极结构包括设置在栅极介电层82和栅极电极层86之间的功函数调整层84。
尽管第1A-1C和1E图示出三个半导体纳米结构25，然而半导体纳米结构25的数量不限于三个，其可以少至一个，也可以多于三个，也可以高达十个。通过调整半导体纳米结构(纳米线、纳米片等)的数量，可以调整GAA FET装置的驱动电流。
在一些实施例中，源极/漏极结构50设置在栅极电极结构的相对侧上。在一些实施例中，外延层92设置在纳米片25的横向端面和下鳍片结构11的暴露表面上，如图1A所示。内间隔物35将栅极结构和源极/漏极结构50隔开。内间隔物由绝缘材料形成，且可由与栅极侧壁间隔物45相同的材料形成。
此外，如图1A所示，源极/漏极(S/D)接触件78接触源极/漏极结构50。在一些实施例中，S/D接触件78包括一层或多层Ti、TiN、Ta、TaN、Co、W或其合金的金属或金属层。在一些实施例中，如图1E所示，在形成S/D接触件78之前，在纳米片25上形成硅化物层98。在一些实施例中，硅化物层98包括WSi、NiSi、TiSi或CoSi或其他合适的硅化物材料或金属元素与硅及/或锗的合金。
在一些实施例中，层间介电(interlayer dielectric,ILD)层70设置在S/D结构50上方，并且穿过ILD层70的导电接触层(例如，插塞或棒)78设置在S/D结构50上。在一些实施例中，ILD层70包括一层或多层绝缘材料，例如氧化硅、氮化硅、SiON、SiOC、SiOCN或任何其他合适的绝缘材料。
再填充绝缘层94设置在栅极电极86的最上方部分和ILD层70之间。再填充绝缘层94包括一层或多层绝缘材料，例如氧化硅、氮化硅、SiCN、SiON、SiOCN或任何其他合适的绝缘材料。
在一些实施例中，接触蚀刻停止层68设置在ILD层70和栅极侧壁间隔物45、S/D结构50和再填充绝缘层94之间。在一些实施例中，接触蚀刻停止层68包括一或多层氮化硅、SiON、SiOC、SiOCN或任何其他合适的绝缘材料。
在一些实施例中，栅极介电层82沿Z方向在最上方半导体纳米结构25上方延伸约1nm至约20nm的高度H1。在其他实施例中，栅极介电层82沿Z方向在最上方半导体纳米结构25上方延伸约2nm至约10nm的高度H1，并且在又一些实施例中，在最上方纳米结构25上方延伸约3nm至约8nm。在一些实施例中，栅极侧壁间隔物45沿Z方向在最上方半导体纳米结构25上方延伸约1nm至约20nm的高度H1。在其他实施例中，栅极侧壁间隔物45沿Z方向在最上方半导体纳米结构25上方延伸约2nm至约10nm的高度H1，并且在又一些实施例中，在最上方纳米结构25上方延伸约3nm至约8nm。在一些实施例中，栅极侧壁间隔物45在最上方半导体纳米结构25上方延伸大约与栅极介电层82相同的高度。
图1E与图1A一致，然而，图1E示出两个金属栅极结构，形成两个GAA FET，第一GAAFET 99a和第二个GAA FET 99b。S/D结构50的其中一者由两个FETs共享。图1E还示出额外的实施例，例如导电接触层78和S/D结构50之间的硅化物层98、两个栅极侧壁间隔物层45a、45b、界面层96，且ILD 70、接触蚀刻停止层68和再填充绝缘层94的不同结构配置均涵盖在本实用新型的范围内。在一些实施例中，栅极侧壁间隔物层45a、45b包括不同的材料。例如，一个栅极侧壁间隔物可以是氧化物，而另一个是氮化物。尽管图1E中未示出，但在一些实施例中，金属栅极结构和源极/漏极结构根据设计需求以期望的数量在X方向上重复配置。
根据本实用新型的实施例，图2至19图为示出的制造半导体FET装置的各种阶段的示意图。应当理解，对于方法的额外实施例，可以在图2-19所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。图2-19的实施例可以采用图1A-1E所述实施例的相同或相似的材料、配置、尺寸及/或工艺，并且可以省略对其的详细解释。尽管图2-19中未示出，但在一些实施例中，栅极区和源极/漏极结构根据设计需求以期望的数量在X方向上重复配置(参考第1A和1E图)。
如图2所示，第一半导体层20和第二半导体层25在基板10上交替形成。第一半导体层20和第二半导体层25由不同晶格常数的材料形成，且可以包括一层或多层Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物形成。在一些实施例中，第一半导体层20由Si形成。在一些实施例中，第一半导体层20由Si1-xGex形成，其中x等于或大于约0.1且等于或小于约0.6，且第二半导体层25为Si或Si1-yGey，其中y小于x且等于或小于约0.2。在本实用新型中，“M化合物”或“M基化合物”指该化合物的主要部分为M。
在其他实施例中，第二半导体层25由Si1-xGex形成，其中x等于或大于约0.1且等于或小于约0.6，且第一半导体层20由Si或Si1-yGey形成，其中y小于x且等于或小于约0.2。
在一些实施例中，第二半导体层25由与半导体基板10相同的材料形成。
第一半导体层20和第二半导体层25可以通过一个或多个外延或外延(epi)工艺形成。外延工艺包括化学气相沉积(CVD)沉积技术(例如，气相外延(vapor-phase epitaxy,VPE)及/或超高真空CVD(ultra-high vacuum CVD,UHV-CVD))、分子束外延及/或其他合适的工艺。
第一半导体层20和第二半导体层25交替外延形成在基板10上。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中在大约4nm至大约30nm的范围，并且在其他实施例中在大约5nm至大约15nm的范围。在一些实施例中，第二半导体层25的厚度在大约4nm至大约30nm的范围，并且在其他实施例中在大约5nm至大约15nm的范围。第一半导体层20的厚度可以与第二半导体层25的厚度相同或不同。虽然图2示出三个第一半导体层20和三个第二半导体层25，然而数量不限于三个，其可以是一个、两个或者大于3个且小于20个。在一些实施例中，第一半导体层20的数量比第二半导体层25的数量多一个(亦即，顶层是第一半导体层)。
在形成堆叠的半导体层之后，通过使用一个或多个光刻和蚀刻操作来形成鳍片结构29，如图3A和3B所示。可以通过任何合适的方法图案化鳍片结构。例如，可以使用一种或多种光刻工艺来图案化鳍片结构，包括双重图案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余的间隔物以图案化鳍片结构。
如图3A图所示，鳍片结构29沿X方向延伸并沿Y方向排列。鳍片结构的数量不限于图3A所示的两个，可以少至一个、三个或更多(如图3B所示)。在一些实施例中，一个或多个虚设鳍片结构形成在鳍片结构29的两侧以提高图案化操作中的图案保真度(fidelity)。如图3A所示，鳍片结构29具有由堆叠的半导体层20、25和阱部11(高台结构)形成的上部。
在一些实施例中，鳍片结构29的上部沿Y方向的宽度在大约5nm至大约80nm的范围，在其他实施例中，在大约10nm至大约40nm的范围。
在形成鳍片结构29之后，在基板上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍片结构完全嵌入绝缘层中。用于绝缘层的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)或低k介电材料，并由低压化学气相沉积(low pressure chemical vapor deposition,LPCVD)、电浆辅助CVD(plasma-enhanced CVD,PECVD)或流动式CVD(FCVD)形成。可以在形成绝缘层之后执行退火操作。之后，执行平坦化操作，例如化学机械研磨(chemical mechanicalpolishing,CMP)方法及/或回蚀方法，使得最上方第二半导体层25的上表面从绝缘材料层暴露。在一些实施例中，在形成绝缘材料层之前，在鳍片结构上形成一个或多个鳍片衬层。在一些实施例中，鳍片衬层包括形成在基板10和鳍片结构11底部的侧壁上的第一鳍片衬层，以及形成在第一鳍片衬层上的第二鳍片衬层。鳍片衬层由氮化硅或氮化硅基材料(例如，SiON、SiCN或SiOCN)形成。可以通过一种或多种工艺，例如物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)沉积鳍片衬层，尽管可以利用任何可接受的工艺。
之后，如图3A所示，凹蚀绝缘材料层以形成隔离绝缘层15，从而暴露鳍片结构29的上部。通过上述操作，鳍片结构29通过隔离绝缘层15彼此分离，其也被称为浅沟槽隔离(shallow trench isolation,STI)。隔离绝缘层15可以由合适的介电材料形成，例如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)；低k介电质，例如碳掺杂氧化物；极低k介电质，例如多孔碳掺杂二氧化硅；聚合物，例如聚酰亚胺；上述的组合。在一些实施例中，隔离绝缘层15通过工艺，例如CVD、流动式CVD(FCVD)或旋涂玻璃工艺形成，尽管可以使用任何可接受的工艺。
在一些实施例中，凹蚀绝缘材料层15直到鳍片结构(阱层)11的上部露出。在其他实施例中，不暴露鳍片结构11的上部。第一半导体层20为牺牲层，其随后被部分地去除，且第二半导体层25随后形成为半导体线或片以作为GAA FET的通道层。在其他实施例中，第二半导体层25为牺牲层，其随后被部分地去除，且第一半导体层20随后形成为半导体线或片以作为通道层。
图3B为等角视图，示出在鳍片结构29上方和浅沟槽隔离15上方形成牺牲栅极介电层41之后，由浅沟槽隔离15分离的多个鳍片结构29。
在形成隔离绝缘层15之后，形成牺牲(虚设)栅极结构40。第4A和4B图示出在暴露的鳍片结构29上方形成牺牲栅极结构40之后的结构。第4B图为上述结构的等角视图。牺牲栅极结构40形成在鳍片结构29的部分之上，上述部分将成为通道区。牺牲栅极结构40定义GAA FET的通道区。牺牲栅极结构40包括牺牲栅极介电层41和牺牲栅极电极层42。牺牲栅极介电层41包括一层或多层绝缘材料，例如氧化硅基材料。在一个实施例中，牺牲栅极介电层为通过CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层41的厚度在约1nm至约5nm的范围。
牺牲栅极结构40首先通过在鳍片结构29上毯覆(blanket)沉积牺牲栅极介电层41形成。之后在牺牲栅极介电层上和鳍片结构上方毯覆沉积牺牲栅极电极层42，使得鳍片结构完全嵌入牺牲栅极电极层中。牺牲栅极电极层42包含硅，例如多晶硅或非晶硅。在一些实施例中，牺牲栅极电极层的厚度在约100nm至约200nm的范围。在一些实施例中，牺牲栅极电极层经受平坦化操作。牺牲栅极介电层和牺牲栅极电极层使用CVD沉积，包括LPCVD和PECVD、PVD、ALD或其他合适的工艺。随后，在牺牲栅极电极层上方形成掩膜层。掩膜层包括垫氮化硅层43和氧化硅掩膜层44。
接着，对掩膜层进行图案化操作，并将牺牲栅极电极层图案化为牺牲栅极结构40，如图4A和4B所示。牺牲栅极结构包括牺牲栅极介电层41、牺牲栅极电极层42(例如多晶硅)、垫氮化硅层43以及氧化硅掩膜层44。通过图案化牺牲栅极结构，第一和第二半导体层的堆叠部分地在牺牲栅极结构的相对侧暴露，从而定义源极/漏极区，如图4A和4B所示。在一些实施例中，一个牺牲栅极结构形成在一个或多个鳍片结构之上，然而每个鳍片结构的牺牲栅极结构的数量不限于一个。在一些实施例中，两个或更多个牺牲栅极结构被配置在X方向上。在一些实施例中，一个或多个虚设牺牲栅极结构形成在牺牲栅极结构的两侧上以提高图案保真度。
在形成牺牲栅极结构40之后，在牺牲栅极结构40上形成第一覆盖层45，用于栅极侧壁间隔物，如图5所示。第一覆盖层45以顺应(conformal)方式沉积，使其形成为在垂直表面(例如侧壁)、水平表面和牺牲栅极结构的顶部上分别具有大抵(substantially)相等的厚度。在一些实施例中，第一覆盖层45具有大约5nm至大约20nm的厚度。第一覆盖层45包括氮化硅、氧化硅、SiON、SiCN、SiCO、SiOCN或任何其他合适的介电材料的一种或多种。覆盖层45可以通过ALD或CVD或任何其他合适的方法形成。在一些实施例中，在第一覆盖层上方形成一个或多个额外的覆盖层以形成多层栅极侧壁间隔物。
接着，如图6所示，对第一覆盖层45进行非等向性蚀刻以去除设置在源极/漏极区上的第一覆盖层45，而保留的第一覆盖层45在牺牲栅极结构40的侧表面上作为侧壁间隔物。图6示出沿X方向的剖面图。之后通过一次或多次光刻和蚀刻操作，第一半导体层20和第二半导体层25的堆叠结构在源极/漏极区被蚀刻，从而形成源极/漏极空间21。在一些实施例中，基板10(或鳍片结构11的底部)也被部分地蚀刻以形成高台(mesa)结构。在一些实施例中，n型FET和p型FET被分开制造，在这种情况下，对一种类型FET的区域进行工艺，而另一种类型FET的区域被保护层覆盖，例如氮化硅层。在一些实施例中，如图6所示，凹蚀的鳍片结构呈U形。在其他实施例中，凹蚀的鳍片结构具有V形，示出硅结晶的(111)面(facet)。在其他实施例中，凹槽具有倒梯形形状或矩形形状。
在一些实施例中，凹槽通过干式蚀刻工艺形成，其可以非等向性的。可以使用包括BF2、Cl2、CH3F、CH4、HBr、O2、Ar、其他蚀刻剂气体的工艺气体混合物来执行非等向性蚀刻工艺。可以通过任何合适的产生电浆的方法将工艺气体激发为电浆，例如变压器耦合电浆(transformer coupled plasma,TCP)系统、感应耦合电浆(inductively coupled plasma,ICP)系统、磁增强反应离子技术。在一些实施例中，电浆为远程电浆，其在连接至工艺腔室的单独的电浆生成室中产生。电浆蚀刻工艺中使用的工艺气体包括蚀刻剂气体，例如H2、Ar、其他气体或气体的组合。在一些实施例中，载气，例如N2、Ar、He、Xe与使用氢(H)自由基的电浆蚀刻工艺气体组合。H自由基可以通过使H2气体流入电浆生成室，并在电浆生成室内引发(igniting)电浆来形成。在一些实施例中，在电浆生成室中额外的气体可以被引发为电浆，例如Ar。H自由基可以相对(111)面或(110)面选择性地蚀刻(100)面。在一些情况下，(100)面的蚀刻速率大约是(111)面的蚀刻速率的三倍。由于这种选择性，在第二图案化工艺期间，H自由基的蚀刻可能倾向于沿硅的(111)面或(110)面减缓或停止。
此外，如图7所示，在源极/漏极空间21内在X方向横向蚀刻第一半导体层20，从而形成空腔22。当第一半导体层20为SiGe且第二半导体层25为Si时，第一半导体层20可以使用湿式蚀刻剂选择性蚀刻，例如但不限于H2O2、CH3COOH和HF的混合溶液，之后进行H2O清洗。在一些实施例中，混合溶液的蚀刻和水的清洗重复10至20次。在一些实施例中，混合溶液的蚀刻时间在约1分钟至约2分钟的范围。在一些实施例中，混合溶液在约60℃至约90℃的温度下使用。在一些实施例中，使用其他蚀刻剂。
在一些实施例中，空腔22具有朝向第一半导体层20凸起的弯曲端部形状(横向U形剖面)。在其他实施例中，空腔22具有在第一半导体层20处具有顶点(apex)的横向V形剖面。
接着，如图8所示，在源极/漏极空间21中和在牺牲栅极结构40上，在蚀刻的第一半导体层20的横向端和第二半导体层25的端面上形成第一绝缘层30。第一绝缘层30顺应地形成，使得在源极/漏极空间21中留有空间。第一绝缘层30包括氮化硅、氧化硅、SiON、SiOC、SiCN、SiOCN或任何其他合适的介电材料中的一者。在一些实施例中，第一绝缘层30由与侧壁间隔物(第一覆盖层)45不同的材料形成，而在其他实施例中由与侧壁间隔物45相同的材料形成。第一绝缘层30可以通过ALD或任何其他合适的方法形成。通过形成第一绝缘层30，空腔22被第一绝缘层30完全填充。
在形成第一绝缘层30之后，进行蚀刻操作以部分地去除第一绝缘层30，从而形成内间隔物35，如图9所示。在一些实施例中，内间隔物35的端面比第二半导体层25的端面凹蚀更多。凹蚀量为大约0.2nm至大约3nm，并且在其他实施例中为大约0.5nm至约2nm。在其他实施例中，凹蚀量小于0.5nm并且可以等于0(亦即，内间隔物35的端面与第二半导体层25的端面彼此齐平)。在一些实施例中，在形成第一绝缘层30之前，形成厚度小于第一绝缘层30的额外绝缘层，因此内间隔物35具有双层结构。在一些实施例中，内间隔物35的宽度(横向长度)不是固定的。
在形成内间隔物35之后，在一些实施例中，在第二半导体层25的横向端面上和在下鳍片结构11的暴露表面上形成第一外延层92，如图10所示。在一些实施例中，第一外延层92包括用于n型FET且掺杂P或As的Si以及用于p型FET且掺杂B的Si。在一些实施例中，第一外延层92的掺杂浓度高于第二半导体层25的掺杂浓度。在一些实施例中，第一外延层92的掺杂浓度从第一外延层92与第二半导体层25或下鳍片结构11的界面向源极/漏极空间21逐渐增加。在一些实施例中，沉积的第一外延层92的厚度在约1nm至约10nm的范围。在一些实施例中，在第一外延层92的外延形成期间，一些掺杂元素扩散至第二半导体层25或下鳍片结构11之中约0.5nm至约2nm的深度。
之后，如图11A和11B所示，在源极/漏极空间21中形成源极/漏极结构50。图11A是沿X方向的剖面图，图11B是结构的等角视图。在一些实施例中，源极/漏极结构50包括用于n型FET的一层或多层SiC、SiP、SiAs及/或SiCP。在一些实施例中，使用SiC或SiCP。在一些实施例中，源极/漏极结构50包括用于p型FET的SiGe、SiGeSn、Ge、GeSn及/或SiSn。当使用SiGe时，在一些实施例中，Ge含量为约60原子％至约80原子％。在一些实施例中，源极/漏极结构50通过外延工艺形成。在一些实施例中，源极/漏极结构50对用于n型FET的第二半导体层25施加拉伸应力，并对用于p型FET的第二半导体层25施加压缩应力。
之后，在源极/漏极结构50和牺牲栅极结构40上方形成层间介电(interlayerdielectric,ILD)层70。在一些实施例中，在形成ILD层70之前，形成接触蚀刻停止层68。接着，通过化学机械研磨(CMP)平坦化介电层70以暴露牺牲栅极电极层42，如图12所示。ILD层70的材料包括含有Si、O、C及/或H的化合物，例如氧化硅、SiCOH和SiOC。有机材料，例如聚合物，包括聚酰亚胺，可以用于ILD层70。用于接触蚀刻停止层68的材料包括氮化硅、氧化硅、SiCN、SiON和SiOCN。ILD层70和蚀刻停止层68的材料彼此不同，因此具有不同的蚀刻选择性。
之后，如图13所示，去除牺牲栅极电极层42和牺牲栅极介电层41以形成栅极空间72。ILD层70在去除牺牲栅极结构的期间保护源极/漏极结构50。可以使用电浆干式蚀刻及/或湿式蚀刻去除牺牲栅极结构。当牺牲栅极电极层42为多晶硅且介电层70为氧化硅时，可以使用湿式蚀刻剂，例如TMAH溶液，选择性去除牺牲栅极电极层42。牺牲栅极介电层41之后使用电浆干式蚀刻及/或湿式蚀刻去除。
去除牺牲栅极结构后，去除第一半导体层20，从而形成第二半导体层25的纳米线或纳米片(通道区)，如图13所示。如上所述，可以使用相对于第二半导体层25可选择性蚀刻第一半导体层20的蚀刻剂来去除或蚀刻第一半导体层20。由于内间隔物35为先前形成的，所以第一半导体层20的蚀刻将在内间隔物35处停止。易言之，内间隔物35作为蚀刻第一半导体层20的蚀刻停止层。
形成第二半导体层25的半导体纳米线或纳米片(通道区)之后，形成金属栅极结构，如图14A和14B所示。图14A是沿X方向的剖面图，图14B是等角视图。在一些实施例中，n型GAA FET的栅极电极的结构及/或材料不同于p型GAA FET的栅极电极的结构及/或材料。
在一些实施例中，栅极介电层82包括一层或多层介电材料，例如氧化硅、氮化硅或高k介电材料、其他合适的介电材料及/或其组合。高k介电材料的介电常数大于二氧化硅的介电常数或大于约3.9。高k介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料及/或其组合。在一些实施例中，栅极介电层82包括界面层96，其形成于通道层与介电材料之间。
栅极介电层82可以通过CVD、ALD或任何合适的方法形成。在一个实施例中，使用高度顺应沉积工艺，例如ALD，形成栅极介电层，以确保在每个通道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层82的厚度在约1nm至约6nm的范围。
在一些实施例中，金属栅极结构包括设置在栅极介电层82上方的一个或多个功函数调整层84。功函数调整层84由导电材料形成，例如单层TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或两种或更多种上述材料的多层。在一些实施例中，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种作为p通道FET的功函数调节层。对于n通道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种作为功函数调整层。功函数调整层可以通过ALD、PVD、CVD、电子束蒸镀或其他合适的工艺形成。此外，功函数调整层可以针对n通道FET和p通道FET分开形成，其使用不同的金属层。
栅极电极层86形成在功函数调整层84上以围绕每个通道层。栅极电极层86包括一层或多层导电材料，如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或其组合。
栅极电极层86可以通过CVD、ALD、电镀或其他合适的方法形成。栅极电极层也沉积在ILD层70的上表面上。之后使用例如CMP平坦化在ILD层70上方形成的栅极介电层、功函数调整层和栅极电极层，直到露出ILD层70的顶表面。在一些实施例中，在平坦化操作之后，凹蚀栅极电极层并且在凹蚀的栅极电极上方形成盖绝缘层(未示出)。盖绝缘层包括一层或多层氮化硅基材料，例如氮化硅。通过沉积绝缘材料之后进行平坦化操作来形成盖绝缘层。
之后，如图15A、15B和15C所示，去除最上方栅极电极层86侧壁上的栅极侧壁间隔物45和栅极介电层82。图15A是沿X轴的剖面图。图15B是另一结构实施例沿X轴的剖面图，其形成两个栅极侧壁间隔物层45a、45b，图15C是等角视图。以下说明具有两个栅极侧壁间隔物层的实施例的形成。
使用一种或多种光刻和蚀刻操作去除栅极侧壁间隔物45和栅极介电层82。在一些实施例中，邻近ILD层70的接触蚀刻停止层68在栅极侧壁间隔物和栅极介电层去除操作的期间被回蚀。在最上方栅极电极层86和ILD层70之间形成空间97。如图15C所示，在一些实施例中，空间97为沟槽。在一些实施例中，在栅极侧壁间隔物和栅极介电层去除操作之后，栅极介电层82和栅极侧壁间隔物45沿Z方向在最上方半导体纳米结构25上方延伸约1nm至约20nm的高度H1。在其他实施例中，栅极介电层82和栅极侧壁间隔物沿Z方向在最上方半导体纳米结构25上方延伸约1nm至约10nm，并且在又一些实施例中，在最上方纳米结构25上方延伸约3nm至约8nm。在一些实施例中，接触蚀刻停止层68被蚀刻至小于ILD层在Z方向上的高度的一半。在一些实施例中，接触蚀刻停止层68在最上方纳米结构25上方延伸约0nm至约40nm的高度H2。在其他实施例中，接触蚀刻停止层68在最上方纳米结构25上方延伸约2nm至约20nm。
非等向性蚀刻用于形成空间或沟槽97。非等向性蚀刻产生顶部较宽且底部较窄的空间97，如图15A和15B所示。在一些实施例中，接触蚀刻停止层68的上部在非等向性蚀刻操作期间被去除。
在一些实施例中，栅极电极86沿Z方向在最上方第二半导体层25上方延伸约40nm至约200nm的高度H3。在一些实施例中，栅极电极86在最上方第二半导体层25上方延伸约60nm至约150nm的高度。在一些实施例中，栅极电极86的高度H3与最上方栅极介电层82或栅极侧壁间隔物45的高度H1的比例H3/H1在约200:1至约2:1的范围，并且在其他实施例中，H3/H1在约20:1至约10:1的范围。在一些实施例中，接触蚀刻停止层的高度H2与最上方栅极介电层82或栅极侧壁间隔物的高度H1的比例H2/H1在约40:1至约1:1的范围，并且在其他实施例中，H2/H1在约20:1至约2:1的范围。在一些实施例中，在Z方向上，沿着最上方第二半导体层25上的栅极电极86相对的侧壁，最上方栅极介电层82或栅极侧壁间隔物45延伸栅极电极86的高度H1的约0.5％至约50％(约0.005H1至约0.5H1)。在其他实施例中，在Z方向上，沿着最上方第二半导体层25上的栅极电极86相对的侧壁，最上方栅极介电层82或栅极侧壁间隔物45延伸栅极电极86的高度H1的约1％至约33％(约0.01H1至约0.33H1)。
在一些实施例中，在牺牲栅极电极层42的侧壁上形成多个侧壁间隔物，包括第一栅极侧壁间隔物45a和第二栅极侧壁间隔物45b。图16A为对应图12中细节A的示意图，其中不同之处在于，栅极侧壁间隔物45包括第一侧壁间隔物45a和第二侧壁间隔物45b。第一和第二侧壁间隔物45a、45b包括氮化硅、氧化硅、SiON、SiCN、SiCO、SiOCN或任何其他合适的介电材料的一种或多种。在一些实施例中，第一侧壁间隔物45a顺应地形成在装置结构之上，之后第二侧壁间隔物45b形成在第一侧壁间隔物上，之后对结构进行平坦化操作，例如CMP，以露出牺牲栅极电极层42的上表面。侧壁间隔物45a、45b可以通过ALD或CVD或任何其他合适的方法形成。在一些实施例中，第一侧壁间隔物45a和第二侧壁间隔物45b由不同材料形成。在一些实施例中，第一侧壁间隔物45a为氧化物，例如氧化硅，第二侧壁间隔物45b为氮化物，例如氮化硅。在其他实施例中，第一侧壁间隔物45a为氮化硅，且第二侧壁间隔物45b为氧化硅。
图16B对应图13，其中牺牲栅极电极层42和牺牲栅极介电层41被去除以形成栅极空间72。在一些实施例中，第一侧壁间隔物45a在去除牺牲栅极电极层和牺牲栅极介电层的操作期间被去除。可以使用电浆干式蚀刻及/或湿式蚀刻去除牺牲栅极结构和第一侧壁间隔物45a。在一些实施例中，在牺牲栅极去除操作期间遮蔽第二栅极间隔物45b，并且在其他实施例中，在牺牲栅极去除和第一侧壁间隔物去除操作期间，使用对牺牲栅极结构(牺牲栅极电极层42、牺牲栅极介电层41)和第一侧壁间隔物45a具有选择性的蚀刻剂，使得第二侧壁间隔物45b大抵不被蚀刻。在一些实施例中，如图16B所示，在第一侧壁间隔物去除操作之后，在第二侧壁间隔物45b下方的第一侧壁间隔物45a的部分保留。
接续，如图16C所示，在栅极空间72中顺应地形成栅极介电层82。栅极介电层82可以由本实用新型参考第14A和14B图所述的任何高k栅极介电材料形成。之后，在一些实施例中，一个或多个功函数调整层84设置在栅极空间72中的栅极介电层82上方，如图16D所示。功函数调整层84由本实用新型所述的任何功函数调整层材料形成，并通过本实用新型参考图14A和14B所述的任何功函数调整层形成技术而形成。
如图16E所示，随后在功函数调整层84上方形成栅极电极层86。栅极电极层86可以由本实用新型所述的任何栅极电极层材料形成，并且可以通过本实用新型参考图14A和14B所述的任何栅极电极层形成操作而形成。可以在栅极介电层形成、功函数调整层形成或栅极电极层形成操作中的任何一者之后执行平坦化操作，例如CMP。
如图16F所示，栅极介电层82和第二侧壁间隔物45b随后通过如本实用新型参考图15A、15B、15C所述的合适的蚀刻技术去除，以在栅极电极结构84、86和ILD层70之间形成空间97(图16F中未示出)。
图17A-17F示出形成具有第一和第二侧壁间隔物45a、45b的半导体装置的替代实施例。图17A为对应图12的细节A的示意图，不同之处在于栅极侧壁间隔物45包括第一侧壁间隔物45a和第二侧壁间隔物45b。第一和第二侧壁间隔物45a、45b可以由本实用新型参考图16A所述的材料和技术形成。
图17B对应图16B，但在第一侧壁间隔物去除操作之后第一侧壁间隔物45a的垂直部分保留。其可以通过在第一侧壁间隔物去除蚀刻操作期间遮蔽第一侧壁间隔物45a的剩余部分来达成。否则，牺牲栅极电极层42、牺牲栅极介电层41和第一侧壁间隔物45a会被去除，如本实用新型参考图16B所述以形成栅极空间72。
接续，如图17C所示，栅极介电层82以与本实用新型参考图16C所述的相同方式顺应地形成在栅极空间72中。之后，在一些实施例中，以与本实用新型参考图16D所述的相同方式，将一个或多个功函数调整层84设置在栅极空间72中的栅极介电层82之上，如图17D所示。
如图17E所示，栅极电极层86随后以与本实用新型参考图16E所述的相同方式形成在功函数调整层84上方。之后，如图17F所示，栅极介电层82、第一侧壁间隔物45a的剩余部分和第二侧壁间隔物45b随后通过合适的蚀刻技术以与本实用新型参考图15A-15C和17F所述相似的方式去除，以在栅极电极结构(功函数调整层84、栅极电极层86)和ILD层70之间形成空间97(图17F未示出)。
再填充绝缘层94形成在栅极电极结构(功函数调整层84、栅极电极层86)的最上方部分和ILD层70之间的空间97中。再填充绝缘层94包括一层或多层绝缘材料，例如氧化硅、氮化硅、SiCN、SiON、SiOCN或任何其他合适的绝缘材料。再填充绝缘层94通过CVD、LPCVD、PECVD、ALD或任何合适的沉积操作形成。之后，执行平坦化操作，例如CMP及/或回蚀方法，使得ILD层70的上表面从再填充绝缘层94暴露，如图18所示。在一些实施例中，再填充绝缘层94由与ILD层70和接触蚀刻停止层68不同的材料形成。
之后，通过使用一个或多个光刻和蚀刻操作在ILD层70中形成开口93以暴露源极/漏极结构50的上表面，如图19所示。
如图20所示，导电接触件78或源极/漏极接触件形成在开口93中，以形成与源极/漏极结构的电性接触。导电接触件78包括一个或多个Ti、TiN、Ta、TaN、Co、W或其合金的金属或金属层。在一些实施例中，在形成导电接触件78之前，在源极/漏极结构50上形成硅化物层98。在一些实施例中，硅化物层98包括WSi、NiSi、TiSi或CoSi或其他合适的硅化物材料或金属元素与硅及/或锗的合金。在一些实施例中，在第二半导体层25和下鳍片结构11的暴露表面上沉积金属，之后加热结构以使金属与下方的材料反应以形成金属硅化物。导电接触件78可以通过CVD、ALD、电镀或其他合适的方法形成。导电接触件材料也沉积在ILD层70、再填充绝缘层94和栅极电极86的上表面上。之后通过使用例如CMP对结构进行平坦化，直到露出ILD层70的顶表面。
图21示出本实用新型的一个实施例，其中接触蚀刻停止层68和ILD层70具有底部V形，并且再填充绝缘层94的宽度随着与栅极侧壁间隔物45和栅极介质层82的顶表面的距离增加而增加。在一些实施例中，栅极电极86和接触蚀刻停止层68或ILD层70之间的再填充绝缘层94在底部(相邻栅极侧壁间隔物45)的宽度(W2)在约3nm至约10nm的范围，且在顶部的宽度(W3)在约3nm至约15nm的范围。
在本实用新型的实施例中，获得单元宽度的减小，如图22的平面图所示。通过本实用新型的实施例获得约3nm至约10nm的单元宽度减小。例如，根据本实用新型实施例的单元隔离架构提供单元宽度从约50nm减小至约40nm至约47nm的单元宽度。通过从最上方栅极电极的侧壁去除栅极侧壁间隔物和栅极介电层，可以增加围绕源极/漏极导电接触件的隔离层的宽度。在本实用新型的实施例中，GAA FET接触隔离架构减少了时间相依介电崩溃(TDDB)并提高了GAA FET的性能。本实用新型的实施例提供围绕源极/漏极接触件的更厚的隔离层，并允许GAA FET以更低的功率运行，从而产生更少的热量。在一些实施例中，装置的导电性增加约3％至约10％。
应当理解，并非所有益处都必须在本实用新型中讨论，所有实施例或示例不需具备特定的益处，并且其他实施例或示例可以提供不同的益处。
根据本实用新型的一个实施例，一种制造半导体装置的方法，包括：在通道区上形成栅极电极结构；其中栅极电极结构包括：栅极介电层，设置在通道区上；栅极电极，设置在栅极介电层上；以及绝缘间隔物，设置在栅极电极的相对侧壁上，其中栅极介电层设置在栅极电极的相对侧壁上；在绝缘间隔物的相对侧壁上形成层间介电层；从栅极电极的相对侧壁的上部去除绝缘间隔物，以在栅极电极的上部的相对侧壁与层间介电层之间形成沟槽；以及以绝缘材料填充沟槽。在一个实施例中，绝缘材料包括与绝缘间隔物不同的材料。在一个实施例中，绝缘材料包括选自由氮化硅、氧化硅、SiCN、SiON及SiOCN组成的群组中的一种或多种。在一个实施例中，形成栅极电极结构包括：在通道区上形成牺牲栅极电极；在牺牲栅极电极的侧壁上形成绝缘间隔物；在绝缘间隔物之外的牺牲栅极电极的相对侧上形成源极/漏极结构；去除牺牲栅极电极以形成栅极空间；部分地去除绝缘间隔物；以及在部分地去除绝缘间隔物之后，在栅极空间中形成栅极介电层与栅极电极。在一个实施例中，绝缘间隔物包括：第一绝缘间隔物，沿着牺牲栅极电极的侧壁形成；以及第二绝缘间隔物，形成在第一绝缘间隔物上，且其中部分地去除绝缘间隔物包括去除第一绝缘间隔物。在一个实施例中，还包括沿着栅极电极的相对侧壁去除栅极介电层的部分。在一个实施例中，去除绝缘间隔物由非等向性蚀刻来执行。
根据本实用新型的另一个实施例，一种制造半导体装置的方法，包括：在基板上形成沿着第一方向交替堆叠的第一半导体层与第二半导体层的堆叠结构；将堆叠结构图案化为鳍片结构，鳍片结构沿着大抵垂直第一方向的第二方向延伸；在第一半导体层与第二半导体层的第一部分上形成牺牲栅极结构，牺牲栅极结构在第三方向延伸，第三方向大抵垂直第一方向与第二方向，其中牺牲栅极结构包括牺牲栅极介电层；牺牲栅极电极层，形成在牺牲栅极介电层上；以及绝缘侧壁间隔物，在牺牲栅极电极层的相对侧壁上；在绝缘侧壁间隔物上形成层间介电层；去除牺牲栅极电极层、牺牲栅极介电层以及在相邻的第二半导体层之间的第一半导体层的部分；在第二半导体层的第一部分上形成栅极结构，栅极结构在第三方向延伸，使得栅极结构包绕(wraps around)第二半导体层，其中栅极结构包括：栅极介电层；栅极电极层，形成在栅极介电层上，且栅极介电层沿着栅极电极层的相对侧壁延伸；从栅极电极层的相对侧壁的上部去除绝缘侧壁间隔物，以在栅极电极层的相对侧上形成沟槽；以及以绝缘材料填充沟槽。在一个实施例中，还包括在以绝缘材料填充沟槽之后，执行平坦化操作。在一个实施例中，绝缘材料包括不同于绝缘侧壁间隔物与层间介电层的材料。在一个实施例中，绝缘侧壁间隔物包括第一绝缘侧壁间隔物与第二绝缘侧壁间隔物，第一绝缘侧壁间隔物沿着牺牲栅极电极层的相对侧壁形成，第二绝缘侧壁间隔物形成在第一绝缘侧壁间隔物上，以及在形成栅极结构之前，去除第一绝缘侧壁间隔物的部分。在一个实施例中，去除绝缘侧壁间隔物包括去除第一绝缘侧壁间隔物与第二绝缘侧壁间隔物。在一个实施例中，还包括：在牺牲栅极结构的相对侧上形成源极/漏极结构；以及在形成层间介电层之前，在源极/漏极结构与绝缘侧壁间隔物上形成蚀刻停止层。在一个实施例中，还包括在从栅极电极层的相对侧壁的上部去除绝缘侧壁间隔物的期间，从栅极电极层的相对侧壁的上部去除栅极介电层。在一个实施例中，藉由非等向性蚀刻从栅极电极层的相对侧壁的上部去除栅极介电层与绝缘侧壁间隔物。
根据本实用新型的另一个实施例，一种制造半导体装置的方法，包括：在基板上形成沿着第一方向交替堆叠的第一纳米片与第二纳米片的堆叠结构；将堆叠结构图案化为鳍片结构，鳍片结构沿着大抵垂直第一方向的第二方向延伸；在第一纳米片的第一部分上形成牺牲栅极结构，牺牲栅极结构在第三方向延伸，第三方向大抵垂直第一方向与第二方向。牺牲栅极结构包括氧化物层、形成在氧化物层上方的多晶硅层以及形成在多晶硅层的相对侧壁上方的绝缘侧壁间隔物。源极/漏极结构形成在牺牲结构的相对侧上。在源极/漏极结构上方形成层间介电层。去除多晶硅层、氧化物层和第一纳米片的部分。在第一纳米片的第一部分上方形成沿第三方向延伸的栅极结构，使得栅极结构包绕第一纳米片。栅极结构包括栅极介电层和形成在栅极介电层上方的栅极电极层。从栅极结构的相对侧壁的上部去除绝缘侧壁间隔物和栅极介电层，以在栅极结构的相对侧形成沟槽，并以绝缘材料填充沟槽。在一个实施例中，方法包括在形成层间介电层之前在源极/漏极结构和绝缘侧壁间隔物上形成蚀刻停止层。在一个实施例中，在从栅极结构的相对侧壁的上部去除绝缘侧壁间隔物和栅极介电层的期间，去除蚀刻停止层的上部。在一个实施例中，再填充绝缘材料包括与绝缘侧壁间隔物和层间介电层不同的材料。在一个实施例中，绝缘侧壁间隔物包括形成在多晶硅层的相对侧壁之上的第一绝缘侧壁间隔物，以及形成在第一绝缘侧壁间隔物之上的第二绝缘侧壁间隔物，其中去除绝缘侧壁间隔物包括去除第一绝缘侧壁间隔物。
根据本实用新型的另一个实施例，一种半导体装置，包括：堆叠结构，设置在基板上，包括在基板上沿着第一方向堆叠并沿着第二方向延伸的多个隔开的半导体层，其中第二方向大抵垂直第一方向；栅极电极结构，在第三方向延伸，包绕每个隔开的半导体层，其中第三方向大抵垂直第一方向与第二方向，其中栅极电极结构包括：高介电常数栅极介电层，设置在隔开的半导体层上；以及金属栅极电极层，设置在高介电常数栅极介电层上；绝缘间隔物，设置在栅极电极结构的相对侧上，其中沿着第一方向，绝缘间隔物的高度为栅极电极层的高度的0.5％至50％；绝缘层，设置在栅极电极层的最上方部分的相对侧上；以及层间介电层，设置在绝缘层的相对侧上，其中绝缘层包括不同于绝缘间隔物、栅极介电层与层间介电层的材料。在一个实施例中，最上方高介电常数栅极介电层沿着栅极电极层的相对侧壁延伸，且最上方高介电常数栅极介电层在栅极电极层的高度的0.5％至50％处具有顶表面。在一个实施例中，还包括蚀刻停止层，沿着层间介电层的相对侧壁在第一方向延伸，其中沿着第一方向，蚀刻停止层的高度小于栅极电极层的高度。在一个实施例中，蚀刻停止层的高度与绝缘间隔物的高度的比例为约40:1至约1:1。在一个实施例中，蚀刻停止层包括与绝缘层和层间介电层不同的材料。在一个实施例中，绝缘间隔物包括第一间隔物与第二间隔物，且第一间隔物的侧壁与第二间隔物的侧壁对齐。在一个实施例中，半导体装置包括层间介电层下方的源极/漏极结构。在一个实施例中，再填充绝缘层包括选自由氮化硅、氧化硅、SiCN、SiON和SiOCN组成的群组中的一种或多种。
根据本实用新型的另一个实施例，一种半导体装置，包括：在基板上沿着第一方向堆叠并沿着第二方向延伸的多个隔开的纳米片，其中第二方向大抵垂直第一方向。高介电常数介电层包绕每个纳米片，且金属层包绕每个高介电常数栅极介电层。绝缘间隔物设置于金属层的相对侧壁上，其中绝缘间隔物的高度为金属层沿第一方向的高度的0.5％至50％。绝缘层设置在金属层的相对侧壁的最上方部分上，层间介电层设置在绝缘层的相对侧上。绝缘层包括与绝缘间隔物、高介电常数介电层和层间介电层不同的材料。在一个实施例中，半导体装置包括设置在纳米片的相对侧上的源极/漏极结构。在一个实施例中，层间介电层设置在源极/漏极结构上。在一个实施例中，半导体装置包括设置在层间介电层和源极/漏极结构之间的蚀刻停止层，其中蚀刻停止层沿第一方向在最上方纳米片上的高度小于金属层沿第一方向在最上方纳米片上的高度。在一个实施例中，蚀刻停止层包括与绝缘层和层间介电层不同的材料。在一个实施例中，沿第一方向的蚀刻停止层的高度与绝缘间隔物的高度的比例为约40:1至约1:1。在一个实施例中，最上方高介电常数栅极介电层沿着金属层的相对侧壁延伸，且最上方高介电常数栅极介电层在金属层的高度的0.5％至50％处具有顶表面。在一个实施例中，半导体装置包括设置在纳米片和源极/漏极结构之间的内间隔物。在一个实施例中，绝缘层包括选自由氮化硅、氧化硅、SiCN、SiON和SiOCN组成的群组中的一种或多种。
根据本实用新型的另一个实施例，一种半导体装置，包括：在基板上沿着第一方向堆叠并沿着第二方向延伸的多个半导体纳米片，其中第二方向大抵垂直第一方向。栅极电极结构在第三方向延伸，包绕每个半导体纳米片，其中第三方向大抵垂直第一方向与第二方向。栅极电极结构包括：高介电常数栅极介电层，设置在每个隔开的半导体纳米片上；以及金属栅极电极层，设置在高介电常数栅极介电层上。高介电常数栅极介电层沿第一方向在最上方半导体纳米片上方延伸1至20nm。侧壁间隔物设置在栅极电极结构的相对侧壁之上。侧壁间隔物沿第一方向在最上方半导体纳米片上方延伸1至20nm。绝缘层设置在栅极电极结构的最上方部分的相对侧上，层间介电层设置在绝缘层的相对侧上。绝缘层包括与侧壁间隔物、栅极介电层和层间介电质不同的材料。在一个实施例中，侧壁间隔物包括设置在栅极电极结构的相对侧壁上方的第一侧壁间隔物；以及设置在第一侧壁间隔物上方的第二侧壁间隔物。在一个实施例中，半导体装置包括设置在栅极电极结构的相对侧之上的源极/漏极结构，其中层间介电层设置于源极/漏极结构之上。在一个实施例中，半导体装置包括设置在层间介电层和源极/漏极结构之间的蚀刻停止层。
以上概述多个实施例的特征，以使所属技术领域普通技术人员可以更加理解本实用新型实施例的观点。所属技术领域普通技术人员应理解，可轻易地以本实用新型实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在所属技术领域普通技术人员也应理解，此类等效的结构并无悖离本实用新型实施例的精神与范围，且可在不违背本实用新型实施例的精神和范围下，做各式各样的改变、取代和替换。因此，本实用新型的保护范围以权利要求的范围所界定为准。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一堆叠结构，设置在一基板上，包括在该基板上沿着一第一方向堆叠并沿着一第二方向延伸的多个隔开的半导体层，其中该第二方向垂直该第一方向；
一栅极电极结构，在一第三方向延伸，包绕每个隔开的半导体层，其中该第三方向垂直该第一方向与该第二方向，
其中该栅极电极结构包括：一高介电常数栅极介电层，设置在多个所述隔开的半导体层上；以及一金属栅极电极层，设置在该高介电常数栅极介电层上；
多个绝缘间隔物，设置在该栅极电极结构的相对侧上，
其中沿着该第一方向，多个所述绝缘间隔物的一高度为该栅极电极层的一高度的0.5％至50％；
一绝缘层，设置在该栅极电极层的一最上方部分的相对侧上；以及
一层间介电层，设置在该绝缘层的相对侧上，
其中该绝缘层的材料不同于多个所述绝缘间隔物、该栅极介电层与该层间介电层的材料。
2.如权利要求1所述的半导体装置，其特征在于，一最上方高介电常数栅极介电层沿着该栅极电极层的相对侧壁延伸，且该最上方高介电常数栅极介电层在该栅极电极层的该高度的0.5％至50％处具有一顶表面。
3.如权利要求1所述的半导体装置，其特征在于，还包括一蚀刻停止层，沿着该层间介电层的相对侧壁在该第一方向延伸，其中沿着该第一方向，该蚀刻停止层的一高度小于该栅极电极层的该高度。
4.如权利要求3所述的半导体装置，其特征在于，该蚀刻停止层的该高度与多个所述绝缘间隔物的该高度的比例为40:1至1:1。
5.如权利要求1所述的半导体装置，其特征在于，多个所述绝缘间隔物包括多个第一间隔物与多个第二间隔物，且多个所述第一间隔物的侧壁与多个所述第二间隔物的侧壁对齐。
6.如权利要求1至5中任一项所述的半导体装置，其特征在于，还包括：一源极/漏极结构，设置在多个所述隔开的半导体层的相对侧上。
7.如权利要求6所述的半导体装置，其特征在于，其中该层间介电层设置在该源极/漏极结构上。
8.如权利要求6所述的半导体装置，其特征在于，还包括：一内间隔物，设置在多个所述隔开的半导体层与该源极/漏极结构之间。
9.如权利要求1至5中任一项所述的半导体装置，其特征在于，沿着该第一方向，该高介电常数栅极介电层在多个所述隔开的半导体层的一最上方半导体层上延伸1纳米至20纳米。
10.如权利要求1至5中任一项所述的半导体装置，其特征在于，沿着该第一方向，多个所述绝缘间隔物在多个所述隔开的半导体层的一最上方半导体层上延伸1纳米至20纳米。
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