TWI795748B - 半導體元件的製造方法及半導體元件 - Google Patents

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Abstract

一種半導體元件包含設置在基板上方的半導體奈米結構、與半導體奈米結構接觸的源極/汲極磊晶層、設置在半導體奈米結構的每個通道區域上並圍繞每個通道區域的閘極介電質層、設置在閘極介電質層上並圍繞每個通道區域的閘極電極層，以及分別設置在空間中的絕緣間隔物。空間由相鄰的半導體奈米結構、閘極電極層以汲源極/汲極區域定義。源極/汲極磊晶層包含具有不同Ge含量的多個經摻雜的SiGe層，並且源極/汲極磊晶層中的至少一層是非摻雜的SiGe或Si。

Description

半導體元件的製造方法及半導體元件
本揭露係有關於一種半導體元件的製造方法以及半導體元件。
隨著半導體工業為了追求更高的元件密度，更高的性能和更低的成本而向奈米技術製程節點發展，來自製造和設計問題的挑戰導致了三維設計的發展，例如多維設計。閘場效電晶體(FET)，包括鰭式FET(Fin FET)和環繞閘極(GAA)FET。在Fin FET中，閘極電極與通道區域的三個側表面相鄰，並且閘極介電質層插入其間。因為閘極結構在三個表面上包圍(包裹)鰭，所以電晶體實質上具有三個閘極，控制通過鰭或通道區域的電流。不幸的是，通道的第四部分，其底部遠離閘極電極，因此沒有受到嚴格的閘極控制。相反，在GAA FET中，通道區域的所有側面都被閘極電極包圍，這允許在通道區域中進行更充分的耗盡，並且由於更陡的亞閾值電流擺幅(SS)而導致較短的短通道效應和較小的汲極引致能障下降 (DIBL)。隨著電晶體尺寸的不斷縮小，需要進一步改進GAA FET。
在本揭露的一些實施方式中，一種半導體元件的製造方法包含：形成多個第一半導體層以及多個第二半導體層交替堆疊之鰭結構；形成犧牲閘極結構於鰭結構上方；蝕刻鰭結構之未被犧牲閘極結構覆蓋之源極/汲極區域，從而形成源極/汲極空間；形成基極磊晶層於源極/汲極空間之底部；以及形成源極/汲極磊晶層於基極磊晶層上，其中基極磊晶層包含非摻雜半導體材料。
在本揭露的一些實施方式中，一種半導體元件的製造方法包含：形成多個第一半導體層以及多個第二半導體層交替堆疊之鰭結構；形成犧牲閘極結構於鰭結構上方；蝕刻鰭結構之未被犧牲閘極結構覆蓋之源極/汲極區域，從而形成源極/汲極空間；橫向蝕刻多個第一半導體層通過源極/汲極空間；以及形成由介電材料製成之內部間隔物於經蝕刻之每一多個第一半導體層之端部上；形成基極磊晶層於源極/汲極空間之底部；以及形成源極/汲極磊晶層於基極磊晶層上，其中選自由微影製程以及蝕刻製程所組成之群組中之至少一製程執行於基極磊晶層形成之後且於源極/汲極磊晶層形成之前。
在本揭露的一些實施方式中，一種半導體元件包含：多個半導體奈米結構，設置於基板上方；源極/汲極磊晶層， 與多個半導體奈米結構接觸；閘極介電質層，設置於多個半導體奈米結構之每一通道區域上並圍繞多個半導體奈米結構之每一通道區域；閘極電極層，設置於閘極介電質層上並圍繞每一通道區域；以及多個絕緣間隔物，分別設置於多個空間中，多個空間由相鄰之多個半導體奈米結構、閘極電極層以及源極/汲極區域定義，其中源極/汲極磊晶層包含未摻雜之基極磊晶層以及形成於基極磊晶層上之彼此具有不同組成之多個磊晶半導體層。
10:基板
11,29:鰭結構
15:隔離絕緣層
20:第一半導體層
21:源極/汲極空間
22:空腔
25:半導體奈米結構/通道層/第二半導體層
30:第一絕緣層
35:內部間隔物
40:犧牲閘極結構
41:犧牲閘極介電質層
42:犧牲閘極電極層
43:襯墊氮化矽層
44:氧化矽遮罩層
45:側壁間隔物/第一覆蓋層
49:基極磊晶層
50,55:源極/汲極磊晶層
50-1:第一磊晶層
50-2:第二磊晶層
50-3:第三磊晶層
51,53:覆蓋層
68:蝕刻停止層
70:ILD層
72:導電接觸層
75:導電接觸塞
82:閘極介電質層
84,84N,84P:閘極電極層
T1:厚度
W1:寬度
X,Y,Z:方向
Y1-Y1,Y2-Y2,Y3-Y3:線
當結合附圖閱讀時，得以自以下詳細描述最佳地理解本揭露。應強調，根據本領域之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚起見，可任意地增大或減小各種特徵之尺寸。
第1A圖至第1D圖繪示了根據本揭露實施方式的半導體FET元件的各種視圖。第1A圖是沿著X方向(源極-汲極方向)的剖面圖。第1B圖是與第1A圖的線Y1-Y1對應的剖面圖。第1C圖是與第1A圖的線Y2-Y2對應的剖面圖。第1D圖繪示對應於第1A圖的線Y3-Y3的剖面圖。
第2圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第3圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第4A圖和第4B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第5圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第6圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第7圖繪示了根據本揭露的實施方式的製造半導體GAA FET元件的各個階段之一。
第8圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第9A圖和第9B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第10A圖和第10B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第11A圖和第11B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第12A圖和第12B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第13A圖和第13B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第14A圖和第14B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第15A圖和第15B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第16A圖和第16B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第17A圖和第17B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第18A圖和第18B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一。
第19A圖、第19B圖、第19C圖和第19D圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段。
第20圖繪示了根據本揭露的實施方式的源極/汲極磊晶層的組成變化(輪廓)。
第21A圖和第21B圖繪示了根據本揭露實施方式的製造半導體GAA FET元件的各個階段之一的剖面圖。
第22A圖和第22B圖繪示了根據本揭露實施方式的半導體GAA FET元件的剖面圖。
應當理解，以下揭露內容提供用於實施本揭露之不同特徵的許多不同實施方式或實施方式。以下描述部件及排列之特定實施方式或實施方式以簡化本揭露。當然，此些僅為實施方式，且並不意欲為限制性的。舉例來說，元件之尺寸並不限於所揭露之範圍或值，而可取決於製程條件及/或元件之所期望性質。此外，在如下描述中第一特徵在第二特徵上方或在第二特徵上形成可包含其中第一特徵 與第二特徵形成為直接接觸之實施方式，且亦可包含其中額外特徵可形成為插入第一特徵與第二特徵之間，而使得第一特徵與第二特徵可不直接接觸的實施方式。為了簡化及清楚起見，可以不同比例任意地繪製各種特徵。
另外，為了便於描述，可在本文中使用像是「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(另一些)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。元件可以其他方向(旋轉90度或以其他方向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。另外，術語「由……製成」可意謂「包含」或「由……組成」。在本揭露中，術語「A、B和C之一」是指「A、B和/或C」(A，B，C，A和B、A和C、B和C或A、B和/或C)，除非另有說明，否則不表示來自A的一個元素、來自B的一個元素和來自C的一個元素。
通常，當透過選擇性地蝕刻犧牲半導體層來釋放像是奈米線(NW)和奈米層之類的奈米結構時，難以控制橫向蝕刻量。在去除虛設多晶矽閘極之後執行NW釋放蝕刻製程時，可以蝕刻NW的側端，這是因為用於NW釋放蝕刻的橫向蝕刻控制或蝕刻積存不足。如果沒有蝕刻停止層，則閘極電極可以接觸源極/汲極(源極/汲極)磊晶層。此外，對閘極到汲極電容(Cgd)的影響更大。如果在閘極 與源極/汲極區域之間不存在介電膜，則Cgd變大，這將降低電路速度。此外，在FinFET或GAA FET中，要求源極/汲極(源極/汲極)磊晶層無缺陷。在本揭露中，提供了一種用於製造用於GAA FET和堆疊通道FET的源極/汲極(源極和/或汲極)磊晶層的新方法。在本揭露中，源極/汲極是指源極和/或汲極。注意，在本揭露中，源極和汲極可互換使用，並且其結構基本上相同。
第1A圖至第1D圖繪示了根據本揭露實施方式的半導體GAA FET元件的各種視圖。第1A圖是沿著X方向(源極-汲極方向)的剖面圖。第1B圖是與第1A圖的線Y1-Y1對應的剖面圖。第1C圖是與第1A圖的線Y2-Y2對應的剖面圖。第1D圖繪示了與第1A圖的線Y3-Y3對應的剖面圖。在一些實施方式中，第1A圖至第1D圖的半導體GAA FET元件是p型FET。
如第1A圖至第1C圖所示，半導體奈米結構25設置於半導體基板10上方，並且沿著Z方向(相對於基板10的主表面的法線方向)垂直地排列。在一些實施方式中，基板10至少在其表面部分上包含單晶半導體層。基板10可以包含單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb以及InP。在某些實施方式中，基板10由矽晶體製成。
基板10在其表面區域中可以包含一個或多個緩衝層(圖未示)。緩衝層可以用來將晶格常數從基板的晶格 常數逐漸改變為源極/汲極區域的晶格常數。緩衝層可以由磊晶生長的單晶半導體材料形成，例如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP以及InP。在特定實施方式中，基板10包含磊晶生長在矽基板10上的鍺化矽(SiGe)緩衝層。SiGe緩衝層的鍺濃度可以從最底部緩衝層的鍺的30原子%增加到最頂部緩衝層的鍺的70原子%。
如第1A圖至第1C圖所示，將作為通道層的半導體線或片(統稱為半導體奈米結構)25設置在基板10上方。在一些實施方式中，半導體奈米結構25設置在從基板10突出的鰭結構11(底部鰭結構11)上方(參見第3圖)。每個通道層25被閘極介電質層82以及閘極電極層84圍繞。在一些實施方式中，半導體奈米結構25的厚度T1在大約5nm至大約60nm的範圍內，並且半導體奈米結構25的寬度W1在大約5nm至大約120nm的範圍內。在一些實施方式中，半導體線或片的寬度大於厚度。在某些實施方式中，半導體奈米結構25的寬度是厚度的兩倍或五倍。在一些實施方式中，半導體奈米結構25由Si、SiGe或Ge製成。
在一些實施方式中，在半導體奈米結構25的通道與閘極介電質層82之間形成界面介電質層。在一些實施方式中，閘極介電質層82包含高k介電質層。閘極結構包含閘極介電質層82、閘極電極層84和側壁間隔物45。第 1A圖至第1C圖繪示了四個半導體奈米結構25，半導體奈米結構25的數量不限於四個，並且可以小至一個或多於四個，並且可以多達十個。藉由調整半導體線的數量，可以調整GAA FET元件的驅動電流。
此外，源極/汲極磊晶層50設置在基板10上方。源極/汲極磊晶層50與通道層25的端面直接接觸，並且藉由絕緣內部間隔物35以及閘極介電質層82與閘極電極層84隔開。在一些實施方式中，基極磊晶層49形成在源極/汲極磊晶層50下方。在一些實施方式中，半導體奈米結構25以及基極磊晶層49由相同的材料製成，例如Si、SiGe或Ge，除了摻雜條件(摻雜元素和/或摻雜濃度)。在一些實施方式中，基極磊晶層49由非摻雜半導體材料製成，並且半導體奈米結構25由與基極磊晶層相同的非摻雜或摻雜半導體材料製成。在一些實施方式中，當基極磊晶層49以及半導體奈米結構(線或片)25由SiGe製成時，Ge含量彼此相同或不同。在其他實施方式中，半導體奈米結構25以及基極磊晶層49由不同的半導體材料製成。
在一些實施方式中，附加的絕緣層(圖未示)共形地形成在間隔物區域的內表面上。如第1A圖所示，沿著內部間隔物35的X方向之剖面具有朝著閘極電極的圓頭形凸出(例如，半圓形或U字形)。
層間介電質(ILD)層70設置在源極/汲極磊晶層50上方，並且導電接觸層72設置在源極/汲極磊晶層50上，並且穿過ILD層70的導電接觸塞75設置在導電 接觸層72上方。導電接觸層72包含一層或多層導電材料。在一些實施方式中，導電接觸層72包含矽化物層，例如WSi、NiSi、TiSi或CoSi或其他適合的矽化物材料或金屬元素以及矽和/或鍺的合金。在一些實施方式中，蝕刻停止層68設置在側壁間隔物45和ILD層70之間並且在磊晶層50的上表面的一部分上。
在一些實施方式中，如第1A圖至第1D圖中所示的FET可以是p型FET。源極/汲極磊晶層包含一層或多層Si、SiGe、Ge、SiGeSn、SiSn以及GeSnP。在一些實施方式中，源極/汲極磊晶層還包含硼(B)。
第2圖至第18B圖繪示了根據本揭露之一實施方式的製造半導體FET元件的各個階段。應當理解，可以在第2圖至第18B圖所示的製程之前、之中以及之後提供另外的操作，並且對於該方法另外的實施方式，以下描述的一些操作可以替換或消除。操作/製程的順序可以互換。如第1A圖至第1D圖描述與前述實施方式相同或相似的材料、配置、尺寸和/或製程可以在第2圖至第18B圖的實施方式被採用，其詳細說明可以省略。
如第2圖所示，第一半導體層20以及第二半導體層25交替地形成在基板10上方。第一半導體層20以及第二半導體層25由具有不同晶格常數的材料製成，並且可以包含一層或多層Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。
在一些實施方式中，第一半導體層20和第二半導 體層25由Si、Si化合物、SiGe、Ge或Ge化合物製成。在一些實施方式中，第一半導體層20是Si1-xGex，其中x等於或大於約0.1且等於或小於約0.6，並且第二半導體層25是Si或Si1-yGey，其中y小於x且等於或小於約0.2。在本揭露中，“M化合物”或“M基化合物”是指該化合物的大部分是M。
在其他實施方式中，第二半導體層25是Si1-xGex，其中x等於或大於約0.1且等於或小於約0.6，並且第一半導體層20是Si或Si1-yGey，其中y小於x且等於或小於約0.2。
第一半導體層20以及第二半導體層25磊晶形成在基板10上方。第一半導體層20的厚度可以等於或大於第二半導體層25的厚度，並且在一些實施方式中在約5nm至約60nm的範圍內，並且在其他實施方式中在約10nm至約30nm的範圍內。在一些實施方式中，第二半導體層25的厚度在約5nm至約60nm的範圍內，並且在其他實施方式中在約10nm至約30nm的範圍內。第一半導體層20的厚度可以與第二半導體層25的厚度相同或不同。儘管在第2圖中繪示了四個第一半導體層20以及四個第二半導體層25，但是數量不限於四個，並且可以是1、2、3或大於4，並且小於20。在一些實施方式中，第一半導體層20的數量比第二半導體層25的數量多一個(即，頂層是第一半導體層)。
如第3圖所示，在形成堆疊的半導體層之後，藉 由使用一個或多個微影以及蝕刻操作來形成鰭結構。可以藉由任何適合的方法來圖案化鰭結構。舉例來說，可以使用一個或多個微影製程來圖案化鰭結構，微影製程包含雙圖案化製程或多圖案化製程。通常，雙圖案化或多圖案化製程結合微影以及自對準製程，從而允許產生具有例如間距小於使用單次、直接微影製程可獲得的間距之圖案。舉例來說，在一個實施方式中，在基板上方形成犧牲層並使用微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後，去除犧牲層，並且可以使用剩餘的間隔物來圖案化鰭結構。
如第3圖所示，鰭結構29在X方向上延伸並且在Y方向上排列。鰭結構的數量不限於如第3圖所示的兩個，並且數量可以小至一個或三個或更多。在一些實施方式中，在鰭結構29的兩側上形成一個或多個虛設鰭結構，以提高圖案化操作中的圖案保真度。如第3圖所示，鰭結構29具有由堆疊第一半導體層20、第二半導體層25以及鰭結構(阱部)11構成的上部。
在一些實施方式中，鰭結構29的沿著Y方向的上部之寬度在約10nm至約40nm的範圍內，並且在其他實施方式中在約20nm至約30nm的範圍內。
在形成鰭結構29之後，在基板上方形成包含一層或多層絕緣材料的絕緣材料層，以使鰭結構完全嵌入絕緣層中。用於絕緣層的絕緣材料可以包含藉由LPCVD(低壓化學氣相沉積)、電漿增強CVD(PECVD)或可流動 CVD形成的氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、SiCN、氟矽酸鹽玻璃(FSG)或低k介電材料。在形成絕緣層之後可以執行退火操作。然後，執行像是化學機械拋光(CMP)方法和/或回蝕方法之類的平坦化操作，使得最上面的第二半導體層25的上表面自絕緣材料層曝露。在一些實施方式中，在形成絕緣材料層之前，在鰭結構上方形成一個或多個鰭襯層。在一些實施方式中，鰭襯層包含形成在基板10上方以及鰭結構11底部的側壁上方的第一鰭襯層，以及形成在第一鰭襯層上的第二鰭襯層。鰭襯層由氮化矽或基於氮化矽的材料(例如，SiON、SiCN或SiOCN)製成。可以透過像是物理氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)的一種或多種製程來沉積鰭襯層，儘管任何可接受的製程可利用。
然後，如第3圖所示，絕緣材料層凹陷以形成隔離絕緣層15，以使鰭結構29的上部位曝露。透過此操作，鰭結構29藉由隔離絕緣層15彼此分離，該隔離絕緣層15也被稱為淺溝渠隔離(STI)。隔離絕緣層15可以由適合的介電材料製成，像是氧化矽、氮化矽、氮氧化矽、氟矽酸鹽玻璃(FSG)、低k介電質(像是，碳摻雜氧化物)、極低k介電質(像是，多孔碳摻雜氧化矽材料)、聚合物(像是，聚醯亞胺)、其組合或諸如此類。在一些實施方式中，透過像是CVD、可流動CVD(FCVD)或旋塗玻璃製程的製程形成隔離絕緣層15，儘管任何可接受的製程可利用。
在一些實施方式中，隔離絕緣層15凹陷直到鰭結構(阱層)11的上部位被曝露。在其他實施方式中，鰭結構11的上部位不曝露。第一半導體層20是隨後被部分去除的犧牲層，並且第二半導體層25隨後形成為半導體線，作為p型GAA FET的通道層。在其他實施方式中，第二半導體層25是隨後被部分去除的犧牲層，並且第一半導體層20隨後形成為半導體線作為通道層。
如第4A圖以及第4B圖所示，在形成隔離絕緣層15之後，形成犧牲(虛設)閘極結構40。第4A圖以及第4B圖繪示了在暴露的鰭結構29上方形成犧牲閘極結構40之後的結構。在將成為通道區域的鰭結構的部位上方形成犧牲閘極結構40。犧牲閘極結構40定義了GAA FET的通道區域。犧牲閘極結構40包含犧牲閘極介電質層41以及犧牲閘極電極層42。犧牲閘極介電質層41包含一層或多層絕緣材料，像是基於氧化矽的材料。在一個實施方式中，使用藉由CVD形成的氧化矽。在一些實施方式中，犧牲閘極介電質層41的厚度在約1nm至約5nm的範圍內。
藉由首先在鰭結構上方毯式沉積犧牲閘極介電質層41形成犧牲閘極結構40。然後，將犧牲閘極電極層毯式沉積在犧牲閘極介電質層上以及鰭結構上方，使得鰭結構完全嵌入在犧牲閘極電極層中。犧牲閘極電極層包含像是多晶矽或非晶矽之類的矽。在一些實施方式中，犧牲閘極電極層的厚度在約100nm至約200nm的範圍內。在 一些實施方式中，對犧牲閘極電極層進行平坦化操作。使用包含LPCVD以及PECVD、PVD、ALD或其他適合的製程的CVD來沉積犧牲閘極介電質層以及犧牲閘極電極層。隨後，在犧牲閘極電極層上方形成遮罩層。遮罩層包含襯墊氮化矽層43以及氧化矽遮罩層44。
接下來，如第4A圖以及第4B圖所示，在遮罩層上執行圖案化操作，並且將犧牲閘極電極層圖案化成為犧牲閘極結構40。犧牲閘極結構包含犧牲閘極介電質層41，犧牲閘極電極層42(例如，多晶矽)、襯墊氮化矽層43以及氧化矽遮罩層44。如第4A圖以及第4B圖所示，藉由圖案化犧牲閘極結構，第一以及第二半導體層的堆疊層部分地暴露在犧牲閘極結構的相反側上，從而定義了源極/汲極區域。在本揭露中，源極和汲極可互換使用，並且其結構基本相同。在第4A圖以及第4B圖中，在兩個鰭結構上方形成一個犧牲閘極結構，但是犧牲閘極結構的數量不限於一個。在一些實施方式中，兩個或更多個犧牲閘極結構在X方向上排列。在某些實施方式中，在犧牲閘極結構的兩側上形成一個或多個虛設犧牲閘極結構以提高圖案保真度。
此外，如第4A圖以及第4B圖所示，用於側壁間隔物的第一覆蓋層45形成在犧牲閘極結構40上方。第一覆蓋層45以保形的方式沉積，使得其形成為在垂直表面(像是，犧牲閘極結構的側壁、水平表面以及頂部)上具有基本相等的厚度。在一些實施方式中，第一覆蓋層45的 厚度在約5nm至約20nm的範圍內。第一覆蓋層45包含氮化矽、SiON、SiCN、SiCO、SiOCN或任何其他適合的介電材料中之一種或多種。第一覆蓋層45可以藉由ALD或CVD或任何其他適合的方法形成。
第5圖繪示了沿著X方向的剖面圖。接下來，如第5圖所示，非均向性蝕刻第一覆蓋層45以去除設置在源極/汲極區域上的第一覆蓋層45，同時在犧牲閘極結構40的側面上保留第一覆蓋層45作為側壁間隔物。藉由使用一個或多個微影以及蝕刻操作，在源極/汲極區域處向下蝕刻第一半導體層20以及第二半導體層25，從而形成源極/汲極空間21。在一些實施方式中，基板10(或鰭結構11的底部)也被部分蝕刻。在一些實施方式中，分開製造n型FET以及p型FET，並且在這種情況下，處理一種類型的FET之區域，而另一種類型的FET的區域被保護層覆蓋，像是氮化矽。在一些實施方式中，如第5圖所示，凹陷的鰭結構為U字形。在其他實施方式中，凹陷的鰭結構為V字形，繪示了矽晶體的(111)晶面。在其他實施方式中，凹陷為倒梯形或矩形。
在一些實施方式中，藉由可以是非均向性的乾式蝕刻製程來形成凹陷。可以使用包含BF2、Cl2、CH3F、CH4、HBr、O2、Ar、其他蝕刻劑氣體的製程氣體混合物來執行非均向性蝕刻製程。電漿是在連接到處理腔室之分開的電漿產生腔室中產生的遠端電漿。可以藉由產生電漿的任何適合的方法將製程氣體激發成電漿，例如變壓器耦 合電漿(TCP)系統、感應耦合電漿(ICP)系統以及磁增強反應離子技術。在電漿蝕刻製程中使用的製程氣體包含像是H2、Ar、其他氣體或多種氣體之組合的蝕刻氣體。在一些實施方式中，載體氣體例如N2、Ar、He、Xe使用氫(H)自由基進行電漿蝕刻製程。H自由基可以藉由使H2氣體流入電漿產生腔室中並點燃電漿產生腔室內的電漿而形成。在一些實施方式中，可以在電漿產生腔室中將另外的氣體(例如，Ar)點燃為電漿。H自由基可以選擇性地蝕刻(111)平面或(110)平面上方的(100)平面。在一些情況下，(100)平面的蝕刻速率可以是(111)平面的蝕刻速率的約三倍。因為這種選擇性，在第二圖案化製程期間，由H自由基進行的蝕刻可能趨於沿著矽的(111)平面或(110)平面減慢或停止。
進一步地，如第6圖所示，在源極/汲極空間21中的X方向上橫向蝕刻第一半導體層20，從而形成空腔22。當第一半導體層20是SiGe並且第二半導體層25是Si時，第一半導體層20可以藉由使用濕式蝕刻劑，例如但不限於H2O2、CH3COOH以及HF的混合溶液，然後以H2O清潔。在一些實施方式中，藉由混合溶液的蝕刻以及藉由水的清潔被重複10至20次。在一些實施方式中，混合溶液的蝕刻時間在約1分鐘至約2分鐘的範圍內。在一些實施方式中，混合溶液在約60℃至約90℃的溫度範圍內使用。在一些實施方式中，使用其他蝕刻劑。
接下來，如第7圖所示，第一絕緣層30共形地形 成在第一半導體層20之蝕刻的側端上以及源極/汲極空間21中第二半導體層25的端面上並且在犧牲閘極結構40上方。第一絕緣層30包含氮化矽和氧化矽之一、SiON、SiOC、SiCN以及SiOCN、或任何其他適合的介電材料。第一絕緣層30由與側壁間隔物(第一覆蓋層)45不同的材料製成。在一些實施方式中，第一絕緣層30的厚度在約1.0nm至約10.0nm的範圍內。在其他實施方式中，第一絕緣層30的厚度在約2.0nm至約5.0nm的範圍內。可以藉由ALD或任何其他適合的方法來形成第一絕緣層30。藉由共形地形成第一絕緣層30，空腔22被第一絕緣層30完全填充。
如第8圖所示，在形成第一絕緣層30之後，執行蝕刻操作以部分地去除第一絕緣層30，從而形成內部間隔物35。在一些實施方式中，內部間隔物35的端面比第二半導體層25的端面凹陷更多。凹陷量在約0.2nm至約3nm的範圍內，並且在其他實施方式中為0.5nm至約2nm的範圍內。在其他實施方式中，凹陷量小於0.5nm並且可以等於零(即，內部間隔物35的端面以及第二半導體層25的端面彼此齊平)。
在一些實施方式中，在形成第一絕緣層30之前，形成厚度小於第一絕緣層30的附加絕緣層，因此內部間隔物35具有兩層結構。在一些實施方式中，內部間隔物35的寬度(橫向長度)並非恆定。
在圖中，在第9A圖以及第9B圖至第18A圖以 及第18B圖中，“A”圖繪示n型FET，而“B”圖繪示p型FET。
隨後，如第9A圖以及第9B圖所示，在源極/汲極空間21底部的凹陷鰭結構11上形成基極磊晶層49。在一些實施方式中，基極磊晶層49是非摻雜Si或非摻雜SiGe。在一些實施方式中，除了摻雜條件(像是摻雜元素和/或摻雜濃度)之外，基極磊晶層49的半導體材料以及第二半導體層25的半導體材料(例如，Si、SiGe或Ge)相同。在一些實施方式中，基極磊晶層49由非摻雜半導體材料製成，並且第二半導體層25由與基極磊晶層相同的非摻雜或摻雜的半導體材料製成。在一些實施方式中，當基極磊晶層49以及第二半導體層25由SiGe製成時，Ge含量彼此相同或不同。在其他實施方式中，第二半導體層25以及基極磊晶層49由不同的半導體材料製成。
在一些實施方式中，取決於設計和製程要求，基極磊晶層49的厚度在約5nm至約50nm的範圍內。在一些實施方式中，基極磊晶層的頂部等於或低於最底部的內部間隔物35的底部或最底部的第一半導體層20的底部。在一些實施方式中，基極磊晶層不與最底部的內部間隔物35接觸。在其他實施方式中，基極磊晶層與最底部的內部間隔物35接觸。
在一些實施方式中，在基極磊晶層49中沒有形成空隙或接縫。在其他實施方式中，基極磊晶層49的頂部等於或隔離絕緣層15的上表面的約±5nm。基本磊晶層49 藉由CVD、ALD或分子束磊晶(MBE)的磊晶生長方法，使用HCl、SiH2Cl2以及SiH4的Si磊晶層或使用HCl、SiH2Cl2以及GeH4的SiGe磊晶層形成。在一些實施方式中，磊晶生長是選擇性生長包含交替進行的蝕刻操作以及沉積操作。在一些實施方式中，在第二半導體層25的端面上基本上不形成基極磊晶層。在一些實施方式中，在第二半導體層25的端面上形成薄的半導體層(例如，約0.5-1.0nm)。可以在形成源極/汲極磊晶層之前去除薄半導體層。
在一些實施方式中，在形成基極磊晶層49之前，執行清潔操作和/或退火操作。在一些實施方式中，清潔操作包含使用NH3以及NF3的混合氣體進行遠端電漿清潔以去除氧化矽層。在一些實施方式中，退火在約650℃至約700℃的溫度範圍內執行約720秒至約1000秒。
接下來，如第10A圖以及第10B圖所示，用於n型FET的區域被覆蓋層51覆蓋。覆蓋層51藉由使用一種或多種沉積(例如，介電質層沉積)、微影和/或蝕刻操作(例如，圖案化操作)形成。在一些實施方式中，覆蓋層51是光阻劑層或介電質層，像是氮化矽、氧化矽、氧化鋁或任何其他適合的材料。
然後，如第11A圖以及第11B圖所示，在用於p型FET的源極/汲極空間21中形成源極/汲極磊晶層55。關於第19A圖至第19D圖，以下解釋形成源極/汲極磊晶層55的操作。在一些實施方式中，源極/汲極磊晶層55 包含一層或多層摻雜有B的SiGe層。如第11B圖所示，在半導體區域上選擇性地形成源極/汲極磊晶層55。源極/汲極磊晶層55形成為與第二半導體層25的端面接觸，並且形成為與內部間隔物35接觸。
接下來，如第12A圖以及第12B圖所示，從n型FET區域去除覆蓋層51，並且用覆蓋層53覆蓋p型FET的區域。覆蓋層53藉由使用一種或多種沉積、微影和/或蝕刻操作形成。在一些實施方式中，覆蓋層53是光阻劑層或介電質層，例如氮化矽、氧化矽、氧化鋁或任何其他適合的材料。
然後，如第13A圖以及第13B圖所示，在用於n型FET的源極/汲極空間21中形成源極/汲極磊晶層50。關於第19A圖至第19D圖，以下解釋形成源極/汲極磊晶層50的操作。在一些實施方式中，源極/汲極磊晶層50包含一層或多層SiP、SiAs和/或SiCP。如第13A圖所示，在半導體區域上選擇性地形成源極/汲極磊晶層50。源極/汲極磊晶層50形成為與第二半導體層25的端面接觸，並且形成為與內部間隔物35接觸。
隨後，如第14A圖以及第14B圖所示，覆蓋層53被去除。在其他實施方式中，首先形成用於n型FET的源極/汲極磊晶層50，然後形成用於p型FET的源極/汲極磊晶層55。
然後，如第15A圖以及第15B圖所示，形成蝕刻停止層68。蝕刻停止層68包含氮化矽以及氧化矽之一、 SiON、SiOC、SiCN以及SiOCN、或任何其他適合的介電材料。蝕刻停止層68由與側壁間隔物(第一覆蓋層)45不同的材料製成。蝕刻停止層68可以藉由ALD或任何其他適合的方法形成。接下來，在蝕刻停止層68上方形成第一層間介電質(ILD)層70。用於ILD層70的材料具有包含Si、O、C和/或H的化合物，例如氧化矽、SiCOH以及SiOC。像是聚合物的有機材料可以用於ILD層70。
如第16A圖以及第16B圖所示，在形成ILD層70之後，執行像是CMP之類的平坦化操作，以使得犧牲閘極電極層42的頂部位曝露。
然後，如第17A圖以及第17B圖所示，去除犧牲閘極電極層42以及犧牲閘極介電質層41。在去除犧牲閘極結構期間，ILD層70保護源極/汲極磊晶層50以及55。可以使用電漿乾式蝕刻和/或濕式蝕刻來去除犧牲閘極結構。當犧牲閘極電極層42是多晶矽並且ILD層70是氧化矽時，可以使用像是TMAH溶液的濕式蝕刻劑來選擇性地去除犧牲閘極電極層42。此後，使用電漿乾式蝕刻和/或濕式蝕刻去除犧牲閘極介電質層41。
如第17A圖以及第17B圖所示，在去除犧牲閘極結構之後，去除第一半導體層20，從而形成第二半導體層25的線或片(通道區域)。如上，可以使用能夠選擇性地將相對於第二半導體層25蝕刻第一半導體層20的蝕刻劑去除或蝕刻第一半導體層20。如第17A圖所示，由於形成了第一絕緣層(內部間隔物)35，所以第一半導體層20 的蝕刻在內部間隔物35處停止。換句話說，內部間隔物35用作蝕刻第一半導體層20的蝕刻停止層。
在形成第二半導體層25的半導體線或片(通道區域)之後，在每個通道區域周圍形成閘極介電質層82。此外，如第18A圖以及第18B圖所示，閘極電極層84N以及84P形成在閘極介電質層82上。在一些實施方式中，用於n型GAA FET的閘極電極的結構和/或材料不同於用於p型GAA FET的閘極電極的結構和/或材料。
在某些實施方式中，閘極介電質層82包含一層或多層介電材料，例如氧化矽、氮化矽或高k介電材料，其他適合的介電材料和/或其組合。高k介電材料的實施例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適合的高k介電材料和/或其組合。在一些實施方式中，閘極介電質層82包含形成在通道層和介電材料之間的界面層(圖未示)。
閘極介電質層82可以藉由CVD、ALD或任何適合的方法形成。在一個實施方式中，使用像是ALD的高度保形沉積製程來形成閘極介電質層82，以確保在每個通道層周圍形成具有均勻厚度的閘極介電質層。在一個實施方式中，閘極介電質層82的厚度在約1nm至約6nm的範圍內。
閘極電極層形成在閘極介電質層82上以圍繞每個通道層。閘極電極包含一層或多層導電材料，例如多晶矽、 鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合的材料和/或其組合。
閘極電極層可以藉由CVD、ALD、電鍍或其他適合的方法形成。閘極電極層也沉積在ILD層70的上表面上方。然後，藉由使用例如CMP來平坦化ILD層70上方形成的閘極介電質層和閘極電極層，直到ILD層70的頂表面被露出為止。在一些實施方式中，在平坦化操作之後，使閘極電極層84凹陷並且在凹陷的閘極電極層84上方形成蓋絕緣層(圖未示)。蓋絕緣層包含一層或多層基於氮化矽的材料，例如氮化矽。藉由沉積絕緣材料然後進行平坦化操作來形成蓋絕緣層。
在本揭露的某些實施方式中，閘極電極層包含排列在閘極介電質層82上方的一個或多個功函數調整層(圖未示)。功函數調整層由像是單層TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的導電材料製成，或兩種或多種這些材料的多層。在一些實施方式中，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一個或多個用作p通道FET的功函數調整層。對於n通道FET，TaN、TaAlC、TiN、TiC、CoTiAl、HfTi、TiSi和TaSi中的一種或多種用作功函數調整層。功函數調整層可以藉由ALD、PVD、CVD、電子束蒸發或其他適合的製程形成。此外，功函數調整層可以針對可以使用不同金屬層的n通道FET和p通道FET分別形 成。
隨後，藉由使用乾式蝕刻在ILD層70和蝕刻停止層68中形成接觸孔，從而暴露出源極/汲極磊晶層50的上部。在一些實施方式中，源極/汲極磊晶層50在上方形成矽化物層。矽化物層包含WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一種或多種。然後，如第1A圖至第1D圖所示，在接觸孔中形成導電接觸層72。導電接觸層72包含Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一種或多種。此外，在導電接觸層72上形成導電接觸塞75。導電接觸塞75包含Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一層或多層。
應當理解，GAA FET經過進一步的CMOS製程以形成各種特徵，例如接觸/通孔、互連金屬層、介電質層、鈍化層等。
第19A圖至第19D圖繪示了根據本揭露的實施方式的用於製造源極/汲極磊晶層50和55的製程步驟。第20圖繪示了根據本揭露的實施方式的源極/汲極磊晶層的組成變化(剖面)。第20圖還繪示了源極/汲極磊晶層的影像。應當理解，可以在如第19A圖至第19D圖所示的處理之前、之中和之後提供附加的操作。並且對於該方法的另外的實施方式，下面描述的一些操作可以被替換或消除。操作/處理的順序可以互換。與針對前述實施方式描述的前述實施方式相同或相似的材料、配置、尺寸和/或製程可以在第19A圖至第19D圖中的實施方式中採用，其 詳細說明可以省略。
第19A圖繪示了形成基極磊晶層49之後的剖面圖。在形成源極/汲極磊晶層50和55之前，分別執行預清潔操作以去除形成在凹陷鰭結構表面上的氧化物層。
在一些實施方式中，預清潔操作包含使用Ar和/或NH3電漿的電漿處理。在一些實施方式中，處理溫度在約室溫至約300℃的範圍內。然後，使用HCl氣體執行化學清潔操作，以從真空室中去除殘留氣體，否則將導致N/P邊界處的缺陷和類似結核的缺陷。化學清潔的過程溫度高於預清潔溫度，並且在一些實施方式中在約400℃至約700℃的範圍內，並且在其他實施方式中在約500℃至約600℃的範圍內。
如第19B圖所示，在化學清潔之後，形成第一磊晶層50-1。在一些實施方式中，第一磊晶層50-1由用於n型FET的源極/汲極磊晶層50的SiP或SiAs製成，並且由用於p型FET的源極/汲極磊晶層55的摻雜有B的SiGe製成。在一些實施方式中，摻雜劑(例如，P、As或B)擴散到基極磊晶層49中，從而形成輕摻雜區域(具有比第一磊晶層低的摻雜劑濃度和高於基極磊晶層49的摻雜劑濃度)在第一磊晶層50-1和基極磊晶層49之間。
在一些實施方式中，對於p型FET，第二半導體層25由Si1-xGex製成，其中x等於或大於約0.2並且等於或小於約0.3。在一些實施方式中，用於p型FET的第一磊晶層50-1中的Ge含量與第二半導體層25的Ge含 量相同，或者Ge含量之差為約0.01至約0.03。
在一些實施方式中，如第20圖所示，Ge含量隨著第一磊晶層50-1的生長而增加。在一些實施方式中，Ge含量從約0原子%(Si)增加至約15-25原子%，例如20原子%(Si0.8Ge0.2)。在一些實施方式中，第一磊晶層50-1的平均B濃度在約5×1019原子/cm3至約1×1021原子/cm3的範圍內，並且在其他實施方式中，在約1×1020原子/cm3至約5×1020原子/cm3的範圍內。在一些實施方式中，B濃度隨著第一磊晶層50-1的生長而增加。在一些實施方式中，用於p型FET的第一磊晶層50-1藉由使用HCl、SiH2Cl2和GeH4的CVD、ALD或分子束磊晶(MBE)之磊晶生長方法形成。磊晶生長是選擇性生長，包含在一些實施方式中交替進行的蝕刻操作和沉積操作。
在一些實施方式中，對於n型FET，第二半導體層25由Si製成。在一些實施方式中，第一磊晶層50-1不包含Ge，並且由SiP、SiPA或SiAs製成。在一些實施方式中，P或As可以被認為是Si層中的摻雜劑或雜質。當第一磊晶層50-1包含P時，P含量隨著第一磊晶層50-1的生長而增加。在一些實施方式中，第一磊晶層50-1的平均P濃度在約5×1019原子/cm3至約1×1021原子/cm3的範圍內，並且在其他實施方式中，在約1×1020原子/cm3至約5×1020原子/cm3的範圍內。在一些實施方式中，用於n型FET的第一磊晶層50-1藉由使用HCl、 SiH2Cl2和SiH4的CVD、ALD或分子束磊晶(MBE)之磊晶生長方法形成。磊晶生長是在一些實施方式中包含交替進行的蝕刻階段和沉積階段的選擇性生長。
在一些實施方式中，在第二半導體層25上方的第一磊晶層50-1之水平方向上測量的厚度在約2nm至約10nm的範圍內。在基極磊晶層49上的垂直方向上測量的第一磊晶層50-1的厚度小於基極磊晶層的厚度並且大於水平厚度，並且在一些實施方式中，在約10nm至約20nm的範圍內。
用於形成第一磊晶層50-1的製程溫度低於烘烤/退火操作的溫度，並且高於用於形成第一磊晶層50-1的溫度。在一些實施方式中，用於形成第一磊晶層50-1的製程溫度在約550℃至約750℃的範圍內，並且在其他實施方式中在約600℃至約700℃的範圍內。
如第19C圖所示，在形成第一磊晶層50-1之後，形成第二磊晶層50-2。
在一些實施方式中，對於p型FET，第二磊晶層50-2由摻雜有B的SiGe製成。如第20圖所示，Ge含量隨著第二磊晶層50-2的生長而增加。在一些實施方式中，Ge含量從約20原子%增加至高達約30-60原子%。在一些實施方式中，第二磊晶層50-2的平均B濃度等於或高於第一磊晶層50-1的最大B濃度，並且在約1×1019原子/cm3至約5×1021原子/cm3的範圍內，並且在其他實施方式中為約5×1019原子/cm3至約2×1021原子 /cm3。在一些實施方式中，根據設計和/或製程要求，在第二半導體層25的端部之水平方向上測量的第二磊晶層50-2的厚度在約20nm至約60nm的範圍內。在垂直方向上測量的第二磊晶層50-2的厚度大於水平厚度，並且在一些實施方式中在約40nm至約100nm的範圍內。在一些實施方式中，用於p型FET的第二磊晶層50-2藉由使用HCl、SiH2Cl2和GeH4的CVD、ALD或分子束磊晶(MBE)之磊晶生長方法形成。磊晶生長是選擇性生長，包含在一些實施方式中交替進行的蝕刻操作和沉積操作。在一些實施方式中，最後一步是蝕刻操作，以去除第二磊晶層50-2的頂部，使得第二磊晶層不接觸閘極側壁間隔物45。在一些實施方式中，第二磊晶層50-2是與第二半導體層25的最上面的一個接觸。在一些實施方式中，第二磊晶層50-2的頂部比最上面的第二半導體層25的頂部高約1-10nm。用於形成第二磊晶層50-2的製程溫度低於烘烤/退火操作的溫度，並且高於用於形成第一磊晶層50-1的溫度。在一些實施方式中，用於形成第二磊晶層50-2的製程溫度在約550℃至約750℃的範圍內，並且在其他實施方式中在約600℃至約700℃的範圍內。
在一些實施方式中，對於n型FET，第二磊晶層50-2由SiP製成。在一些實施方式中，P含量隨著第二磊晶層50-2的生長而增加。在一些實施方式中，第二磊晶層50-2的平均P濃度等於或高於第一磊晶層50-1的最大P濃度，並且在約1×1019原子/cm3至約5×1021原 子/cm3的範圍內，並且在其他實施方式中為約5×1019原子/cm3至約2×1021原子/cm3。在一些實施方式中，用於n型FET的第二磊晶層50-2藉由使用PH3、SiH2Cl2和SiH4的CVD、ALD或分子束磊晶(MBE)之磊晶生長方法形成。在一些實施方式中，用於形成第二磊晶層50-2的製程溫度在約550℃至約750℃的範圍內，並且在其他實施方式中在約600℃至約700℃的範圍內。
在一些實施方式中，如第19D圖所示，在第二磊晶層50-2上方形成第三磊晶層50-3，以促進隨後的合金形成操作，例如矽化物層的形成。在一些實施方式中，用於p型FET的第三磊晶層50-3由摻雜有B的SiGe製成，而用於n型FET由摻雜有SiP的SiGe製成。
在一些實施方式中，Ge含量隨著第三磊晶層50-3的生長而降低。在一些實施方式中，如第20圖所示，Ge含量從約30-60原子%降低到約20-30原子%。在一些實施方式中，Ge含量基本恆定，並且在約40原子%至約60原子%的範圍內。在一些實施方式中，第三磊晶層50-3的平均Ge含量小於第二磊晶層的Ge含量並且高於第一磊晶層的Ge含量。在一些實施方式中，第三磊晶層50-3的平均B或P濃度在約5×1020原子/cm3至約5×1021原子/cm3的範圍內，並且在其他實施方式中為約1×1021原子/cm3至約3×1021原子/cm3的範圍內。在一些實施方式中，B或P濃度隨著第三磊晶層50-3的生長而降低。在其他實施方式中，第三磊晶層50-3中的B或P濃度基 本恆定。在一些實施方式中，取決於設計和/或製程要求，在第二半導體層25的端部的水平方向上測量的第三磊晶層50-3的厚度在約10nm至約30nm的範圍內。在垂直方向上測量的第三磊晶層50-3的厚度大於水平厚度，並且在一些實施方式中在約20nm至約60nm的範圍內。在一些實施方式中，用於p型FET的第三磊晶層50-3藉由使用HCl、SiH2Cl2和GeH4的CVD、ALD或分子束磊晶(MBE)之磊晶生長方法形成。在一些實施方式中，用於n型FET的第三磊晶層50-3藉由使用PH3、SiH2Cl2和SiH4的CVD、ALD或分子束磊晶(MBE)之磊晶生長方法形成。在一些實施方式中，用於形成第三磊晶層50-3的製程溫度在約600℃至約700℃的範圍內。在一些實施方式中，除了第三磊晶層之外或非第三磊晶層，執行將B或P導入第二磊晶層或第三磊晶層中的離子注入操作。在一些實施方式中，第三磊晶層50-3與第一磊晶層50-1直接接觸，並且在其他實施方式中，第三磊晶層50-3與第一磊晶層50-1與第二磊晶層50-2分離。
在一些實施方式中，藉由改變原位沉積的沉積條件(例如，氣體、壓力和/或溫度)在同一腔室中連續形成第一磊晶層至第三磊晶層，而基極磊晶層是在不同的腔室中形成異位沉積，與源極/汲極磊晶層的形成不同(不連續)。在一些實施方式中，基極磊晶層49是輕摻雜的，其摻雜量小於第一磊晶層的摻雜量(例如，比第一磊晶層的摻雜量少約1/100至約1/10)。在一些實施方式中，由於雜質 或Ge從源極/汲極磊晶層50或55擴散，因此可以摻雜基極磊晶層49。在一些實施方式中，如果有的話，摻雜量為約1×1017原子/cm3至約0.5×1019原子/cm3。
第21A圖以及第21B圖繪示了在形成源極/汲極空間21之後的結構。在第21A圖中未繪示犧牲閘極結構。在一些實施方式中，如第21A圖所示，當閘極長度較小時，例如，在從約5nm到約9nm的範圍內，從鰭結構11的頂部開始的源極/汲極空間21的深度在約5nm至約30nm的範圍內，源極/汲極空間21的底部形狀為V字形。在一些實施方式中，如第21B圖所示，當閘極長度較大時，例如，在約20nm至約50nm的範圍內，從鰭結構11的頂部開始的源極/汲極空間21的深度在約15nm至約50nm的範圍內，並且源極/汲極空間21的底部形狀為U字形。
第22A圖以及第22B圖繪示了根據本揭露的實施方式的半導體GAA FET元件的剖面圖。與針對前述實施方式描述的前述實施方式相同或相似的材料、配置、尺寸和/或製程可以在第22A圖以及第22B圖的實施方式中採用，其詳細說明可以省略。
在一些實施方式中，如第22A圖所示，基極磊晶層49的底部(源極/汲極空間21的底部)是V字形。在一些實施方式中，源極/汲極空間21的V字形凹陷藉由乾式蝕刻製程形成，其可以是非均向性的。可以使用包含BF2、Cl2、CH3F、CH4、HBr、O2、Ar、其他蝕刻劑氣體的 製程氣體混合物來執行非均向性蝕刻製程。電漿是在連接到處理室之單獨的電漿產生室中產生的遠端電漿。可以藉由產生電漿的任何適合的方法將製程氣體激發成電漿，例如變壓器耦合電漿(TCP)系統、感應耦合電漿(ICP)系統以及磁增強反應離子技術。在電漿蝕刻製程中使用的製程氣體包含像是H2、Ar、其他氣體或多種氣體的蝕刻氣體。在一些實施方式中，載氣例如N2、Ar、He和Xe被用於使用氫(H)自由基的電漿蝕刻製程中。H自由基可以藉由使H2氣體流入電漿產生室中並點燃電漿產生室內的電漿而形成。在一些實施方式中，可以將另外的氣體例如Ar點燃到電漿產生室內的電漿中。H自由基可以在(111)平面或(110)平面上選擇性地蝕刻(100)平面。在一些情況下，(100)平面的蝕刻速率可以是(111)平面的蝕刻速率的約三倍。由於該選擇性，在第二圖案化製程期間，由H自由基進行的蝕刻可能趨於沿著矽的(111)平面或(110)平面減慢或停止。V字形凹槽可同時應用於n型和p型FET。
在一些實施方式中，如第22B圖所示，通道區域由第一半導體層20構成。在一些實施方式中，第一半導體層20由SiGe製成，第二半導體層25由Si製成。在第6圖所示的橫向蝕刻中，橫向蝕刻第二半導體層25而非第一半導體層20，並且在第二半導體層的蝕刻端面上形成內部間隔物35。基極磊晶層49由與第一半導體層20相同的材料(SiGe)製成。如第17A圖以及第17B圖，去除第 二半導體層25而非第一半導體層20，並且在第一半導體層20周圍形成閘極結構。在一些實施方式中，第22B圖所示的FET是p型FET。在一些實施方式中，第22B圖中所示的p型FET形成在基板上方，此基板與第18A圖所示的形成n型FET於基板上的基板相同。
在本揭露的實施方式中，首先在源極/汲極空間中形成作為非摻雜半導體層的基極磊晶層49。由於未摻雜的Si或SiGe層的生長速率相對小於摻雜的Si或SiGe層的生長速率，因此可以抑制或避免在源極/汲極磊晶層中形成空隙或接縫。此外，非摻雜基極磊晶層可以改善短通道效應。在一些實施方式中，藉由改變一個或多個沉積條件，在同一腔室中連續地進行基極磊晶層49的磊晶生長和源極/汲極磊晶層50或55的磊晶生長(原位沉積)。
將理解的是，在本文中並非必須討論所有優點，對於所有實施方式或實施例不需要特定的優點，並且其他實施方式或實施例可以提供不同的優點。
根據本揭露的一個態樣，形成第一半導體層和第二半導體層交替堆疊的鰭結構，在鰭結構上方形成犧牲閘極結構，其中源極/汲極區域為使未被犧牲閘極結構覆蓋的鰭結構凹陷，從而形成源極/汲極空間，在源極/汲極空間的底部形成基極磊晶層，並形成源極/汲極磊晶層在基極磊晶層上。基極磊晶層包含未摻雜的半導體材料。在前述和以下的一個或多個實施方式中，第二半導體層和基極磊晶層由相同的半導體材料製成。在前述和以下的一個或多個實 施方式中，半導體元件是n型場效電晶體(FET)，並且非摻雜半導體材料是非摻雜Si。在前述和以下的一個或多個實施方式中，半導體元件是p型場效電晶體(FET)，並且非摻雜半導體材料是非摻雜SiGe。在前述和以下的一個或多個實施方式中，通過源極/汲極空間橫向蝕刻第一半導體層，並且在每個蝕刻的第一半導體層的端部上形成由介電材料製成的內部間隔物。在形成內部間隔物之後形成基極磊晶層。在前述和以下的一個或多個實施方式中，基極磊晶層不與內部間隔物接觸。在前述和以下的一個或多個實施方式中，半導體元件是n型場效電晶體(FET)。在源極/汲極磊晶層的形成中，在基極磊晶層上形成由SiP製成的第一磊晶層，在第一磊晶層上形成P含量高於第一磊晶層的第二磊晶層。在第二磊晶層上形成P含量低於第二磊晶層的第三磊晶層。在前述和以下的一個或多個實施方式中，半導體元件是p型場效電晶體(FET)。在源極/汲極磊晶層的形成中，在基極磊晶層上形成由SiGe製成的第一磊晶層，在第一磊晶層上形成Ge含量高於第一磊晶層的第二磊晶層。在第二磊晶層上形成Ge含量低於第二磊晶層的第三磊晶層。在前述和以下的一個或多個實施方式中，第一磊晶層包含B，並且隨著第一磊晶層的生長，第一磊晶層的B濃度增加。
根據本揭露的另一態樣，在一種製造半導體元件的方法中，形成第一半導體層和第二半導體層交替堆疊的鰭結構，在鰭結構上方形成犧牲閘極結構。鰭結構的未被犧 牲閘極結構覆蓋的源極/汲極區域被蝕刻，從而形成源極/汲極空間，第一半導體層通過源極/汲極空間被橫向蝕刻，以及在每個蝕刻的第一半導體層的端部上形成由介電材料製成的內部間隔物，在源極/汲極空間的底部形成基極磊晶層，並且在基極磊晶層上形成源極/汲極磊晶層。在形成基極磊晶層之後並且在形成源極/汲極磊晶層之前，執行選自微影製程和蝕刻製程中的至少一種製程。在前述和以下的一個或多個實施方式中，基極磊晶層包含非摻雜半導體材料。在前述和以下的一個或多個實施方式中，第二半導體層和基極磊晶層由相同的半導體材料製成。在前述和以下的一個或多個實施方式中，在源極/汲極磊晶層的形成中，在基極磊晶層上形成第一磊晶層，在第一磊晶層上形成第二磊晶層，以及在第二磊晶層上形成第三磊晶層，以及第一至第三磊晶層藉由改變一個或多個沉積條件連續形成在同一腔室中。在前述和以下的一個或多個實施方式中，基極磊晶層由HCl和選自由SiH4、SiH2Cl2和GeH4組成的群組中的至少一個形成。在前述和以下的一個或多個實施方式中，在基極磊晶層的形成中，交替地執行沉積階段和蝕刻階段。
根據本揭露的另一態樣，在製造半導體元件的方法中，形成第一鰭結構和第二鰭結構，在第一鰭結構和第二鰭結構的每一個中交替地堆疊第一半導體層和第二半導體層。在第一鰭結構上方形成第一犧牲閘極結構，並且在第二鰭結構上方形成第二犧牲閘極結構。藉由蝕刻未被第一 犧牲閘極結構覆蓋的第一鰭結構的第一源極/汲極區域來形成第一源極/汲極空間，並且藉由蝕刻未被第二犧牲閘極結構覆蓋的第二騎結構的第二源極/汲極區域來形成第二源極/汲極空間。在第一源極/汲極空間的底部形成第一基極磊晶層，並且在第二源極/汲極空間的底部形成第二基極磊晶層。第二基極磊晶層被第一覆蓋層覆蓋。第一源極/汲極磊晶層形成在第一基極磊晶層上，同時覆蓋第二基極磊晶層。去除第一覆蓋層。第一源極/汲極磊晶層被第二覆蓋層覆蓋。第二源極/汲極磊晶層形成在第二基極磊晶層上，同時覆蓋第一源極/汲極磊晶層。在前述和以下的一個或多個實施方式中，第一和第二基極磊晶層包含非摻雜半導體材料。在前述和以下的一個或多個實施方式中，第二半導體層以及第一和第二基極磊晶層由相同的半導體材料製成。在前述和以下的一個或多個實施方式中，在形成第一源極/汲極磊晶層時，在第一基極磊晶層上形成第一磊晶層，在第一磊晶層上形成第二磊晶層，在第二磊晶層上形成第三磊晶層，並且第一至第三磊晶層藉由改變一個或多個沉積條件連續形成在同一腔室中。在前述和以下的一個或多個實施方式中，基極磊晶層和第一磊晶層摻雜有P或B，並且基極磊晶層的摻雜量為第一磊晶層的摻雜量的1/100至1/10。
根據本揭露的另一態樣，一種半導體元件，包含設置在基板上方的半導體奈米結構、與半導體奈米結構接觸的源極/汲極磊晶層、設置在半導體奈米結構的每個通道區 域上並包裹在半導體奈米結構的每個通道區域周圍的閘極介電質層、設置在閘極介電質層上並圍繞每個通道區域的閘極電極層以及分別設置在由相鄰的半導體奈米結構、閘極電極層和源極/汲極區域定義的空間中的絕緣間隔物。源極/汲極磊晶層包含未摻雜的基極磊晶層和形成在基極磊晶層上的具有彼此不同的成分的多個磊晶半導體層。在前述和以下的一個或多個實施方式中，多個磊晶半導體層是具有彼此不同的Ge含量的SiGe層。在前述和以下的一個或多個實施方式中，至少一個SiGe層的Ge含量沿SiGe層的生長方向增加。在前述和以下的一個或多個實施方式中，SiGe層中的至少一層包含B，並且多個SiGe層中的至少一層的B含量沿著SiGe層中的至少一層的生長方向增加。在前述和以下的一個或多個實施方式中，基極磊晶層和半導體奈米結構由相同的材料製成。在前述和以下的一個或多個實施方式中，多個磊晶半導體層是具有彼此不同的P含量的SiP層。在前述和以下實施方式中的一個或多個中，至少一個SiP層的P含量沿SiP層的生長方向增加。
根據本揭露的另一態樣，一種半導體元件包含設置在基板上方的半導體奈米結構、與半導體奈米結構接觸的源極/汲極磊晶層、其設置在半導體奈米結構的每個通道區域上並包裹在半導體奈米結構的每個通道區域周圍的閘極介電質層、設置在閘極介電質層上並圍繞每個通道區域的閘極電極層以及分別設置在由相鄰的半導體奈米結構、閘 極電極層和源極/汲極區域定義的空間中的絕緣間隔物。源極/汲極磊晶層包含不與絕緣間隔物的最底部中的一個接觸的非摻雜基極磊晶層和形成在基極磊晶層上的第一磊晶半導體層。在前述和以下的一個或多個實施方式中，第一磊晶層與半導體奈米結構和絕緣間隔物接觸。在前述和以下的一個或多個實施方式中，源極/汲極磊晶層還包含具有與第一磊晶層不同的成分並且形成在第一磊晶層上的第二磊晶層和具有與第二磊晶層不同的成分並形成在第二磊晶層上的第三磊晶層。在前述和以下的一個或多個實施方式中，第二磊晶層不與半導體奈米結構和基極磊晶層接觸。在前述和以下的一個或多個實施方式中，第三磊晶層不與第一磊晶層接觸。在前述和以下的一個或多個實施方式中，第二磊晶層不與半導體奈米結構和基極磊晶層接觸。在前述和以下的一個或多個實施方式中，基極磊晶層和半導體線或片由相同的材料製成。在前述和以下的一個或多個實施方式中，相同的材料是Si。在前述和以下的一個或多個實施方式中，相同的材料是SiGe。在前述和以下的一個或多個實施方式中，基極磊晶層的底部是V字形或U字形。
根據本揭露的另一態樣，一種半導體元件包含n型場效電晶體(FET)和p型FET。n型FET和p型FET中的每一個都包含設置在基板上方的半導體奈米結構、與半導體奈米結構接觸的源極/汲極磊晶層、設置在半導體奈米結構的每個通道區域上並圍繞它們的閘極介電質層、設置在閘極介電質層上並圍繞每個通道區域的閘極電極層和 分別設置在由相鄰的半導體奈米結構、閘極電極層和源極/汲極區域定義的空間中的絕緣間隔物。源極/汲極磊晶層包含非摻雜基極磊晶層，n型FET的源極/汲極磊晶層包含具有不同P含量並形成在非摻雜基極磊晶層上的多個SiP層，並且p型FET的源極/汲極磊晶層包含汲極磊晶層包含多個具有不同Ge含量並形成在非摻雜基極磊晶層上的多個SiGe層。在前述和以下的一個或多個實施方式中，基極磊晶層和半導體奈米結構由相同的材料製成。在前述和以下的一個或多個實施方式中，未摻雜的基極磊晶層不與絕緣間隔物的最底部的一個接觸。
前述概述了幾個實施方式或實施例的特徵，使得本領域具有通常知識者可以更好地理解本揭露的各方面。本領域具有通常知識者應當理解，他們可以容易地將本揭露內容用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式或實施例相同的目的和/或實現相同的優點。本領域具有通常知識者還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以進行各種改變、替換和變更。
10:基板
25:半導體奈米結構/通道層/第二半導體層
35:內部間隔物
45:側壁間隔物/第一覆蓋層
49:基極磊晶層
50:源極/汲極磊晶層
68:蝕刻停止層
70:ILD層
72:導電接觸層
75:導電接觸塞
82:閘極介電質層
84:閘極電極層
X,Z:方向
Y1-Y1,Y2-Y2,Y3-Y3:線

Claims (10)

  1. 一種半導體元件的製造方法，包含：形成複數個第一半導體層以及複數個第二半導體層交替堆疊之一鰭結構；形成一犧牲閘極結構於該鰭結構上方；蝕刻該鰭結構之未被該犧牲閘極結構覆蓋之一源極/汲極區域，從而形成一源極/汲極空間；形成一基極磊晶層於該源極/汲極空間之一底部，其中該基極磊晶層完全填滿該源極/汲極空間之該底部，且該基極磊晶層的上表面等高於該些第一半導體層中最底部的一者的底部；以及形成一源極/汲極磊晶層於該基極磊晶層上，其中該基極磊晶層包含一非摻雜半導體材料。
  2. 如請求項1所述之半導體元件的製造方法，還包含：橫向蝕刻該些第一半導體層通過該源極/汲極空間；以及形成由一介電材料製成之一內部間隔物於經蝕刻之每一該些第一半導體層之一端部上，其中該基極磊晶層在該內部間隔物形成之後形成。
  3. 如請求項1所述之半導體元件的製造方法，其中：該半導體元件為一n型場效電晶體，並且 該形成該源極/汲極磊晶層包含：形成由磷化矽製成之一第一磊晶層於該基極磊晶層上；形成磷含量高於該第一磊晶層之一第二磊晶層於該第一磊晶層上；以及形成磷含量低於該第二磊晶層之一第三磊晶層於該第二磊晶層上。
  4. 如請求項1所述之半導體元件的製造方法，其中：該半導體元件為一p型場效電晶體，並且該形成該源極/汲極磊晶層包含：形成由鍺化矽製成之一第一磊晶層於該基極磊晶層上；形成鍺含量高於該第一磊晶層之一第二磊晶層於該第一磊晶層上；以及形成鍺含量低於該第二磊晶層之一第三磊晶層於該第二磊晶層上。
  5. 一種半導體元件的製造方法，包含：形成複數個第一半導體層以及複數個第二半導體層交替堆疊之一鰭結構；形成一犧牲閘極結構於該鰭結構上方；蝕刻該鰭結構之未被該犧牲閘極結構覆蓋之一源極/汲 極區域，從而形成一源極/汲極空間；橫向蝕刻該些第一半導體層通過該源極/汲極空間；以及形成由一介電材料製成之一內部間隔物於經蝕刻之每一該些第一半導體層之一端部上；形成一基極磊晶層於該源極/汲極空間之一底部，其中該基極磊晶層完全填滿該源極/汲極空間之該底部，且該基極磊晶層的上表面等高於該些第一半導體層中最底部的一者的底部；以及形成一源極/汲極磊晶層於該基極磊晶層上，其中選自由一微影製程以及一蝕刻製程所組成之群組中之至少一製程執行於該基極磊晶層形成之後且於該源極/汲極磊晶層形成之前。
  6. 如請求項5所述之半導體元件的製造方法，其中：該形成該源極/汲極磊晶層包含：形成一第一磊晶層於該基極磊晶層上；形成一第二磊晶層於該第一磊晶層上；以及形成一第三磊晶層於該第二磊晶層上；以及該第一磊晶層至該第三磊晶層係藉由改變一或多個沉積條件而連續地形成於同一腔室中。
  7. 如請求項5所述之半導體元件的製造方法，其中該基極磊晶層由HCl以及選自由SiH4、SiH2Cl2以 及GeH4組成之群組中之至少一個形成。
  8. 一種半導體元件，包含：複數個半導體奈米結構，設置於一基板上方；一源極/汲極磊晶層，與該些半導體奈米結構接觸；一閘極介電質層，設置於該些半導體奈米結構之每一通道區域上並圍繞該些半導體奈米結構之每一通道區域；一閘極電極層，設置於該閘極介電質層上並圍繞每一通道區域；以及複數個絕緣間隔物，分別設置於複數個空間中，該些空間由相鄰之該些半導體奈米結構、該閘極電極層以及該源極/汲極區域定義，其中該源極/汲極磊晶層包含未摻雜之一基極磊晶層以及形成於該基極磊晶層上之彼此具有不同組成之複數個磊晶半導體層，其中該源極/汲極磊晶層的一底部位在該些絕緣間隔物中最底部的一者的底部之下方，該基極磊晶層完全填滿該源極/汲極磊晶層的該底部，且該基極磊晶層的上表面等高於該些絕緣間隔物中最底部的一者的底部。
  9. 如請求項8所述之半導體元件，其中該些磊晶半導體層為彼此具有不同鍺含量之複數個鍺化矽層。
  10. 如請求項8所述之半導體元件，其中該基極磊晶層以及該些半導體奈米結構由相同之一材料製成。
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