TW201729418A - 通過閘極自對準接面改進接面分佈的取代體鰭式場效電晶體 - Google Patents

通過閘極自對準接面改進接面分佈的取代體鰭式場效電晶體 Download PDF

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Abstract

本發明揭示在位於犧牲閘極結構的相對側上的半導體的部分上形成磊晶半導體層以後，將來自該磊晶半導體層的摻雜物擴散進入該半導體鰭片中，以形成含摻雜物半導體鰭片。移除犧牲閘極堆疊，以設置暴露該含摻雜物半導體鰭片的部分的閘極空腔。移除該含摻雜物半導體鰭片的該暴露部分，以在該閘極空腔下方設置開口。至少自該含摻雜物半導體鰭片的剩餘部分的側壁磊晶生長通道，該通道未經摻雜或者與該含摻雜物半導體鰭片的剩餘部分相比經較少摻雜。因此，在該通道區與該含摻雜物半導體鰭片的剩餘部分之間形成突變接面。

Description

通過閘極自對準接面改進接面分佈的取代體鰭式場效電晶體
本申請係關於半導體裝置製造，尤係關於具有與閘極電極自對準的突變接面(abrupt junctions)的鰭式場效電晶體(fin field effect transistor；FinFET)的製造。
FinFET因其快速開關時間及高電流密度而成為想要的裝置架構。在其基本的形式中，FinFET包括源區、汲區以及位於該源區與該汲區之間的鰭形通道區。在該鰭片上方所形成的閘極電極調節該源區與該汲區之間的電子或電洞流動。通常在該閘極電極的側壁上形成閘極間隔物，以控制閘極至源極/汲極間距。
隨著FinFET的尺寸進一步縮小，設計人員面臨在短通道效應與源極/汲極電阻之間的權衡中。用以降低電阻的較大源極/汲極摻雜增加結深度以及相關的短通道效應。因此，需要新型的裝置結構來設置突變接面，同時最大限度地降低短通道效應。
自源/汲區向FinFET的通道區的摻雜物橫向擴散的程度也受到很大關注。由於使用擴散製程時難以實現摻雜物分佈的精確控制，因此FinFET的通道區也可能被摻雜。FinFET中的該通道摻雜導致載流子遷移率降低並因此不利於性能。該通道摻雜也導致隨機摻雜物波動(random dopant fluctuation；RDF)，該隨機摻雜物波動是影響晶片變異的主要因素之一。因此，想要製造具有很少或沒有通道摻雜的FinFET，以避免由該通道摻雜引起的不利後果。
本申請提供具有與閘極電極自對準的突變接面的FinFET。此類突變接面的形成包括通過退火，將摻雜物從在位於犧牲閘極結構的相對側上的半導體鰭片的部分上所形成的磊晶半導體層擴散進入該半導體鰭片中，以形成含摻雜物半導體鰭片。設置該退火條件以確保該含摻雜物半導體鰭片中的高摻雜區延伸於該犧牲閘極結構中的犧牲閘極堆疊下方。隨後，移除該犧牲閘極堆疊，以設置暴露該含摻雜物半導體鰭片的部分的閘極空腔。移除該含摻雜物半導體鰭片的該暴露部分，以在該閘極空腔下方設置開口。至少自該含摻雜物半導體鰭片的剩餘部分的側壁磊晶生長通道區。因此，在該通道區與該含摻雜物半導體鰭片的剩餘部分之間形成突變接面。該突變接面自對準後續形成的功能閘極堆疊。
在本申請的一個態樣中，提供一種半導體結構。該半導體結構包括相互隔開並位於基板上的源區與汲 區，位於該源區與該汲區之間且位於該基板上的通道區，以及位於該通道區上方的閘極堆疊。該閘極堆疊的側壁與該通道區的側壁垂直重合。第一突變接面位於該通道區與該源區之間的界面處，且第二突變接面位於該通道區與該汲區之間的界面處。
在本申請的另一個態樣中，提供一種形成半導體結構的方法。該方法包括在半導體鰭片的部分上方形成犧牲閘極結構。該犧牲閘極結構包括犧牲閘極堆疊以及位於該犧牲閘極堆疊的側壁上的閘極間隔物。隨後，在未被該犧牲閘極結構覆蓋的該半導體鰭片的部分上方形成包括第一導電類型的摻雜物的磊晶半導體層。接著，通過將來自該磊晶半導體層的該摻雜物擴散進入該半導體鰭片中而形成含摻雜物半導體鰭片。該含摻雜物半導體鰭片上的摻雜物濃度分佈為漸變，以使位於該犧牲閘極堆疊下方的該含摻雜物半導體鰭片的部分與該含摻雜物半導體鰭片的另一部分相比具有較低的摻雜物濃度。在移除該犧牲閘極堆疊以形成暴露該含摻雜物半導體鰭片的部分的閘極空腔以後，移除該含摻雜物半導體鰭片的該暴露部分，以在該閘極空腔下方設置開口。隨後，在該開口中形成通道區。接著，在該通道區上方的該閘極空腔中形成功能閘極堆疊。
6‧‧‧操作基板
8‧‧‧埋置絕緣體層
10‧‧‧半導體基板
12‧‧‧絕緣體層
20‧‧‧半導體鰭片
22A‧‧‧第一區域
22B‧‧‧第二區域
26‧‧‧延伸區
32‧‧‧犧牲閘極介電質
34‧‧‧犧牲閘極導體
36‧‧‧犧性閘極覆蓋層
38‧‧‧閘極間隔物
40‧‧‧磊晶半導體層
50‧‧‧層間介電層、ILD層
52‧‧‧閘極空腔
54‧‧‧開口
60‧‧‧通道區
72‧‧‧閘極介電質
74‧‧‧閘極導體
76‧‧‧閘極覆蓋
80‧‧‧犧牲間隔物
154‧‧‧開口
224‧‧‧模板區
254‧‧‧開口
260‧‧‧通道區
1902‧‧‧步驟
1904‧‧‧步驟
1906‧‧‧步驟
1908‧‧‧步驟
1910‧‧‧步驟
1912‧‧‧步驟
1914‧‧‧步驟
1916‧‧‧步驟
第1A圖顯示依據本申請的第一實施例包括在位於半導體基板上的半導體鰭片上方所形成的犧牲閘極結構的第一示例半導體結構的自頂向下視圖； 第1B圖顯示第1A圖的第一示例半導體結構沿線B-B’的剖視圖。
第1C圖顯示第1A圖的第一示例半導體結構沿線C-C’的剖視圖。
第2A圖顯示第1A圖至1C的第一示例半導體結構在該半導體鰭片的暴露表面上形成磊晶半導體層以後的自頂向下視圖。
第2B圖顯示第2A圖的第一示例半導體結構沿線B-B’的剖視圖。
第2C圖顯示第2A圖的第一示例半導體結構沿線C-C’的剖視圖。
第3A圖顯示第2A圖至2C的第一示例半導體結構在形成含摻雜物半導體鰭片以後的自頂向下視圖。
第3B圖顯示第3A圖的第一示例半導體結構沿線B-B’的剖視圖。
第3C圖顯示第3A圖的第一示例半導體結構沿線C-C’的剖視圖。
第4A圖顯示第3A圖至3C的第一示例半導體結構在該磊晶半導體層及該半導體基板上方形成層間介電質(interlevel dielectric；ILD)以後的自頂向下視圖。
第4B圖顯示第4A圖的第一示例半導體結構沿線B-B’的剖視圖。
第4C圖顯示第4A圖的第一示例半導體結構沿線C-C’的剖視圖。
第5A圖顯示第4A圖至4C的第一示例半導體結構在形成閘極空腔以後的自頂向下視圖。
第5B圖顯示第5A圖的第一示例半導體結構沿線B-B’的剖視圖。
第5C圖顯示第5A圖的第一示例半導體結構沿線C-C’的剖視圖。
第6A圖顯示第5A圖至5C的第一示例半導體結構在移除由該閘極空腔暴露的該含摻雜物半導體鰭片的部分以在該閘極空腔下方設置開口以後的自頂向下視圖。
第6B圖顯示第6A圖的第一示例半導體結構沿線B-B’的剖視圖。
第6C圖顯示第6A圖的第一示例半導體結構沿線C-C’的剖視圖。
第7A圖顯示第6A圖至6C的第一示例半導體結構在該開口中形成通道區以後的自頂向下視圖。
第7B圖顯示第7A圖的第一示例半導體結構沿線B-B’的剖視圖。
第7C圖顯示第7A圖的第一示例半導體結構沿線C-C’的剖視圖。
第8A圖顯示第7A圖至7C的第一示例半導體結構在該閘極空腔中形成功能閘極堆疊以後的自頂向下視圖。
第8B圖顯示第8A圖的第一示例半導體結構 沿線B-B’的剖視圖。
第8C圖顯示第8A圖的第一示例半導體結構沿線C-C’的剖視圖。
第9A圖顯示第5A圖至5C的第一示例半導體結構的第一變化在由該閘極空腔暴露的該含摻雜物半導體鰭片的部分的側壁上形成犧牲間隔物以後的自頂向下視圖。
第9B圖顯示第9A圖的第一示例半導體結構的該第一變化沿線B-B’的剖視圖。
第9C圖顯示第9A圖的第一示例半導體結構的該第一變化沿線C-C’的剖視圖。
第10A圖顯示第9A圖至9C的第一示例半導體結構的該第一變化在移除由該閘極空腔暴露的該含摻雜物半導體鰭片的該部分以設置該開口以後的自頂向下視圖。
第10B圖顯示第10A圖的第一示例半導體結構的該第一變化沿線B-B’的剖視圖。
第10C圖顯示第10A圖的第一示例半導體結構的該第一變化沿線C-C’的剖視圖。
第11A圖顯示第10A圖至10C的第一示例半導體結構的該第一變化在該開口中形成該通道區以後的自頂向下視圖。
第11B圖顯示第11A圖的第一示例半導體結構的該第一變化沿線B-B’的剖視圖。
第11C圖顯示第11A圖的第一示例半導體結構的該第一變化沿線C-C’的剖視圖。
第12A圖顯示該第一示例半導體結構的第二變化的自頂向下視圖，其中，採用絕緣體上半導體(semiconductor-on-insulator；SOI)基板替代塊體半導體基板來形成該半導體鰭片。
第12B圖顯示第12A圖的第一示例半導體結構的該第二變化沿線B-B’的剖視圖。
第12C圖顯示第12A圖的第一示例半導體結構的該第二變化沿線C-C’的剖視圖。
第13A圖顯示第12A圖至12C的第一示例半導體結構的該第二變化在移除由該閘極空腔暴露的該含摻雜物半導體鰭片的該部分以設置該開口以後的自頂向下視圖。
第13B圖顯示第13A圖的第一示例半導體結構的該第二變化沿線B-B’的剖視圖。
第13C圖顯示第13A圖的第一示例半導體結構的該第二變化沿線C-C’的剖視圖。
第14A圖顯示第13A圖至13C的第一示例半導體結構的該第二變化在該開口中形成該通道區以後的自頂向下視圖。
第14B圖顯示第14A圖的第一示例半導體結構的該第二變化沿線B-B’的剖視圖。
第14C圖顯示第14A圖的第一示例半導體結 構的該第二變化沿線C-C’的剖視圖。
第15A圖顯示第14A圖至14C的第一示例半導體結構的該第二變化在該閘極空腔中形成該功能閘極堆疊以後的自頂向下視圖。
第15B圖顯示第15A圖的第一示例半導體結構的該第二變化沿線B-B’的剖視圖。
第15C圖顯示第15A圖的第一示例半導體結構的該第二變化沿線C-C’的剖視圖。
第16A圖顯示依據本申請的第二實施例在移除由該閘極空腔暴露的該含摻雜物半導體鰭片的部分的外部以在位於該閘極空腔下方的開口中設置模板區以後，可自第5A圖至5C的第一示例半導體結構導出的第二示例半導體結構的自頂向下視圖。
第16B圖顯示第16A圖的第二示例半導體結構沿線B-B’的剖視圖。
第16C圖顯示第16A圖的第二示例半導體結構沿線C-C’的剖視圖。
第17A圖顯示第16A圖至16C的第二示例半導體結構在該開口中形成通道區以後的自頂向下視圖。
第17B圖顯示第17A圖的第二示例半導體結構沿線B-B’的剖視圖。
第17C圖顯示第17A圖的第二示例半導體結構沿線C-C’的剖視圖。
第18A圖顯示第17A圖至17C的第二示例半 導體結構在該閘極空腔中形成功能閘極堆疊以後的自頂向下視圖。
第18B圖顯示第18A圖的第二示例半導體結構沿線B-B’的剖視圖。
第18C圖顯示第18A圖的第二示例半導體結構沿線C-C’的剖視圖。
第19圖顯示依據本申請的實施例形成FinFET的方法的流程圖。
下面將通過參照伴隨本申請的下列說明及附圖詳細說明本申請。要注意的是，本申請的附圖僅用於說明目的，且如此，附圖並非按比例繪製。還要注意的是，類似及相應的元件由類似的元件符號表示。
在下面的說明中，闡述大量特定細節，例如特定結構、組件、材料、尺寸、製程步驟及技術，以提供本申請的各種實施例的理解。不過，本領域的普通技術人員將瞭解，本申請的各種實施例可在不具有這些特定細節的情況下實施。在其它實例中，為避免模糊本申請，熟知的結構或製程步驟未作詳細說明。
請參照第1A至1C圖，依據本申請的第一實施例的第一示例半導體結構包括在位於半導體基板10上的半導體鰭片20上方所形成的犧牲閘極結構。
在一個實施例中並如第1A圖中所示，半導體鰭片20可完全由包括半導體材料的塊體半導體基板形 成。該塊體半導體基板的厚度可為30微米至約2毫米，不過也可採用更小及更大的厚度。
該塊體半導體基板可包括半導體材料，例如Si、Ge、SiGe、SiC、SiGeC或III-V族化合物半導體。在一個實施例中，該塊體半導體基板包括單晶半導體材料，例如單晶矽。
該塊體半導體基板可摻雜有p型或n型摻雜物。在一個實施例中，該摻雜物可為p型摻雜物，包括但不限於硼(B)、鋁(Al)、鎵(Ga)，以及銦(In)。在另一個實施例中，該摻雜物可為n型摻雜物，包括但不限於銻(Sb)、砷(As)，以及磷(P)。該塊體半導體基板中的該摻雜物濃度可在1x1014原子/立方釐米至3x1017原子/立方釐米範圍內，不過也可採用更小及更大的摻雜物濃度。
通過使用微影及蝕刻圖案化該塊體半導體基板的上部，以形成半導體部分。該微影步驟包括在該塊體半導體基板的頂部施加光阻層(未顯示)，將該光阻層曝光於想要的輻射圖案，以及利用傳統的光阻顯影劑顯影該曝光光阻層。該蝕刻製程可為乾式蝕刻例如反應離子蝕刻(reactive ion etch；RIE)和/或濕式化學蝕刻。該蝕刻製程將該圖案從該圖案化光阻層轉移至該塊體半導體基板中。在將該圖案轉移至該塊體半導體基板中以後，可利用傳統的光阻剝離製程例如灰化來移除該圖案化光阻層。或者，也可利用側壁圖像轉移(sidewall image transfer；SIT)製程來形成該半導體部分。在典型的SIT製程中，在犧牲 芯軸上形成間隔物。移除該犧牲芯軸並使用餘下的間隔物作為硬遮罩來蝕刻該塊體半導體基板。接著，在形成半導體部分以後移除該間隔物。
在形成該半導體部分以後，形成絕緣體層12，其橫向包圍該半導體部分的下部。為形成絕緣體層12，可首先在該半導體部分的相對側上所蝕刻的溝槽(未顯示)中沉積介電材料。絕緣體層12可包括介電氧化物例如二氧化矽，並可通過沉積製程例如化學氣相沉積(chemical vapor deposition；CVD)或物理氣相沉積(physically vapor deposition；PVD)形成。接著，可回蝕刻絕緣體層12以暴露該半導體部分的上部。可採用非等向性蝕刻例如RIE，以相對該半導體部分的該半導體材料選擇性移除絕緣體層12的該介電材料。突出於絕緣體層12上方的該半導體部分的該上部構成半導體鰭片20。被絕緣體層12橫向包圍的該半導體部分的該下部與該塊體半導體基板的未圖案化部分一起構成半導體基板10。
所形成的半導體鰭片20可具有矩形水平橫截面積。半導體鰭片20的寬度可為5奈米至100奈米，不過也可採用更小及更大的寬度。半導體鰭片20的高度可為10奈米至200奈米，不過也可採用更小及更大的寬度。
在形成半導體鰭片20以後，在半導體鰭片20上方形成該犧牲閘極結構。通過絕緣體層12將該犧牲閘極結構與半導體基板10隔開。該犧牲閘極結構包括：自下而上由犧牲閘極介電質32、犧牲閘極導體34及犧牲閘 極覆蓋層36構成的犧牲閘極堆疊，以及位於該犧牲閘極堆疊(32、34、36)的側壁上的閘極間隔物38。在本申請的一些實施例中，可省略犧牲閘極介電質32和/或犧牲閘極覆蓋層36。
為形成犧牲閘極堆疊(32、34、36)，可首先在半導體鰭片20及絕緣體層12上方設置自下而上包括犧牲閘極介電層、犧牲閘極導體層以及犧牲閘極覆蓋層的材料堆疊(未圖示)。在本申請的一些實施例中以及如上所述，可省略該犧牲閘極介電層。如有的話，該犧牲閘極介電層包括介電材料，例如氧化物或氮化物。在一個實施例中，該犧牲閘極介電層由氧化矽、氮化矽或氧氮化矽組成。該犧牲閘極介電層可通過包括但不限於CVD或PVD的傳統沉積製程形成。該犧牲閘極介電層也可通過轉變半導體鰭片20的表面部分形成。所形成的該犧牲閘極介電層可具有1奈米至10奈米的厚度，不過也可採用更小及更大的厚度。
該犧牲閘極導體層可包括半導體材料例如多晶矽，或含矽半導體合金例如矽-鍺合金。該犧牲閘極導體層可通過使用CVD或PECVD形成。所形成的該犧牲閘極導體層可具有20奈米至300奈米的厚度，不過也可採用更小及更大的厚度。
該犧牲閘極覆蓋層可包括介電材料，例如氧化物、氮化物或氧氮化物。在一個實施例中，該犧牲閘極覆蓋層由氮化矽組成。該犧牲閘極覆蓋層可利用包括CVD 及PECVD的傳統沉積製程形成。所形成的該犧牲閘極覆蓋層可具有10奈米至200奈米的厚度，不過也可採用更小及更大的厚度。
接著，通過微影及蝕刻來圖案化該材料堆疊，以形成該犧牲閘極堆疊(32、34、36)。具體地說，在該材料堆疊的最頂部表面上方施加光阻層(未圖示)，並通過微影曝光及顯影微影圖案化該光阻層。通過蝕刻(可為非等向性蝕刻，例如RIE)將該光阻層中的圖案轉移至該材料堆疊中。在該圖案轉移以後，該材料堆疊的剩餘部分構成該犧牲閘極堆疊(32、34、36)。隨後，可移除該光阻層的剩餘部分。
閘極間隔物38可包括介電材料，例如氧化物、氮化物、氧氮化物，或其組合。例如，閘極間隔物38可由氮化矽、矽硼碳氮化物(SiBCN)或矽碳氧氮化物(SiOCN)組成。為形成閘極間隔物38，可首先在犧牲閘極堆疊(32、34、36)、半導體鰭片20及絕緣體層12的暴露表面上共形沉積閘極間隔物材料層(未顯示)，接著蝕刻該閘極間隔物材料層，以移除該閘極間隔物材料層的水平部分。該閘極間隔物材料層可通過包括例如CVD、PECVD或PVD的共形沉積製程來設置。該共形閘極間隔物材料層的該蝕刻可通過乾式蝕刻製程例如RIE執行。該閘極間隔物材料層的剩餘部分構成閘極間隔物38。在閘極間隔物38的基部所測量的閘極間隔物38的寬度可為5奈米至100奈米，不過也可採用更小及更大的寬度。
請參照第2A圖至2C，利用選擇性磊晶生長製程在半導體鰭片20的暴露表面上形成磊晶半導體層40。術語“磊晶生長和/或沉積”是指在半導體材料的沉積表面上生長半導體材料，其中，所生長的該半導體材料具有與該沉積表面的該半導體材料相同(或幾乎相同)的結晶特性。在該選擇性生長製程期間，所沉積的半導體材料僅生長於暴露半導體表面上，也就是位於該犧牲閘極結構(32、34、36、38)的相對側上的半導體鰭片20的部分上，而不生長於介電表面上，例如絕緣體層12、犧性閘極覆蓋層36及閘極間隔物28的表面上。磊晶半導體層40提供半導體裝置的抬升式源區及抬升式汲區(總稱為抬升式源/汲區)。
在該選擇性磊晶生長製程期間，用p型或n型摻雜物原位摻雜磊晶半導體層40。或者，可執行離子注入，以在該選擇性磊晶生長製程之前或之後向磊晶半導體層40中引入摻雜物。該注入也可在沒有生長磊晶層40的情況下執行。如果該塊體半導體基板經摻雜，則該磊晶半導體層40及該注入的導電類型與該塊體半導體基板的導電類型相反。例如，如果該塊體半導體基板摻雜有p型摻雜物，則磊晶半導體層40可摻雜有n型摻雜物，以及反之亦然。在一個實施例中，磊晶半導體層40具有1x1021原子/立方釐米或更高的摻雜物濃度。
磊晶半導體層40可由Si、SiGe、Ge、複合半導體或其組合組成。在一個實施例中，磊晶半導體層40 由適用於p型FinFET的硼摻雜SiGe組成。依據該p型FinFET的設計要求，也可使用其它p型摻雜物。在另一個實施例中，磊晶半導體層40由適用於n型FinFET的磷(也可使用其它n型摻雜物)摻雜矽或矽碳(Si：C)組成。依據該n型FinFET的設計要求，也可使用其它n型摻雜物。
請參照第3A圖至3C，將來自磊晶半導體層40的該摻雜物擴散進入半導體鰭片20中，以形成含摻雜物半導體鰭片22。由於該摻雜物的該橫向擴散，含摻雜物半導體鰭片22具有不均勻的摻雜物濃度分佈，從而含摻雜物半導體鰭片22中的摻雜物濃度隨著與半導體鰭片20與磊晶半導體層40之間的界面的距離增加而降低。也就是說，含摻雜物半導體鰭片22的摻雜物濃度向著該閘極堆疊(32、34、36)下方的含摻雜物半導體鰭片22的中心逐漸降低。在一個實施例中，含摻雜物半導體鰭片22的摻雜物濃度可在該閘極堆疊(32、34、36)下方的含摻雜物半導體鰭片22的中心附近降至零。
在一個實施例中，可通過退火製程將來自磊晶半導體層40的該摻雜物擴散進入半導體鰭片20中，該退火製程包括但不限於快速熱退火、爐退火、閃光燈退火、雷射退火，或其組合。選擇特定的退火製程以使位於閘極間隔物38下方的含摻雜物半導體鰭片22的部分高摻雜，從而確保閘極間隔物38下方的低電阻率。在一個實施例中，可採用快速熱退火來形成含摻雜物半導體鰭片22。該退火製程可在800ºC至1400ºC範圍內的溫度下進行。
在一個實施例中並如3B中所示，在退火以後，含摻雜物半導體鰭片22可由第一區域22A(為高摻雜區域)及第二區域22B(為輕摻雜區域)組成。如本文中所使用的那樣，高摻雜區域是具有超過1x1019原子/立方釐米的摻雜物濃度的區域。如本文中所使用的那樣，輕摻雜區域是具有低於1x1019原子/立方釐米的摻雜物濃度的區域。在一個實施例中，鄰近閘極間隔物38的第一區域22A的側壁與閘極間隔物38的內側壁對齊(未圖示)。在另一個實施例並如第3B圖中所示，第一區域22A可延伸超過閘極間隔物38的內側壁並進入犧牲閘極介電質32正下方的區域中。第一區域22A與該犧牲閘極堆疊(32、34、36)的該重疊確保閘極間隔物38的底部表面的全部與含摻雜物半導體鰭片22的該高摻雜區域(也就是第一區域22A)接觸。因此，閘極間隔物38下方的鰭片電阻降低。
請參照第4A至4C圖，在磊晶半導體層40及絕緣體層12上方形成層間介電(ILD)層50。ILD層50橫向包圍該犧牲閘極結構(32、34、36、38)。在本申請的一些實施例中，ILD層50由可被輕易平坦化的介電材料組成。例如，ILD層50可包括摻雜矽酸鹽玻璃、未摻雜矽酸鹽玻璃(氧化矽)、有機矽酸鹽玻璃(organosilicate；OSG)、多孔介電材料或非晶碳。ILD層50可通過使用傳統沉積製程例如CVD、PECVD或旋塗沉積，接著例如通過使用犧牲閘極覆蓋層36的頂部表面作為蝕刻停止層透過CMP(化學機械拋光)平坦化。如此，ILD 50的頂部表面與犧牲閘 極覆蓋層36的頂部表面共面。
請參照第5A圖至5C，移除該犧牲閘極堆疊(32、34、36)以設置閘極空腔52。利用至少一個蝕刻可相對半導體鰭片20的該半導體材料以及閘極間隔物38、ILD層50及絕緣體層12的該介電材料選擇性移除該犧牲閘極堆疊(32、34、36)的各種組件。該蝕刻可為濕式蝕刻，例如氨蝕刻，或乾式蝕刻，例如RIE。如此，閘極空腔52形成於移除該犧牲閘極堆疊(32、34、36)後的容積內並由閘極間隔物38的內側壁橫向限制。閘極空腔52暴露含摻雜物半導體鰭片22的部分(也就是整個第二區域22B以及與第二區域22B鄰接的第一區域22A的部分)。
請參照第6A圖至6C，完全移除由閘極空腔52暴露的含摻雜物半導體鰭片22的該部分。可採用非等向性蝕刻來相對閘極間隔物38、ILD層50及絕緣體層12的該介電材料選擇性移除含摻雜物半導體鰭片22的該半導體材料。該非等向性蝕刻可為乾式蝕刻例如RIE，或濕式蝕刻。如此，在移除含摻雜物半導體鰭片22的該暴露部分以後，在閘極空腔52下方形成開口54。開口54暴露半導體基板10的頂部表面。在本文中將含摻雜物半導體鰭片22的剩餘部分(也就是第一區域22A的剩餘部分)稱為延伸區26。延伸區26是半導體裝置的源/汲區的組成部分。延伸區26的側壁與閘極間隔物38的內側壁垂直重合。
請參照第7A至7C圖，通過選擇性磊晶生長製程在開口54中形成通道區60。在該選擇性磊晶生長製 程期間，該半導體材料僅自暴露的半導體表面(也就是延伸區26的物理暴露側壁以及半導體基板10的頂部表面)生長，而不在介電表面例如絕緣體層12、閘極間隔物38及ILD層50的表面上生長。持續該選擇性磊晶生長製程直至通道區60的頂部表面與延伸區26的頂部表面共面。
通道區60可包括與半導體鰭片20的半導體材料相同或不同的半導體材料。在一個實施例中且當半導體鰭片20由矽組成時，通道區60可包括鍺。
在一個實施例中，通道區60被設置為本徵半導體區(intrinsic semiconductor region)並與半導體基板10及延伸區26磊晶對齊。在另一個實施例中，通道區60被設置為包含摻雜物的摻雜半導體區，該摻雜物具有與磊晶半導體層40及延伸區26中的摻雜物相反的導電類型。因此，當延伸區26包含n型摻雜物時，通道區60可包括p型摻雜物，以及反之亦然。通道區60經輕摻雜並具有比延伸區26的摻雜物濃度小至少10倍的摻雜物濃度。例如，通道區60的摻雜物濃度可為1x1017原子/立方釐米至1x1019原子/立方釐米。通道區60可在該磊晶生長製程期間被原位摻雜，或者在生長本徵半導體材料以後通過後續離子注入製程摻雜。在本申請的一些實施例中，在形成通道區60以後，可執行退火，以優化通道區60與相鄰延伸區26之間的鏈接。
在通道區60與延伸區26之間的界面處形成一對突變接面。突變接面是摻雜濃度變化非常陡峭之處。 出於本申請的目的，突變接面是小於3nm/decade的接面，意味著在3奈米內濃度變化10倍。
在本申請中，通過自延伸區26的側壁及半導體基板10的頂部表面重新生長通道區60以在高摻雜延伸區26之間設置未摻雜或輕摻雜通道區，可獲得突變接面。另外，由於延伸區26的側壁與閘極間隔物38的內側壁垂直重合，因此在本申請中所形成的該突變接面與隨後在閘極空腔52中所形成的功能閘極堆疊自對準。通過消除該閘極與該通道之間的重疊，可因此降低短通道效應。如此，本申請的該接面形成製程允許同時減小該閘極間隔物下方的電阻並最大限度地降低短通道效應。
請參照第8A至8C圖，在橫跨通道區60的閘極空腔52中形成功能閘極堆疊。該功能閘極堆疊自下而上包括閘極介電質72、閘極導體74以及閘極覆蓋76。該功能閘極堆疊(72、74、76)以及位於該功能閘極堆疊(72、74、76)的相對側壁上的閘極間隔物38構成功能閘極結構。
為形成該功能閘極堆疊(72、74、76)，可首先在閘極空腔52的底部表面及側壁以及ILD層50的頂部表面上沉積共形閘極介電層(未顯示)。該閘極介電層可為具有大於8.0的介電常數的高介電常數(高k)材料層。示例高k材料包括但不限於HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiNx、其矽酸鹽，以及其合金。各x值獨立為0.5至3，且各y值獨立 為0至2。在一個實施例中，該閘極介電層包括HfO2。該閘極介電層可通過傳統沉積製程形成，該傳統沉積製程包括但不限於CVD、PVD、原子層沉積(atomic layer deposition；ALD)、分子束磊晶(molecular beam epitaxy；MBE)、離子束沉積、電子束沉積，以及雷射輔助沉積。所形成的該閘極介電層可具有0.9奈米至6奈米範圍內的厚度，不過也可採用更小及更大的厚度。該閘極介電層可具有1奈米級或小於1奈米的有效氧化物厚度。
接著，用閘極導體層(未顯示)填充閘極空腔52的剩餘容積。該閘極導體層可包括任意導電材料，該導電材料可為摻雜半導體材料或金屬材料，例如鎢、鈦、鉭、鋁、鎳、釕、鈀以及鉑。在一個實施例中，該閘極導體層由鎢組成。
該閘極導體層可利用傳統沉積製程形成，該傳統沉積製程包括例如CVD、PECVD、PVD、濺鍍、化學溶液沉積以及ALD。當使用含矽材料作為該閘極導體層時，可通過使用原位摻雜沉積製程或通過使用沉積之一，接著例如離子注入或氣相摻雜步驟(在該步驟中將適當雜質引入該含矽材料中)以適當雜質摻雜該含矽材料。
在本申請的一些實施例中，在形成該閘極導體層之前，採用CVD、濺鍍或鍍覆(plating)可在該閘極介電層上方共形沉積功函數金屬層(未顯示)。該功函數金屬層所包括的金屬的功函數適於調整後續形成的FinFET的功函數。該功函數金屬層的厚度可為3奈米至15奈米， 不過也可採用更小及更大的厚度。
例如通過CMP可移除形成於ILD層50的頂部表面上方的該閘極導體層的該部分。隨後也可移除形成於ILD層50的頂部表面上方的該閘極介電層的該部分。在一些實施例中以及如圖所示，利用乾式蝕刻或濕式蝕刻可凹入該閘極導體層的剩餘部分以及該閘極介電層的剩餘部分，以在該閘極空腔52中設置孔洞(未圖示)。該閘極導體層的剩餘部分構成閘極導體74，且該閘極介電層的剩餘部分構成閘極介電質72。
接著，在閘極空腔52中的閘極介電質72及閘極導體74上方沉積閘極覆蓋材料並對其平坦化，以填充在凹入該閘極導體層及該閘極介電層以後所形成的該孔洞。示例閘極覆蓋材料包括但不限於氮化矽、矽碳氮化物，或矽硼碳氮化物。利用傳統的沉積製程例如CVD或PECVD可執行該閘極覆蓋材料的沉積。在該閘極覆蓋材料的該沉積以後，接著例如通過CMP使用ILD層50的頂部表面作為蝕刻停止可平坦化該沉積的閘極覆蓋材料，從而設置閘極覆蓋76。閘極覆蓋76的頂部表面可與ILD層50的頂部表面共面。
在本申請中，該功能閘極堆疊(72、74、76)下方的該通道區的主要部分保持本徵或輕摻雜，因此可最大限度地降低短通道效應。
請參照第9A至9C圖，通過在閘極空腔52中的含摻雜物半導體鰭片22的該暴露部分的側壁上形成 犧牲間隔物80，可自第5A圖至5C的第一示例半導體結構導出本申請的第一示例半導體結構的第一變化。犧牲間隔物80可包括與含摻雜物半導體鰭片22的半導體材料不同的材料。例如，犧牲間隔物80可包括介電材料例如氮化矽或氧氮化矽、介電金屬氧化物、介電金屬氮化物，或非晶碳。為形成犧性間隔物80，可例如在含摻雜物半導體鰭片22、絕緣體層12、閘極間隔物38以及ILD層50的該物理暴露表面上沉積共形犧牲間隔物材料層(未顯示)，以及非等向性蝕刻該共形犧牲間隔物材料層。通過非等向性蝕刻移除該共形犧牲間隔物材料層的水平部分，且位於含摻雜物半導體鰭片22的該暴露部分的側壁上的該共形犧牲間隔物材料層的剩餘垂直部分構成犧牲閘極間隔物80。犧牲間隔物80橫向包圍含摻雜物半導體鰭片22的該暴露部分。
請參照第10A至10C圖，通過執行第6A至6C圖的製程步驟完全移除暴露於閘極空腔52中的含摻雜物半導體鰭片22的該部分。含摻雜物半導體鰭片22的該暴露部分的該移除提供被犧牲間隔物80橫向包圍的開口154。如此，通過犧牲間隔物80定義開口154的橫向尺寸。
請參照第11A至11C圖，通過執行第7A至7C圖的製程步驟在開口154中形成通道區60。由於開口154由該犧牲間隔物定義，因此在該沉積期間，通道區60的該生長被犧牲間隔物80橫向限制。如此，半導體鰭片20的初始形狀被保持。
在形成通道區60以後，通過蝕刻(可為等 向性蝕刻)相對通道區60選擇性移除犧牲間隔物80。在一個實施例中，可通過濕式蝕刻移除犧牲間隔物80。例如，如果犧牲間隔物80包括氮化矽，則犧牲間隔物80可通過採用熱磷酸的濕式蝕刻移除。
隨後，通過執行第8A至8C圖的製程步驟，可在閘極空腔52中形成該功能閘極堆疊，以橫跨通道區60。
請參照第12A至12C圖，該第一示例半導體結構的第二變化可採用絕緣體上半導體(SOI)基板替代塊體半導體基板來形成半導體鰭片20。該SOI基板自下而上包括操作基板6、埋置絕緣體層8以及頂部半導體層(未顯示)，半導體鰭片20由該頂部半導體層形成。
操作基板6可包括半導體材料例如Si、Ge、SiGe、SiC、SiGeC或III-V族化合物半導體。該操作基板向該埋置絕緣體層及該頂部半導體層提供機械支撐。該操作基板的厚度可為30微米至約2奈米，不過也可採用更小及更大的厚度。
埋置絕緣體層8可包括介電材料例如氧化矽、氮化矽、氧氮化矽、氮化硼或其組合。在一個實施例中，埋置絕緣體層8可通過沉積製程例如化學氣相沉積(CVD)或物理氣相沉積(PVD)形成。在另一個實施例中，埋置絕緣體層8可通過使用熱生長製程例如熱氧化形成，以轉換該操作基板的表面部分。埋置絕緣體層8的厚度可為50奈米至200奈米，不過也可採用更小或更大的厚 度。
該頂部半導體層可包括半導體材料例如Si、Ge、SiGe、SiC、SiGeC，以及III-V族化合物半導體例如InAs、GaAs或InP。該頂部半導體層與該操作基板的半導體材料可相同或不同。通常，該操作基板及該頂部半導體層分別包括單晶半導體材料，例如單晶矽。
該頂部半導體層可通過沉積製程例如CVD或等離子體增強型化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)形成。所形成的該頂部半導體層可具有10奈米至200奈米的厚度，不過也可採用更小或更大的厚度。或者，該頂部半導體層可通過使用智能切割(smart cut)製程形成，其中，將兩個半導體晶圓通過位於兩者之間的絕緣體結合在一起。
半導體鰭片20可通過執行上面第1A至1C圖中所述的微影及蝕刻製程形成。在形成半導體鰭片20以後，可執行第1A至1C圖的製程步驟，以在半導體鰭片20上方形成該犧牲閘極結構(32、34、36、38)。
請參照第13A至13C圖，順序執行第2A至2C、3A至3C、4A至4C、5A至5C以及6A至6C圖的製程步驟，以形成磊晶半導體層40、ILD層50、閘極空腔52、開口54以及橫向包圍開口54的延伸區26。開口54暴露埋置絕緣體層8的頂部表面。在形成開口54之前可選擇性形成該犧牲間隔物並在後續製程中移除該犧牲間隔物。
請參照第14A至14C圖，執行第7A至7B 圖的製程步驟，以在開口54內形成通道區60。在此情況下，設置通道區60的半導體材料僅自延伸區26的暴露側壁表面生長，而不自介電表面例如埋置絕緣體層8、閘極間隔物38以及ILD層50生長。
請參照第15A至15C圖，執行第8A至8C圖的製程步驟，以在閘極空腔52中形成該功能閘極堆疊(72、74、76)。
請參照第16A至16C圖，在移除由閘極空腔52暴露的含摻雜物半導體鰭片22的部分的外部以後，可自第5A圖至5C的第一示例半導體結構導出依據本申請的第二實施例的第二示例半導體結構。通過等向性蝕刻移除含摻雜物半導體鰭片22的該暴露部分的該外部，該等向性蝕刻可為乾式蝕刻或濕式蝕刻。含摻雜物半導體鰭片22A的該暴露部分的該外部的該移除也暴露半導體基板10的部分。含摻雜物半導體鰭片22的該暴露部分的剩餘內部是含摻雜物半導體鰭片22中的最少摻雜區，因此可被用作通道區形成中半導體材料的磊晶生長的模板。本文將含摻雜物半導體鰭片22的該暴露部分的該剩餘內部稱為模板區224。與受閘極間隔物38及ILD層50保持保護的含摻雜物半導體鰭片22的那些部分相比，模板區224更薄且更短。含摻雜物半導體鰭片22的該剩餘部分提供延伸區26。含摻雜物半導體鰭片22的該暴露部分的該外部的該移除在閘極空腔52下方形成開口254。
請參照第17A至17C圖，通過執行第7A至 7C圖的製程步驟，在開口254中的暴露半導體表面上形成通道區260(也就是延伸區26的側壁、該半導體基板的頂部表面以及模板區224的頂部表面及側壁)。通道區260可包括與模板區224的半導體材料相同或不同的半導體材料。在一個實施例且當模板區224由矽組成時，通道區260可包括鍺。
在通道區260的側壁與延伸區26的側壁之間的界面處形成一對突變接面。延伸區26的側壁與閘極間隔物38的內側壁垂直重合。因此，實現突變接面與閘極空腔52中所形成的功能閘極堆疊自對準。
請參照第18A至18C圖，通過執行第9A至9C圖的製程步驟，在閘極空腔52內形成自下而上包括閘極介電質72、閘極導體74及閘極覆蓋的功能閘極堆疊。
第19圖顯示依據本申請的實施例形成FinFET的方法的流程圖1900。在步驟1902中，形成半導體鰭片。在步驟1904中，形成犧牲閘極結構。在步驟1906中，形成磊晶半導體層。在步驟1908中，形成含摻雜物半導體鰭片。在步驟1910中，形成閘極空腔。在步驟1912中，在由該閘極空腔暴露的該含摻雜物半導體鰭片的部分的側壁上形成犧牲間隔物。在步驟1914中，移除該含摻雜物半導體鰭片的該暴露部分，以在該閘極空腔下方設置開口。在一些實施例中，步驟1914可在步驟1910之後執行，而不執行步驟1912。在步驟1916中，在該開口中重新生長通道區。
儘管針對本申請的各種實施例已詳細顯示並說明本申請，但本領域的技術人員將理解，可在形式及細節上作上述及其它修改而不背離本申請的精神及範圍。因此，本申請並不限於所述及所示的確切形式及細節，而是落入所附的申請專利範圍內。
1902‧‧‧步驟
1904‧‧‧步驟
1906‧‧‧步驟
1908‧‧‧步驟
1910‧‧‧步驟
1912‧‧‧步驟
1914‧‧‧步驟
1916‧‧‧步驟

Claims (20)

  1. 一種半導體結構，包括：源區與汲區，相互隔開並位於基板上；通道區，位於該源區與該汲區之間且位於該基板上；以及閘極堆疊，位於該通道區上方，其中，該閘極堆疊的側壁與該通道區的側壁垂直重合；其中，第一突變接面位於該通道區與該源區之間的界面處，且第二突變接面位於該通道區與該汲區之間的界面處。
  2. 如申請專利範圍第1項所述的半導體結構，其中，該源區及該汲區分別包括第一半導體材料，且該通道區包括不同於該第一半導體材料的第二半導體材料。
  3. 如申請專利範圍第1項所述的半導體結構，其中，該源區及該汲區包括第一導電類型的摻雜物，且該通道區包括與該第一導電類型相反的第二導電類型的摻雜物。
  4. 如申請專利範圍第1項所述的半導體結構，還包括位於該源區上的抬升式源區以及位於該汲區上的抬升式區，其中，該抬升式源區及該抬升式汲區包括第一導電類型的摻雜物，其濃度大於在該源區及該汲區中的該摻雜物的濃度。
  5. 如申請專利範圍第1項所述的半導體結構，還包括位於該通道區下方的模板區，其中，該模板區被該源區及該汲區橫向包圍並與該基板直接接觸。
  6. 如申請專利範圍第5項所述的半導體結構，其中，該通道區包括與該模板區的半導體材料不同的半導體材料。
  7. 一種形成半導體結構的方法，包括：在半導體鰭片的部分上方形成犧牲閘極結構，該犧牲閘極結構包括犧牲閘極堆疊以及位於該犧牲閘極堆疊的側壁上的閘極間隔物；在未被該犧牲閘極結構覆蓋的該半導體鰭片的部分上方形成包括第一導電類型的摻雜物的磊晶半導體層；通過將來自該磊晶半導體層的該摻雜物擴散進入該半導體鰭片中而形成含摻雜物半導體鰭片，其中，該含摻雜物半導體鰭片上的摻雜物濃度分佈為漸變，以使位於該犧牲閘極堆疊下方的該含摻雜物半導體鰭片的部分與該含摻雜物半導體鰭片的另一部分相比具有較低的摻雜物濃度；移除該犧牲閘極堆疊，以形成暴露該含摻雜物半導體鰭片的部分的閘極空腔；移除該含摻雜物半導體鰭片的暴露的該部分，以在該閘極空腔下方設置開口；在該開口中形成通道區；以及在該通道區上方的該閘極空腔中形成功能閘極堆疊。
  8. 如申請專利範圍第7項所述的方法，其中，所述形成該含摻雜物半導體鰭片通過退火執行。
  9. 如申請專利範圍第7項所述的方法，其中，該含摻雜物半導體鰭片的該另一部分延伸超過該閘極間隔物的內側壁並延伸於該犧牲閘極堆疊的周邊部分的下方。
  10. 如申請專利範圍第7項所述的方法，其中，在所述移除該含摻雜物半導體鰭片的暴露的該部分以後，被該犧牲閘極結構覆蓋的該含摻雜物半導體鰭片的剩餘部分具有與該閘極間隔物的內側壁垂直重合的側壁。
  11. 如申請專利範圍第7項所述的方法，其中，所述移除該含摻雜物半導體鰭片的暴露的該部分為移除該含摻雜物半導體鰭片的暴露的該部分的全部，以暴露半導體基板的頂部表面。
  12. 如申請專利範圍第11項所述的方法，其中，所述形成該通道區通過自被該閘極間隔物覆蓋的該含摻雜物半導體鰭片的部分的側壁以及該半導體基板的該頂部表面磊晶生長半導體材料來執行。
  13. 如申請專利範圍第7項所述的方法，其中，所述移除該含摻雜物半導體鰭片的暴露的該部分為移除該含摻雜物半導體鰭片的暴露的該部分的全部，以暴露埋置絕緣體層的頂部表面。
  14. 如申請專利範圍第13項所述的方法，其中，所述形成該通道區通過自被該閘極間隔物覆蓋的該含摻雜物半導體鰭片的部分的側壁磊晶生長半導體材料來執行。
  15. 如申請專利範圍第7項所述的方法，還包括：在所述移除該含摻雜物半導體鰭片的暴露的該部分之前，在該含 摻雜物半導體鰭片的暴露的該部分的側壁上形成犧牲間隔物。
  16. 如申請專利範圍第15項所述的方法，還包括：在所述形成該通道區以後，移除該犧牲間隔物。
  17. 如申請專利範圍第7項所述的方法，其中，該通道區未經摻雜或者摻雜有與該第一導電類型相反的第二導電類型的摻雜物。
  18. 如申請專利範圍第7項所述的方法，其中，所述移除該含摻雜物半導體鰭片的暴露的該部分為移除該含摻雜物半導體鰭片的暴露的該部分的外部，而完整無缺的保留該含摻雜物半導體鰭片的暴露的該部分的內部，其中，該內部為該含摻雜物半導體鰭片中的最少摻雜部分。
  19. 如申請專利範圍第18項所述的方法，其中，該含摻雜物半導體鰭片的暴露的該部分的該外部通過等向性蝕刻移除。
  20. 如申請專利範圍第18項所述的方法，其中，所述形成該通道區通過自被該犧牲閘極堆疊覆蓋的該含摻雜物半導體鰭片的部分的側壁以及該含摻雜物半導體鰭片的暴露的該部分的該內部磊晶生長半導體材料來執行。
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