CN107068756B - 通过栅极自对准结改进结分布的替代体finfet - Google Patents

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Abstract

本发明揭示通过栅极自对准结改进结分布的替代体FINFET，在位于牺牲栅极结构的相对侧上的半导体的部分上形成外延半导体层以后，将来自该外延半导体层的掺杂物扩散进入该半导体鳍片中，以形成含掺杂物半导体鳍片。移除牺牲栅极堆叠，以设置暴露该含掺杂物半导体鳍片的部分的栅极空腔。移除该含掺杂物半导体鳍片的该暴露部分，以在该栅极空腔下方设置开口。至少自该含掺杂物半导体鳍片的剩余部分的侧壁外延生长沟道，该沟道未经掺杂或者与该含掺杂物半导体鳍片的剩余部分相比经较少掺杂。因此，在该沟道区与该含掺杂物半导体鳍片的剩余部分之间形成突变结。

Description

通过栅极自对准结改进结分布的替代体FINFET
技术领域
本申请涉及半导体装置制造，尤其涉及具有与栅极电极自对准的突变结(abruptjunctions)的鳍式场效应晶体管(fin field effect transistor；FinFET)的制造。
背景技术
FinFET因其快速开关时间及高电流密度而成为想要的装置架构。在其基本的形式中，FinFET包括源区、漏区以及位于该源区与该漏区之间的鳍形沟道区。在该鳍片上方所形成的栅极电极调节该源区与该漏区之间的电子或空穴流动。通常在该栅极电极的侧壁上形成栅极间隙壁，以控制栅极至源极/漏极间距。
随着FinFET的尺寸进一步缩小，设计人员面临在短沟道效应与源极/漏极电阻之间的权衡中。用以降低电阻的较大源极/漏极掺杂增加结深度以及相关的短沟道效应。因此，需要新型的装置结构来设置突变结，同时最大限度地降低短沟道效应。
自源/漏区向FinFET的沟道区的掺杂物横向扩散的程度也受到很大关注。由于使用扩散制程时难以实现掺杂物分布的精确控制，因此FinFET的沟道区也可能被掺杂。FinFET中的该沟道掺杂导致载流子迁移率降低并因此不利于性能。该沟道掺杂也导致随机掺杂物波动(random dopant fluctuation；RDF)，该随机掺杂物波动是影响芯片变异的主要因素之一。因此，想要制造具有很少或没有沟道掺杂的FinFET，以避免由该沟道掺杂引起的不利后果。
发明内容
本申请提供具有与栅极电极自对准的突变结的FinFET。此类突变结的形成包括通过退火，将掺杂物从在位于牺牲栅极结构的相对侧上的半导体鳍片的部分上所形成的外延半导体层扩散进入该半导体鳍片中，以形成含掺杂物半导体鳍片。设置该退火条件以确保该含掺杂物半导体鳍片中的高掺杂区延伸于该牺牲栅极结构中的牺牲栅极堆叠下方。随后，移除该牺牲栅极堆叠，以设置暴露该含掺杂物半导体鳍片的部分的栅极空腔。移除该含掺杂物半导体鳍片的该暴露部分，以在该栅极空腔下方设置开口。至少自该含掺杂物半导体鳍片的剩余部分的侧壁外延生长沟道区。因此，在该沟道区与该含掺杂物半导体鳍片的剩余部分之间形成突变结。该突变结自对准后续形成的功能栅极堆叠。
在本申请的一个态样中，提供一种半导体结构。该半导体结构包括相互隔开并位于衬底上的源区与漏区，位于该源区与该漏区之间且位于该衬底上的沟道区，以及位于该沟道区上方的栅极堆叠。该栅极堆叠的侧壁与该沟道区的侧壁垂直重合。第一突变结位于该沟道区与该源区之间的界面处，且第二突变结位于该沟道区与该漏区之间的界面处。
在本申请的另一个态样中，提供一种形成半导体结构的方法。该方法包括在半导体鳍片的部分上方形成牺牲栅极结构。该牺牲栅极结构包括牺牲栅极堆叠以及位于该牺牲栅极堆叠的侧壁上的栅极间隙壁。随后，在未被该牺牲栅极结构覆盖的该半导体鳍片的部分上方形成包括第一导电类型的掺杂物的外延半导体层。接着，通过将来自该外延半导体层的该掺杂物扩散进入该半导体鳍片中而形成含掺杂物半导体鳍片。该含掺杂物半导体鳍片上的掺杂物浓度分布为渐变，以使位于该牺牲栅极堆叠下方的该含掺杂物半导体鳍片的部分与该含掺杂物半导体鳍片的另一部分相比具有较低的掺杂物浓度。在移除该牺牲栅极堆叠以形成暴露该含掺杂物半导体鳍片的部分的栅极空腔以后，移除该含掺杂物半导体鳍片的该暴露部分，以在该栅极空腔下方设置开口。随后，在该开口中形成沟道区。接着，在该沟道区上方的该栅极空腔中形成功能栅极堆叠。
附图说明
图1A显示依据本申请的第一实施例包括在位于半导体衬底上的半导体鳍片上方所形成的牺牲栅极结构的第一示例半导体结构的自顶向下视图；
图1B显示图1A的第一示例半导体结构沿线B-B’的剖视图。
图1C显示图1A的第一示例半导体结构沿线C-C’的剖视图。
图2A显示图1A至1C的第一示例半导体结构在该半导体鳍片的暴露表面上形成外延半导体层以后的自顶向下视图。
图2B显示图2A的第一示例半导体结构沿线B-B’的剖视图。
图2C显示图2A的第一示例半导体结构沿线C-C’的剖视图。
图3A显示图2A至2C的第一示例半导体结构在形成含掺杂物半导体鳍片以后的自顶向下视图。
图3B显示图3A的第一示例半导体结构沿线B-B’的剖视图。
图3C显示图3A的第一示例半导体结构沿线C-C’的剖视图。
图4A显示图3A至3C的第一示例半导体结构在该外延半导体层及该半导体衬底上方形成层间介电质(interlevel dielectric；ILD)以后的自顶向下视图。
图4B显示图4A的第一示例半导体结构沿线B-B’的剖视图。
图4C显示图4A的第一示例半导体结构沿线C-C’的剖视图。
图5A显示图4A至4C的第一示例半导体结构在形成栅极空腔以后的自顶向下视图。
图5B显示图5A的第一示例半导体结构沿线B-B’的剖视图。
图5C显示图5A的第一示例半导体结构沿线C-C’的剖视图。
图6A显示图5A至5C的第一示例半导体结构在移除由该栅极空腔暴露的该含掺杂物半导体鳍片的部分以在该栅极空腔下方设置开口以后的自顶向下视图。
图6B显示图6A的第一示例半导体结构沿线B-B’的剖视图。
图6C显示图6A的第一示例半导体结构沿线C-C’的剖视图。
图7A显示图6A至6C的第一示例半导体结构在该开口中形成沟道区以后的自顶向下视图。
图7B显示图7A的第一示例半导体结构沿线B-B’的剖视图。
图7C显示图7A的第一示例半导体结构沿线C-C’的剖视图。
图8A显示图7A至7C的第一示例半导体结构在该栅极空腔中形成功能栅极堆叠以后的自顶向下视图。
图8B显示图8A的第一示例半导体结构沿线B-B’的剖视图。
图8C显示图8A的第一示例半导体结构沿线C-C’的剖视图。
图9A显示图5A至5C的第一示例半导体结构的第一变化在由该栅极空腔暴露的该含掺杂物半导体鳍片的部分的侧壁上形成牺牲间隙壁以后的自顶向下视图。
图9B显示图9A的第一示例半导体结构的该第一变化沿线B-B’的剖视图。
图9C显示图9A的第一示例半导体结构的该第一变化沿线C-C’的剖视图。
图10A显示图9A至9C的第一示例半导体结构的该第一变化在移除由该栅极空腔暴露的该含掺杂物半导体鳍片的该部分以设置该开口以后的自顶向下视图。
图10B显示图10A的第一示例半导体结构的该第一变化沿线B-B’的剖视图。
图10C显示图10A的第一示例半导体结构的该第一变化沿线C-C’的剖视图。
图11A显示图10A至10C的第一示例半导体结构的该第一变化在该开口中形成该沟道区以后的自顶向下视图。
图11B显示图11A的第一示例半导体结构的该第一变化沿线B-B’的剖视图。
图11C显示图11A的第一示例半导体结构的该第一变化沿线C-C’的剖视图。
图12A显示该第一示例半导体结构的第二变化的自顶向下视图，其中，采用绝缘体上半导体(semiconductor-on-insulator；SOI)衬底替代块体半导体衬底来形成该半导体鳍片。
图12B显示图12A的第一示例半导体结构的该第二变化沿线B-B’的剖视图。
图12C显示图12A的第一示例半导体结构的该第二变化沿线C-C’的剖视图。
图13A显示图12A至12C的第一示例半导体结构的该第二变化在移除由该栅极空腔暴露的该含掺杂物半导体鳍片的该部分以设置该开口以后的自顶向下视图。
图13B显示图13A的第一示例半导体结构的该第二变化沿线B-B’的剖视图。
图13C显示图13A的第一示例半导体结构的该第二变化沿线C-C’的剖视图。
图14A显示图13A至13C的第一示例半导体结构的该第二变化在该开口中形成该沟道区以后的自顶向下视图。
图14B显示图14A的第一示例半导体结构的该第二变化沿线B-B’的剖视图。
图14C显示图14A的第一示例半导体结构的该第二变化沿线C-C’的剖视图。
图15A显示图14A至14C的第一示例半导体结构的该第二变化在该栅极空腔中形成该功能栅极堆叠以后的自顶向下视图。
图15B显示图15A的第一示例半导体结构的该第二变化沿线B-B’的剖视图。
图15C显示图15A的第一示例半导体结构的该第二变化沿线C-C’的剖视图。
图16A显示依据本申请的第二实施例在移除由该栅极空腔暴露的该含掺杂物半导体鳍片的部分的外部以在位于该栅极空腔下方的开口中设置模板区以后，可自图5A至5C的第一示例半导体结构导出的第二示例半导体结构的自顶向下视图。
图16B显示图16A的第二示例半导体结构沿线B-B’的剖视图。
图16C显示图16A的第二示例半导体结构沿线C-C’的剖视图。
图17A显示图16A至16C的第二示例半导体结构在该开口中形成沟道区以后的自顶向下视图。
图17B显示图17A的第二示例半导体结构沿线B-B’的剖视图。
图17C显示图17A的第二示例半导体结构沿线C-C’的剖视图。
图18A显示图17A至17C的第二示例半导体结构在该栅极空腔中形成功能栅极堆叠以后的自顶向下视图。
图18B显示图18A的第二示例半导体结构沿线B-B’的剖视图。
图18C显示图18A的第二示例半导体结构沿线C-C’的剖视图。
图19显示依据本申请的实施例形成FinFET的方法的流程图。
具体实施方式
下面将通过参照伴随本申请的下列说明及附图详细说明本申请。要注意的是，本申请的附图仅用于说明目的，且如此，附图并非按比例绘制。还要注意的是，类似及相应的元件由类似的附图标记表示。
在下面的说明中，阐述大量特定细节，例如特定结构、组件、材料、尺寸、制程步骤及技术，以提供本申请的各种实施例的理解。不过，本领域的普通技术人员将了解，本申请的各种实施例可在不具有这些特定细节的情况下实施。在其它实例中，为避免模糊本申请，熟知的结构或制程步骤未作详细说明。
请参照图1A至1C，依据本申请的第一实施例的第一示例半导体结构包括在位于半导体衬底10上的半导体鳍片20上方所形成的牺牲栅极结构。
在一个实施例中并如图1A中所示，半导体鳍片20可完全由包括半导体材料的块体半导体衬底形成。该块体半导体衬底的厚度可为30微米至约2毫米，不过也可采用更小及更大的厚度。
该块体半导体衬底可包括半导体材料，例如Si、Ge、SiGe、SiC、SiGeC或III-V族化合物半导体。在一个实施例中，该块体半导体衬底包括单晶半导体材料，例如单晶硅。
该块体半导体衬底可掺杂有p型或n型掺杂物。在一个实施例中，该掺杂物可为p型掺杂物，包括但不限于硼(B)、铝(Al)、镓(Ga)，以及铟(In)。在另一个实施例中，该掺杂物可为n型掺杂物，包括但不限于锑(Sb)、砷(As)，以及磷(P)。该块体半导体衬底中的该掺杂物浓度可在1x1014原子/立方厘米至3x1017原子/立方厘米范围内，不过也可采用更小及更大的掺杂物浓度。
通过使用光刻及蚀刻图案化该块体半导体衬底的上部，以形成半导体部分。该光刻步骤包括在该块体半导体衬底的顶部施加光阻层(未显示)，将该光阻层曝光于想要的辐射图案，以及利用传统的光阻显影剂显影该曝光光阻层。该蚀刻制程可为干式蚀刻例如反应离子蚀刻(reactive ion etch；RIE)和/或湿式化学蚀刻。该蚀刻制程将该图案从该图案化光阻层转移至该块体半导体衬底中。在将该图案转移至该块体半导体衬底中以后，可利用传统的光阻剥离制程例如灰化来移除该图案化光阻层。或者，也可利用侧壁图像转移(sidewall image transfer；SIT)制程来形成该半导体部分。在典型的SIT制程中，在牺牲芯轴上形成间隙壁。移除该牺牲芯轴并使用余下的间隙壁作为硬掩膜来蚀刻该块体半导体衬底。接着，在形成半导体部分以后移除该间隙壁。
在形成该半导体部分以后，形成绝缘体层12，其横向包围该半导体部分的下部。为形成绝缘体层12，可首先在该半导体部分的相对侧上所蚀刻的沟槽(未显示)中沉积介电材料。绝缘体层12可包括介电氧化物例如二氧化硅，并可通过沉积制程例如化学气相沉积(chemical vapor deposition；CVD)或物理气相沉积(physically vapor deposition；PVD)形成。接着，可回蚀刻绝缘体层12以暴露该半导体部分的上部。可采用非等向性蚀刻例如RIE，以相对该半导体部分的该半导体材料选择性移除绝缘体层12的该介电材料。突出于绝缘体层12上方的该半导体部分的该上部构成半导体鳍片20。被绝缘体层12横向包围的该半导体部分的该下部与该块体半导体衬底的未图案化部分一起构成半导体衬底10。
所形成的半导体鳍片20可具有矩形水平横截面积。半导体鳍片20的宽度可为5纳米至100纳米，不过也可采用更小及更大的宽度。半导体鳍片20的高度可为10纳米至200纳米，不过也可采用更小及更大的宽度。
在形成半导体鳍片20以后，在半导体鳍片20上方形成该牺牲栅极结构。通过绝缘体层12将该牺牲栅极结构与半导体衬底10隔开。该牺牲栅极结构包括：自下而上由牺牲栅极介电质32、牺牲栅极导体34及牺牲栅极覆盖层36构成的牺牲栅极堆叠，以及位于该牺牲栅极堆叠(32、34、36)的侧壁上的栅极间隙壁38。在本申请的一些实施例中，可省略牺牲栅极介电质32和/或牺牲栅极覆盖层36。
为形成牺牲栅极堆叠(32、34、36)，可首先在半导体鳍片20及绝缘体层12上方设置自下而上包括牺牲栅极介电层、牺牲栅极导体层以及牺牲栅极覆盖层的材料堆叠(未图示)。在本申请的一些实施例中以及如上所述，可省略该牺牲栅极介电层。如有的话，该牺牲栅极介电层包括介电材料，例如氧化物或氮化物。在一个实施例中，该牺牲栅极介电层由氧化硅、氮化硅或氧氮化硅组成。该牺牲栅极介电层可通过包括但不限于CVD或PVD的传统沉积制程形成。该牺牲栅极介电层也可通过转变半导体鳍片20的表面部分形成。所形成的该牺牲栅极介电层可具有1纳米至10纳米的厚度，不过也可采用更小及更大的厚度。
该牺牲栅极导体层可包括半导体材料例如多晶硅，或含硅半导体合金例如硅-锗合金。该牺牲栅极导体层可通过使用CVD或PECVD形成。所形成的该牺牲栅极导体层可具有20纳米至300纳米的厚度，不过也可采用更小及更大的厚度。
该牺牲栅极覆盖层可包括介电材料，例如氧化物、氮化物或氧氮化物。在一个实施例中，该牺牲栅极覆盖层由氮化硅组成。该牺牲栅极覆盖层可利用包括CVD及PECVD的传统沉积制程形成。所形成的该牺牲栅极覆盖层可具有10纳米至200纳米的厚度，不过也可采用更小及更大的厚度。
接着，通过光刻及蚀刻来图案化该材料堆叠，以形成该牺牲栅极堆叠(32、34、36)。具体地说，在该材料堆叠的最顶部表面上方施加光阻层(未图示)，并通过光刻曝光及显影光刻图案化该光阻层。通过蚀刻(可为非等向性蚀刻，例如RIE)将该光阻层中的图案转移至该材料堆叠中。在该图案转移以后，该材料堆叠的剩余部分构成该牺牲栅极堆叠(32、34、36)。随后，可移除该光阻层的剩余部分。
栅极间隙壁38可包括介电材料，例如氧化物、氮化物、氧氮化物，或其组合。例如，栅极间隙壁38可由氮化硅、硅硼碳氮化物(SiBCN)或硅碳氧氮化物(SiOCN)组成。为形成栅极间隙壁38，可首先在牺牲栅极堆叠(32、34、36)、半导体鳍片20及绝缘体层12的暴露表面上共形沉积栅极间隙壁材料层(未显示)，接着蚀刻该栅极间隙壁材料层，以移除该栅极间隙壁材料层的水平部分。该栅极间隙壁材料层可通过包括例如CVD、PECVD或PVD的共形沉积制程来设置。该共形栅极间隙壁材料层的该蚀刻可通过干式蚀刻制程例如RIE执行。该栅极间隙壁材料层的剩余部分构成栅极间隙壁38。在栅极间隙壁38的基部所测量的栅极间隙壁38的宽度可为5纳米至100纳米，不过也可采用更小及更大的宽度。
请参照图2A至2C，利用选择性外延生长制程在半导体鳍片20的暴露表面上形成外延半导体层40。术语“外延生长和/或沉积”是指在半导体材料的沉积表面上生长半导体材料，其中，所生长的该半导体材料具有与该沉积表面的该半导体材料相同(或几乎相同)的结晶特性。在该选择性生长制程期间，所沉积的半导体材料仅生长于暴露半导体表面上，也就是位于该牺牲栅极结构(32、34、36、38)的相对侧上的半导体鳍片20的部分上，而不生长于介电表面上，例如绝缘体层12、牺牲栅极覆盖层36及栅极间隙壁28的表面上。外延半导体层40提供半导体装置的抬升式源区及抬升式漏区(总称为抬升式源/漏区)。
在该选择性外延生长制程期间，用p型或n型掺杂物原位掺杂外延半导体层40。或者，可执行离子注入，以在该选择性外延生长制程之前或之后向外延半导体层40中引入掺杂物。该注入也可在没有生长外延层40的情况下执行。如果该块体半导体衬底经掺杂，则该外延半导体层40及该注入的导电类型与该块体半导体衬底的导电类型相反。例如，如果该块体半导体衬底掺杂有p型掺杂物，则外延半导体层40可掺杂有n型掺杂物，以及反之亦然。在一个实施例中，外延半导体层40具有1x1021原子/立方厘米或更高的掺杂物浓度。
外延半导体层40可由Si、SiGe、Ge、复合半导体或其组合组成。在一个实施例中，外延半导体层40由适用于p型FinFET的硼掺杂SiGe组成。依据该p型FinFET的设计要求，也可使用其它p型掺杂物。在另一个实施例中，外延半导体层40由适用于n型FinFET的磷(也可使用其它n型掺杂物)掺杂硅或硅碳(Si:C)组成。依据该n型FinFET的设计要求，也可使用其它n型掺杂物。
请参照图3A至3C，将来自外延半导体层40的该掺杂物扩散进入半导体鳍片20中，以形成含掺杂物半导体鳍片22。由于该掺杂物的该横向扩散，含掺杂物半导体鳍片22具有不均匀的掺杂物浓度分布，从而含掺杂物半导体鳍片22中的掺杂物浓度随着与半导体鳍片20与外延半导体层40之间的界面的距离增加而降低。也就是说，含掺杂物半导体鳍片22的掺杂物浓度向着该栅极堆叠(32、34、36)下方的含掺杂物半导体鳍片22的中心逐渐降低。在一个实施例中，含掺杂物半导体鳍片22的掺杂物浓度可在该栅极堆叠(32、34、36)下方的含掺杂物半导体鳍片22的中心附近降至零。
在一个实施例中，可通过退火制程将来自外延半导体层40的该掺杂物扩散进入半导体鳍片20中，该退火制程包括但不限于快速热退火、炉退火、闪光灯退火、激光退火，或其组合。选择特定的退火制程以使位于栅极间隙壁38下方的含掺杂物半导体鳍片22的部分高掺杂，从而确保栅极间隙壁38下方的低电阻率。在一个实施例中，可采用快速热退火来形成含掺杂物半导体鳍片22。该退火制程可在800℃至1400℃范围内的温度下进行。
在一个实施例中并如3B中所示，在退火以后，含掺杂物半导体鳍片22可由第一区域22A(为高掺杂区域)及第二区域22B(为轻掺杂区域)组成。如本文中所使用的那样，高掺杂区域是具有超过1x1019原子/立方厘米的掺杂物浓度的区域。如本文中所使用的那样，轻掺杂区域是具有低于1x1019原子/立方厘米的掺杂物浓度的区域。在一个实施例中，邻近栅极间隙壁38的第一区域22A的侧壁与栅极间隙壁38的内侧壁对齐(未图示)。在另一个实施例并如图3B中所示，第一区域22A可延伸超过栅极间隙壁38的内侧壁并进入牺牲栅极介电质32正下方的区域中。第一区域22A与该牺牲栅极堆叠(32、34、36)的该重叠确保栅极间隙壁38的底部表面的全部与含掺杂物半导体鳍片22的该高掺杂区域(也就是第一区域22A)接触。因此，栅极间隙壁38下方的鳍片电阻降低。
请参照图4A至4C，在外延半导体层40及绝缘体层12上方形成层间介电(ILD)层50。ILD层50横向包围该牺牲栅极结构(32、34、36、38)。在本申请的一些实施例中，ILD层50由可被轻易平坦化的介电材料组成。例如，ILD层50可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃(氧化硅)、有机硅酸盐玻璃(organosilicate；OSG)、多孔介电材料或非晶碳。ILD层50可通过使用传统沉积制程例如CVD、PECVD或旋涂沉积，接着例如通过使用牺牲栅极覆盖层36的顶部表面作为蚀刻停止层透过CMP(化学机械抛光)平坦化。如此，ILD50的顶部表面与牺牲栅极覆盖层36的顶部表面共面。
请参照图5A至5C，移除该牺牲栅极堆叠(32、34、36)以设置栅极空腔52。利用至少一个蚀刻可相对半导体鳍片20的该半导体材料以及栅极间隙壁38、ILD层50及绝缘体层12的该介电材料选择性移除该牺牲栅极堆叠(32、34、36)的各种组件。该蚀刻可为湿式蚀刻，例如氨蚀刻，或干式蚀刻，例如RIE。如此，栅极空腔52形成于移除该牺牲栅极堆叠(32、34、36)后的容积内并由栅极间隙壁38的内侧壁横向限制。栅极空腔52暴露含掺杂物半导体鳍片22的部分(也就是整个第二区域22B以及与第二区域22B邻接的第一区域22A的部分)。
请参照图6A至6C，完全移除由栅极空腔52暴露的含掺杂物半导体鳍片22的该部分。可采用非等向性蚀刻来相对栅极间隙壁38、ILD层50及绝缘体层12的该介电材料选择性移除含掺杂物半导体鳍片22的该半导体材料。该非等向性蚀刻可为干式蚀刻例如RIE，或湿式蚀刻。如此，在移除含掺杂物半导体鳍片22的该暴露部分以后，在栅极空腔52下方形成开口54。开口54暴露半导体衬底10的顶部表面。在本文中将含掺杂物半导体鳍片22的剩余部分(也就是第一区域22A的剩余部分)称为延伸区26。延伸区26是半导体装置的源/漏区的组成部分。延伸区26的侧壁与栅极间隙壁38的内侧壁垂直重合。
请参照图7A至7C，通过选择性外延生长制程在开口54中形成沟道区60。在该选择性外延生长制程期间，该半导体材料仅自暴露的半导体表面(也就是延伸区26的物理暴露侧壁以及半导体衬底10的顶部表面)生长，而不在介电表面例如绝缘体层12、栅极间隙壁38及ILD层50的表面上生长。持续该选择性外延生长制程直至沟道区60的顶部表面与延伸区26的顶部表面共面。
沟道区60可包括与半导体鳍片20的半导体材料相同或不同的半导体材料。在一个实施例中且当半导体鳍片20由硅组成时，沟道区60可包括锗。
在一个实施例中，沟道区60被设置为本征半导体区并与半导体衬底10及延伸区26外延对齐。在另一个实施例中，沟道区60被设置为包含掺杂物的掺杂半导体区，该掺杂物具有与外延半导体层40及延伸区26中的掺杂物相反的导电类型。因此，当延伸区26包含n型掺杂物时，沟道区60可包括p型掺杂物，以及反之亦然。沟道区60经轻掺杂并具有比延伸区26的掺杂物浓度小至少10倍的掺杂物浓度。例如，沟道区60的掺杂物浓度可为1x1017原子/立方厘米至1x1019原子/立方厘米。沟道区60可在该外延生长制程期间被原位掺杂，或者在生长本征半导体材料以后通过后续离子注入制程掺杂。在本申请的一些实施例中，在形成沟道区60以后，可执行退火，以优化沟道区60与相邻延伸区26之间的链接。
在沟道区60与延伸区26之间的界面处形成一对突变结。突变结是掺杂浓度变化非常陡峭之处。出于本申请的目的，突变结是小于3nm/decade的结，意味着在3纳米内浓度变化10倍。
在本申请中，通过自延伸区26的侧壁及半导体衬底10的顶部表面重新生长沟道区60以在高掺杂延伸区26之间设置未掺杂或轻掺杂沟道区，可获得突变结。另外，由于延伸区26的侧壁与栅极间隙壁38的内侧壁垂直重合，因此在本申请中所形成的该突变结与随后在栅极空腔52中所形成的功能栅极堆叠自对准。通过消除该栅极与该沟道之间的重叠，可因此降低短沟道效应。如此，本申请的该结形成制程允许同时减小该栅极间隙壁下方的电阻并最大限度地降低短沟道效应。
请参照图8A至8C，在横跨沟道区60的栅极空腔52中形成功能栅极堆叠。该功能栅极堆叠自下而上包括栅极介电质72、栅极导体74以及栅极覆盖76。该功能栅极堆叠(72、74、76)以及位于该功能栅极堆叠(72、74、76)的相对侧壁上的栅极间隙壁38构成功能栅极结构。
为形成该功能栅极堆叠(72、74、76)，可首先在栅极空腔52的底部表面及侧壁以及ILD层50的顶部表面上沉积共形栅极介电层(未显示)。该栅极介电层可为具有大于8.0的介电常数的高介电常数(高k)材料层。示例高k材料包括但不限于HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiNx、其硅酸盐，以及其合金。各x值独立为0.5至3，且各y值独立为0至2。在一个实施例中，该栅极介电层包括HfO2。该栅极介电层可通过传统沉积制程形成，该传统沉积制程包括但不限于CVD、PVD、原子层沉积(atomic layer deposition；ALD)、分子束外延(molecular beam epitaxy；MBE)、离子束沉积、电子束沉积，以及激光辅助沉积。所形成的该栅极介电层可具有0.9纳米至6纳米范围内的厚度，不过也可采用更小及更大的厚度。该栅极介电层可具有1纳米级或小于1纳米的有效氧化物厚度。
接着，用栅极导体层(未显示)填充栅极空腔52的剩余容积。该栅极导体层可包括任意导电材料，该导电材料可为掺杂半导体材料或金属材料，例如钨、钛、钽、铝、镍、钌、钯以及铂。在一个实施例中，该栅极导体层由钨组成。
该栅极导体层可利用传统沉积制程形成，该传统沉积制程包括例如CVD、PECVD、PVD、溅镀、化学溶液沉积以及ALD。当使用含硅材料作为该栅极导体层时，可通过使用原位掺杂沉积制程或通过使用沉积之一，接着例如离子注入或气相掺杂步骤(在该步骤中将适当杂质引入该含硅材料中)以适当杂质掺杂该含硅材料。
在本申请的一些实施例中，在形成该栅极导体层之前，采用CVD、溅镀或镀覆(plating)可在该栅极介电层上方共形沉积功函数金属层(未显示)。该功函数金属层所包括的金属的功函数适于调整后续形成的FinFET的功函数。该功函数金属层的厚度可为3纳米至15纳米，不过也可采用更小及更大的厚度。
例如通过CMP可移除形成于ILD层50的顶部表面上方的该栅极导体层的该部分。随后也可移除形成于ILD层50的顶部表面上方的该栅极介电层的该部分。在一些实施例中以及如图所示，利用干式蚀刻或湿式蚀刻可凹入该栅极导体层的剩余部分以及该栅极介电层的剩余部分，以在该栅极空腔52中设置孔洞(未图示)。该栅极导体层的剩余部分构成栅极导体74，且该栅极介电层的剩余部分构成栅极介电质72。
接着，在栅极空腔52中的栅极介电质72及栅极导体74上方沉积栅极覆盖材料并对其平坦化，以填充在凹入该栅极导体层及该栅极介电层以后所形成的该孔洞。示例栅极覆盖材料包括但不限于氮化硅、硅碳氮化物，或硅硼碳氮化物。利用传统的沉积制程例如CVD或PECVD可执行该栅极覆盖材料的沉积。在该栅极覆盖材料的该沉积以后，接着例如通过CMP使用ILD层50的顶部表面作为蚀刻停止可平坦化该沉积的栅极覆盖材料，从而设置栅极覆盖76。栅极覆盖76的顶部表面可与ILD层50的顶部表面共面。
在本申请中，该功能栅极堆叠(72、74、76)下方的该沟道区的主要部分保持本征或轻掺杂，因此可最大限度地降低短沟道效应。
请参照图9A至9C，通过在栅极空腔52中的含掺杂物半导体鳍片22的该暴露部分的侧壁上形成牺牲间隙壁80，可自图5A至5C的第一示例半导体结构导出本申请的第一示例半导体结构的第一变化。牺牲间隙壁80可包括与含掺杂物半导体鳍片22的半导体材料不同的材料。例如，牺牲间隙壁80可包括介电材料例如氮化硅或氧氮化硅、介电金属氧化物、介电金属氮化物，或非晶碳。为形成牺牲间隙壁80，可例如在含掺杂物半导体鳍片22、绝缘体层12、栅极间隙壁38以及ILD层50的该物理暴露表面上沉积共形牺牲间隙壁材料层(未显示)，以及非等向性蚀刻该共形牺牲间隙壁材料层。通过非等向性蚀刻移除该共形牺牲间隙壁材料层的水平部分，且位于含掺杂物半导体鳍片22的该暴露部分的侧壁上的该共形牺牲间隙壁材料层的剩余垂直部分构成牺牲栅极间隙壁80。牺牲间隙壁80横向包围含掺杂物半导体鳍片22的该暴露部分。
请参照图10A至10C，通过执行图6A至6C的制程步骤完全移除暴露于栅极空腔52中的含掺杂物半导体鳍片22的该部分。含掺杂物半导体鳍片22的该暴露部分的该移除提供被牺牲间隙壁80横向包围的开口154。如此，通过牺牲间隙壁80定义开口154的横向尺寸。
请参照图11A至11C，通过执行图7A至7C的制程步骤在开口154中形成沟道区60。由于开口154由该牺牲间隙壁定义，因此在该沉积期间，沟道区60的该生长被牺牲间隙壁80横向限制。如此，半导体鳍片20的初始形状被保持。
在形成沟道区60以后，通过蚀刻(可为等向性蚀刻)相对沟道区60选择性移除牺牲间隙壁80。在一个实施例中，可通过湿式蚀刻移除牺牲间隙壁80。例如，如果牺牲间隙壁80包括氮化硅，则牺牲间隙壁80可通过采用热磷酸的湿式蚀刻移除。
随后，通过执行图8A至8C的制程步骤，可在栅极空腔52中形成该功能栅极堆叠，以横跨沟道区60。
请参照图12A至12C，该第一示例半导体结构的第二变化可采用绝缘体上半导体(SOI)衬底替代块体半导体衬底来形成半导体鳍片20。该SOI衬底自下而上包括操作衬底6、埋置绝缘体层8以及顶部半导体层(未显示)，半导体鳍片20由该顶部半导体层形成。
操作衬底6可包括半导体材料例如Si、Ge、SiGe、SiC、SiGeC或III-V族化合物半导体。该操作衬底向该埋置绝缘体层及该顶部半导体层提供机械支撑。该操作衬底的厚度可为30微米至约2纳米，不过也可采用更小及更大的厚度。
埋置绝缘体层8可包括介电材料例如氧化硅、氮化硅、氧氮化硅、氮化硼或其组合。在一个实施例中，埋置绝缘体层8可通过沉积制程例如化学气相沉积(CVD)或物理气相沉积(PVD)形成。在另一个实施例中，埋置绝缘体层8可通过使用热生长制程例如热氧化形成，以转换该操作衬底的表面部分。埋置绝缘体层8的厚度可为50纳米至200纳米，不过也可采用更小或更大的厚度。
该顶部半导体层可包括半导体材料例如Si、Ge、SiGe、SiC、SiGeC，以及III-V族化合物半导体例如InAs、GaAs或InP。该顶部半导体层与该操作衬底的半导体材料可相同或不同。通常，该操作衬底及该顶部半导体层分别包括单晶半导体材料，例如单晶硅。
该顶部半导体层可通过沉积制程例如CVD或等离子体增强型化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)形成。所形成的该顶部半导体层可具有10纳米至200纳米的厚度，不过也可采用更小或更大的厚度。或者，该顶部半导体层可通过使用智能切割(smart cut)制程形成，其中，将两个半导体晶圆通过位于两者之间的绝缘体结合在一起。
半导体鳍片20可通过执行上面图1A至1C中所述的光刻及蚀刻制程形成。在形成半导体鳍片20以后，可执行图1A至1C的制程步骤，以在半导体鳍片20上方形成该牺牲栅极结构(32、34、36、38)。
请参照图13A至13C，顺序执行图2A至2C、3A至3C、4A至4C、5A至5C以及6A至6C的制程步骤，以形成外延半导体层40、ILD层50、栅极空腔52、开口54以及横向包围开口54的延伸区26。开口54暴露埋置绝缘体层8的顶部表面。在形成开口54之前可选择性形成该牺牲间隙壁并在后续制程中移除该牺牲间隙壁。
请参照图14A至14C，执行图7A至7B的制程步骤，以在开口54内形成沟道区60。在此情况下，设置沟道区60的半导体材料仅自延伸区26的暴露侧壁表面生长，而不自介电表面例如埋置绝缘体层8、栅极间隙壁38以及ILD层50生长。
请参照图15A至15C，执行图8A至8C的制程步骤，以在栅极空腔52中形成该功能栅极堆叠(72、74、76)。
请参照图16A至16C，在移除由栅极空腔52暴露的含掺杂物半导体鳍片22的部分的外部以后，可自图5A至5C的第一示例半导体结构导出依据本申请的第二实施例的第二示例半导体结构。通过等向性蚀刻移除含掺杂物半导体鳍片22的该暴露部分的该外部，该等向性蚀刻可为干式蚀刻或湿式蚀刻。含掺杂物半导体鳍片22A的该暴露部分的该外部的该移除也暴露半导体衬底10的部分。含掺杂物半导体鳍片22的该暴露部分的剩余内部是含掺杂物半导体鳍片22中的最少掺杂区，因此可被用作沟道区形成中半导体材料的外延生长的模板。本文将含掺杂物半导体鳍片22的该暴露部分的该剩余内部称为模板区224。与受栅极间隙壁38及ILD层50保持保护的含掺杂物半导体鳍片22的那些部分相比，模板区224更薄且更短。含掺杂物半导体鳍片22的该剩余部分提供延伸区26。含掺杂物半导体鳍片22的该暴露部分的该外部的该移除在栅极空腔52下方形成开口254。
请参照图17A至17C，通过执行图7A至7C的制程步骤，在开口254中的暴露半导体表面上形成沟道区260(也就是延伸区26的侧壁、该半导体衬底的顶部表面以及模板区224的顶部表面及侧壁)。沟道区260可包括与模板区224的半导体材料相同或不同的半导体材料。在一个实施例且当模板区224由硅组成时，沟道区260可包括锗。
在沟道区260的侧壁与延伸区26的侧壁之间的界面处形成一对突变结。延伸区26的侧壁与栅极间隙壁38的内侧壁垂直重合。因此，实现突变结与栅极空腔52中所形成的功能栅极堆叠自对准。
请参照图18A至18C，通过执行图9A至9C的制程步骤，在栅极空腔52内形成自下而上包括栅极介电质72、栅极导体74及栅极覆盖的功能栅极堆叠。
图19显示依据本申请的实施例形成FinFET的方法的流程图1900。在步骤1902中，形成半导体鳍片。在步骤1904中，形成牺牲栅极结构。在步骤1906中，形成外延半导体层。在步骤1908中，形成含掺杂物半导体鳍片。在步骤1910中，形成栅极空腔。在步骤1912中，在由该栅极空腔暴露的该含掺杂物半导体鳍片的部分的侧壁上形成牺牲间隙壁。在步骤1914中，移除该含掺杂物半导体鳍片的该暴露部分，以在该栅极空腔下方设置开口。在一些实施例中，步骤1914可在步骤1910之后执行，而不执行步骤1912。在步骤1916中，在该开口中重新生长沟道区。
尽管针对本申请的各种实施例已详细显示并说明本申请，但本领域的技术人员将理解，可在形式及细节上作上述及其它修改而不背离本申请的精神及范围。因此，本申请并不限于所述及所示的确切形式及细节，而是落入所附权利要求的范围内。

Claims (20)

1.一种半导体结构，包括：
源区与漏区，相互隔开并位于衬底上；
沟道区，位于该源区与该漏区之间且位于该衬底上；以及
栅极堆叠，位于该沟道区上方，其中，该栅极堆叠的侧壁与该沟道区的侧壁垂直重合；
其中，第一突变结位于该沟道区与该源区之间的界面处，且第二突变结位于该沟道区与该漏区之间的界面处；
其中，位于该沟道区与该源区之间的该界面是该沟道区的该侧壁的一者，其与该栅极堆叠的该侧壁的一者垂直地重合，且位于该沟道区与该漏区之间的该界面是该沟道区的该侧壁的另一者，其与该栅极堆叠的该侧壁的另一者垂直地重合。
2.如权利要求1所述的半导体结构，其中，该源区及该漏区分别包括第一半导体材料，且该沟道区包括不同于该第一半导体材料的第二半导体材料。
3.如权利要求1所述的半导体结构，其中，该源区及该漏区包括第一导电类型的掺杂物，且该沟道区包括与该第一导电类型相反的第二导电类型的掺杂物。
4.如权利要求1所述的半导体结构，还包括位于该源区上的抬升式源区以及位于该漏区上的抬升式漏区，其中，该抬升式源区及该抬升式漏区包括第一导电类型的掺杂物，其浓度大于在该源区及该漏区中的该第一导电类型的该掺杂物的浓度。
5.如权利要求1所述的半导体结构，还包括位于该沟道区下方的模板区，其中，该模板区被该源区及该漏区横向包围并与该衬底直接接触。
6.如权利要求5所述的半导体结构，其中，该沟道区包括与该模板区的半导体材料不同的半导体材料。
7.一种形成半导体结构的方法，包括：
在半导体鳍片的部分上方形成牺牲栅极结构，该牺牲栅极结构包括牺牲栅极堆叠以及位于该牺牲栅极堆叠的侧壁上的栅极间隙壁；
在未被该牺牲栅极结构覆盖的该半导体鳍片的部分上方形成包括第一导电类型的掺杂物的外延半导体层；
通过将来自该外延半导体层的该掺杂物扩散进入该半导体鳍片中而形成含掺杂物半导体鳍片，其中，该含掺杂物半导体鳍片上的掺杂物浓度分布为渐变，以使位于该牺牲栅极堆叠下方的该含掺杂物半导体鳍片的部分与该含掺杂物半导体鳍片的另一部分相比具有较低的掺杂物浓度；
移除该牺牲栅极堆叠，以形成暴露该含掺杂物半导体鳍片的部分的栅极空腔；
移除该含掺杂物半导体鳍片的暴露的该部分，以在该栅极空腔下方设置开口；
在该开口中形成沟道区；以及
在该沟道区上方的该栅极空腔中形成功能栅极堆叠；
其中，位于该沟道区和该含掺杂物半导体鳍片的剩余部分之间的界面与该功能栅极堆叠的侧壁垂直重合。
8.如权利要求7所述的方法，其中，所述形成该含掺杂物半导体鳍片通过退火制程执行。
9.如权利要求7所述的方法，其中，该含掺杂物半导体鳍片的该另一部分延伸超过该栅极间隙壁的内侧壁并延伸于该牺牲栅极堆叠的周边部分的下方。
10.如权利要求7所述的方法，其中，在所述移除该含掺杂物半导体鳍片的暴露的该部分以后，被该牺牲栅极结构覆盖的该含掺杂物半导体鳍片的该剩余部分具有与该栅极间隙壁的内侧壁垂直重合的侧壁。
11.如权利要求7所述的方法，其中，所述移除该含掺杂物半导体鳍片的暴露的该部分为移除该含掺杂物半导体鳍片的暴露的该部分的全部，以暴露半导体衬底的顶部表面。
12.如权利要求11所述的方法，其中，所述形成该沟道区通过自被该栅极间隙壁覆盖的该含掺杂物半导体鳍片的部分的侧壁以及该半导体衬底的该顶部表面外延生长半导体材料来执行。
13.如权利要求7所述的方法，其中，所述移除该含掺杂物半导体鳍片的暴露的该部分为移除该含掺杂物半导体鳍片的暴露的该部分的全部，以暴露埋置绝缘体层的顶部表面。
14.如权利要求13所述的方法，其中，所述形成该沟道区通过自被该栅极间隙壁覆盖的该含掺杂物半导体鳍片的部分的侧壁外延生长半导体材料来执行。
15.如权利要求7所述的方法，还包括：在所述移除该含掺杂物半导体鳍片的暴露的该部分之前，在该含掺杂物半导体鳍片的暴露的该部分的侧壁上形成牺牲间隙壁。
16.如权利要求15所述的方法，还包括：在所述形成该沟道区以后，移除该牺牲间隙壁。
17.如权利要求7所述的方法，其中，该沟道区未经掺杂或者掺杂有与该第一导电类型相反的第二导电类型的掺杂物。
18.如权利要求7所述的方法，其中，所述移除该含掺杂物半导体鳍片的暴露的该部分为移除该含掺杂物半导体鳍片的暴露的该部分的外部，而完整无缺的保留该含掺杂物半导体鳍片的暴露的该部分的内部，其中，该内部为该含掺杂物半导体鳍片中的最少掺杂部分。
19.如权利要求18所述的方法，其中，该含掺杂物半导体鳍片的暴露的该部分的该外部通过等向性蚀刻移除。
20.如权利要求18所述的方法，其中，所述形成该沟道区通过自被该牺牲栅极堆叠覆盖的该含掺杂物半导体鳍片的部分的侧壁以及该含掺杂物半导体鳍片的暴露的该部分的该内部外延生长半导体材料来执行。
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