DE112017008124T5 - Bauelement, verfahren und system zum bereitstellen eines gestressten kanals eines transistors - Google Patents

Bauelement, verfahren und system zum bereitstellen eines gestressten kanals eines transistors Download PDF

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Stephen M. Cea
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Abstract

Techniken und Mechanismen zum Aufzwingen von Spannung auf einen Transistor, der eine Kanalregion und jeweils eine Source- oder Drain-Region in einer Finnenstruktur umfasst. Bei einem Ausführungsbeispiel erstreckt sich eine Gate-Struktur des Transistors über die Finnenstruktur, wobei ein erster Abstandhalter-Abschnitt an einer Seitenwand der Gate-Struktur ist und ein zweiter Abstandhalter-Abschnitt an den ersten Abstandhalter-Abschnitt angrenzt. Eines oder beide von zwei Merkmalen sind an oder unter jeweiligen unteren Rändern der Abstandhalter-Abschnitte vorhanden. Eines der Merkmale umfasst eine Diskontinuitätslinie auf der Finnenstruktur. Das andere Merkmal umfasst eine Konzentration eines Dotierstoffs in dem zweiten Abstandhalter-Abschnitt, die größer ist als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region. Bei einem anderen Ausführungsbeispiel ist die Finnenstruktur auf einer Pufferschicht angeordnet, wobei eine Spannung auf die Kanalregion zumindest teilweise mit der Pufferschicht aufgezwungen wird.

Description

  • HINTERGRUND
  • Technisches Gebiet
  • Ausführungsbeispiele der Erfindung beziehen sich allgemein auf die Halbleitertechnologie und insbesondere, aber nicht ausschließlich, auf gestresste Transistoren.
  • Stand der Technik
  • Bei der Halbleiterverarbeitung werden Transistoren üblicherweise auf Halbleiterwafern gebildet. In der CMOS-Technologie (complementary metal oxide semiconductor) gehören Transistoren normalerweise zu einem von zwei Typen: NMOS- (Negativ-Kanal-Metall-Oxid-Halbleiter; negative channel metal oxide semiconductor) oder PMOS-Transistoren (Positiv-Kanal-Metall-Oxid-Halbleiter; positive channel metal oxide semiconductor). Die Transistoren und andere Bauelemente können miteinander verbunden sein, um integrierte Schaltungen (ICs; integrated circuits) zu bilden, die zahlreiche nützliche Funktionen ausführen.
  • Der Betrieb solcher ICs hängt zumindest teilweise von der Performance der Transistoren ab, die wiederum durch ein Aufzwingen von Spannung (Stress) in den Kanalregionen verbessert werden kann. Insbesondere wird die Performance eines NMOS-Transistors durch Bereitstellen einer Zugspannung in seiner Kanalregion verbessert, und die Performance eines PMOS-Transistors wird durch Bereitstellen einer Druckspannung in seiner Kanalregion verbessert.
  • Ein FinFET ist ein Transistor, der um einen dünnen Streifen aus Halbleitermaterial (allgemein als die Finne bezeichnet) herum aufgebaut ist. Der Transistor umfasst die Standard-Feldeffekttransistor- (FET-) Knoten, umfassend ein Gate, ein Gate-Dielektrikum, eine Source-Region und eine Drain-Region. Der leitfähige Kanal eines solchen Bauelements wird an einer Außenseite der Finne unter dem Gate-Dielektrikum bereitgestellt. Insbesondere verläuft der Strom entlang/innerhalb der beiden Seitenwände der Finne (Seiten senkrecht zu der Substratoberfläche) sowie entlang der Oberseite der Finne (Seite parallel zu der Substratoberfläche). Da der leitfähige Kanal solcher Konfigurationen im Wesentlichen entlang der drei unterschiedlichen äußeren, planaren Regionen der Finne vorliegt, wird ein solches FinFET-Design manchmal als ein Trigate-FinFET bezeichnet. Es sind auch andere Arten von FinFET-Konfigurationen verfügbar, wie beispielsweise sogenannte Doppel-Gate-FinFETs, bei denen der leitfähige Kanal hauptsächlich nur entlang der beiden Seitenwände der Finne (und nicht entlang der Oberseite der Finne) vorliegt. Es gibt eine Reihe von nicht trivialen Problemen, die mit der Herstellung solcher Finnen-basierten Transistoren verbunden sind.
  • Figurenliste
  • Die verschiedenen Ausführungsbeispiele der vorliegenden Erfindung sind in den Figuren der beiliegenden Zeichnungen beispielhaft und nicht einschränkend dargestellt, in denen gilt:
    • 1 zeigt verschiedene Ansichten, die Elemente einer integrierten Schaltung darstellen, um Transistorspannung gemäß einem Ausführungsbeispiel zu fördern.
    • 2 ist ein Flussdiagramm, das Elemente eines Verfahrens zum Fördern von Spannung in einem Kanal eines Transistors gemäß einem Ausführungsbeispiel darstellt.
    • 3A, 3B zeigen Querschnittansichten, die jeweils Strukturen in einer jeweiligen Stufe der Halbleiterfertigungsverarbeitung gemäß einem Ausführungsbeispiel darstellen.
    • 4A, 4B zeigen Querschnittansichten, die jeweils Strukturen in einer jeweiligen Stufe der Halbleiterfertigungsverarbeitung gemäß einem Ausführungsbeispiel darstellen.
    • 5A, 5B zeigen Querschnittansichten, die jeweils Strukturen in einer jeweiligen Stufe der Halbleiterfertigungsverarbeitung gemäß einem Ausführungsbeispiel darstellen.
    • 6 ist ein funktionales Blockdiagramm, das eine Rechenvorrichtung gemäß einem Ausführungsbeispiel darstellt.
    • 7 ist ein funktionales Blockdiagramm, das ein beispielhaftes Computersystem gemäß einem Ausführungsbeispiel darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Bei verschiedenen Ausführungsbeispielen werden Vorrichtungen und Verfahren beschrieben, die sich auf gestresste Transistoren beziehen. Kurz gesagt, einige Ausführungsbeispiele fördern verschiedenartig die Kanalspannung, um die Performance eines oder mehrerer NMOS-Transistoren und/oder eines oder mehrerer PMOS-Transistoren zu verbessern. Es können jedoch verschiedene Ausführungsbeispiele ohne eines oder mehrere der spezifischen Details, oder mit anderen Verfahren, Materialien oder Komponenten praktiziert werden. In anderen Fällen werden bekannte Strukturen, Materialien oder Operationen nicht gezeigt oder detailliert beschrieben, um ein Verunklaren von Aspekten verschiedener Ausführungsbeispiele zu vermeiden. Ähnlich werden zu Erklärungszwecken spezifische Zahlen, Materialien, und Konfigurationen dargelegt, um ein tiefgreifendes Verständnis einiger Ausführungsbeispiele bereitzustellen. Dennoch können einige Ausführungsbeispiele ohne spezifische Details praktiziert werden. Weiterhin versteht es sich, dass die verschiedenen in den Figuren gezeigten Ausführungsbeispiele veranschaulichende Darstellungen sind, und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Die hierin beschriebenen Technologien können in einem oder mehreren elektronischen Bauelementen implementiert sein. Nicht einschränkende Beispiele für elektronische Vorrichtungen, die die hierin beschriebenen Technologien nutzen können, umfassen irgendeine Art von mobiler Vorrichtung und/oder stationärer Vorrichtung, wie beispielsweise Kameras, Mobiltelefone, Computer-Endgeräte, Desktop-Computer, elektronische Lesegeräte, Faxgeräte, Kioske, Laptop-Computer, Netbook-Computer, Notebook-Computer, Internetgeräte, Zahlungsterminals, Personaldigitalassistenten, Medienabspielgeräte und/oder Recorder, Server (z. B. Blade-Server, Rack-befestigter Server (Rack-Mount-Server), Kombinationen derselben etc.), Set-Top-Boxen, Smartphones, Tablet-Personal-Computer, ultramobile Personal-Computer, drahtgebundene Telefone, Kombinationen derselben und Ähnliches. Allgemeiner können Ausführungsbeispiele in irgendeinem von einer Vielzahl von elektronischen Bauelementen eingesetzt werden, umfassend einen oder mehrere Transistoren, die Strukturen umfassen, die gemäß den hierin beschriebenen Techniken gebildet werden.
  • 1 zeigt in perspektivischer Ansicht ein Bauelement einer integrierten Schaltung (IC) 100 umfassend Strukturen zum Aufzwingen von Spannung auf einen Transistor gemäß einem Ausführungsbeispiel. 1 zeigt auch eine perspektivische Schnittansicht 102 und eine Draufsichtansicht 104 des IC-Bauelements 100.
  • Das IC-Bauelement 100 ist ein Beispiel eines Ausführungsbeispiels, wobei Strukturen eines Transistors Angaben eines Herstellungsprozesses umfassen, wobei sukzessive Abstandhalter-Strukturen auf einer gegebenen Seite einer Gate-Elektrode gebildet werden. Ein solcher Transistor kann dotierte Source- oder Drain-Regionen einer Finnenstruktur sowie Gate-Strukturen - z.B. umfassend ein Gate-Dielektrikum und eine Gate-Elektrode - umfassen, die sich über die Finnenstruktur erstrecken. Die Finnenstruktur kann durch einen ersten Halbleiterkörper gebildet werden, der auf einem zweiten Halbleiterkörper (hierin als „Pufferschicht“ bezeichnet) angeordnet ist, der ein Aufzwingen von Spannung auf den Transistor ermöglichen soll. Die Verwendung einer dotierten Abstandhalter-Struktur und/oder eines mehrstufigen Dotierungsprozesses kann den Bedarf an alternativen Herstellungsverfahren, die eine solche Spannung anderweitig abschwächen könnten, verringern.
  • Bei dem gezeigten Ausführungsbeispiel umfasst das IC-Bauelement 100 eine Pufferschicht 110, die eine Seite 112 aufweist. Die Pufferschicht 110 kann eine oder mehrere epitaxiale einkristalline Halbleiterschichten (z.B. Silizium, Germanium, Siliziumgermanium, Galliumarsenid, Indiumphosphid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, usw.) umfassen, die z.B. auf einem unterschiedlichen Bulk-Halbleitersubstrat (wie z.B. das gezeigte darstellende Siliziumsubstrat 140) gewachsen werden können.
  • Obwohl einige Ausführungsbeispiele in dieser Hinsicht nicht beschränkt sind, kann die Pufferschicht 110 verschiedene epitaxial aufgewachsene Halbleiter-Teilschichten mit unterschiedlichen Gitterkonstanten umfassen. Solche Halbleiter-Teilschichten können dazu dienen, die Gitterkonstante entlang der z-Achse des gezeigten xyz-Koordinatensystems einzustufen. So kann beispielsweise eine Germaniumkonzentration der SiGe-Pufferschichten 110 von 30 % Germanium an der untersten Pufferschicht auf 70 % Germanium an der obersten Pufferschicht ansteigen und dadurch die Gitterkonstante allmählich erhöhen.
  • Das IC-Bauelement 100 kann ferner auf der Pufferschicht 110 einen ersten Halbleiterkörper umfassen, der eine Finnenstruktur bildet (wie die gezeigte darstellende Finnenstruktur 120). Der erste Halbleiterkörper kann zum Beispiel teilweise aus einem epitaxial gewachsenen einkristallinen Halbleiter gebildet werden, wie beispielsweise, aber nicht beschränkt auf Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP. Die Finnenstruktur 120 kann sich bei einigen Ausführungsbeispielen bis zur Seite 112 erstrecken. Bei anderen Ausführungsbeispielen kann der erste Halbleiterkörper ferner einen darunter liegenden Teilschicht-Abschnitt umfassen, von dem sich die Finnenstruktur 120 erstreckt (z.B. wo der darunter liegende Teilschicht-Abschnitt zwischen der Seite 112 und der Finnenstruktur 120 angeordnet ist und an jede von denselben angrenzt).
  • Nach hiesigem Gebrauch bezieht sich „Source- oder Drain-Region“ (oder alternativ „Source-/Drain-Region“) auf eine Struktur, die ausgebildet ist zum Funktionieren als eines von einer Source eines Transistors oder einem Drain eines Transistors. Dotierte Abschnitte der Finnenstruktur 120 können eine Source eines Transistors und einen Drain des Transistors bereitstellen (wie die gezeigten, illustrativen Source-/Drain-Regionen 124, 126). Eine Kanalregion des Transistors kann zwischen den Source-/Drain-Regionen 124, 126 angeordnet sein, wobei sich ein Gate-Dielektrikum 132 und eine Gate-Elektrode 130 verschiedenartig über einen Abschnitt der Finnenstruktur 120 erstrecken, die die Kanalregion umfasst. So können sich beispielsweise die Source-/Drain-Regionen 124, 126 unter lateral gegenüberliegende Seiten der Gate-Elektrode 130 erstrecken.
  • Die Source-/Drain-Regionen 124, 126 und die Kanalregion können ausgebildet sein, um während des Betriebs des IC-Bauelements 100 Strom zu leiten - z.B. den unter Verwendung der Gate-Elektrode 130 gesteuerten Strom. Zum Beispiel können die Source-/Drain-Regionen 124, 126 in einer Source-/Drain-Wanne angeordnet sein, die mit der Finnenstruktur 120 gebildet wird. Die Source-/Drain-Regionen 124, 126 können irgendeinen von einer Vielzahl von geeigneten n-Typ-Dotierstoffen, wie z.B. eines von Phosphor oder Arsen, umfassen. Alternativ können die Source-/Drain-Regionen 124, 126 irgendeinen von verschiedenen geeigneten p-Typ-Dotierstoffen, wie z.B. Bor, umfassen.
  • Strukturen der Pufferschicht 110 und/oder Strukturen der Finnenstruktur 120 können zumindest teilweise, (zum Beispiel) durch Isolationsstrukturen 114, von anderen Schaltungsstrukturen des IC-Bauelements 100 elektrisch isoliert sein. Die Isolationsstrukturen 114 können Siliziumdioxid oder irgendeines von einer Vielzahl von anderen dielektrischen Materialien umfassen, die z.B. von herkömmlichen Isolationstechniken angepasst sind. Die Größen, Formen, Anzahl und relative Konfiguration der Isolationsstrukturen 114 sind ausschließlich darstellend, und das IC-Bauelement 100 kann irgendeine von einer Vielzahl von zusätzlichen oder alternativen Isolationsstrukturen bei anderen Ausführungsbeispielen umfassen.
  • Das Gate-Dielektrikum 132 kann ein High-k-Gate-Dielektrikum, wie beispielsweise Hafniumoxid, umfassen. Bei verschiedenen anderen Ausführungsbeispielen kann das Gate-Dielektrikum 132 Hafnium-Siliziumoxid, Lanthanoxid, Zirkoniumoxid, Zirkonium-Siliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid-Aluminiumoxid, Blei-Scandium-Tantaloxid oder Bleizink-Niobat umfassen. Bei einem anderen Ausführungsbeispiel umfasst das Gate-Dielektrikum 132 Siliziumdioxid.
  • Die Gate-Elektrode 130 kann aus irgendeinem geeigneten Gate-Elektrodenmaterial gebildet werden. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode 130 ein dotiertes polykristallines Silizium. Alternativ oder zusätzlich kann die Gate-Elektrode 130 ein Metallmaterial umfassen, wie beispielsweise, aber nicht beschränkt auf Wolfram, Tantal, Titan und deren Nitride. Es wird darauf hingewiesen, dass die Gate-Elektrode 130 nicht notwendigerweise ein einzelnes Material sein muss und ein Verbundstapel aus dünnen Filmen sein kann, wie beispielsweise, aber nicht beschränkt auf eine polykristallines-Silizium-/Metall-Elektrode oder eine Metall-/polykristallines-Silizium-Elektrode.
  • Obwohl einige Ausführungsbeispiele in dieser Hinsicht nicht beschränkt sind, kann der Transistor mehrere unterschiedliche Kanalregionen jeweils zwischen den Source-/Drain-Regionen 124, 126 umfassen - z.B. die mehreren Kanalregionen umfassend eine oder mehrere Nanodrahtstrukturen. Solch ein oder mehrere Nanodrähte können beispielsweise aus irgendeinem von verschiedenen geeigneten Materialien wie beispielsweise, aber nicht beschränkt auf Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, InP und Kohlenstoff-Nanoröhrchen gebildet werden.
  • Bei einem Ausführungsbeispiel kann der erste Halbleiterkörper, der die Finnenstruktur 120 bildet, eine andere kristalline Struktur als die der angrenzenden Pufferschicht 110 haben. Eine Fehlanpassung (z.B. die Gitterkonstanten-Fehlanpassung) zwischen der Finnenstruktur 120 und der Seite 112 kann dazu führen, dass eine Druckspannung oder eine Zugspannung in einer Kanalregion aufgezwungen wird, die zwischen den Source-/Drain-Regionen 124, 126 ist. Zum Beispiel kann eine Gitterkonstante der Seite 112 unterschiedlich zu der Gitterkonstante der Finnenstruktur 120 sein. Bei einem solchen Ausführungsbeispiel umfasst eine von der Seite 112 und der Finnenstruktur 120 Silizium-Germanium mit einem ersten Silizium-zu-Germanium-Komponentenverhältnis, wobei die andere von der Seite 112 und der Finnenstruktur 120 reines Silizium oder Silizium-Germanium mit einem zweiten Silizium-zu-Germanium-Komponentenverhältnis umfasst, das von dem ersten Silizium-zu-Germanium-Komponentenverhältnis verschieden ist. Jedoch kann irgendeine von verschiedenen anderen Gitterfehlanpassungen mit 110 und der Finnenstruktur 120 bei verschiedenen Ausführungsbeispielen bereitgestellt werden.
  • Die konventionelle Herstellung von nicht-planaren Transistorbauelementen umfasst oft einen Epi-Unterschnittprozess, um Aussparungen zu bilden, in die anschließend dotierte Source-/Drain-Regionen gewachsen werden. Allerdings könnten ansonsten erhebliche Beträge der Spannung zwischen der Finnenstruktur 120 und der Seite 112 durch einen solchen Epi-Unterschnittprozess abgebaut werden. Verschiedene Ausführungsbeispiele können den Verlust dieser Spannung durch verbesserte Techniken zur Bildung dotierter Source-/Drain-Regionen abschwächen oder vermeiden - z.B. wo solche Techniken auf die Notwendigkeit für das Wegschneiden und Ersetzen von Abschnitten der Finnenstruktur 120 verzichten.
  • Das IC-Bauelement 100 kann ein oder mehrere Artefakte solcher verbesserten Techniken umfassen - das eine oder die mehreren Artefakte umfassen Merkmale, die durch Abstandhalter-Strukturen auf zumindest einer Seite der Gate-Elektrode 130 gebildet werden oder unter denselben angeordnet sind. Zur Veranschaulichung und nicht zur Begrenzung kann ein Abstandhalter-Abschnitt 152 an eine Seitenwand der Gate-Elektrode 130 angrenzen, wobei ein anderer Abstandhalter-Abschnitt 150 an den Abstandhalter-Abschnitt 152 angrenzt. Bei einem solchen Ausführungsbeispiel kann eines oder beide der zwei Merkmale in einer Region 154 vorhanden sein, die die jeweiligen unteren Ränder der Abstandhalter-Abschnitte 150, 152 umfasst oder unter denselben angeordnet ist. Ein solches Merkmal umfasst eine Diskontinuitätslinie, die auf der Finnenstruktur 120 an einer Grenzfläche der Abstandhalter-Abschnitte 150, 152 gebildet wird. Eine solche Diskontinuitätslinie kann zumindest teilweise durch eine Oberseite 122 der Finnenstruktur 120 und/oder durch andere Strukturen (z.B. umfassend die Abstandhalter-Abschnitte 150, 152), die auf der Seite 122 angeordnet sind, gebildet werden. Das andere Merkmal umfasst den Abstandhalter-Abschnitt 150 und die Source-/Drain-Region 124, die jeweils entsprechende Mengen eines Dotierstoffs aufweisen, wobei eine Konzentration des Dotierstoffs in dem Abstandhalter-Abschnitt 150 größer ist als eine Konzentration des Dotierstoffs in der Source-/Drain-Region 124.
  • Alternativ oder zusätzlich kann ein Abstandhalter-Abschnitt 162 an eine gegenüberliegende Seitenwand der Gate-Elektrode 130 angrenzen, wobei ein anderer Ab standhalter-Ab schnitt 160 an den Abstandhalter-Abschnitt 162 angrenzt. Bei einem solchen Ausführungsbeispiel kann eines oder beide der zwei Merkmale in der gezeigten Region 164 vorhanden sein. Ein solches Merkmal umfasst eine Diskontinuitätslinie, die auf der Finnenstruktur 120 an einer Grenzfläche der Abstandhalter-Abschnitte 160, 162 gebildet wird. Das andere Merkmal umfasst den Abstandhalter-Abschnitt 160 und die Source-/Drain-Region 124, die jeweils entsprechende Mengen eines Dotierstoffs aufweisen, wobei eine Konzentration des Dotierstoffs in dem Abstandhalter-Abschnitt 160 größer ist als eine Konzentration des Dotierstoffs in der Source-/Drain-Region 124.
  • 2 zeigt Merkmale eines Verfahrens 200 zum Bereitstellen einer gestressten Kanalregion eines Transistors gemäß einem Ausführungsbeispiel. Das Verfahren 200 kann beispielsweise Prozesse umfassen, um einen Teil oder die gesamte Struktur des IC-Bauelements 100 herzustellen. Um bestimmte Merkmale verschiedener Ausführungsbeispiele zu veranschaulichen, wird hierin das Verfahren 200 mit Bezug auf die in 3A, 3B gezeigten Strukturen beschrieben. Jedoch kann irgendeine von einer Vielzahl von zusätzlichen oder alternativen Strukturen gemäß dem Verfahren 200 bei unterschiedlichen Ausführungsbeispielen hergestellt werden.
  • Wie in 2 gezeigt, kann das Verfahren 200 bei 210 das Bilden einer Gate-Struktur eines Transistors umfassen, wobei sich die Gate-Struktur über eine Finnenstruktur erstreckt, die auf einer Pufferschicht angeordnet ist. Zum Beispiel kann, wie in 3A bei Stufe 300 gezeigt, eine Finnenstruktur 320 direkt oder indirekt auf einer Pufferschicht 315 angeordnet sein - wobei z.B. die Finnenstruktur 320 und die Pufferschicht 315 funktionell der Finnenstruktur 120 bzw. der Pufferschicht 110 entsprechen. Ein Gate-Dielektrikum 332 und eine Gate-Elektrode 330 können selektiv nacheinander gebildet werden, wobei sich jede(s) zumindest teilweise um die Finnenstruktur 320 herum erstreckt. Eine solche selektive Bildung kann Operationen umfassen, die von konventionellen Halbleiterherstellungstechniken angepasst sind - z.B. umfassend Maske, Lithographie, Abscheidung (z.B. chemische Gasphasenabscheidung), Ätzen und/oder andere Prozesse -, die hierin nicht näher erläutert werden, um ein Verunklaren bestimmter Merkmale verschiedener Ausführungsbeispiele zu vermeiden.
  • Das Verfahren 200 kann ferner bei 220 das Abscheiden eines ersten Abstandhalter-Abschnitts auf einer Seitenwand der Gate-Struktur umfassen. Zum Beispiel können, wie bei Stufe 301 gezeigt, ein oder beide Abstandhalter-Abschnitte 352, 362 gebildet werden - z.B. jeweils an einer jeweiligen von zwei gegenüberliegenden Seitenwänden der Gate-Elektrode 330. Die Abstandhalter 352, 362 können durch Deckschicht-Abscheidung eines konformen dielektrischen Films, wie beispielsweise, aber nicht beschränkt auf Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder Kombinationen davon, gebildet werden. Ein dielektrisches Material der Abstandhalter 352, 362 kann auf eine konforme Weise abgeschieden werden, so dass sich der dielektrische Film auf vertikalen Oberflächen, wie z.B. den Seitenwänden der Gate-Elektrode 330, zu im Wesentlichen gleichen Höhen bildet. Bei einem beispielhaften Ausführungsbeispiel ist der dielektrische Film ein Siliziumnitridfilm, der durch einen Heißwand-Niederdruck-Chemische-Gasphasenabscheidungs- (LPCVD; lowpressure chemical vapor deposition) Prozess gebildet wird. Die abgeschiedene Dicke des dielektrischen Films kann die Breite oder Dicke der gebildeten Abstandhalter 352, 362 bestimmen. Bei einem Ausführungsbeispiel kann die Dicke eines der Abstandhalter-Abschnitte 352, 362 die Isolation der Gate-Elektrode 330 während nachfolgender Dotierungsprozesse ermöglichen. Bei einem Ausführungsbeispiel wird ein solcher dielektrischer Film zu einer Dicke (x-Achsen-Dimension) in einem Bereich von 0,5 Nanometern (nm) bis 15 nm gebildet - wobei z.B. die Dicke in einem Bereich von 0,5 nm bis 5 nm und bei einigen Ausführungsbeispielen in einem Bereich von 1 nm bis 3 nm ist.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren 200 ferner nach Abscheiden des ersten Abstandhalter-Abschnitts das Bilden (bei 230) eines zweiten Abstandhalter-Abschnitts, der an den ersten Abstandhalter-Abschnitt angrenzt. Das Verfahren 200 kann ferner bei 240 das Bilden einer Source-/Drain-Region des Transistors in der Finnenstruktur umfassen. Eine Diskontinuitätslinie kann auf der Finnenstruktur an einer Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet werden. Alternativ oder zusätzlich kann der zweite Abstandhalter-Abschnitt und die Source-/Drain-Region jeweils einen Dotierstoff umfassen, wobei eine Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als eine Konzentration des Dotierstoffs in der Source-/Drain-Region.
  • Das Bilden der Source-/Drain-Region bei 240 kann beispielsweise das Bilden einer dotierten Schicht (z.B. umfassend dotiertes Epi, ein dotiertes Glas) auf der Finnenstruktur umfassen, wobei das Bilden nach dem Abscheiden des ersten Abstandhalter-Abschnitts bei 220 durchgeführt wird. Bei einem solchen Ausführungsbeispiel kann das Bilden der Source-/Drain-Region bei 240 ferner das Durchführen einer Eindiffusion (vor dem Bilden des zweiten Abstandhalter-Abschnitts bei 230) von der dotierten Schicht in die Finnenstruktur umfassen. Zum Beispiel kann, wie bei Stufe 302 gezeigt, eine Schicht 322 aus einem dotierten epitaxialen Material (oder alternativ einem dotierten Glas) konform um die Finnenstruktur 320 herum gewachsen werden. Ein Dotierstoff der Schicht 322 kann anschließend in die Finnenstruktur 320 eindiffundiert werden durch einen Ausheilungsprozess z.B. bei einer relativ niedrigen Temperatur (650°C bis 800°C) oder bei höheren Temperaturen (z.B. bis 1200°C), wie z.B. in Fällen von schnellen thermischen Ausheil- (rapid thermal anneal; RTA) oder Blitz-Ausheil-Prozessen. Die Bereiche möglicher Ausheilungstemperaturen sind jedoch bei einigen Ausführungsbeispielen nicht einschränkend und können gemäß den implementierungsspezifischen Details variieren.
  • Wie bei Stufe 304 gezeigt, kann das Ausheilen zum Bereitstellen der Eindiffusion von Schicht 322 dazu führen, dass eine oder beide der illustrativen dotierten Regionen 324 gebildet werden - z.B. jede an (und bei einigen Ausführungsbeispielen teilweise unter) einem jeweiligen der zwei gegenüberliegenden Enden des Gate-Dielektrikums 332. Zum Beispiel können eine oder beide der dotierten Regionen 324 irgendwelche geeigneten n-Typ-Dotierstoffe, wie z.B. Phosphor und Arsen umfassen. Alternativ können eine oder beide der dotierten Regionen 324 einen p-Typ-Dotierstoff, wie z.B. Bor umfassen.
  • Bei einem solchen Ausführungsbeispiel kann das Bilden des zweiten Abstandhalter-Abschnitts bei 230, nach der Bildung von einer oder beiden dotierten Regionen 324, das Abscheiden von einem oder beiden von zwei zusätzlichen Abstandhalter-Abschnitten 350, 360 - z.B. jeder auf einer jeweiligen von zwei gegenüberliegenden Seiten der Gate-Elektrode 330 - umfassen. Der Abstandhalter-Abschnitt 350 kann beispielsweise an den Abstandhalter-Abschnitt 352 angrenzen und/oder der Abstandhalter-Abschnitt 360 kann an den Abstandhalter-Abschnitt 362 angrenzen. Bei einem solchen Ausführungsbeispiel kann die Bildung der Source- oder Drain-Region bei 240 ferner das Durchführen einer zusätzlichen Dotierung der Finnenstruktur 320 (z.B. umfassend Ionenimplantation, Plasmaimplantation oder Eindiffusion) nach Bildung des zweiten Abstandhalter-Abschnitts bei 230 und - bei einigen Ausführungsbeispielen - nach dem Ätzen umfassen, um zumindest einen Teil der dotierten Schicht 322 zu entfernen. Wie bei Stufe 305 gezeigt, können eine oder beide der dotierten Regionen 326 durch eine solche zusätzliche Dotierung gebildet werden - wobei z.B. eine der dotierten Regionen 326 eine der dotierten Regionen 324 umfasst oder in Kombination mit einer der dotierten Regionen 324 eine Source-/Drain-Region bildet. Bei einem solchen Ausführungsbeispiel kann eine der dotierten Regionen 324 ein Spitzenabschnitt einer Source-/Drain-Region sein. Eine oder mehrere Isolationsstrukturen (nicht dargestellt) - z.B. umfassend Isolationsstrukturen 114 - können während oder nach den Stufen 300-305 bei einigen Ausführungsbeispielen gebildet werden.
  • Eine Dicke (entlang der gezeigten x-Achse) eines der Abstandhalter-Abschnitte 350, 360 - z.B. in Kombination mit der eines angrenzenden einen der Abstandhalter-Abschnitte 352, 362 - kann ausreichend sein, um eine angrenzende Seitenwand der Gate-Elektrode 330 vor solchen zusätzlichen Dotierungsprozessen zu schützen. Zur Veranschaulichung und nicht zur Begrenzung kann ein Abstandhalter umfassend Abstandhalter-Abschnitte 350, 352 (oder umfassend Abstandhalter-Abschnitte 360, 362) eine Dicke in einem Bereich von 0,5 nm bis 10 nm haben.
  • Die durch die Stufen 300-305 veranschaulichte Verarbeitung kann zu einer Struktur führen - hierin als eine „Diskontinuitätslinie“ bezeichnet -, die sich entlang einer Breite (y-Achsen-Dimension) der Finnenstruktur 320 erstreckt. Eine solche Diskontinuitätslinie kann den Rand einer Vertiefung von zumindest 0,5 nm Höhe (z-Achse) bilden.
  • Bei einem Ausführungsbeispiel kann eine solche Diskontinuitätslinie (z.B. an der Region 370) durch jeweilige untere Ränder der Abstandhalter-Abschnitte 350, 352 gebildet werden - wobei z.B. die Diskontinuitätslinie zumindest teilweise eine Aussparung definiert, in der eine Unterseite des Abstandhalter-Abschnitts 352 angeordnet ist. Alternativ oder zusätzlich kann eine andere Diskontinuitätslinie durch jeweilige untere Ränder der Abstandhalter-Abschnitte 360, 362 gebildet werden - wobei z.B. die Diskontinuitätslinie zumindest teilweise eine Aussparung definiert, in der eine Unterseite des Abstandhalter-Abschnitts 362 angeordnet ist.
  • Bei einem alternativen Ausführungsbeispiel kann ein Teil der oder die gesamte dotierte Schicht 322 vor der Bildung der Abstandhalter-Abschnitte 350, 360 weggeätzt werden. Bei einem solchen Ausführungsbeispiel kann stattdessen eine unterschiedliche Diskontinuitätslinie in der Region 370 gebildet werden. Zum Beispiel kann das Wegätzen der dotierten Schicht 322 zu einem ätzenden Artefakt führen, das einen oberen Abschnitt der Finnenstruktur 320 entfernt. Infolgedessen würde der anschließend abgeschiedene Abstandhalter-Abschnitt 350 einen unteren Rand - über die (y-Achsen-) Breite der Finnenstruktur 320 - haben, der niedriger ist als der entsprechende untere Rand des Abstandhalter-Abschnitts 352 über die Breite der Finnenstruktur 320. Alternativ oder zusätzlich würde der anschließend abgeschiedene Abstandhalter-Abschnitt 360 einen unteren Rand - über die (y-Achsen-) Breite der Finnenstruktur 320 - haben, der niedriger ist als der entsprechende untere Rand des Abstandhalter-Abschnitts 362 über die Breite der Finnenstruktur 320. Dementsprechend kann eine Diskontinuitätslinie durch jeweilige untere Ränder der Abstandhalter-Abschnitte 350, 352 gebildet werden - wobei z.B. die Diskontinuitätslinie zumindest teilweise eine Aussparung definiert, in der eine Unterseite des Abstandhalter-Abschnitts 350 angeordnet ist. Alternativ oder zusätzlich kann eine andere Diskontinuitätslinie durch jeweilige untere Ränder der Abstandhalter-Abschnitte 360, 362 gebildet werden - wobei z.B. die Diskontinuitätslinie zumindest teilweise eine Aussparung definiert, in der eine Unterseite des Abstandhalter-Abschnitts 360 angeordnet ist.
  • Bei einigen Ausführungsbeispielen umfasst das Bilden einer Source-/Drain-Region bei 240 das Durchführen einer Ionenimplantation oder einer Plasmaimplantation der Finnenstruktur, wobei diese Implantation nach der Abscheidung des ersten Abstandhalter-Abschnitts bei 220 und vor der Bildung des zweiten Abstandhalter-Abschnitts bei 230 durchgeführt wird. Bezugnehmend auf 4A, 4B zum Beispiel sind Querschnittsseitenansichten für die jeweiligen Stufen 400-405 der Verarbeitung gezeigt, um Transistorstrukturen gemäß einem Ausführungsbeispiel herzustellen. 4A, 4B zeigen auch Querschnittsendansichten 400a-405a, die jeweils den Stufen 400-405 entsprechen.
  • Bei Stufe 400 kann eine Finnenstruktur 420 direkt oder indirekt auf einer Pufferschicht 415 angeordnet werden - wobei z.B. die Finnenstruktur 420 und Pufferschicht 415 funktionell der Finnenstruktur 120 bzw. der Pufferschicht 110 entsprechen. Ein Gate-Dielektrikum 432 und eine Gate-Elektrode 430 können sich jeweils zumindest teilweise um die Finnenstruktur 420 herum erstrecken. Bei einigen Ausführungsbeispielen können ein oder beide der illustrativen Abstandhalter-Abschnitte 452, 462 gebildet werden - z.B. jeweils an einer jeweiligen von zwei gegenüberliegenden Seitenwänden der Gate-Elektrode 430. Die bei Stufe 400 gezeigten Strukturen können z.B. verschiedenartig Merkmale der bei Stufe 301 gezeigten entsprechenden Strukturen umfassen.
  • Bei Stufe 401 kann eine Implantation 454 der Finnenstruktur 420 durchgeführt werden - z.B. als Teil der Bildung einer Source-/Drain-Region bei 240. Die Implantation 454 kann eine Ionenimplantationsverarbeitung und/oder eine Plasmaimplantationsverarbeitung umfassenwobei z.B. die Implantation 454 in einem Versatzwinkel von der gezeigten z-Achse durchgeführt wird und die Finnenstruktur 420 zumindest teilweise durch eine Seitenwand derselben dotiert. Wie bei Stufe 402 gezeigt, können dotierte Regionen 424 in der Finnenstruktur 420 durch die Implantation 454 gebildet werden. Bei einigen Ausführungsbeispielen ist die Implantation 454 korrosiv für einen Teil der Finnenstruktur 320.
  • Zum Beispiel können eine oder mehrere Aussparungen (wie die gezeigten illustrativen Aussparungen 451, 461) durch die Implantation 454 gebildet werden, indem obere Abschnitte der Finnenstruktur 420 entfernt werden. Solch eine oder mehrere Aussparungen können sich jeweils zu einem jeweiligen der Abstandhalter-Abschnitte 452, 462 erstrecken - wobei z.B. eine Diskontinuitätslinie an einem Ende einer solchen Aussparung durch einen verbleibenden Abschnitt der Finnenstruktur 120 unter dem Abstandhalter-Abschnitt gebildet wird. Eine oder jede der Aussparungen 451, 461 kann z.B. eine (z-Achsen-) Höhe von zumindest 0,5 nm haben.
  • Wie bei Stufe 403 gezeigt, können ein oder mehrere andere Abstandhalter-Abschnitte (wie z.B. die illustrativen Abstandhalter-Abschnitte 450, 460) jeweils entlang einem jeweiligen einen der Abstandhalter-Abschnitte 452, 462 gebildet werden. Der Abstandhalter-Abschnitt 450 und/oder der Abstandhalter-Abschnitt 460 kann z.B. durch das Bilden bei 230 von Verfahren 200 abgeschieden werden. Bei Stufe 404 kann eine zusätzliche Dotierung 456 der Finnenstruktur 420 durchgeführt werden - z.B. als Teil der Bildung der Source-/Drain-Region bei 240. Die Implantation 456 kann z.B. irgendwelche einer Vielzahl von Implantationsprozessen oder Eindiffusionsprozessen umfassen. Wie bei Stufe 405 gezeigt, können eine oder beide der dotierten Regionen 426 durch die zusätzliche Dotierung 456 gebildet werden - wobei z.B. eine der dotierten Regionen 426 eine der dotierten Regionen 424 umfasst oder alternativ in Kombination mit einer der dotierten Regionen 424 eine Source-/Drain-Region bildet. Eine oder mehrere Isolationsstrukturen (nicht dargestellt) - z.B. umfassend Isolationsstrukturen 114 - können während oder nach den Stufen 400-405 bei einigen Ausführungsbeispielen gebildet werden.
  • Das Bilden des zweiten Abstandhalter-Abschnitts, bei 220 von Verfahren 200, kann (zum Beispiel) das Abscheiden eines dotierten Glasmaterials, das einen ersten Dotierstoff umfasst, auf der Finnenstruktur umfassen. Bei einem solchen Ausführungsbeispiel kann das Bilden der Source- oder Drain-Region (bei 240 von Verfahren 200) das Durchführen einer Eindiffusion von dem dotierten Glasmaterial in die Finnenstruktur umfassen.
  • Bezugnehmend auf 5A, 5B zum Beispiel sind Querschnittsseitenansichten für die jeweiligen Stufen 500-503 der Verarbeitung gezeigt, um Transistorstrukturen gemäß einem Ausführungsbeispiel herzustellen. 5A, 5B zeigen auch Querschnittsendansichten 500a-503a, die jeweils den Stufen 500-503 entsprechen. Obwohl die jeweiligen Strukturen in den 3A, 3B, 4A, 4B, 5A und 5B unterschiedlich als geradlinig dargestellt sind, wird darauf hingewiesen, dass einige oder alle dieser Merkmale - z.B. einschließlich horizontaler oberer oder unterer Oberflächen, Seitenwände, Ecken, usw. - unterschiedlich winkelig, gekrümmt, verjüngt, aufgeraut oder ähnliches bei unterschiedlichen Ausführungsbeispielen sein können.
  • Bei Stufe 500 kann eine Finnenstruktur 520 direkt oder indirekt auf einer Pufferschicht 515 angeordnet werden - wobei z.B. die Finnenstruktur 520 und Pufferschicht 515 funktionell der Finnenstruktur 120 bzw. der Pufferschicht 110 entsprechen. Ein Gate-Dielektrikum 532 und eine Gate-Elektrode 530 können sich jeweils zumindest teilweise um die Finnenstruktur 520 herum erstrecken. Bei einigen Ausführungsbeispielen können ein oder beide der illustrativen Abstandhalter-Abschnitte 552, 562 gebildet werden - z.B. jeweils an einer jeweiligen von zwei gegenüberliegenden Seitenwänden der Gate-Elektrode 530. Die bei Stufe 500 gezeigten Strukturen können z.B. verschiedenartig Merkmale der bei Stufe 301 gezeigten entsprechenden Strukturen umfassen.
  • Wie bei Stufe 501 gezeigt, können ein oder mehrere andere dotierte Abstandhalter-Abschnitte (wie z.B. die illustrativen Abstandhalter-Abschnitte 550, 560) jeweils entlang einem jeweiligen einen der Abstandhalter-Abschnitte 552, 562 gebildet werden. Ein dotiertes Glasmaterial des Abstandhalter-Abschnitts 550 und/oder des Abstandhalter-Abschnitts 560 kann z.B. durch das Bilden bei 230 von Verfahren 200 abgeschieden werden. Bei einem Ausführungsbeispiel kann die Dicke eines der Abstandhalter-Abschnitte 552, 562 die Isolation der Gate-Elektrode 530 während nachfolgender Dotierungsprozesse ermöglichen. Bei einem Ausführungsbeispiel ist eine solche Dicke (x-Achsen-Dimension) in einem Bereich von 0,5 nm bis 8 nm und bei einigen Ausführungsbeispielen in einem Bereich von 1 nm bis 3 nm.
  • Wie bei Stufe 502 gezeigt, kann eine Dotierung 554 der Finnenstruktur 520 - z.B. als Teil des Bildens einer Source-/Drain-Region bei 240 - durchgeführt werden, nachdem ein oder jeder der Abstandhalter-Abschnitte 550, 560 gebildet wurde. Die Dotierung 554 kann einen Ausheilungsprozess umfassen, um einen Dotierstoff von einem oder jedem der Abstandhalter-Abschnitte 550, 560 in die Finnenstruktur 520 einzudiffundieren. Wie bei Stufe 503 gezeigt, kann eine dotierte Region 524 unter dem Abstandhalter-Abschnitt 550 (und/oder eine dotierte Region 526 unter dem Abstandhalter-Abschnitt 560) in der Finnenstruktur 520 durch die Dotierung 554 gebildet werden. Bei einem solchen Ausführungsbeispiel kann eine Konzentration des Dotierstoffs in dem Abstandhalter-Abschnitt 550 höher sein als eine Konzentration desselben Dotierstoffs in der dotierten Region 524. Alternativ oder zusätzlich kann eine Konzentration des Dotierstoffs in dem Abstandhalter-Abschnitt 560 höher sein als eine Konzentration desselben Dotierstoffs in der dotierten Region 526. Die dotierten Regionen 524, 526 können jeweils als eine jeweilige Source- oder Drain-Region eines Transistors funktionieren, der eine Gate-Elektrode 530 umfasst.
  • 6 stellt eine Rechenvorrichtung 600 gemäß einem Ausführungsbeispiel dar. Die Rechenvorrichtung 600 häust eine Platine 602. Eine integrierte Schaltungsanordnung der Rechenvorrichtung 600 kann einen oder mehrere Transistoren umfassen, die gemäß den hierin beschriebenen Techniken gestresst sind. Die Platine 602 kann eine Anzahl von Komponenten umfassen, einschließlich aber nicht beschränkt auf einen Prozessor 604 und zumindest einen Kommunikationschip 606. Der Prozessor 604 ist physisch und elektrisch mit der Platine 602 gekoppelt. Bei einigen Implementierungen kann der zumindest eine Kommunikationschip 606 ferner physisch und elektrisch mit der Platine 602 gekoppelt sein. Bei weiteren Implementierungen ist der Kommunikationschip 606 Teil des Prozessors 604.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 600 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 602 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.). Eine Anzeigevorrichtung der Rechenvorrichtung 600 kann gekoppelt sein, um ein Bild basierend auf einem oder mehreren Signalen anzuzeigen, die mit Schaltungsstrukturen kommuniziert werden, die die hierin beschriebenen Merkmale aufweisen.
  • Der Kommunikationschip 606 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 600. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 606 kann irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 600 kann eine Mehrzahl von Kommunikationschips 606 umfassen. Zum Beispiel kann ein erster Kommunikationschip 606 zweckgebunden sein für drahtlose Kommunikation mit kürzerer Reichweite, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 606 kann zweckgebunden sein für drahtlose Kommunikation mit größerer Reichweite, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 604 der Rechenvorrichtung 600 umfasst einen integrierten Schaltungs-Die, der innerhalb des Prozessors 604 gehäust ist. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder Abschnitt eines Bauelements beziehen, das elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können. Der Kommunikationschip 606 umfasst ferner einen integrierten Schaltungs-Die, der innerhalb des Kommunikationschips 606 gehäust ist.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 600 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • Einige Ausführungsbeispiele können als ein Computerprogrammprodukt oder Software bereitgestellt werden, das/die ein maschinenlesbares Medium umfasst, auf dem Anweisungen gespeichert sind, die verwendet werden können, um ein Computersystem (oder andere elektronische Vorrichtungen) zu programmieren, um einen Prozess gemäß einem Ausführungsbeispiel auszuführen. Ein maschinenlesbares Medium umfasst irgendeinen Mechanismus zum Speichern oder Übertragen von Informationen in einer Form, die von einer Maschine (z. B. einem Computer) lesbar ist. Ein maschinenlesbares (z. B. computerlesbares) Medium umfasst beispielsweise ein maschinen- (z. B. computer-) lesbares Speichermedium (z. B. Nur-Lese-Speicher („ROM“), Direktzugriffsspeicher („RAM“), Magnetplattenspeichermedien, optische Speichermedien, Flash-Speichergeräte etc.), ein maschinen- (z. B. computer-) lesbares Übertragungsmedium (elektrische, optische, akustische oder andere Formen von ausgebreiteten Signalen (z. B. Infrarotsignale, digitale Signale etc.)), etc.
  • 7 veranschaulicht eine schematische Darstellung einer Maschine in der beispielhaften Form eines Computersystems 700, in dem ein Satz von Anweisungen ausgeführt werden kann, um die Maschine zum Ausführen irgendeiner oder mehrerer der hierin beschriebenen Methoden zu veranlassen. Bei alternativen Ausführungsbeispielen kann die Maschine mit anderen Maschinen in einem lokalen Netzwerk (LAN; Local Area Network), einem Intranet, einem Extranet oder dem Internet verbunden (z. B. vernetzt) sein. Die Maschine kann in der Funktion eines Servers oder einer Client-Maschine in einer Client-Server-Netzwerkumgebung oder als Peer-Maschine in einer Peer-to-Peer (oder verteilten) Netzwerkumgebung arbeiten. Die Maschine kann ein Personal-Computer (PC), ein Tablet-PC, eine Set-Top-Box (STB), ein persönlicher digitaler Assistent (PDA), ein Mobiltelefon, eine Web-Anwendung, ein Server, ein Netzwerk-Router, -Schalter (switch) oder -Brücke oder irgendeine Maschine sein, die fähig ist zum Ausführen eines Satzes von Anweisungen (sequentiell oder anderweitig), die Aktionen spezifizieren, die durch diese Maschine ausgeführt werden sollen. Während nur eine einzige Maschine dargestellt ist, soll der Begriff „Maschine“ ferner auch irgendeine Sammlung von Maschinen (z. B. Computern) umfassen, die individuell oder gemeinsam einen Satz (oder mehrere Sätze) von Anweisungen ausführen, um irgendeine oder mehrere der hierin erörterten Methoden auszuführen.
  • Das beispielhafte Computersystem 700 umfasst einen Prozessor 702, einen Hauptspeicher 704 (z. B. Nur-Lese-Speicher (ROM), Flash-Speicher, dynamischer Direktzugriffsspeicher (DRAM) wie beispielsweise synchroner DRAM (SDRAM) oder Rambus-DRAM (RDRAM) etc.), einen statischen Speicher 706 (z. B. Flash-Speicher, statischer Direktzugriffsspeicher (SRAM) etc.) und einen Sekundärspeicher 718 (z. B. eine Datenspeichervorrichtung), die über einen Bus 730 miteinander kommunizieren.
  • Der Prozessor 702 repräsentiert eine oder mehrere Allzweck-Verarbeitungsvorrichtungen, wie beispielsweise einen Mikroprozessor, eine zentrale Verarbeitungseinheit oder Ähnliches. Insbesondere kann der Prozessor 702 ein Komplexer-Anweisungssatz-Rechen- (CISC-; Complex Instruction Set Computing) Mikroprozessor, ein Reduzierter-Anweisungssatz-Rechen- (RISC-; Reduced Instruction Set Computing) Mikroprozessor, ein Sehr-Langes-Anweisungswort- (VLIW-; Very Long Instruction Word) Mikroprozessor, ein Prozessor, der andere Anweisungssätze implementiert, oder Prozessoren, die eine Kombination von Anweisungssätzen implementieren, sein. Der Prozessor 702 kann auch eine oder mehrere Allzweck-Verarbeitungsvorrichtungen sein, wie beispielsweise eine anwendungsspezifische integrierte Schaltung (ASIC; Application Specific Integrated Circuit), ein feldprogrammierbares Gate-Array (FPGA; Field Programmable Gate Array), ein digitaler Signalprozessor (DSP; Digital Signal Processor), ein Netzwerkprozessor oder Ähnliches. Der Prozessor 702 ist ausgebildet zum Ausführen der Verarbeitungslogik 726 zum Durchführen der hierin beschriebenen Operationen.
  • Das Computersystem 700 kann ferner eine Netzwerkschnittstellenvorrichtung 708 umfassen. Das Computersystem 700 kann auch eine Videoanzeigeeinheit 710 (z. B. eine Flüssigkristallanzeige (LCD; Liquid Crystal Display), eine lichtemittierende Dioden-Anzeige (LED; Light Emitting Diode) oder eine Kathodenstrahlröhre (CRT; Cathode Ray Tube)), eine alphanumerische Eingabevorrichtung 712 (z. B. eine Tastatur), eine Cursor-Steuerungsvorrichtung 714 (z. B. eine Maus) und eine Signalerzeugungsvorrichtung 716 (z. B. ein Lautsprecher) umfassen. Eine Videoanzeigeeinheit 710 kann gekoppelt sein, um ein Bild basierend auf einem oder mehreren Signalen anzuzeigen, die mit Schaltungsstrukturen kommuniziert werden, die die hierin beschriebenen Merkmale aufweisen.
  • Der Sekundärspeicher 718 kann ein maschinenzugängliches Speichermedium (oder genauer gesagt ein computerlesbares Speichermedium) 732 umfassen, auf dem ein oder mehrere Sätze von Anweisungen (z. B. Software 722) gespeichert sind, die irgendeine oder mehrere der hierin beschriebenen Methoden oder Funktionen verkörpern. Die Software 722 kann sich während der Ausführung derselben durch das Computersystem 700 komplett oder zumindest teilweise auch innerhalb des Hauptspeichers 704 und/oder innerhalb des Prozessors 702 befinden, wobei der Hauptspeicher 704 und der Prozessor 702 auch maschinenlesbare Speichermedien bilden. Die Software 722 kann ferner über ein Netzwerk 720 über die Netzwerkschnittstellenvorrichtung 708 gesendet oder empfangen werden.
  • Während das maschinenzugängliche Speichermedium 732 bei einem Ausführungsbeispiel als ein einzelnes Medium gezeigt ist, soll der Begriff „maschinenlesbares Speichermedium“ so verstanden werden, dass es ein einzelnes Medium oder mehrere Medien umfasst (z. B. eine zentralisierte oder verteilte Datenbank und/oder zugeordnete Caches und Server), die den einen oder die mehreren Sätze von Anweisungen speichern. Der Begriff „maschinenlesbares Speichermedium“ ist auch so zu verstehen, dass er irgendein Medium umfasst, das fähig ist zum Speichern oder Codieren eines Satzes von Anweisungen zur Ausführung durch die Maschine und das die Maschine veranlasst, irgendeines von einem oder mehreren Ausführungsbeispielen auszuführen. Der Begriff „maschinenlesbares Speichermedium“ soll dementsprechend verstanden werden, dass er Festkörperspeicher (solid-state-memories) und optische und magnetische Medien umfasst, aber nicht darauf beschränkt ist.
  • Bei einer Implementierung umfasst ein Bauelement einer integrierten Schaltung (IC) eine Pufferschicht, die ein Halbleitergitter umfasst, eine Finnenstruktur, die auf der Pufferschicht angeordnet ist, wobei die Finnenstruktur eine Kanalregion eines Transistors und eine Source- oder Drain-Region des Transistors umfasst, wobei eine Spannung auf die Kanalregion mit der Pufferschicht aufgezwungen wird, eine Gate-Struktur des Transistors, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt, einen ersten Abstandhalter-Abschnitt, der an einer Seitenwand der Gate-Struktur angeordnet ist, und einen zweiten Abstandhalter-Abschnitt, der an den ersten Abstandhalter-Abschnitt angrenzt. Eine Diskontinuitätslinie wird auf der Finnenstruktur an einer Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet, oder der zweite Abstandhalter-Abschnitt und die Source- oder Drain-Region umfassen jeweils einen Dotierstoff, wobei eine Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region.
  • Bei einem Ausführungsbeispiel bildet die Oberfläche der Finnenstruktur die Diskontinuitätslinie, wobei die Diskontinuitätslinie zumindest teilweise einen Aussparungsabschnitt unter dem ersten Abstandhalter-Abschnitt definiert. Bei einem anderen Ausführungsbeispiel bildet die Oberfläche der Finnenstruktur die Diskontinuitätslinie, wobei die Diskontinuitätslinie zumindest teilweise einen Aussparungsabschnitt unter dem zweiten Abstandhalter-Abschnitt definiert. Bei einem anderen Ausführungsbeispiel ist die Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer als die Konzentration des Dotierstoffs in der Source- oder Drain-Region, und die Diskontinuitätslinie wird auf der Finnenstruktur an der Grenzfläche gebildet.
  • Bei einem anderen Ausführungsbeispiel wird die Diskontinuitätslinie auf der Finnenstruktur an der Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet, oder eine Konzentration eines Dotierstoffs in dem zweiten Abstandhalter-Abschnitt ist größer als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region. Bei einem anderen Ausführungsbeispiel umfasst eine von der Pufferschicht und der Finnenstruktur Silizium-Germanium mit einem ersten Silizium-zu-Germanium-Komponentenverhältnis, das von einem zweiten Silizium-zu-Germanium-Komponentenverhältnis der anderen von der Pufferschicht und der Finnenstruktur verschieden ist. Bei einem anderen Ausführungsbeispiel bildet die Diskontinuitätslinie einen Rand einer Vertiefung, wobei eine Höhe der Vertiefung zumindest 0,5 Nanometer beträgt. Bei einem anderen Ausführungsbeispiel ist eine Gesamtdicke sowohl des ersten Abstandhalter-Abschnitts als auch des zweiten Abstandhalter-Abschnitts in einem Bereich von 0,5 Nanometer (nm) bis 15 nm.
  • Bei einer anderen Implementierung umfasst ein Verfahren das Bilden einer Gate-Struktur eines Transistors, wobei sich die Gate-Struktur über eine Finnenstruktur erstreckt, die auf einer Pufferschicht angeordnet ist, die ein Halbleitergitter umfasst, Abscheiden eines ersten Abstandhalter-Abschnitts auf einer Seitenwand der Gate-Struktur, nach Abscheiden des ersten Abstandhalter-Abschnitts Bilden eines zweiten Abstandhalter-Abschnitts, der an den ersten Abstandhalter-Abschnitt angrenzt, und Bilden einer Source- oder Drain-Region des Transistors in der Finnenstruktur. Eine Spannung wird auf die Kanalregion des Transistors mit der Pufferschicht aufgezwungen, wobei eine Diskontinuitätslinie auf der Finnenstruktur an einer Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet wird, oder der zweite Abstandhalter-Abschnitt und die Source- oder Drain-Region jeweils einen Dotierstoff umfassen, wobei eine Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region.
  • Bei einem Ausführungsbeispiel umfasst das Bilden der Source- oder Drain-Region nach Abscheiden des ersten Abstandhalter-Abschnitts ein Bilden einer dotierten epitaxialen Schicht auf der Finnenstruktur, und Durchführen einer Eindiffusion von der dotierten epitaxialen Schicht in die Finnenstruktur. Bei einem anderen Ausführungsbeispiel umfasst das Bilden der Source- oder Drain-Region nach Bilden des ersten Abstandhalter-Abschnitts ein Abscheiden eines dotierten Glasmaterials auf der Finnenstruktur, und Durchführen einer Eindiffusion von dem dotierten Glasmaterial in die Finnenstruktur. Bei einem anderen Ausführungsbeispiel ist die Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer als die Konzentration des Dotierstoffs in der Source- oder Drain-Region, und wobei das Bilden der Source- oder Drain-Region das Durchführen einer Eindiffusion von dem dotierten Material in die Finnenstruktur umfasst. Bei einem anderen Ausführungsbeispiel umfasst das Bilden der Source- oder Drain-Region ferner nach Abscheiden des ersten Abstandhalter-Abschnitts ein Bilden einer dotierten Schicht auf der Finnenstruktur, und vor Bilden des zweiten Abstandhalter-Abschnitts ein Durchführen einer Eindiffusion von der dotierten Schicht in die Finnenstruktur.
  • Bei einem anderen Ausführungsbeispiel umfasst das Bilden der Source- oder Drain-Region nach Bilden des ersten Abstandhalter-Abschnitts und vor Bilden des zweiten Abstandhalter-Abschnitts ein Durchführen einer Ionenimplantation der Finnenstruktur. Bei einem anderen Ausführungsbeispiel umfasst das Bilden der Source- oder Drain-Region nach Bilden des ersten Abstandhalter-Abschnitts und vor Bilden des zweiten Abstandhalter-Abschnitts ein Durchführen einer Plasmaimplantation der Finnenstruktur. Bei einem anderen Ausführungsbeispiel umfasst eine von der Pufferschicht und der Finnenstruktur Silizium-Germanium mit einem ersten Silizium-zu-Germanium-Komponentenverhältnis, das von einem zweiten Silizium-zu-Germanium-Komponentenverhältnis der anderen von der Pufferschicht und der Finnenstruktur verschieden ist. Bei einem anderen Ausführungsbeispiel bildet die Diskontinuitätslinie einen Rand einer Vertiefung, wobei eine Höhe der Vertiefung zumindest 0,5 Nanometer beträgt. Bei einem anderen Ausführungsbeispiel, wobei eine Gesamtdicke sowohl des ersten Abstandhalter-Abschnitts als auch des zweiten Abstandhalter-Abschnitts in einem Bereich von 0,5 Nanometer (nm) bis 15 nm ist.
  • Bei einer anderen Implementierung umfasst ein System ein Bauelement einer integrierten Schaltung (IC), umfassend eine Pufferschicht, die ein Halbleitergitter umfasst, eine Finnenstruktur, die auf der Pufferschicht angeordnet ist, wobei die Finnenstruktur eine Kanalregion eines Transistors und eine Source- oder Drain-Region des Transistors umfasst, wobei eine Spannung auf die Kanalregion mit der Pufferschicht aufgezwungen wird, eine Gate-Struktur des Transistors, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt, einen ersten Abstandhalter-Abschnitt, der an einer Seitenwand der Gate-Struktur angeordnet ist, und einen zweiten Abstandhalter-Abschnitt, der an den ersten Abstandhalter-Abschnitt angrenzt. Eine Diskontinuitätslinie wird auf der Finnenstruktur an einer Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet, oder der zweite Abstandhalter-Abschnitt und die Source- oder Drain-Region umfassen jeweils einen Dotierstoff, wobei eine Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region. Das System umfasst ferner eine Anzeigevorrichtung, die mit dem IC-Bauelement gekoppelt ist, die Anzeigevorrichtung zum Anzeigen eines Bildes basierend auf einem Signal, das mit dem IC-Bauelement kommuniziert wird.
  • Bei einem Ausführungsbeispiel bildet die Oberfläche der Finnenstruktur die Diskontinuitätslinie, wobei die Diskontinuitätslinie zumindest teilweise einen Aussparungsabschnitt unter dem ersten Abstandhalter-Abschnitt definiert. Bei einem anderen Ausführungsbeispiel bildet die Oberfläche der Finnenstruktur die Diskontinuitätslinie, wobei die Diskontinuitätslinie zumindest teilweise einen Aussparungsabschnitt unter dem zweiten Abstandhalter-Abschnitt definiert. Bei einem anderen Ausführungsbeispiel ist die Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer als die Konzentration des Dotierstoffs in der Source- oder Drain-Region, und die Diskontinuitätslinie wird auf der Finnenstruktur an der Grenzfläche gebildet.
  • Bei einem anderen Ausführungsbeispiel wird die Diskontinuitätslinie auf der Finnenstruktur an der Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet, oder eine Konzentration eines Dotierstoffs in dem zweiten Abstandhalter-Abschnitt ist größer als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region. Bei einem anderen Ausführungsbeispiel umfasst eine von der Pufferschicht und der Finnenstruktur Silizium-Germanium mit einem ersten Silizium-zu-Germanium-Komponentenverhältnis, das von einem zweiten Silizium-zu-Germanium-Komponentenverhältnis der anderen von der Pufferschicht und der Finnenstruktur verschieden ist. Bei einem anderen Ausführungsbeispiel bildet die Diskontinuitätslinie einen Rand einer Vertiefung, wobei eine Höhe der Vertiefung zumindest 0,5 Nanometer beträgt. Bei einem anderen Ausführungsbeispiel ist eine Gesamtdicke sowohl des ersten Abstandhalter-Abschnitts als auch des zweiten Abstandhalter-Abschnitts in einem Bereich von 0,5 Nanometer (nm) bis 15 nm.
  • Techniken und Architekturen zum Fördern von Spannung in einem Transistor sind hierin beschrieben. In der obigen Beschreibung sind zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein tiefgreifendes Verständnis der beschriebenen Ausführungsbeispiele bereitzustellen. Für einen Fachmann auf dem Gebiet ist es jedoch offensichtlich, dass bestimmte Ausführungsbeispiele ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen sind Strukturen und Bauelemente in Blockdiagrammform gezeigt, um das Verunklaren der Beschreibung zu vermeiden.
  • Durchgehend in dieser Beschreibung bedeutet Bezugnahme auf „das eine Ausführungsbeispiel“ oder „ein Ausführungsbeispiel“, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder Charakteristik, das/die in Verbindung mit dem Ausführungsbeispiel beschrieben ist, bei zumindest einem Ausführungsbeispiel der Erfindung umfasst ist. Somit bezieht sich das Auftreten der Phrase „bei einem Ausführungsbeispiel“ an verschiedenen Stellen in der Beschreibung nicht zwingend überall auf das gleiche Ausführungsbeispiel.
  • Einige Abschnitte der detaillierten Beschreibung werden hierin in Form von Algorithmen und symbolischen Darstellungen von Operationen auf Datenbits innerhalb eines Computerspeichers dargestellt. Diese algorithmischen Beschreibungen und Darstellungen sind das Mittel, das von den Fachleuten auf dem Gebiet des Computerwesens verwendet wird, um die Substanz ihrer Arbeit anderen Fachleuten auf dem Gebiet am wirksamsten zu übermitteln. Ein Algorithmus ist hier und im Allgemeinen als eine selbstkonsistente Abfolge von Schritten konzipiert, die zu einem gewünschten Ergebnis führen. Die Schritte sind diejenigen, die physikalische Manipulationen von physikalischen Größen erfordern. Gewöhnlich, aber nicht notwendigerweise, nehmen diese Größen die Form von elektrischen oder magnetischen Signalen an, die fähig sind, gespeichert, übertragen, kombiniert, verglichen und anderweitig manipuliert zu werden. Es hat sich als günstig erwiesen, hauptsächlich aus Gründen der allgemeinen Nutzung, diese Signale als Bits, Werte, Elemente, Symbole, Bilder oder Zeichen, Begriffe, Zahlen oder Ähnliches zu bezeichnen.
  • Es sollte jedoch berücksichtigt werden, dass alle diese und ähnliche Ausdrücke den geeigneten physikalischen Größen zugeordnet werden sollen und nur praktische Bezeichnungen sind, die auf diese Größen angewandt werden. Sofern aus der Diskussion hierin nicht ausdrücklich etwas anderes hervorgeht, wird darauf hingewiesen, dass sich in der gesamten Beschreibung Diskussionen, die Begriffe wie beispielsweise „Verarbeiten“ oder „Rechnen“ oder „Berechnen“ oder „Bestimmen“ oder „Anzeigen“ oder Ähnliches verwenden, auf die Handlungen und Prozesse eines Computersystems oder einer ähnlichen elektronischen Rechenvorrichtung beziehen, die Daten, die als physische (elektronische) Größen innerhalb der Register und Speicher des Computersystems dargestellt werden, manipuliert und in andere Daten umwandelt, die ähnlich wie physikalische Größen innerhalb der Speicher oder Register des Computersystems oder anderer solcher Informationsspeicher-, Übertragungs- oder Anzeigevorrichtungen dargestellt sind.
  • Bestimmte Ausführungsbeispiele beziehen sich auch auf eine Vorrichtung zum Ausführen der Operationen hierin. Diese Vorrichtung kann speziell für die erforderlichen Zwecke gebaut sein, oder sie kann einen Allzweckcomputer umfassen, der selektiv durch ein in dem Computer gespeichertes Computerprogramm aktiviert oder rekonfiguriert wird. Ein derartiges Computerprogramm kann in einem computerlesbaren Speichermedium gespeichert werden, wie beispielsweise aber nicht beschränkt auf irgendeine Art von Platte umfassend Disketten, optischen Platten, CD-ROMs und magnetisch-optische Platten, Nur-Lese-Speicher (ROMs; read-only memories), Direktzugriffsspeicher (RAMs, random access memories), wie beispielsweise dynamischer RAM (DRAM), EPROMs, EEPROMs, magnetische oder optische Karten oder irgendeine Art von Medien, die zum Speichern von elektronischen Anweisungen geeignet und mit einem Computersystem-Bus gekoppelt sind.
  • Die hierin vorgestellten Algorithmen und Anzeigen stehen in keinem Zusammenhang mit irgendeinem bestimmten Computer oder einer anderen Vorrichtung. Verschiedene Allzwecksysteme können mit Programmen gemäß den Lehren hierin verwendet werden, oder es kann sich als zweckmäßig erweisen, spezialisiertere Vorrichtungen zu bauen, um die erforderlichen Verfahrensschritte auszuführen. Die erforderliche Struktur für eine Vielzahl dieser Systeme ergibt sich aus der Beschreibung hierin. Zusätzlich werden bestimmte Ausführungsbeispiele nicht mit Bezugnahme auf irgendeine bestimmte Programmiersprache beschrieben. Es wird darauf hingewiesen, dass eine Vielzahl von Programmiersprachen verwendet werden kann, um die Lehren solcher Ausführungsbeispiele, wie hierin beschrieben, zu implementieren.
  • Neben dem hierin Beschriebenen können verschiedene Modifikationen an den offenbarten Ausführungsbeispielen und Implementierungen derselben vorgenommen werden, ohne von ihrem Schutzbereich abzuweichen. Daher sollten die Veranschaulichungen und Beispiele hierin in einem veranschaulichenden und nicht in einem einschränkenden Sinne ausgelegt werden. Der Schutzbereich der Erfindung sollte ausschließlich durch Bezugnahme auf die folgenden Ansprüche gemessen werden.

Claims (25)

  1. Ein Bauelement einer integrierten Schaltung (IC), umfassend: eine Pufferschicht, die ein Halbleitergitter umfasst; eine Finnenstruktur, die auf der Pufferschicht angeordnet ist, wobei die Finnenstruktur eine Kanalregion eines Transistors und eine Source- oder Drain-Region des Transistors umfasst, wobei eine Spannung auf die Kanalregion mit der Pufferschicht aufgezwungen wird; eine Gate-Struktur des Transistors, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt; einen ersten Abstandhalter-Abschnitt, der an einer Seitenwand der Gate-Struktur angeordnet ist; und einen zweiten Abstandhalter-Abschnitt, der an den ersten Abstandhalter-Abschnitt angrenzt, wobei: eine Diskontinuitätslinie auf der Finnenstruktur an einer Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet wird; oder der zweite Abstandhalter-Abschnitt und die Source- oder Drain-Region jeweils einen Dotierstoff umfassen, wobei eine Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region.
  2. Das IC-Bauelement gemäß Anspruch 1, wobei die Oberfläche der Finnenstruktur die Diskontinuitätslinie bildet, wobei die Diskontinuitätslinie zumindest teilweise einen Aussparungsabschnitt unter dem ersten Abstandhalter-Abschnitt definiert.
  3. Das IC-Bauelement gemäß Anspruch 1, wobei die Oberfläche der Finnenstruktur die Diskontinuitätslinie bildet, wobei die Diskontinuitätslinie zumindest teilweise einen Aussparungsabschnitt unter dem zweiten Abstandhalter-Abschnitt definiert.
  4. Das IC-Bauelement gemäß Anspruch 1, wobei die Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als die Konzentration des Dotierstoffs in der Source- oder Drain-Region, und die Diskontinuitätslinie auf der Finnenstruktur an der Grenzfläche gebildet wird.
  5. Das IC-Bauelement gemäß Anspruch 1, wobei die Diskontinuitätslinie auf der Finnenstruktur an der Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet wird, oder eine Konzentration eines Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region.
  6. Das IC-Bauelement gemäß Anspruch 1, wobei eine von der Pufferschicht und der Finnenstruktur Silizium-Germanium mit einem ersten Silizium-zu-Germanium-Komponentenverhältnis umfasst, das von einem zweiten Silizium-zu-Germanium-Komponentenverhältnis der anderen von der Pufferschicht und der Finnenstruktur verschieden ist.
  7. Das IC-Bauelement gemäß Anspruch 1, wobei die Diskontinuitätslinie einen Rand einer Vertiefung bildet, wobei eine Höhe der Vertiefung zumindest 0,5 Nanometer beträgt.
  8. Das IC-Bauelement gemäß Anspruch 1, wobei eine Gesamtdicke sowohl des ersten Abstandhalter-Abschnitts als auch des zweiten Abstandhalter-Abschnitts in einem Bereich von 0,5 Nanometer (nm) bis 15 nm ist.
  9. Ein Verfahren, umfassend: Bilden einer Gate-Struktur eines Transistors, wobei sich die Gate-Struktur über eine Finnenstruktur erstreckt, die auf einer Pufferschicht angeordnet ist, die ein Halbleitergitter umfasst; Abscheiden eines ersten Abstandhalter-Abschnitts auf einer Seitenwand der Gate-Struktur; nach Abscheiden des ersten Abstandhalter-Abschnitts, Bilden eines zweiten Abstandhalter-Abschnitts, der an den ersten Abstandhalter-Abschnitt angrenzt; und Bilden einer Source- oder Drain-Region des Transistors in der Finnenstruktur, wobei eine Spannung auf die Kanalregion des Transistors mit der Pufferschicht aufgezwungen wird, wobei: eine Diskontinuitätslinie auf der Finnenstruktur an einer Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet wird; oder der zweite Abstandhalter-Abschnitt und die Source- oder Drain-Region jeweils einen Dotierstoff umfassen, wobei eine Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region.
  10. Das Verfahren gemäß Anspruch 9, das Bilden der Source- oder Drain-Region umfassend: nach Abscheiden des ersten Abstandhalter-Abschnitts, Bilden einer dotierten epitaxialen Schicht auf der Finnenstruktur; und Durchführen einer Eindiffusion von der dotierten epitaxialen Schicht in die Finnenstruktur.
  11. Das Verfahren gemäß Anspruch 9, das Bilden der Source- oder Drain-Region umfassend: nach Bilden des ersten Abstandhalter-Abschnitts, Abscheiden eines dotierten Glasmaterials auf der Finnenstruktur; und Durchführen einer Eindiffusion von dem dotierten Glasmaterial in die Finnenstruktur.
  12. Das Verfahren gemäß Anspruch 9, wobei die Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als die Konzentration des Dotierstoffs in der Source- oder Drain-Region, und wobei das Bilden der Source- oder Drain-Region das Durchführen einer Eindiffusion von dem dotierten Material in die Finnenstruktur umfasst.
  13. Das Verfahren gemäß Anspruch 12, das Bilden der Source- oder Drain-Region ferner umfassend: nach Abscheiden des ersten Abstandhalter-Abschnitts, Bilden einer dotierten Schicht auf der Finnenstruktur; und vor Bilden des zweiten Abstandhalter-Abschnitts, Durchführen einer Eindiffusion von der dotierten Schicht in die Finnenstruktur.
  14. Das Verfahren gemäß Anspruch 9, das Bilden der Source- oder Drain-Region umfassend: nach Bilden des ersten Abstandhalter-Abschnitts und vor Bilden des zweiten Abstandhalter-Abschnitts, Durchführen einer Ionenimplantation der Finnenstruktur.
  15. Das Verfahren gemäß Anspruch 9, das Bilden der Source- oder Drain-Region umfassend: nach Bilden des ersten Abstandhalter-Abschnitts und vor Bilden des zweiten Abstandhalter-Abschnitts, Durchführen einer Plasmaimplantation der Finnenstruktur.
  16. Das Verfahren gemäß Anspruch 9, wobei eine von der Pufferschicht und der Finnenstruktur Silizium-Germanium mit einem ersten Silizium-zu-Germanium-Komponentenverhältnis umfasst, das von einem zweiten Silizium-zu-Germanium-Komponentenverhältnis der anderen von der Pufferschicht und der Finnenstruktur verschieden ist.
  17. Das Verfahren gemäß Anspruch 9, wobei die Diskontinuitätslinie einen Rand einer Vertiefung bildet, wobei eine Höhe der Vertiefung zumindest 0,5 Nanometer beträgt.
  18. Das Verfahren gemäß Anspruch 9, wobei eine Gesamtdicke sowohl des ersten Abstandhalter-Abschnitts als auch des zweiten Abstandhalter-Abschnitts in einem Bereich von 0,5 Nanometer (nm) bis 15 nm ist.
  19. Ein System, umfassend: ein Bauelement einer integrierten Schaltung (IC), umfassend: eine Pufferschicht, die ein Halbleitergitter umfasst; eine Finnenstruktur, die auf der Pufferschicht angeordnet ist, wobei die Finnenstruktur eine Kanalregion eines Transistors und eine Source- oder Drain-Region des Transistors umfasst, wobei eine Spannung auf die Kanalregion mit der Pufferschicht aufgezwungen wird; eine Gate-Struktur des Transistors, wobei sich die Gate-Struktur über die Finnenstruktur erstreckt; einen ersten Abstandhalter-Abschnitt, der an einer Seitenwand der Gate-Struktur angeordnet ist; und einen zweiten Abstandhalter-Abschnitt, der an den ersten Abstandhalter-Abschnitt angrenzt, wobei: eine Diskontinuitätslinie auf der Finnenstruktur an einer Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet wird; oder der zweite Abstandshalter-Abschnitt und die Source- oder Drain-Region jeweils einen Dotierstoff umfassen, wobei eine Konzentration des Dotierstoffs in dem zweiten Abstandshalter-Abschnitt größer ist als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region; und eine Anzeigevorrichtung, die mit dem IC-Bauelement gekoppelt ist, die Anzeigevorrichtung zum Anzeigen eines Bildes basierend auf einem Signal, das mit dem IC-Bauelement kommuniziert wird.
  20. Das System gemäß Anspruch 19, wobei die Oberfläche der Finnenstruktur die Diskontinuitätslinie bildet, wobei die Diskontinuitätslinie zumindest teilweise einen Aussparungsabschnitt unter dem ersten Abstandhalter-Abschnitt definiert.
  21. Das System gemäß Anspruch 19, wobei die Oberfläche der Finnenstruktur die Diskontinuitätslinie bildet, wobei die Diskontinuitätslinie zumindest teilweise einen Aussparungsabschnitt unter dem zweiten Abstandhalter-Abschnitt definiert.
  22. Das System gemäß Anspruch 19, wobei die Konzentration des Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als die Konzentration des Dotierstoffs in der Source- oder Drain-Region, und die Diskontinuitätslinie auf der Finnenstruktur an der Grenzfläche gebildet wird.
  23. Das System gemäß Anspruch 19, wobei die Diskontinuitätslinie auf der Finnenstruktur an der Grenzfläche des ersten Abstandhalter-Abschnitts und des zweiten Abstandhalter-Abschnitts gebildet wird, oder eine Konzentration eines Dotierstoffs in dem zweiten Abstandhalter-Abschnitt größer ist als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region.
  24. Das System gemäß Anspruch 19, wobei eine von der Pufferschicht und der Finnenstruktur Silizium-Germanium mit einem ersten Silizium-zu-Germanium-Komponentenverhältnis umfasst, das von einem zweiten Silizium-zu-Germanium-Komponentenverhältnis der anderen von der Pufferschicht und der Finnenstruktur verschieden ist.
  25. Das System gemäß Anspruch 19, wobei die Diskontinuitätslinie einen Rand einer Vertiefung bildet, wobei eine Höhe der Vertiefung zumindest 0,5 Nanometer beträgt.
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Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7118783B2 (en) * 2002-06-26 2006-10-10 Micron Technology, Inc. Methods and apparatus for vapor processing of micro-device workpieces
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US8394710B2 (en) * 2010-06-21 2013-03-12 International Business Machines Corporation Semiconductor devices fabricated by doped material layer as dopant source
US8432002B2 (en) * 2011-06-28 2013-04-30 International Business Machines Corporation Method and structure for low resistive source and drain regions in a replacement metal gate process flow
US8624326B2 (en) * 2011-10-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
CN103378129B (zh) * 2012-04-19 2016-03-23 中国科学院微电子研究所 一种半导体结构及其制造方法
US20140252500A1 (en) * 2013-03-08 2014-09-11 International Business Machines Corporation Sacrificial replacement extension layer to obtain abrupt doping profile
US9252233B2 (en) * 2014-03-12 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap offset spacer in FinFET structure
KR102178831B1 (ko) * 2014-03-13 2020-11-13 삼성전자 주식회사 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US9431539B2 (en) * 2014-10-10 2016-08-30 Globalfoundries Inc. Dual-strained nanowire and FinFET devices with dielectric isolation
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9601621B1 (en) 2015-08-25 2017-03-21 International Business Machines Corporation Semiconductor device including dual spacer and uniform epitaxial buffer interface of embedded SiGe source/drain
KR102427596B1 (ko) 2015-09-03 2022-07-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10032873B2 (en) * 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9484412B1 (en) * 2015-09-23 2016-11-01 International Business Machines Corporation Strained silicon—germanium integrated circuit with inversion capacitance enhancement and method to fabricate same
US9490332B1 (en) * 2015-10-21 2016-11-08 International Business Machines Corporation Atomic layer doping and spacer engineering for reduced external resistance in finFETs
US9761720B2 (en) 2015-11-30 2017-09-12 Globalfoundries Inc. Replacement body FinFET for improved junction profile with gate self-aligned junctions
US9685334B1 (en) * 2016-04-21 2017-06-20 Globalfoundries Inc. Methods of forming semiconductor fin with carbon dopant for diffusion control
CN107958873B (zh) * 2016-10-18 2020-11-27 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法

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