DE112011106004B4 - Halbleiterstruktur und Verfahren zum Herstellen einer CMOS-Nanodraht-Halbleiterstruktur - Google Patents

Halbleiterstruktur und Verfahren zum Herstellen einer CMOS-Nanodraht-Halbleiterstruktur Download PDF

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Abstract

Halbleiterstruktur, umfassend:
eine erste Halbleitervorrichtung, umfassend:
einen ersten Nanodraht, der über einem Substrat angeordnet ist, wobei der erste Nanodraht einen Mittelpunkt in einem ersten Abstand über dem Substrat aufweist und eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei die Quellen- und Senkenregionen des ersten Nanodrahtes diskret sind;
ein erstes Kontaktpaar, das die diskreten Quellen- und Senkenregionen des ersten Nanodrahtes völlig umgibt; und
einen ersten Gate-Elektrodenstapel, der die diskrete Kanalregion des ersten Nanodrahtes völlig umgibt; und
eine zweite Halbleitervorrichtung, umfassend:
einen zweiten Nanodraht, der über dem Substrat angeordnet ist, wobei der zweite Nanodraht einen Mittelpunkt in einem zweiten Abstand über dem Substrat aufweist und eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei der erste Abstand von dem zweiten Abstand verschieden ist, wobei die Quellen- und Senkenregionen des zweiten Nanodrahtes diskret sind;
ein zweites Kontaktpaar, das die diskreten Quellen- und Senkenregionen des zweiten Nanodrahtes völlig umgibt; und
einen zweiten Gate-Elektrodenstapel, der die diskrete Kanalregion des zweiten Nanodrahtes völlig umgibt, wobei der erste Nanodraht im Wesentlichen aus einem Material besteht, das aus der Gruppe ausgewählt ist, die aus ...

Description

  • TECHNISCHES GEBIET
  • Die Ausführungsformen der Erfindung befinden sich auf dem Gebiet der Nanodraht-Halbleitervorrichtungen und insbesondere der komplementären Metall-Oxid-Halbleiter-(CMOS)-Nanodrahtstrukturen.
  • HINTERGRUND
  • In den vergangenen Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltungen eine treibende Kraft hinter einer ständig wachsenden Halbleiterindustrie. Die Skalierung auf immer kleinere Merkmalen ermöglicht erhöhte Dichten funktioneller Einheiten auf der begrenzten Fläche von Halbleiterchips. So ermöglicht die schrumpfende Größe von Transistoren beispielsweise die Einbeziehung einer erhöhten Anzahl von Speichervorrichtungen auf einem Chip, was zur Herstellung von Produkten mit erhöhter Leistungsfähigkeit führt. Der Antrieb zu ständig mehr Leistungsfähigkeit ist jedoch nicht problemlos. Die Notwendigkeit, die Leistungsfähigkeit jeder Vorrichtung zu optimieren, gewinnt zunehmend an Bedeutung. Die Beibehaltung von Beweglichkeitsverbesserung und Kurzkanalsteuerung, während die Abmessungen mikroelektronischer Vorrichtungen die Größenordnung von 15 Nanometern (nm) unterschreiten, stellt eine Herausforderung bei der Herstellung von Vorrichtungen dar. Nanodrähte, die zur Herstellung von Vorrichtungen benutzt werden, sorgen für verbesserte Kurzkanalsteuerung. Nanodraht-Kanalstrukturen aus Siliciumgermanium (SixGe1-x) (wobei x < 0,5) sorgen beispielsweise für eine Beweglichkeitsverbesserung bei beachtlichem Eg, das zur Benutzung in vielen herkömmlichen Produkten geeignet ist, in denen ein Betrieb mit höherer Spannung verwendet wird. Zudem sorgen Nanodrahtkanäle aus Siliciumgermanium (SixGe1-x, wobei x > 0,5) für verbesserte Beweglichkeit bei geringeren Egs (beispielsweise geeignet für Niederspannungsprodukte in der Domäne der Mobil/Handgeräte).
  • Mit vielen unterschiedlichen Techniken ist versucht worden, die Beweglichkeit von Transistoren zu verbessern. Jedoch sind auf dem Gebiet der Elektron- und/oder Lochbeweglichkeit bei Halbleitervorrichtungen noch wesentliche Verbesserungen notwendig. Die US 2011/0254099 A1 offenbart eine GAA(Gate all around)-CMOSFET-Vorrichtung mit einer Gate-Region, die Kanalregionen umgibt. Es sind dort Kontakte zu Quellen- und Senkenregionen der Vorrichtung hergestellt. Aus der US 2011/0278544 A1 ergibt sich ein Feldeffekttransistor mit mehreren Durchmessern. Insbesondere offenbart sie einen umgestalteten (reshaped) Nanodraht mit einer Gate-Struktur, wobei die umgestalteten Nanodrähte von einer Gate-Struktur umgeben sind. SOI-Pads liefern Quellen- und Senkenregionen. Die US 2011/0018065 A1 offenbart eine Halbleitervorrichtung mit einer Kanalregion mit einer zylindrischen Gestalt. Insbesondere ergibt sich daraus eine Vorrichtung mit einer Quellenstruktur, einer Kanalstruktur und einer Senkenstruktur.
  • KURZDARSTELLUNG
  • Ausführungsformen der vorliegenden Erfindung beinhalten komplementäre Metall-Oxid-Halbleiter-(CMOS)-Nanodrahtstrukturen. Die vorliegende Erfindung liefert Halbleiterstrukturen nach Anspruch 1 und nach Anspruch 7. Weiterhin liefert die Erfindung ein Verfahren nach Anspruch 7. Die jeweiligen Unteransprüche betreffen jeweilige vorteilhafte Weiterentwicklungen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A veranschaulicht eine dreidimensionale Querschnittsansicht einer Nanodraht-basierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 1B veranschaulicht eine Kanalansicht im Querschnitt der Nanodraht-basierten Halbleiterstruktur von 1A, betrachtet längs der Achse a-a', gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 1C veranschaulicht eine Abstandhalteransicht im Querschnitt der Nanodraht-basierten Halbleiterstruktur von 1A, betrachtet längs der Achse b-b', gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 2 veranschaulicht eine Querschnittsansicht einer CMOS-Nanodraht-basierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3A bis 3F veranschaulichen dreidimensionale Querschnittsansichten, die verschiedene Arbeitsvorgänge in einem Verfahren zur Herstellung einer CMOS-Nanodraht-Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung darstellen.
  • 4 veranschaulicht eine dreidimensionale Querschnittsansicht einer anderen CMOS-Nanodraht-basierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 5A und 5B veranschaulichen Querschnittsansichten, die verschiedene Arbeitsvorgänge in einem Verfahren zur Herstellung einer anderen CMOS-Nanodraht-Halbleiterstruktur gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellen.
  • 6 veranschaulicht Querschnittsansichten, die mehrere Vorgehensweisen zum Bilden einer Mantelschicht auf einem Nanodraht in der Herstellung einer CMOS-Nanodrahtstruktur gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulichen.
  • 7 veranschaulicht ein EDV-Gerät.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es werden komplementäre Metall-Oxid-Halbleiter-(CMOS)-Nanodrahtstrukturen beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten, wie z. B. spezifische Nanodrahtintegration und Materialsysteme, dargelegt, um für ein gründliches Verständnis von Ausführungsformen der vorliegenden Erfindung zu sorgen. Dem Fachmann ist offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Einzelheiten verwirklicht werden können. In anderen Fällen werden gut bekannte Merkmale, wie z. B. die konstruktive Auslegung von integrierten Schaltungen, nicht in Einzelheiten beschrieben, um Ausführungsformen der vorliegenden Erfindung nicht unnötigerweise unklar zu machen. Zudem versteht es sich, dass die verschiedenen in den Fig. gezeigten Ausführungsformen veranschaulichende Darstellungen und nicht zwangsläufig maßstabgerecht gezeichnet sind. Eine oder mehrere Ausführungsformen der vorliegenden Erfindung sind auf integrierte Gate-All-Around-Nanodraht-CMOS-Strukturen unter Verwendung unabhängiger Kanalmaterialien für NMOS und PMOS gerichtet. Hierin sind Vorgehensweisen hochleistungsfähiger, leckstromarmer CMOS-Transistortechnologie beschrieben. In einem Beispiel werden unterschiedliche Kanalmaterialien für NMOS/PMOS, ausgehend von einem gemeinsamen mehrschichtigen Epi-Stapel, verwendet. In einem anderen Beispiel können unabhängig optimierte Kanalmaterialien durch Aufwachsen einer Mantel-Epi-Schicht auf Backbone-Drähten für die Bildung von Kanälen mit höherer Elektron- und Lochbeweglichkeit sorgen. Hierin wird die Schwierigkeit angegangen, die Elektron- und Lochbeweglichkeit gleichzeitig zu erhöhen, wenn sowohl für NMOS als auch für PMOS das gleiche Kanalmaterial benutzt wird. Die Leistungsfähigkeit von Vorrichtungen kann durch Benutzen von Streckungslösungen, Kanalmaterialien mit höherer Beweglichkeit oder Kanalausrichtungen mit höherer Beweglichkeit gesteigert werden. Gegenwärtige Denungslösungen sind beispielsweise eingebettete SiGe (e-SiGe), eingebettete Si-C (e-SiC), Spannungserinnerung, Kontaktätzstoppschichten (CESL) SiGe, Ge und III-V, unterschiedliche Ausrichtungen und verschiedene gestreckte Si auf SiGe (oder umgekehrt) sind ebenfalls untersucht worden. In einer Ausführungsform wird, anstatt Epitaxialfilme separat für NMOS und PMOS aufwachsen zu lassen oder eine separate eingebettete Streckungsschicht einzubeziehen, eine Epitaxial-Mehrschichtstruktur (Supergitter) hergestellt und nachfolgend unter Benutzen eines ersten Abschnitts für NMOS- und eines zweiten Abschnitts für PMOS-Nanodrahtvorrichtungen zerlegt. Das Aufwachsenlassen dicker gestreckter Schichten ist auf Grund von Problemen der Streckungsrelaxation, insbesondere bei größer werdenden Rippengeometrien, schwierig. Die Streckungsrelaxation kann übermäßige Defekte in der Epi-Schicht verursachen und Verhalten, Leistung und Zuverlässigkeit von Vorrichtungen verschlechtern. Während die Benutzung eines Supergitters (beispielsweise Si/SiGe) eine bekannte Lösung des Problems der Herstellung gut gesteuerter gestreckter Schichten aus unterschiedlichen Materialien ist, wird in einer Ausführungsform zuerst ein Supergitter erzeugt und anschließend aufgeteilt, um die Beweglichkeit für NMOS bzw. PMOS zu maximieren. Eine Nanodraht/Nanostreifen-Struktur kann durch selektives Ätzen von Opferschichten aus mehrschichtigen Epitaxialstapeln gebildet werden. Die Epitaxialschichten können als ein Kanal benutzt werden oder selektiv entfernt werden, um einen Spalt für eine All-Around-Gate-Struktur zu bilden. Die Isolierschicht unter Epitaxialdrähten kann elektrische Isolierung bereitstellen und einen Bodenspalt für ein All-Around-Gate bilden. Beim einfachsten CMOS-Integrationsschema werden N/PMOS-Kanäle eingesetzt, die aus dem gleichen Material hergestellt wurden. Das Verfahren ist darin einfacher, dass in ihm eine einzige selektive Ätzung eingesetzt wird. Jedoch kann die Streckungstechnologie erforderlich sein, um die Leistungsfähigkeit von Vorrichtungen zu verstärken. Als beispielsweise Silicium als Kanalmaterial benutzt wurde, wird PMOS durch Druckspannung verbessert und NMOS wird durch eine Zugspannung längs der Kanalrichtung verbessert, um die Trägerbeweglichkeit zu verbessern. Gemäß einer Ausführungsform der vorliegenden Erfindung werden die einzigartigen Merkmale eines Ausgangsmaterialstapels ausgenutzt, um unterschiedliche NMOS- und PMOS-Kanalmaterialien einzubeziehen, die auf größere Beweglichkeit optimiert sind. Beispielsweise wird in einer Ausführungsform eine Opferschicht einer NMOS-Vorrichtung als ein PMOS-Kanal benutzt und eine Opferschicht einer PMOS-Vorrichtung als ein NMOS-Kanal benutzt. Da die Opferschicht während der Verarbeitung entfernt werden kann, ist eine unabhängige Wahl von Kanalmaterialien und Optimierung möglich. Eine oder mehrere Ausführungsformen der vorliegenden Erfindung sind für die Verbesserung der Kanalbeweglichkeit für NMOS- oder PMOS-Transistoren oder beide konzipiert. Die Beweglichkeit kann unter Benutzen von Streckung, z. B. in der Kanalregion, verbessert werden. Daher stellen ein oder mehrere hierin beschriebene Vorgehensweisen die zweckmäßige Streckung in den Kanalregionen sowohl für NMOS- als auch für PMOS-Transistoren bereit. In einer Ausführungsform sind gestreckte NMOS- und PMOS-Nanodrähte bereitgestellt. Unter einem ersten Gesichtspunkt veranschaulicht 1A eine dreidimensionale Querschnittsansicht einer Nanodraht-basierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung. 1B veranschaulicht eine Kanalansicht im Querschnitt der Nanodraht-basierten Halbleiterstruktur von 1A, betrachtet längs der Achse a-a'. 1C veranschaulicht eine Abstandhalteransicht im Querschnitt der Nanodraht-basierten Halbleiterstruktur von 1A, betrachtet längs der Achse b-b'. Es wird Bezug auf 1A genommen, worin eine Halbleitervorrichtung 100 einen oder mehrere senkrecht gestapelte Nanodrähte (Satz 104) beinhaltet, die über einem Substrat 102 angeordnet sind. Ausführungsformen hierin zielen sowohl auf Vorrichtungen mit einem einzigen Draht als auch auf Vorrichtungen mit mehreren Drähten ab. Als ein Beispiel ist eine auf drei Nanodrähten basierte Vorrichtung, die Nanodraht 104A, 104B und 104C aufweist, zu Zwecken der Veranschaulichung gezeigt. Zur zweckmäßigen Beschreibung wird Nanodraht 104A als ein Beispiel benutzt, wenn die Beschreibung nur auf einen der Nanodrähte fokussiert ist. Es versteht sich, dass, wenn Eigenschaften eines Nanodrahtes beschrieben werden, Ausführungsformen, die auf mehreren Nanodrähten basiert sind, die gleichen Eigenschaften für jeden der Nanodrähte aufweisen können. Jeder der Nanodrähte 104 beinhaltet eine Kanalregion 106, die in dem Nanodraht angeordnet ist. Die Kanalregion 106 weist eine Länge (L) auf. Es wird auf 1B Bezug genommen, worin die Kanalregion auch einen Umfang im rechten Winkel zu der Länge (L) aufweist. Es wird sowohl auf 1A als auch 1B Bezug genommen, worin ein Gate-Elektrodenstapel 108 den gesamten Umfang einer jeden der Kanalregionen 106 umgibt. Der Gate-Elektrodenstapel 108 beinhaltet eine Gate-Elektrode zusammen mit einer dielektrischen Gate-Schicht, die zwischen der Kanalregion 106 und der Gate-Elektrode (als gestrichelte Linien gezeigt, die die Kanalregionen 106 in 1B umgeben) angeordnet ist. Die Kanalregion 106 ist insofern diskret, dass sie völlig von dem Gate-Elektrodenstapel 108 umgeben ist. Das heißt, dass dort, wo der Gate-Elektrodenstapel 108 die Kanalregion 106 umgibt, jegliches Zwischenmaterial, wie z. B. darunterliegendes Substratmaterial oder darüberliegendes Kanalherstellungsmaterial, entfernt wurde. Dementsprechend sind in Ausführungsformen, die mehrere Nanodrähte 104 aufweisen, die Kanalregionen 106 der Nanodrähte in Bezug aufeinander ebenfalls diskret, wie in 1B abgebildet. Es wird wieder Bezug auf 1A genommen, worin jeder der Nanodrähte 104 auch eine Quellen- und eine Senkenregion 110 und 112 beinhaltet, die in dem Nanodraht zu beiden Seiten der Kanalregion 104 angeordnet sind. Ein Kontaktpaar 114 ist über den Quellen/Senkenregionen 110/112 angeordnet und umgibt die diskreten Quellen/Senkenregionen eines Nanodrahtes völlig. In einer spezifischen Ausführungsform umgibt das Kontaktpaar 114 den gesamten Umfang jeder der Quellen/Senkenregionen 110/112, wie in 1A abgebildet. Das heißt, in einer Ausführungsform sind alle Quellen/Senkenregionen 110/112 insofern diskret, dass sie ohne jegliches Zwischenmaterial, wie z. B. darunterliegendes Substratmaterial oder darüberliegende Kanalherstellungsmaterialien, von den Kontakten 114 völlig umgeben sind. Dementsprechend sind in solch einer Ausführungsform, die mehrere Nanodrähte 104 aufweist, die Quellen/Senkenregionen 110/112 der Nanodrähte auch in Bezug aufeinander diskret. Es wird wieder auf 1A Bezug genommen, worin in einer Ausführungsform die Halbleitervorrichtung 100 ferner ein Abstandhalterpaar 116 beinhaltet. Die Abstandhalter 116 sind zwischen dem Gate-Elektrodenstapel 108 und dem Kontaktpaar 114 angeordnet. Wie oben beschrieben, sind die Kanalregionen und die Quellen/Senkenregionen so hergestellt, dass sie diskret sind. Jedoch nicht alle Bereiche der Nanodrähte 104 brauchen diskret zu sein. Unter Bezugnahme auf 1C sind beispielsweise die Nanodrähte 104A bis 104C an dem Ort unter den Abstandhaltern 116 nicht diskret. In einer Ausführungsform weist der Stapel von Nanodrähten 104A bis 104C Halbleiterzwischenmaterial 118 auf, wie z. B. Siliciumgermanium, das zwischen Silicium-Nanodrähten liegt, oder umgekehrt, wie unten in Verbindung mit 3A bis 3F beschrieben. In einer Ausführungsform ist der untere Nanodraht 104A noch in Kontakt mit einem Abschnitt von Substrat 102, z. B. in Kontakt mit einem isolierenden Schichtabschnitt, der auf einem Bulk-Substrat angeordnet ist. Somit ist in einer Ausführungsform ein Abschnitt der mehreren senkrecht gestapelten Nanodrähte unter einem oder beiden von den Abstandhaltern nicht diskret. Obwohl die oben beschriebene Vorrichtung 100 für eine einzelne Vorrichtung ist, z. B. eine NMOS- oder eine PMOS-Vorrichtung, kann eine CMOS-Architektur auch so gebildet werden, dass sie sowohl NMOS- als auch PMOS-Nanodraht-basierte Vorrichtungen beinhaltet, die auf oder über demselben Substrat angeordnet sind. So veranschaulicht 2 beispielsweise eine Querschnittsansicht einer Nanodraht-basierten CMOS-Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Es wird auf 2 Bezug genommen, worin eine Halbleiterstruktur 200 eine erste Halbleitervorrichtung 200A beinhaltet. Die erste Halbleitervorrichtung 200A beinhaltet einen ersten Nanodraht (z. B. den alleruntersten Nanodraht 204A des Nanodrahtstapels 204), der über einem Substrat 202 angeordnet ist. Der erste Nanodraht 204A weist einen Mittelpunkt (M1) in einem ersten Abstand (d1) über dem Substrat 202 auf. Ein erster Gate-Elektrodenstapel (nicht gezeigt) kann so gebildet sein, dass er den ersten Nanodraht 204A völlig umgibt. Das heißt, sobald der Gate-Stapel einbezogen ist, weist der erste Nanodraht 204A eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion auf. Die Halbleiterstruktur 200 beinhaltet auch eine zweite Halbleitervorrichtung 200B. Die zweite Halbleitervorrichtung 200B beinhaltet einen zweiten Nanodraht (z. B. den alleruntersten Nanodraht 205A des Nanodrahtstapels 205), der über dem Substrat 202 angeordnet ist. Der zweite Nanodraht 205A weist einen Mittelpunkt (M2) in einem zweiten Abstand (d2) über dem Substrat 202 auf. Ein zweiter Gate-Elektrodenstapel (nicht gezeigt) kann so gebildet sein, dass er den zweiten Nanodraht 205A völlig umgibt. Das heißt, sobald der zweite Gate-Stapel einbezogen ist, weist der zweite Nanodraht 205A eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion auf. Es wird erneut auf 2 Bezug genommen, worin der erste Abstand (d1) sich von dem zweiten Abstand (d2) unterscheidet. Das heißt, die Mittelpunkte M1 und M2 der Vorrichtungen 200A und 200B sind nicht ausgerichtet. Stattdessen sind die Mittelpunkte in einer Ausführungsform versetzt und, wenn Stapel aus mehreren Drähten (z. B. 204 und 205) gebildet sind, sind die Drähte bei jeder Vorrichtung 200A und 200B in Bezug aufeinander versetzt. Es versteht sich, dass die gestrichelte Linie in 2 einen verhältnismäßig kleinen oder einen ziemlich großen Zwischenraum zwischen Vorrichtungen 200A und 200B auf einem gemeinsamen Substrat 202 darstellen kann. In einer Ausführungsform isoliert eine Isolierungsschicht 206, wie z. B. eine Oxidschicht, die Nanodrähte 204 und 205 vom Substrat 202 isoliert, wie in 2 abgebildet. Der erste Nanodraht besteht aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100), Siliciumcarbid oder mit Kohlenstoff dotiertem Siliciumgermanium, und der zweite Nanodraht besteht aus einem anderen Material, das aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100) und mit Kohlenstoff dotiertem Siliciumgermanium besteht. In einer solchen Ausführungsform ist die erste Halbleitervorrichtung eine NMOS-Vorrichtung und die zweite Halbleitervorrichtung eine PMOS-Vorrichtung. In einer Ausführungsform kann eine beliebige geeignete Kombination der aufgeführten Materialien verwendet sein, indem der Nutzen für die Beweglichkeit unterschiedlicher Trägertypen, z. B. Elektronen oder Löcher, in Betracht gezogen wird. In einer Ausführungsform sind der erste und der zweite Nanodraht über einem kristallinen Bulk-Substrat angeordnet, das eine dielektrische Zwischenschicht aufweist, die darauf angeordnet ist. Die dielektrische Zwischenschicht kann z. B. durch Under-Fin-Oxidation (UFO), Bildung von vergrabenem Oxid (BOX) oder Ersatzdielektrika hergestellt sein. In einer Ausführungsform sind der erste und der zweite Nanodraht über einem kristallinen Bulk-Substrat angeordnet, das keine dielektrische Zwischenschicht aufweist, die darauf angeordnet ist. In einer anderen Ausführungsform wird eine SiGe/Si-Pufferschicht verwendet. Die Quellen- und Senkenregionen von jedem des ersten und des zweiten Nanodrahtes sind diskret. Die erste Halbleitervorrichtung beinhaltet ferner ein erstes Kontaktpaar, die die diskreten Quellen- und Senkenregionen des ersten Nanodrahtes völlig umgeben, und die zweite Halbleitervorrichtung beinhaltet ferner ein zweites Kontaktpaar, die die diskreten Quellen- und Senkenregionen des zweiten Nanodrahtes völlig umgeben. In einer solchen Ausführungsform ist ein erstes Abstandhalterpaar zwischen dem ersten Gate-Elektrodenstapel und dem ersten Kontaktpaar angeordnet und ein zweites Abstandhalterpaar zwischen dem zweiten Gate-Elektrodenstapel und dem zweiten Kontaktpaar angeordnet. In einer spezifischen derartigen Ausführungsform ist ein Abschnitt von jedem von dem ersten und dem zweiten Nanodraht nicht diskret. In einer Ausführungsform beinhaltet die erste Halbleitervorrichtung ferner einen oder mehrere zusätzliche Nanodrähte, die mit dem ersten Nanodraht senkrecht gestapelt sind, und die zweite Halbleitervorrichtung beinhaltet ferner einen oder mehrere zusätzliche Nanodrähte, die senkrecht mit dem zweiten Nanodraht gestapelt sind. Unten sind allgemeinere Ausführungsform aufgeführt.
  • Es wird erneut auf 1A und 2 Bezug genommen, wobei das Substrat 102 oder 202 aus einem Material bestehen sein kann, das zur Herstellung von Halbleitervorrichtungen geeignet ist. In einer Ausführungsform beinhaltet das Substrat 102 oder 202 ein unteres Bulk-Substrat, das aus einem Einkristall aus einem Material besteht, das u. a. Silicium, Germanium, Siliciumgermanium oder ein III-V-Verbindung-Halbleitermaterial sein kann, jedoch nicht darauf beschränkt ist. Eine obere Isolatorschicht, die aus einem Material besteht, das u. a. Siliciumdioxid, Siliciumnitrid oder Siliciumoxynitrid sein kann, jedoch nicht darauf beschränkt ist, ist auf dem unteren Bulk-Substrat angeordnet. So kann die Struktur 100 oder 200 aus einem Anfangs-Halbleiter-auf-Isolator-Substrat hergestellt sein. Somit sind in einer Ausführungsform die mehreren senkrecht gestapelten Nanodrähte 104, 204 oder 205 über einem kristallinen Bulk-Substrat angeordnet, das eine dielektrische Zwischenschicht aufweist, die darauf angeordnet ist, wie in 1A bis 1C und 2 abgebildet. Alternativ ist die Struktur 100 oder 200 direkt aus einem Bulk-Substrat gebildet, und lokale Oxdation ist benutzt, um elektrisch isolierende Abschnitte anstelle der oben beschriebenen oberen Isolatorschicht zu bilden. Somit sind in einer anderen Ausführungsform die mehreren senkrecht gestapelten Nanodrähte 104, 204 oder 205 über einem kristallinen Bulk-Substrat angeordnet, das keine dielektrische Zwischenschicht aufweist, die darauf angeordnet ist. In einer Ausführungsform können die Nanodrähte 104, 204 oder 205 als Drähte oder Streifen (Letztere sind unten beschrieben) ausgelegt sein und kantige oder abgerundete Ecken aufweisen. In einer Ausführungsform bestehen die Nanodrähte 104, 204 oder 205 aus einem Material, wie z. B. Silicium, Germanium oder einer Kombination davon, sind jedoch aber nicht darauf beschränkt. In einer solchen Ausführungsform sind die Nanodrähte einkristallin. So kann für einen Silicium-Nanodraht beispielsweise ein einkristalliner Nanodraht auf einer globalen (100)-Ausrichtung, z. B. mit einer <100>-Ebene in der z-Richtung, basiert sein. In einer Ausführungsform sind die Abmessungen der Nanodrähte 104, 204 oder 205 von einer Querschnittsperspektive aus, wie in 1B gezeigt, im Nanobereich. In einer spezifischen Ausführungsform beträgt beispielsweise die kleinste Abmessung der Nanodrähte weniger als etwa 20 Nanometer. Gemäß einer Ausführungsform der vorliegenden Erfindung beinhalten der eine oder die mehreren Nanodrähte 104, 204 oder 205 der Halbleitervorrichtung 100 oder -struktur 200 einen oder mehrere einachsig gestreckte Nanodrähte. Der einachsig gestreckte Nanodraht bzw. die mehreren gestreckten Nanodrähte können mit einer Zugstreckung oder einer Stauchung, z. B. für NMOS bzw. PMOS, einachsig gestreckt sein. Die Breite und Höhe jeder der Kanalregionen 106 sind in 1B als etwa gleich gezeigt, brauchen es aber nicht zu sein. In einer anderen Ausführungsform (nicht gezeigt) ist beispielsweise die Breite der Nanodrähte 104 (oder 204 oder 205) wesentlich größer als die Höhe. In einer spezifischen Ausführungsform ist die Breite etwa 2 bis 10 Mal so groß wie die Höhe. Nanodrähte mit solch einer Geometrie können als Nanostreifen bezeichnet werden. In einer alternativen Ausführungsform (ebenfalls nicht gezeigt) sind die Nanostreifen senkrecht ausgerichtet. Das heißt, jeder der Nanodrähte 104 (oder 204 oder 205) weist eine Breite und eine Höhe auf, wobei die Breite wesentlich kleiner als die Höhe ist. In einer spezifischen Ausführungsform ist die Höhe etwa 2 bis 10 Mal so groß wie die Breite. In einer Ausführungsform, wieder unter Bezugnahme auf 1A, besteht die Gate-Elektrode von Gate-Elektrodenstapel 108 aus einem Metall-Gate und die dielektrische Gate-Schicht besteht aus einem Material mit hohem k-Wert. In einer Ausführungsform besteht beispielsweise die dielektrische Gate-Schicht aus einem Material, wie z. B. Hafniumoxid, Hafniumoxynitrid, Hafniumsilicat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilicat, Tantaloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid, Bleizinkniobat oder einer Kombination davon, ist jedoch nicht darauf beschränkt. Zudem kann ein Abschnitt der dielektrischen Gate-Schicht eine Schicht aus nativem Oxid beinhalten, die aus den wenigen oberen Schichten des Nanodrahtes 104 gebildet ist. In einer Ausführungsform besteht die dielektrische Gate-Schicht aus einem oberen Abschnitt mit hohem k-Wert und ein unterer Abschnit aus einem Oxid eines Halbleitermaterials. In einer Ausführungsform besteht die dielektrische Gate-Schicht aus einem oberen Abschnit aus Hafniumoxid und einem unteren Abschnit aus Siliciumdioxid oder Siliciumoxynitrid. In einer Ausführungsform besteht die Gate-Elektrode aus einer Metallschicht, wie z. B. Metallnitriden, Metallcarbiden, Metallsiliciden, Metallaluminiden, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Cobalt, Nickel oder leitfähigen Metalloxiden, ist jedoch nicht darauf beschränkt. In einer spezifischen Ausführungsform besteht die Gate-Elektrode aus einem die Austrittsarbeit nicht einstellendem Füllmaterial, das über einer die Austrittsarbeit einstellenden Metallschicht gebildet ist. In einer Ausführungsform bestehen die Abstandhalter 116 aus einem isolierenden dielektrischen Material, wie z. B. Siliciumdioxid, Siliciumoxynitrid oder Siliciumnitrid, sind jedoch nicht darauf beschränkt. Die Kontakte 114 sind in einer Ausführungsform aus einer Metallspezies gefertigt. Die Metallspezies kann ein reines Metall, wie z. B. Nickel oder Cobalt, oder eine Legierung, wie z. B. eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (wie z. B. ein Silicidmaterial), sein. Es versteht sich, dass andere leitfähige Materialien benutzt werden können, um die Kontakte 114 zu bilden. Unter einem anderen Gesichtspunkt sind Verfahren zur Herstellung einer CMOS-Nanodraht-Halbleiterstruktur bereitgestellt. So veranschaulichen beispielsweise 3A bis 3F dreidimensionale Querschnittsansichten, die verschiedene Arbeitsvorgänge in einem Verfahren zur Herstellung einer CMOS-Nanodraht-Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung darstellen. Ein Verfahren zur Herstellung einer Nanodraht-Halbleiterstruktur kann in einer Ausführungsform das Bilden von sowohl einer PMOS-Nanodraht-basierten Halbleitervorrichtung als auch einer benachbarten NMOS-Nanodraht-basierten Halbleitervorrichtung beinhalten. Jede Vorrichtung kann durch Bilden eines Nanodrahtes über einem Substrat hergestellt werden. In einer spezifischen Ausführungsform, die letztendlich die Bildung von zwei Nanodrähten für jede der NMOS- und PMOS-Nanodraht-basierten Halbleitervorrichtungen bereitstellt, veranschaulicht 3A eine Anfangsstruktur 300, die ein Substrat 302 (z. B. aus einem Bulk-Substrat-Siliciumsubstrat 302A mit einer isolierenden Siliciumdioxidschicht 302B darauf) und einen Stapel aus einer Siliciumschicht 304/Siliciumgermanium-Schicht 306/Siliciumschicht 308/Siliciumgermanium-Schicht 310, der darauf angeordnet ist, aufweist. Andere Möglichkeiten für Materialien und spezifische Kombinationen sind in Verbindung mit 2 aufgeführt. In einer beispielhaften Ausführungsform ist die Struktur 300 durch Aufwachsen von Siliciumgermanium- und Siliciumschichten auf einem Ausgangs-Silicium-auf-Isolator-Wafer (dessen Siliciumabschnitt Schicht 304 ist) geschaffen.
  • Es wird auf 3B Bezug genommen, wobei ein Abschnitt des Stapels aus Siliciumschicht 304/Siliciumgermanium-Schicht 306/Siliciumschicht 308/Siliciumgermanium-Schicht 310 sowie ein oberer Abschnitt der Siliciumdioxidschicht 302B zu einer rippenartigen Struktur 312, z. B. mit einer Maske und einem Plasmaätzverfahren, strukturiert. So wird in einer Ausführungsform auf beiden Seiten jeder der Silicium- und der Siliciumgermanium-Schichten durch Strukturieren eine freie Oberfläche gebildet, um die rippenartige Struktur 312 zu schaffen. Es versteht sich, dass zum Bilden der Struktur 312 jedes geeignete Strukturierungsverfahren benutzt werden kann. In einem spezifischen Beispiel, das die Bildung von drei Gate-Strukturen zeigt, veranschaulicht 3C die rippenartige Struktur 312 mit den drei Opfer-Gates 314A, 314B und 314C, die darauf angeordnet sind. In einer solchen Ausführungsform bestehen die drei Opfer-Gates 314A, 314B und 314C aus einer Gate-Opferschicht aus Oxid 316 und einer Gate-Opferschicht aus Polysilicium 318, die z. B. ganzflächig aufgebracht und mittels eines Plasamätzverfahrens strukturiert sind. Im Anschluss an das Strukturieren zum Bilden der drei Opfer-Gates 314A, 314B und 314C können an den Seitenwänden der drei Opfer-Gates 314A, 314B und 314C Abstandhalter gebildet werden, in den Regionen 320 der rippenartigen Struktur 312, die in 3C gezeigt sind, kann Dotierung durchgeführt werden (z. B. Dotierung vom Spitzen- und/oder Quellen- und Senken-Typ), und eine dielektrische Zwischenschicht kann gebildet werden, um die drei Opfer-Gates 314A, 314B und 314C zu bedecken. Die dielektrische Zwischenschicht kann anschließend poliert werden, um die drei Opfer-Gates 314A, 314B und 314C für ein Replacement-Gate- oder Gate-Last-Verfahren wieder freizulegen. Es wird nun auf 3D Bezug genommen, worin die drei Opfer-Gates 314A, 314B und 314C zusammen mit den Abstandhaltern 322 und der dielektrischen Zwischenschicht 324 freigelegt sind. Die Opfer-Gates 314A, 314B und 314C können anschließend, z. B. in einem Replacement-Gate- oder Gate-Last-Verfahrensablauf, entfernt werden, um Kanalabschnitte der rippenartigen Struktur 312 freizulegen. Es wird auf den linken Abschnitt von 3E Bezug genommen, wobei in dem Fall, dass die rippenartige Struktur 312 benutzt wird, um eine NMOS-Vorrichtung herzustellen, die Opfer-Gates 314A, 314B und 314C entfernt werden, um die Gräben 326 zu schaffen.
  • Abschnitte der Siliciumgermanium-Schichten 306 und 310, die durch die Gräben 326 freigelegt sind, sowie freigelegte Abschnitte der isolierenden Siliciumdioxidschicht 302B werden entfernt, um diskrete Abschnitte der Siliciumschichten 304 und 308 zurückzulassen. Es wird auf den rechten Abschnitt von 3E Bezug genommen, wobei in dem Fall, dass die rippenartige Struktur 312 benutzt wird, um eine PMOS-Vorrichtung herzustellen, die Opfer-Gates 314A, 314B und 314C entfernt werden, um die Gräben 328 zu schaffen. Abschnitte der Siliciumschichten 304 und 308, die durch die Gräben 328 freigelegt sind, werden entfernt, um diskrete Abschnitte der Siliciumgermanium-Schichten 306 und 310 zurückzulassen. In einer Ausführungsform werden die Siliciumschichten 304 und 308 mittels einer Nassätzung selektiv geätzt, welche das Silicium 304, 308 selektiv entfernt, wohingegen es die Siliciumgermanium-Nanodrahtstrukturen 306 und 310 nicht ätzt. Solche Ätzchemie wie wässrige Hydroxidchemie einschließlich Ammoniumhydroxid und Kaliumhydroxid kann beispielsweise verwendet werden, um das Silicium selektiv zu ätzen. In einer anderen Ausführungsform werden die Siliciumgermanium-Schichten 306 und 310 mittels einer Nassätzung selektiv geätzt, die das Siliciumgermanium selektiv entfernt, wohingegen es die Silicium-Nanodrahtstrukturen 304 und 308 nicht ätzt. Solche Ätzchemie wie Carbonsäure/Salpetersäure/HF-Chemie und Citronensäure/Salpetersäure/HF beispielsweise kann verwendet werden, um das Siliciumgermanium selektiv zu ätzen. So können entweder die Siliciumschichten von der rippenartigen Struktur 312 entfernt werden, um Siliciumgermanium-Nanodrähte zu bilden, oder die Siliciumgermanium-Schichten von der rippenartigen Struktur 312 entfernt werden, um Siliciumkanal-Nanodrähte zu bilden. Die diskreten Abschnitte der Siliciumschichten 304 und 308 (NMOS) oder die Siliciumgermanium-Schichten (PMOS), die in 3E gezeigt sind, werden in einer Ausführungsform letztendlich zu Kanalregionen in einer Nanodraht-basierten Struktur. So kann in der Verfahrensstufe, die in 3E abgebildet ist, die technische Auslegung oder Abstimmung von Kanälen durchgeführt werden. So sind in einer Ausführungsform beispielsweise die diskreten Abschnitte der Siliciumschichten 304 und 308, die im linken Abschnitt von 3E gezeigt sind, oder die diskreten Abschnitte der Siliciumgermanium-Schichten 306 und 310, die in dem rechten Abschnitt von 3E gezeigt sind, unter Benutzen von Oxidations- und Ätzverfahren verdünnt. Solch ein Ätzverfahren kann zu derselben Zeit durchgeführt werden, zu der die Drähte durch Ätzen der gegenüberliegenden Silicium- oder Siliciumgermanium-Schichten getrennt werden. Demgemäß sind die Anfangsdrähte, die aus den Siliciumschichten 304 und 308 oder aus den Siliciumgermanium-Schichten 306 und 310 gebildet werden, zu Beginn dicker und werden auf eine Größe verdünnt, die für eine Kanalregion in einer Nanodrahtvorrichtung geeignet ist, unabhängig von der größenmäßigen Auslegung der Quellen- und Senkenregionen der Vorrichtung. Im Anschluss an die Bildung der diskreten Kanalregionen, wie in 3E abgebildet, kann die Verarbeitung des Gate-Dielektrikums mit hohem k-Wert und des Metall-Gates durchgeführt und die Quellen- und Senkenkontakte zugefügt werden, die die diskreten Quellen/Senkenregionen eines Nanodrahtes völlig umgeben. In dem spezifischen Beispiel, das die Bildung der drei Gate-Strukturen über zwei Silicium-Nanodrähten (NMOS) oder über zwei Siliciumgermanium-Nanodrähten (PMOS) zeigt, veranschaulicht 3F die Struktur im Anschluss an die Abscheidung eines NMOS-Gate-Stapels 330 oder eines PMOS-Gate-Stapels 332. Die Gate-Stapel können aus einer dielektrischen Gate-Schicht mit hohem k-Wert und einer n-leitenden bzw. p-leitenden Metall-Gate-Elektrodenschicht bestehen. Außerdem ist in 3F das Ergebnis der nachfolgenden Entfernung der dielektrischen Zwischenschicht 324 nach der Bildung des permanenten Gate-Stapels abgebildet. Anstelle der Abschnitte der dielektrischen Zwischenschicht 324, die in 3E noch erhalten sind, können Kontakte gebildet werden. In einer Ausführungsform kann in irgendeiner Stufe während des Verfahrens des Entfernens 324 und Bildens von Kontakten 334 auch die technische Auslegung von Quellen und Senken durchgeführt werden. So beinhaltet in vielleicht allgemeineren Ausdrücken in einer Ausführungsform ein Verfahren zur Herstellung einer Nanodraht-Halbleiterstruktur das Bilden einer ersten aktiven Schicht über einem Substrat. Die erste aktive Schicht weist eine erste Gitterkonstante auf. Anschließend wird auf der ersten aktiven Schicht eine zweite aktive Schicht gebildet. Die zweite aktive Schicht weist eine zweite Gitterkonstante auf, die größer als die erste Gitterkonstante ist. In einer solchen Ausführungsform besteht die erste aktive Schicht aus Silicium und die zweite aktive Schicht aus Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100). Die Anzahl aktiver Schichten könnte hier enden, d. h. für eine CMOS-Struktur mit einer Einzeldraht-PMOS-Vorrichtung und einer Einzeldraht-NMOS-Vorrichtung. Alternativ können, wie oben beispielhaft angegeben, zusätzliche erste und zweite aktive Schichten wiederholt werden, um letztendlich Vorrichtungen mit mehreren Drähten bereitzustellen. In einer Ausführungsform ist die erste aktive Schicht über einem kristallinen Bulk-Substrat gebildet, das eine dielektrische Zwischenschicht aufweist, die darauf angeordnet ist. Die erste aktive Schicht ist auf der dielektrischen Zwischenschicht gebildet. In einer solchen Ausführungsform besteht die erste aktive Schicht aus Silicium. Das Verfahren beinhaltet anschließend das Bilden eines ersten Nanodrahtes aus der ersten aktiven Schicht. Der erste Nanodraht beinhaltet eine diskrete Kanalregion und diskrete Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion. Aus der zweiten aktiven Schicht wird ein zweiter Nanodraht gebildet. Der zweite Nanodraht beinhaltet eine diskrete Kanalregion und diskrete Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion. In einer Ausführungsform beinhaltet das Bilden des ersten Nanodrahtes aus der ersten aktiven Schicht das selektive Entfernen eines Abschnittes der zweiten aktiven Schicht. Indessen beinhaltet das Bilden des zweiten Nanodrahtes aus der zweiten aktiven Schicht das selektive Entfernen eines Abschnittes der ersten aktiven Schicht. Das Verfahren umfasst anschließend das Bilden eines ersten Gate-Elektrodenstapels, und zwar derart, dass er die diskrete Kanalregion des ersten Nanodrahtes völlig umgibt. Ein zweiter Gate-Elektrodenstapel wird gebildet, und zwar derart, dass er die diskrete Kanalregion des zweiten Nanodrahtes völlig umgibt. Nachfolgende Verarbeitungsvorgänge, wie z. B. die Kontaktbildung und die Back-End-Verbindungsbildung, können anschließend durchgeführt werden. In einer alternativen Ausführungsform sind Strukturen, die den oben beschriebenen Nanodrahtstrukturen ähnlich sind, auf Bulk-Wafern anstatt auf Silicium-auf-Isolator-Wafern hergestellt. So veranschaulicht 4 beispielsweise eine dreidimensionale Querschnittsansicht einer anderen CMOS-Nanodraht-basierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung. Es wird auf 4 Bezug genommen, worin ein Bulk-Substrat 412, wie z. B. ein Bulk-Siliciumsubstrat, teilweise zu einer Rippe 402 strukturiert wird und dazu verwendet wird, um eine Schablone für die Siliciumgermanium-Schichten 404 und 408 (PMOS) bereitzustellen, oder zusammen mit den Siliciumschichten 406 und 410 (NMOS) einbezogen wird. Das Substrat 412, auf dem die Rippe 402 unter Benutzen von entweder Dotieren (z. B. so, dass der untere Draht ein Omega-FET ist) oder einem nachgeschalteten Under-Fin-Oxidationsverfahren im Anschluss an die Rippenstrukturierung von den Drähten isoliert ist. Zwischen der ersten aktiven Schicht und der Pufferschicht des Bulk-Substrats ist keine globale dielektrische Zwischenschicht angeordnet. In einer spezifischen Ausführungsform sind sowohl Silicium-Nanodrähte als auch Siliciumgermanium-Nanodrähte hergestellt, z. B. in einer versetzten Weise, wie in 4 abgebildet. Unter einem zweiten Gesichtspunkt sind im Gegensatz zu den oben beschriebenen Ausführungsformen entsprechende NMOS- und PMOS-Nanodrähte einer CMOS-Struktur aus derselben Halbleiterschicht gebildet. So veranschaulichen beispielsweise 5A und 5B Querschnittsansichten, die verschiedene Arbeitsvorgänge in einem Verfahren zur Herstellung einer anderen CMOS-Nanodraht-Halbleiterstruktur gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellen. Es versteht sich, dass die Ausgangsstrukturen und relevanten Verarbeitungsparameter denjenigen, die im Zusammenhang mit 3A bis 3F beschrieben wurden, ähnlich oder gleich sind. Es wird auf 5A Bezug genommen, worin eine Halbleiterstruktur 500 eine erste Halbleiterregion 500A beinhaltet. Die erste Halbleiterregion 500A beinhaltet einen ersten Nanodraht (z. B. den unteren Nanodraht 504A des Nanodrahtstapels 504), der über einem Substrat 502 angeordnet ist. Der erste Nanodraht 504A weist einen Mittelpunkt (M1) in einem ersten Abstand (d1) über dem Substrat 502 auf. Die Halbleiterstruktur 500 beinhaltet auch eine zweite Halbleiterregion 500B. Die zweite Halbleiterreg 500B beinhaltet einen zweiten Nanodraht (z. B. den unteren Nanodraht 505A des Nanodrahtstapels 505), der über dem Substrat 502 angeordnet ist. Der zweite Nanodraht 505A weist einen Mittelpunkt (M2) in einem zweiten Abstand (d2) über dem Substrat 502 auf. Es wird wieder auf 5A Bezug genommen, worin der erste Abstand (d1) der gleiche wie der zweite Abstand (d2) ist. Das heißt, die Mittelpunkte M1 und M2 der Regionen 500A und 500B sind ausgerichtet. Somit sind in einer Ausführungsform, wenn Stapel aus mehreren Drähten (z. B. 504 und 505) gebildet sind, die Drähte für jede Region 500A und 500B in Bezug aufeinander ausgerichtet, z. B. da jeder entsprechende Draht aus der gleichen Halbleiterschicht gebildet ist. Es versteht sich, dass die gestrichelte Linie in 5A einen verhältnismäßig kleinen oder einen ziemlich großen Zwischenraum zwischen den Regionen 500A und 500B auf einem gemeinsamen Substrat 502 darstellen kann. In einer Ausführungsform isoliert eine Isolierungsschicht 506, wie z. B. eine Oxidschicht, die Nanodrähte 504 und 505 von dem Substrat 502, wie in 5A abgebildet. Die Struktur von 5A kann als eine Backbone-Struktur angesehen werden. Wie unten in Verbindung mit 5B beschrieben, kann die Backbone-Struktur benutzt werden, um die Kanalmaterialien durch Aufwachsen von Epitaxial-Mantelschichten um Abschnitte der Backbone-Struktur herum abzustimmen. Die Hinzufügung von Mantel-Epitaxialschichten kann einen Beweglichkeitsnutzen bereitstellen. Nachdem die Opferschichten entfernt sind, um die Struktur von 5A zu bilden, wird eine Epitaxial-Mantelschicht auf NMOS oder PMOS oder auf beiden Seiten wachsen lassen. Um den Spalt zwischen Drähten aufzuweiten und ausreichend Platze für Mantel-Epi, Gate-Dielektrikum und Gate-Metalle zu reservieren, können die Backbone-Drähte durch Nassätzen, Trockenätzen, Oxidation oder Ausheilen unter Wasserstoff verdünnt werden, wie in Verbindung mit 6 unten beschrieben. Somit wird auf 5B Bezug genommen, worin eine Halbleiterstruktur 500' eine erste Halbleitervorrichtung 500A' beinhaltet. Die erste Halbleitervorrichtung 500A' beinhaltet einen ersten Nanodraht (z. B. den unteren Nanodraht 504A' des Nanodrahtstapels 504'), der über dem Substrat 502 angeordnet ist. Der erste Nanodraht 504A' weist eine diskrete Kanalregion auf, die aus einem Halbleiter-Backbone-Material 520 besteht. Die Halbleiterstruktur 500' beinhaltet auch eine zweite Halbleitervorrichtung 500B'. Die zweite Halbleitervorrichtung 500B' beinhaltet einen zweiten Nanodraht (z. B. den unteren Nanodraht 505A' des Nanodrahtstapels 505'), der über dem Substrat 502 angeordnet ist. Der zweite Nanodraht 505A' weist eine diskrete Kanalregion auf, die aus dem Halbleiter-Backbone-Material 520 besteht. Die diskrete Kanalregion des ersten Nanodrahtes 504A' beinhaltet jedoch auch eine Mantelmaterialschicht 530, die in der diskreten Kanalregion der zweiten Halbleitervorrichtung 500B' nicht enthalten ist. Ein erster Gate-Elektrodenstapel (nicht gezeigt) kann so gebildet sein, dass er den ersten Nanodraht 504A' völlig umgibt sowie auch Mantelschicht 520 umgibt. Das heißt, sobald der Gate-Stapel einbezogen ist, weist der erste Nanodraht 504A' eine diskrete Kanalregion und Quellen- und Senkenregionen auf beiden Seiten der diskreten Kanalregion auf. Ein zweiter Gate-Elektrodenstapel (nicht gezeigt) ist so gebildet, dass er den zweiten Nanodraht 505A' völlig umgibt. Das heißt, sobald der zweite Gate-Stapel einbezogen ist, weist der zweite Nanodraht 505A' eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion auf. Somit kann die Struktur 5B zur Herstellung von CMOS-Vorrichtungen benutzt werden. In einer Ausführungsform wird der erste Nanodraht zur Herstellung von NMOS-Vorrichtungen und der zweite Nanodraht zur Herstellung von PMOS-Vorrichtungen benutzt. In einer anderen Ausführungsform wird der erste Nanodraht zur Herstellung von PMOS-Vorrichtungen und der zweite Nanodraht zur Herstellung von NMOS-Vorrichtungen benutzt. In einer Ausführungsform (nicht gezeigt) beinhaltet der zweite Nanodraht ferner eine umgebende Mantelmaterialschicht, die sich von der Mantelmaterialschicht des ersten Nanodrahtes unterscheidet. In einer solchen Ausführungsform wird der erste Nanodraht zur Herstellung von NMOS-Vorrichtungen und der zweite Nanodraht zur Herstellung von PMOS-Vorrichtungen benutzt. In einer anderen solchen Ausführungsform wird der erste Nanodraht zur Herstellung von PMOS-Vorrichtungen und der zweite Nanodraht zur Herstellung von NMOS-Vorrichtungen benutzt. In einer Ausführungsform beinhaltet der zweite Nanodraht keine umgebende Mantelmaterialschicht, wie in 5B abgebildet. In einer solchen Ausführungsform wird der erste Nanodraht zur Herstellung von NMOS-Vorrichtungen und der zweite Nanodraht zur Herstellung von PMOS-Vorrichtungen benutzt. In einer anderen solchen Ausführungsform wird der erste Nanodraht zur Herstellung von PMOS-Vorrichtungen und der zweite Nanodraht zur Herstellung von NMOS-Vorrichtungen benutzt. So können Vorrichtungen mit einem gemeinsamen Backbone, jedoch unterschiedlicher Halbleiterzusammensetzung insgesamt hergestellt werden. In einer Ausführungsform ist das Halbleiter-Backbone-Material des ersten und des zweiten Nanodrahtes aus derselben Schicht gebildet, z. B. sind die Schichten nicht gegeneinander versetzt, wie in 5A und 5B abgebildet. In einer Ausführungsform weist das Halbleiter-Backbone-Material des ersten Nanodrahtes einen kleineren Durchmesser als das Halbleiter-Backbone-Material des ersten Nanodrahtes auf, z. B. werden die ersten Nanodrähte vor der Bildung der Mantelschicht verdünnt. In solch einer Ausführungsform können die Mittelpunkte entsprechender NMOS/PMOS-Nanodrähte ausgerichtet sein, jedoch weisen die Drähte voneinander unterschiedliche Durchmesser auf. Das Halbleiter-Backbone-Material ist Silicium, gestrecktes Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100), Siliciumcarbid oder mit Kohlenstoff dotiertes Siliciumgermanium. In jener Ausführungsform besteht die Mantelmaterialschicht aus einem anderen Material, das aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100), Siliciumcarbid und mit Kohlenstoff dotiertem Siliciumgermanium besteht. Obwohl in einigen Ausführungsformen oben Replacement-Gate-Verfahren beschrieben sind, werden in einer anderen Ausführungsform Vorrichtungen gebildet, wobei die erste gebildete Gate-Struktur die permanente Gate-Struktur ist. Obwohl eine einzige Mantelschicht je Draht für einige Ausführungsformen oben beschrieben ist, kann auch mehr als eine Mantelschicht, z. B. als ein Stapel von Mantelschichten, für einen einzelnen Nanodraht benutzt werden. Eine Vielfalt an Vorgehensweisen kann benutzt werden, um während der Herstellung der Vorrichtung eine Mantelmaterialschicht auf einem oder mehreren Nanodrähten bereitzustellen. So veranschaulicht 6 beispielsweise Querschnittsansichten, die mehrere Vorgehensweisen zum Bilden einer Mantelschicht auf einem Nanodraht in der Herstellung einer CMOS-Nanodrahtstruktur gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulichen. Es wird auf Verfahren A von 6 Bezug genommen, wobei die technische Auslegung der Backbone-Form und -größe vor der Bildung der Mantelschicht auf mehreren Nanodrähten das Ausgehen, in einem ersten Arbeitsvorgang, von mehreren diskreten Nanodrähten 602A beinhaltet, die über einem Substrat 600A angeordnet sind. In einem zweiten Arbeitsvorgang wird ein isotropes Ätzen (z. B. ein isotropes Nass- oder Trockenätzen, das für das Material der Nanodrähte 602A selektiv ist) eingesetzt, um die Nanodrähte 604A mit im Vergleich zu den Nanodrähten 602A verringerter Abmessung, jedoch etwa der gleichen Form bereitzustellen, z. B. quadratisch oder rechteckig mit abgerundeten Ecken. In einem dritten Arbeitsvorgang wird eine Mantelmaterialschicht 606A (z. B. eine Schicht, die aus einem Halbleitermaterial besteht, das sich von dem Halbleitermaterial der Nanodrähte 602A unterscheidet) übereinstimmend mit den Nanodrähten 604A, z. B. mittels eines Epitaxial-Aufwachsverfahrens, gebildet. Es wird auf Verfahren B von 6 Berg genommen, wobei die technische Auslegung der Backbone-Form und -größe vor der Bildung der Mantelschicht auf mehreren Nanodrähten das Ausgehen, in einem ersten Arbeitsvorgang, von mehreren diskreten Nanodrähten 602B beinhaltet, die über einem Substrat 600B angeordnet sind. In einem zweiten Arbeitsvorgang wird ein Ätzen, das eine spezifische Kristallflächen-Orientierung bevorzugt (z. B. ein Nass- oder Trockenätzen, das für das Material der Nanodrähte 602B selektiv ist und eine spezifische Kristallflächen-Orientierung dafür bevorzugt) eingesetzt, um die Nanodrähte 604B mit im Vergleich zu den Nanodrähten 602B verringerter Abmessung und einer unterschiedlichen Form, z. B. rautenförmig, bereitzustellen. In einem dritten Arbeitsvorgang wird eine Mantelmaterialschicht 606B (z. B. eine Schicht, die aus einem Halbleitermaterial besteht, das sich von dem Halbleitermaterial der Nanodrähte 602B unterscheidet) übereinstimmend mit den Nanodrähten 604B, z. B. mittels eines Epitaxial-Aufwachsverfahrens, gebildet. Es wird auf Verfahren C von 6 Bezug genommen, wobei die technische Auslegung der Backbone-Form und -größe vor der Bildung der Mantelschicht auf mehreren Nanodrähten das Ausgehen, in einem ersten Arbeitsvorgang, von mehreren diskreten Nanodrähten 602C beinhaltet, die über einem Substrat 600C angeordnet sind. In einem zweiten Arbeitsvorgang wird isotropes Ätzen mit Oxidation/Ausheilen unter Wasserstoff (z. B. ein isotropes Nass- oder Trockenätzen, das für das Material der Nanodrähte 602C selektiv ist, gefolgt von Oxidation/Ausheilen unter Wasserstoff) eingesetzt, um die Nanodrähte 604C mit im Vergleich zu den Nanodrähten 602C verringerter Abmessung und einer unterschiedlichen Form, z. B. kreisförmig, bereitzustellen. In einem dritten Arbeitsvorgang wird eine Mantelmaterialschicht 606C (z. B. eine Schicht, die aus einem Halbleitermaterial besteht, das sich von dem Halbleitermaterial der Nanodrähte 602C unterscheidet) übereinstimmend mit den Nanodrähten 604C, z. B. mittels eines Epitaxial-Aufwachsverfahrens, gebildet.
  • Somit wird auf die Verfahrensabläufe A, B und C von 6 Bezug genommen, wobei die technische Auslegung der Backbone-Form für das Epitalwachstum durchgeführt werden kann. Die Querschnittsform und die Kristallrichtung von Backbone-Material können technisch so ausgelegt werden, um die Epitalqualitätsbeweglichkeit zu verbessern sowie eine verbesserte Spaltfüllung zu ermöglichen. Die technische Auslegung der Backbone-Form kann die Benutzung verschiedener Verfahren einbeziehen, wie z. B. isotropisches Ätzen, Ätzen unter Bevorzugen spezifischer Kristallflächen-Orientierung oder isotropisches Ätzen mit Oxidation/Ausheilen unter Wasserstoff. Wie durchweg kurz erwähnt wurde, beinhalten eine oder mehrere Ausführungsformen der vorliegenden Erfindung eine Stauchung für verbesserte Lochbeweglichkeit für PMOS-Nanodraht-basierte Vorrichtungen und Zugstreckung für verbesserte Elektronbeweglichkeit für NMOS-Nanodraht-basierte Vorrichtungen. In einer Ausführungsform sind gestreckte Silicium- und gestreckte Siliciumgermanium-Vorrichtungen aus solchen Schichten gebildet, um die Leistungsfähigkeit der Vorrichtungen zu verbessern oder zu maximieren. In einer Ausführungsform sind einachsig gestreckte NMOS- und PMOS-Nanodraht- oder -Nanostreifen-Vorrichtungen auf oder über einem gemeinsamen Substrat mittels einer oder mehrerer oben beschriebener Vorgehensweisen hergestellt. Die PMOS-Transistoren können SiGe beinhalten, das einachsige Stauchung längs der Stromflussrichtung aufweist, wohingegen die NMOS-Transistoren Silicium beinhalten können, das einachsige Zugstreckung längs der Stromflussrichtung aufweist. 7 veranschaulicht ein EDV-Gerät 700. Das EDV-Gerät 700 beherbergt eine Platine 702. Die Platine 702 kann eine Anzahl von Komponenten beinhalten, einschließlich, aber nicht beschränkt auf einen Prozessor 704 und mindestens einen Kommunikations-Chip 706. Der Prozessor 704 ist physisch und elektrisch mit der Platine 702 verbunden. In einigen Implementierungen ist der mindestens eine Kommunikations-Chip 706 ebenfalls physisch und elektrisch mit der Platine 702 gekoppelt. In weiteren Implementierungen ist der Kommunikations-Chip 706 Teil des Prozessors 704. In Abhängigkeit von seinen Anwendungen kann das EDV-Gerät 700 andere Komponenten beinhalten, die mit der Platine 702 physisch und elektrisch gekoppelt sein können oder nicht. Diese anderen Komponenten sind u. a. ein flüchtiger Speicher (z. B. DRAM), ein nichtflüchtiger Speicher (z. B. ROM), ein Flash-Speicher, ein Graphikprozessor, ein Digitalsignal-Prozessor, ein Verschlüsselungsprozessor, ein Chip-Satz, eine Antenne, eine Sichtanzeige, eine berührungsempfindliche Sichtanzeige, eine Steuerung für eine berührungsempfindliche Sichtanzeige, eine Batterie, ein Audio-Codec, ein Video-Codec, ein Leistungsverstärker, eine Vorrichtung des globalen Positionsbestimmungssystems (GPS), ein Kompass, ein Beschleunigungsmesser, ein Gyroskop, ein Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie z. B. ein Festplattenlaufwerk, eine Kompakt-Disk (CD), eine DVD (digitale versatile disk) und so weiter, sind aber nicht darauf beschränkt. Der Kommunikations-Chip 706 ermöglicht drahtlose Kommunikation zur Übertragung von Daten von und zu dem EDV-Gerät 700. Der Ausdruck „drahtlos” und seine Abwandlungen können benutzt sein, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Benutzung modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck deutet nicht an, dass die verbundenen Geräte nicht irgendwelche Drähte enthalten, obwohl sie dies in einigen Ausführungsformen möglicherweise nicht tun. Der Kommunikations-Chip 706 kann beliebige einer Anzahl von Drahtlosstandards oder -protokollen implementieren, einschließlich, aber nicht beschränkt auf Wi-Fi (Familie IEEE 802.11), WiMAX (Familie IEEE 802.16), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Abwandlungen davon sowie beliebige andere Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Das EDV-Gerät 700 kann mehrere Kommunikations-Chips 706 beinhalten. Zum Beispiel kann ein erster Kommunikations-Chip 706 für Drahtloskommunikation mit kürzeren Reichweite, wie z. B. Wi-Fi und Bluetooth, zweckbestimmt sein und ein zweiter Kommunikations-Chip 706 für Drahtloskommunikation mit längerer Reichweite, wie z. B. GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, zweckbestimmt sein. Der Prozessor 704 des EDV-Gerätes 700 beinhaltet ein Halbleiterplättchen mit integrierter Schaltung, das eine Baugruppe innerhalb des Prozessors 704 bildet ist.
  • In einigen Implementierungen der Erfindung beinhaltet das Halbleiterplättchen mit integrierter Schaltung des Prozessors eine oder mehrere Vorrichtungen, wie z. B. MOS-FET-Transistoren, die gemäß Implementierungen der Erfindung gebaut sind. Der Ausdruck „Prozessor” kann sich auf eine beliebige Vorrichtung oder einen Teil einer Vorrichtung beziehen, die/der elektronische Daten von Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder einem Speicher gespeichert werden können. Der Kommunikations-Chip 706 beinhaltet auch ein Halbleiterplättchen mit integrierter Schaltung, das eine Baugruppe innerhalb des Kommunikations-Chips 706 bildet ist. Gemäß einer anderen Implementierung der Erfindung beinhaltet das Halbleiterplättchen mit integrierter Schaltung des Kommunikations-Chips eine oder mehrere Vorrichtungen, wie z. B. MOS-FET-Transistoren, die gemäß Implementierungen der Erfindung gebaut sind. In weiteren Implementierungen kann eine andere Komponente, die innerhalb des EDV-Gerätes 700 untergebracht ist, ein Halbleiterplättchen mit integrierter Schaltung enthalten, das eine oder mehrere Vorrichtungen beinhaltet, wie z. B. MOS-FET-Transistoren, die gemäß Implementierungen der Erfindung gebaut sind. In verschiedenen Implementierungen kann das EDV-Gerät 700 ein Laptop, ein Netbook, eine Notebook, ein Ultrabook, ein Smartphone, ein Tablet-PC, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarers Musikabspielgerät oder ein Digital-Videorekorder sein. In weiteren Implementierungen kann das EDV-Gerät 700 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet. Somit wurden CMOS-Nanodrahtstrukturen offenbart. In einer Ausführungsform beinhaltet eine Halbleiterstruktur eine erste Halbleitervorrichtung. Die erste Halbleitervorrichtung beinhaltet einen ersten Nanodraht, der über einem Substrat angeordnet ist. Der erste Nanodraht weist einen Mittelpunkt in einem ersten Abstand über dem Substrat auf und beinhaltet eine diskrete Kanalregion und diskrete Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion. Ein erster Gate-Elektrodenstapel umgibt die diskrete Kanalregion des ersten Nanodrahtes völlig. Die Halbleiterstruktur beinhaltet auch eine zweite Halbleitervorrichtung. Die zweite Halbleitervorrichtung beinhaltet einen zweiten Nanodraht, der über dem Substrat angeordnet ist. Der zweite Nanodraht weist einen Mittelpunkt in einem zweiten Abstand über dem Substrat auf und beinhaltet eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion. Der erste Abstand unterscheidet sich vom zweiten Abstand. Ein zweiter Gate-Elektrodenstapel umgibt die diskrete Kanalregion des zweiten Nanodrahtes völlig. In einer solchen Ausführungsform besteht der erste Nanodraht aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100), Siliciumcarbid oder mit Kohlenstoff dotiertem Siliciumgermanium, und der zweite Nanodraht besteht aus einem anderen Material, das aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100) und mit Kohlenstoff dotiertem Siliciumgermanium besteht.

Claims (20)

  1. Halbleiterstruktur, umfassend: eine erste Halbleitervorrichtung, umfassend: einen ersten Nanodraht, der über einem Substrat angeordnet ist, wobei der erste Nanodraht einen Mittelpunkt in einem ersten Abstand über dem Substrat aufweist und eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei die Quellen- und Senkenregionen des ersten Nanodrahtes diskret sind; ein erstes Kontaktpaar, das die diskreten Quellen- und Senkenregionen des ersten Nanodrahtes völlig umgibt; und einen ersten Gate-Elektrodenstapel, der die diskrete Kanalregion des ersten Nanodrahtes völlig umgibt; und eine zweite Halbleitervorrichtung, umfassend: einen zweiten Nanodraht, der über dem Substrat angeordnet ist, wobei der zweite Nanodraht einen Mittelpunkt in einem zweiten Abstand über dem Substrat aufweist und eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei der erste Abstand von dem zweiten Abstand verschieden ist, wobei die Quellen- und Senkenregionen des zweiten Nanodrahtes diskret sind; ein zweites Kontaktpaar, das die diskreten Quellen- und Senkenregionen des zweiten Nanodrahtes völlig umgibt; und einen zweiten Gate-Elektrodenstapel, der die diskrete Kanalregion des zweiten Nanodrahtes völlig umgibt, wobei der erste Nanodraht im Wesentlichen aus einem Material besteht, das aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100), Siliciumcarbid und mit Kohlenstoff dotiertem Siliciumgermanium besteht, und der zweite Nanodraht im Wesentlichen aus einem unterschiedlichen Material besteht, das aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100) und mit Kohlenstoff dotiertem Siliciumgermanium besteht.
  2. Halbleiterstruktur nach Anspruch 1, wobei die erste Halbleitervorrichtung eine NMOS-Vorrichtung ist und die zweite Halbleitervorrichtung eine PMOS-Vorrichtung ist.
  3. Halbleiterstruktur nach Anspruch 1, wobei der erste und der zweite Nanodraht über einem kristallinen Bulk-Substrat angeordnet sind, das eine dielektrische Zwischenschicht aufweist, die darauf angeordnet ist.
  4. Halbleiterstruktur nach Anspruch 1, ferner umfassend: ein erstes Abstandhalterpaar, das zwischen dem ersten Gate-Elektrodenstapel und dem ersten Kontaktpaar angeordnet ist; und ein zweites Abstandhalterpaar, das zwischen dem zweiten Gate-Elektrodenstapel und dem zweiten Kontaktpaar angeordnet ist.
  5. Halbleiterstruktur nach Anspruch 4, wobei ein Abschnitt von jedem von dem ersten und dem zweiten Nanodraht nicht diskret ist.
  6. Halbleiterstruktur nach Anspruch 1, wobei die erste Halbleitervorrichtung ferner einen oder mehrere zusätzliche Nanodrähte umfasst, die senkrecht mit dem ersten Nanodraht gestapelt sind, wobei der erste Nanodraht der allerunterste Nanodraht der ersten Halbleitervorrichtung ist und die zweite Halbleitervorrichtung ferner einen oder mehrere zusätzliche Nanodrähte umfasst, die senkrecht mit dem zweiten Nanodraht gestapelt sind, wobei der zweite Nanodraht der allerunterste Nanodraht der zweiten Halbleitervorrichtung ist.
  7. Halbleiterstruktur, umfassend: eine erste Halbleitervorrichtung, umfassend: einen ersten Nanodraht, der über einem Substrat angeordnet ist, wobei der erste Nanodraht eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei die diskrete Kanalregion ein Halbleiter-Backbone-Material umfasst, wobei die Quellen- und Senkenregionen des ersten Nanodrahtes diskret sind; ein erstes Kontaktpaar, das die diskreten Quellen- und Senkenregionen des ersten Nanodrahtes völlig umgibt; und einen ersten Gate-Elektrodenstapel, der die diskrete Kanalregion des ersten Nanodrahtes völlig umgibt; und eine zweite Halbleitervorrichtung, umfassend: einen zweiten Nanodraht, der über dem Substrat angeordnet ist, wobei der zweite Nanodraht eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst, wobei die diskrete Kanalregion das Halbleiter-Backbone-Material sowie auch eine umgebende Mantelmaterialschicht umfasst, die nicht in der Kanalregion der ersten Halbleitervorrichtung enthalten ist, wobei die Quellen- und Senkenregionen des zweiten Nanodrahtes diskret sind; ein zweites Kontaktpaar, das die diskreten Quellen- und Senkenregionen des zweiten Nanodrahtes völlig umgibt; und einen zweiten Gate-Elektrodenstapel, der die diskrete Kanalregion des zweiten Nanodrahtes völlig umgibt, wobei das Halbleiter-Backbone-Material aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100), Siliciumcarbid und mit Kohlenstoff dotiertem Siliciumgermanium besteht, und die Mantelmaterialschicht im Wesentlichen aus einem unterschiedlichen Material besteht, das aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100), Siliciumcarbid und mit Kohlenstoff dotiertem Siliciumgermanium besteht.
  8. Halbleiterstruktur nach Anspruch 7, wobei der erste Nanodraht ferner eine umgebende Mantelmaterialschicht umfasst, die von der Mantelmaterialschicht des zweiten Nanodrahtes verschieden ist.
  9. Halbleiterstruktur nach Anspruch 7, wobei der erste Nanodraht keine umgebende Mantelmaterialschicht umfasst.
  10. Halbleiterstruktur nach Anspruch 7, wobei das Halbleiter-Backbone-Material des ersten und des zweiten Nanodrahtes aus derselben Schicht gebildet ist.
  11. Halbleiterstruktur nach Anspruch 7, wobei das Halbleiter-Backbone-Material des zweiten Nanodrahtes einen kleineren Durchmesser als das Halbleiter-Backbone-Material des ersten Nanodrahtes aufweist.
  12. Halbleiterstruktur nach Anspruch 7, wobei der erste und der zweite Nanodraht über einem kristallinen Bulk-Substrat angeordnet sind, das eine dielektrische Zwischenschicht aufweist, die darauf angeordnet ist.
  13. Halbleiterstruktur nach Anspruch 7, ferner umfassend: ein erstes Abstandhalterpaar, das zwischen dem ersten Gate-Elektrodenstapel und dem ersten Kontaktpaar angeordnet ist; und ein zweites Abstandhalterpaar, das zwischen dem zweiten Gate-Elektrodenstapel und dem zweiten Kontaktpaar angeordnet ist.
  14. Halbleiterstruktur nach Anspruch 13, wobei ein Abschnitt von jedem von dem ersten und dem zweiten Nanodraht nicht diskret ist.
  15. Halbleiterstruktur nach Anspruch 7, wobei die erste Halbleitervorrichtung ferner einen oder mehrere zusätzliche Nanodrähte umfasst, die senkrecht mit dem ersten Nanodraht gestapelt sind, und die zweite Halbleitervorrichtung ferner einen oder mehrere zusätzliche Nanodrähte umfasst, die senkrecht mit dem zweiten Nanodraht gestapelt sind.
  16. Verfahren zum Herstellen einer CMOS-Nanodraht-Halbleiterstruktur, wobei das Verfahren umfasst: Bilden einer ersten aktiven Schicht über einem Substrat, wobei die erste aktive Schicht eine erste Gitterkonstante aufweist; Bilden einer zweiten aktiven Schicht auf der ersten aktiven Schicht, wobei die zweite aktive Schicht eine zweite Gitterkonstante aufweist, die größer als die erste Gitterkonstante ist; Bilden aus der ersten aktiven Schicht einen ersten Nanodraht, der eine diskrete Kanalregion und diskrete Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst; Bilden aus der zweiten aktiven Schicht einen zweiten Nanodraht, der eine diskrete Kanalregion und diskrete Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion umfasst; Bilden eines ersten Gate-Elektrodenstapels, der die diskrete Kanalregion des ersten Nanodrahtes völlig umgibt; Bilden eines zweiten Gate-Elektrodenstapels, der die diskrete Kanalregion des zweiten Nanodrahtes völlig umgibt; Bilden eines ersten Kontaktpaares, das die diskreten Quellen- und Senkenregionen des ersten Nanodrahtes völlig umgibt; und Bilden eines zweiten Kontaktpaares, das die diskreten Quellen- und Senkenregionen des zweiten Nanodrahtes völlig umgibt, wobei der erste Nanodraht im Wesentlichen aus einem Material besteht, das aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100), Siliciumcarbid und mit Kohlenstoff dotiertem Siliciumgermanium besteht, und der zweite Nanodraht im Wesentlichen aus einem unterschiedlichen Material besteht, das aus der Gruppe ausgewählt ist, die aus Silicium, gestrecktem Silicium, Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100) und mit Kohlenstoff dotiertem Siliciumgermanium besteht.
  17. Verfahren nach Anspruch 16, wobei das Bilden des ersten Nanodrahtes aus der ersten aktiven Schicht das selektive Entfernen eines Abschnittes der zweiten aktiven Schicht umfasst und das Bilden des zweiten Nanodrahtes aus der zweiten aktiven Schicht das selektive Entfernen eines Abschnittes der ersten aktiven Schicht umfasst.
  18. Verfahren nach Anspruch 16, wobei die erste aktive Schicht im Wesentlichen aus Silicium besteht und die zweite aktive Schicht im Wesentlichen aus Siliciumgermanium (SixGey, wobei 0 < x < 100 und 0 < y < 100) besteht.
  19. Verfahren nach Anspruch 18, wobei der erste Gate-Elektrodenstapel ein NMOS-Gate-Elektrodenstapel ist und wobei der zweite Gate-Elektrodenstapel ein PMOS-Gate-Elektrodenstapel ist.
  20. Verfahren nach Anspruch 16, wobei die erste aktive Schicht über einem kristallinen Bulk-Substrat gebildet wird, das eine dielelektrische Zwischenschicht aufweist, die darauf angeordnet ist, wobei die erste aktive Schicht auf der dielektrischen Zwischenschicht gebildet wird.
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