CN108172546B - 一种cmos纳米线及其制造方法 - Google Patents
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Abstract
本发明公开了一种CMOS堆叠纳米线的制造方法，包括：提供半导体衬底，包括N阱区和P阱区；在半导体衬底上制备堆叠纳米线，包括：N阱区的第一堆叠纳米线和P阱区的第二堆叠纳米线；在第一堆叠纳米线上沉积半导体薄膜，半导体衬底的第一半导体材料与半导体薄膜的第二半导体材料不相同；对第一堆叠纳米线进行氧化和退火，并且去除氧化物，促使半导体薄膜中的半导体原子扩散进入第一堆叠纳米线，形成目标第一纳米线；在第二堆叠纳米线和目标第一纳米线上沉积栅电极材料。用以解决现有技术中在硅衬底上制备的CMOS纳米线中PMOS空穴迁移率低，N管和P管不对称的技术问题。实现了在半导体衬底上制备与衬底不同材料纳米线的方法。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种CMOS堆叠纳米线及其制造方法。
背景技术
在过去的40年中，器件的尺寸越来越小，为了解决更小尺寸的需求，新的器件结构得到越来越多的研究。其中，纳米线工艺被普遍认为是可以推动CMOS的比例缩小直到极限的工艺。大量的研究集中于在传统的器件结构的基础上，将不同的工艺和材料创新引入纳米线中以提高器件的电学性能。
当前现有的CMOS纳米线制造工艺，比较成熟的是硅衬底制备工艺，往往是在硅衬底上制备硅纳米线，然而，由于硅材料空穴迁移率太低，现有CMOS器件中N管和P管的对称性很差，即两者上升时间下降时间不相等、高低电平的噪声容限不一样、充电放电的时间不相等。
也就是说，现有技术中在硅衬底上制备的CMOS器件中由于PMOS空穴迁移率低造成的不对称的技术问题。
发明内容
本发明通过提供一种CMOS纳米线及其制造方法，解决了现有技术中在硅衬底上制备的CMOS器件中由于PMOS空穴迁移率低造成的不对称的技术问题。
一方面，为解决上述技术问题，本发明的实施例提供了如下技术方案：
一种CMOS堆叠纳米线的制造方法，包括：
提供半导体衬底，所述半导体衬底包括N阱区和P阱区；
在所述半导体衬底上制备堆叠纳米线，所述堆叠纳米线包括：所述N阱区的第一堆叠纳米线和所述P阱区的第二堆叠纳米线；
在所述第一堆叠纳米线上沉积半导体薄膜，其中，所述半导体衬底的第一半导体材料与所述半导体薄膜的第二半导体材料不相同；
对所述第一堆叠纳米线进行氧化以及退火，并且去除生成的氧化物，促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线；
在所述第二堆叠纳米线和所述目标第一纳米线上沉积栅电极材料，形成栅极。
可选的，所述半导体衬底为硅衬底；所述半导体薄膜为SiGe薄膜或Ge薄膜；所述促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线，包括：促使所述半导体薄膜中的Ge原子扩散进入所述第一堆叠纳米线,形成SiGe纳米线或Ge纳米线。
可选的，所述第二半导体材料为非晶材料、单晶材料或多晶材料。
可选的，所述在所述半导体衬底上制备堆叠纳米线，包括：刻蚀所述半导体衬底，在所述N阱区形成带凹口结构的第一鳍片结构，在所述P阱区形成带凹口结构的第二鳍片结构；在所述第一鳍片结构和所述第二鳍片结构上形成假栅及假栅的侧墙；在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，其中，所述源漏区材料分别位于所述假栅的两侧；去除假栅；氧化所述第一鳍片结构和所述第二鳍片结构，并去除氧化形成的氧化物，形成所述第一堆叠纳米线和所述第二堆叠纳米线。
可选的，所述鳍片结构上的凹口结构的数量与所述堆叠纳米线的根数对应。
可选的，所述在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，包括：刻蚀所述第一鳍片结构和所述第二鳍片结构的假栅两侧，形成凹陷区；在所述第二鳍片结构上沉积保护材料；在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成PMOS的源区和漏区；去除所述第二鳍片结构上的保护材料，并在所述第一鳍片结构上沉积保护材料；在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成NMOS的源区和漏区。
可选的，所述在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，包括：刻蚀所述第一鳍片结构和所述第二鳍片结构的假栅两侧，形成凹陷区；在所述第一鳍片结构上沉积保护材料；在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成NMOS的源区和漏区；去除所述第一鳍片结构上的保护材料，并在所述第二鳍片结构上沉积保护材料；在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成PMOS的源区和漏区。
可选的，所述在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，包括：在所述第一鳍片结构上生长源漏区材料，其中，所述源漏区材料的晶格常数比所述目标纳米线沟道区材料的晶格常数大；所述在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，包括：在所述第二鳍片结构上刻蚀并生长源漏区材料，其中，所述源漏区材料的晶格常数比所述目标纳米线沟道区材料的晶格常数小。
可选的，所述第二鳍片结构两侧的源漏区材料为Si、SiGe或SiC；当所述目标第一纳米线为Si1-xGex纳米线时，所述第一鳍片结构两侧的源漏区材料为Si1-yGey，其中，x和y为自然数，x<y；当所述目标第一纳米线为Ge纳米线时，所述第一鳍片结构两侧的源漏区材料为GeSn或三五族化合物半导体材料。
可选的，所述对所述第一堆叠纳米线进行氧化以及退火，并且去除生成的氧化物，包括：在干氧氛围中对所述第一堆叠纳米线进行氧化，并在氮气或者氮气氢气混合的氛围中对所述第一堆叠纳米线进行退火，其中，对所述第一堆叠纳米线进行氧化和退火的温度均低于SiGe的熔点，其中，对所述第一堆叠纳米线进行氧化和对所述第一堆叠纳米线进行退火交替进行。
可选的，所述目标第一纳米线的材质与所述半导体薄膜中原子浓度、所述第一堆叠纳米线的直径和对所述第一堆叠纳米线进行氧化退火的工艺参数均相关。
可选的，在所述第一堆叠纳米线上沉积半导体薄膜之前，还包括：在所述第二堆叠纳米线上沉积保护材料；在所述第二堆叠纳米线和所述目标第一纳米线上沉积栅电极材料之前，还包括：去除所述第二堆叠纳米线上沉积的保护材料。
另一方面，提供一种CMOS堆叠纳米线，包括：
半导体衬底，所述半导体衬底包括N阱区和P阱区；
目标第一纳米线，制备在所述N阱区内作为沟道区，其中，所述半导体衬底的第一半导体材料与所述目标第一纳米线的第二半导体材料不相同；
第二堆叠纳米线，制备在所述P阱区内作为沟道区，其中，所述半导体衬底的第一半导体材料与所述第二堆叠纳米线的半导体材料相同；
PMOS的源区和漏区，所述PMOS的源区和漏区分别位于所述目标第一纳米线的两侧；
NMOS的源区和漏区，所述NMOS的源区和漏区分别位于所述第二堆叠纳米线的两侧；
PMOS的栅极，沉积接触于所述目标第一纳米线；
NMOS的栅极，沉积接触于所述第二堆叠纳米线。
可选的，所述半导体衬底为硅衬底；所述目标第一纳米线为SiGe纳米线或Ge纳米线；所述第二堆叠纳米线为Si纳米线。
可选的，所述N阱区制备有第一鳍片结构，所述P阱区制备有第二鳍片结构；所述目标第一纳米线位于所述第一鳍片结构上，所述第二堆叠纳米线位于所述第二鳍片结构上。
可选的，所述目标第一纳米线包括多根线状沟道区，所述第二堆叠纳米线包括多根线状沟道区。
可选的，所述多根线状沟道区之间填充有栅极的栅极材料。
可选的，所述第一鳍片结构两侧源漏区材料的晶格常数比所述目标第一纳米线沟道区材料的晶格常数大；所述第二鳍片结构两侧源漏区材料的晶格常数比所述第二堆叠纳米线沟道区材料的晶格常数小。
可选的，所述第二鳍片结构两侧的源漏区材料为SiC；当所述目标第一纳米线为Si1-xGex纳米线时，所述第一鳍片结构两侧的源漏区材料为Si1-yGey，其中，x和y为自然数，x<y；当所述目标第一纳米线为Ge纳米线时，所述第一鳍片结构两侧的源漏区材料为GeSn或三五族化合物半导体材料。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例提供的CMOS纳米线及其制造方法，先在半导体衬底上制备第一堆叠纳米线和第二堆叠纳米线，再在第一堆叠纳米线上沉积与所述半导体衬底的材料不相同的半导体薄膜，并通过氧化以及退火将半导体薄膜中的半导体原子扩散进入第一堆叠纳米线，从而实现在半导体衬底上制备与衬底不同材料的PMOS纳米线，提供了一种能够在硅衬底上制备非硅材料CMOS纳米线的方法，即能采用成熟的硅衬底对应的制备工艺，也能制备出非硅材料的纳米线(锗纳米线或锗硅纳米线)，从而提高CMOS中PMOS纳米线的电子和空穴的迁移率。即在硅衬底上制备出具有高迁移率沟道PMOS管的CMOS纳米线器件，提高了CMOS器件中N管和P管的对称性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例中CMOS纳米线的制造方法的流程图；
图2为本申请实施例中制造纳米线的工艺流程一；
图3为本申请实施例中制造纳米线的工艺流程二；
图4为本申请实施例中制造纳米线的工艺流程三；
图5为本申请实施例中制造纳米线的工艺流程四；
图6为本申请实施例中制造纳米线的工艺流程五；
图7为本申请实施例中制造纳米线的工艺流程六；
图8为本申请实施例中制造纳米线的工艺流程七；
图9为本申请实施例中制造纳米线的工艺流程八；
图10为本申请实施例中制造纳米线的工艺流程九；
图11为本申请实施例中制造纳米线的工艺流程十；
图12为本申请实施例中制造纳米线的工艺流程十一；
图13为本申请实施例中制造纳米线的工艺流程十二；
图14为本申请实施例中制造纳米线的结构图。
具体实施方式
本申请实施例通过提供一种CMOS堆叠纳米线的制造方法，解决了现有技术中在硅衬底上制备的硅纳米线存在的电子和空穴迁移率性相对较弱的技术问题。实现了在同一半导体衬底上制备出NOMS管和PMOS管沟道材料不一样的CMOS纳米线，PMOS管采用高迁移率沟道材料，提高了CMOS器件中N管和P管的对称性。。
为解决上述技术问题，本申请实施例提供技术方案的总体思路如下：
本实施例提供一种纳米线的制造方法，包括：
提供半导体衬底，所述半导体衬底包括N阱区和P阱区；
在所述半导体衬底上制备堆叠纳米线，所述堆叠纳米线包括：所述N阱区的第一堆叠纳米线和所述P阱区的第二堆叠纳米线；
在所述第一堆叠纳米线上沉积半导体薄膜，其中，所述半导体衬底的第一半导体材料与所述半导体薄膜的第二半导体材料不相同；
对所述第一堆叠纳米线进行氧化以及退火，并且去除生成的氧化物，促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线；
在所述第二堆叠纳米线和所述目标第一纳米线上沉积栅电极材料，形成栅极。
本申请实施例提供的CMOS纳米线及其制造方法，先在半导体衬底上制备第一堆叠纳米线和第二堆叠纳米线，再在第一堆叠纳米线上沉积与所述半导体衬底的材料不相同的半导体薄膜，并通过氧化以及退火将半导体薄膜中的半导体原子扩散进入第一堆叠纳米线，从而实现在半导体衬底上制备与衬底不同材料的PMOS纳米线，提供了一种能够在硅衬底上制备非硅材料CMOS纳米线的方法，即能采用成熟的硅衬底对应的制备工艺，也能制备出非硅材料的纳米线(锗纳米线或锗硅纳米线)，从而提高CMOS中PMOS纳米线的电子和空穴的迁移率。即在硅衬底上制备出具有高迁移率沟道PMOS管的CMOS纳米线器件，提高了CMOS器件中N管和P管的对称性。
为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
实施例一
在本实施例中，提供了一种CMOS纳米线的制造方法，如图1所示，所述方法包括：
步骤S101，提供半导体衬底，所述半导体衬底包括N阱区和P阱区；
步骤S102，在所述半导体衬底上制备堆叠纳米线，所述堆叠纳米线包括：所述N阱区的第一堆叠纳米线和所述P阱区的第二堆叠纳米线；
步骤S103，在所述第一堆叠纳米线上沉积半导体薄膜，其中，所述半导体衬底的第一半导体材料与所述半导体薄膜的第二半导体材料不相同；
步骤S104，对所述第一堆叠纳米线进行氧化以及退火，并且去除生成的氧化物，促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线；
步骤S105，在所述第二堆叠纳米线和所述目标第一纳米线上沉积栅电极材料，形成栅极。
需要说明的是，在硅衬底上制备器件的工艺是比较成熟的，故现有技术大多采用硅衬底来制备CMOS纳米线，然而，经研究，锗作为亚10纳米技术节点的CMOS中型金属氧化物半导体场效应晶体管(P-Metal-Oxide-Semiconductor Field-Effect Transistor)PMOSFET器件的潜在沟道材料，与硅相比具有更高的电子和空穴的迁移率，作为沟道区材料能带来更好的器件性能，尤其是对于PMOS晶体管性能的提升，然而，如果在锗衬底上制备锗纳米线，就需要改变现有的成熟的硅制备工艺，引入更多新工艺，本申请发明人通过创造性研究，在本实施例中提供了一种能够在同一半导体衬底上制备出NOMS管和PMOS管沟道材料不一样的CMOS纳米线新工艺，PMOS管采用高迁移率沟道材料，提高了CMOS器件中N管和P管的对称性。。
在本申请实施例中，所述半导体衬底为硅衬底；所述半导体薄膜为SiGe薄膜或Ge薄膜；所述促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线，包括：促使所述半导体薄膜中的Ge原子扩散进入所述第一堆叠纳米线,形成SiGe纳米线或Ge纳米线。
当然，在具体实施过程中，本实施例提供的方法也可以用来在锗衬底上制备锗硅纳米线，或者，在砷化镓衬底上制备硅纳米线，在此不作限制，也不再一一列举。
下面，以所述半导体衬底为Si衬底，所述目标第一纳米线为SiGe纳米线或Ge纳米线为例，结合图1-13来详细介绍本申请提供方法的详细步骤，其中，图2-图13依次为制造CMOS纳米线的过程中由先至后的工艺步骤图：
首先，执行步骤S101，提供半导体衬底1，所述半导体衬底包括N阱区和P阱区。
在本申请实施例中，在提供半导体衬底1之前，可以对半导体衬底1进行P阱注入和N阱注入，生成N阱区和P阱区。
在具体实施过程中，所述半导体衬底可以是体硅衬底，也可以是SOI衬底，在此不作限制。
然后，执行步骤S102，在所述半导体衬底1上制备堆叠纳米线，所述堆叠纳米线包括：所述N阱区的第一堆叠纳米线11和所述P阱区的第二堆叠纳米线12。
在本申请实施例中，如图2-10所示，所述堆叠纳米线的制备方法可以为：
请参考图2，先刻蚀所述半导体衬底1，在所述N阱区形成图2所示带凹口结构21(notch)的第一鳍片结构22(Fin)，在所述P阱区形成带凹口结构21的第二鳍片结构23。
其中，图2中右侧图和左侧图的视角方向垂直，右侧图和左侧图均为同一工艺步骤的结构图。
具体来讲，刻蚀生成图2所示的所述鳍片结构的工艺可以分为三步：第一步，各向异性刻蚀生成鳍片结构3；第二步，等离子体保护鳍片结构表面；第三步，各向同性等离子体刻蚀形成凹口结构21。在具体实施过程中，可以多次重复上述刻蚀步骤，以生成多个凹口结构21。
需要说明的是，上述刻蚀步骤中在所述第一鳍片结构22和所述第二鳍片结构23上形成的凹口结构21的数量与后续生成的所述堆叠纳米线的根数对应。例如，如图2所示在第一鳍片结构22刻蚀时生成3个凹口结构21，则后续如图10所示第一堆叠纳米线生成3根纳米线。
请参考图3，在刻蚀生成带凹口结构21的鳍片结构后，对鳍片结构之间进行隔离材料3的沉积。具体可以采用浅槽隔离(Shallow Trench Isolation)STI工艺在所述鳍片结构间形成浅槽隔离。其中，图3中右侧图和左侧图的视角方向垂直，右侧图和左侧图均为同一工艺步骤的结构图。
可选的，所述隔离材料3为SiN、Si3N4、SiO2或SiCO。
请参考图4和图5，在所述第一鳍片结构和所述第二鳍片结构上均形成假栅4及假栅4的侧墙5。
具体形成假栅4及假栅4的侧墙5的工艺步骤为，如图4所示，先沉积假栅4的栅极材料，然后刻蚀所述栅极材料形成假栅4，所述刻蚀可以采用湿法刻蚀或干法刻蚀，在此不作限制。然后，如图5所示，先沉积侧墙5的侧墙材料，然后刻蚀所述侧墙材料形成侧墙5，所述刻蚀可以采用湿法刻蚀或干法刻蚀，在此不作限制。其中，图4和图5中右侧图和左侧图的视角方向垂直，每个图中的右侧图和左侧图均为同一工艺步骤的结构图。
在本申请实施例中，所述假栅4可以是金属材料或多晶硅材料，所述金属材料可以为W，当然，所述金属材料也可以为Al、Cu或TiAl，在此不作限制。
请参考图6-8，在所述第一鳍片结构22和所述第二鳍片结构23上刻蚀并生长源漏区材料，形成源区和漏区，其中，所述源漏区材料分别位于所述假栅4的两侧。
具体形成源区和漏区的方法如下：
如图6所示，先刻蚀所述第一鳍片结构22和所述第二鳍片结构23的假栅两侧，形成凹陷区；
然后，如图7所示，先在所述第二鳍片结构23上沉积保护材料；再在所述第一鳍片结构22的假栅4两侧的所述凹陷区生长源漏区材料，形成PMOS的源区和漏区61；
再下来，去除所述第二鳍片结构23上的保护材料，并在所述第一鳍片结构22上沉积保护材料；
接下来，如图8所示，在所述第二鳍片结构23的假栅4两侧的所述凹陷区生长源漏区材料，形成NMOS的源区和漏区62。
当然，在具体实施过程中，也可以先生长NMOS的源区和漏区62，再生长PMOS的源区和漏区61，具体过程如下：
同样，先刻蚀所述第一鳍片结构22和所述第二鳍片结构23的假栅两侧，形成凹陷区；
再在所述第一鳍片结构22上沉积保护材料；并在所述第二鳍片结构23的假栅4两侧的所述凹陷区生长源漏区材料，形成NMOS的源区和漏区62；
然后，去除所述第一鳍片结构22上的保护材料，并在所述第二鳍片结构23上沉积保护材料；并在所述第一鳍片22结构的假栅4两侧的所述凹陷区生长源漏区材料，形成PMOS的源区和漏区61。
在本申请实施例中，所述源区和所述漏区可以先采用干法刻蚀或湿法刻蚀来刻蚀出凹槽，然后再通过区域选择性外延工艺来生长出源漏区材料，在此不作限制。
具体来讲，为了能提高制备的器件的性能，生长的源漏区材料的类型需要设置与半导体衬底1的掺杂类型及制备的目标第一纳米线的类型相关。详述如下：
所述第一鳍片结构22两侧源漏区材料的晶格常数比所述目标第一纳米线沟道区材料的晶格常数大；
所述第二鳍片结构23两侧源漏区材料的晶格常数比所述第二堆叠纳米线沟道区材料的晶格常数小。
进一步：
所述第二鳍片结构23两侧的源漏区材料为Si、SiGe或SiC；
当所述目标第一纳米线为Si1-xGex纳米线时，所述第一鳍片结构两侧的源漏区材料为Si1-yGey，其中，x和y为自然数，x<y；
当所述目标第一纳米线为Ge纳米线时，所述第一鳍片结构两侧的源漏区材料为GeSn或三五族化合物半导体材料。
然后，请参考图9，去除第一鳍片结构22和第二鳍片结构23上的假栅4，以便于后续制备堆叠纳米线。具体去除假栅4的工艺可以采用干法或湿法刻蚀工艺，在此不作限制。其中，图9中右侧图和左侧图的视角方向垂直，右侧图和左侧图均为假栅去除步骤的结构图。
请参考图10，氧化所述第一鳍片结构22和第二鳍片结构23，并去除氧化形成的氧化物，形成第一堆叠纳米线11和第二堆叠纳米线12。
在具体实施过程中，对所述鳍片结构进行氧化和去除氧化物的工艺参数的设置与后续生成的堆叠纳米线的直径相关。举例来说，氧化时间越长则生成的堆叠纳米线的直径越小，故可以通过设置氧化的工艺参数来控制需要生成的堆叠纳米线的直径。
如图10所示，通过氧化和去除氧化物后，所述鳍片结构上，凹陷的部位被氧化去除掉，留下多根线状的堆叠纳米线。
再下来，执行步骤S103，如图11所示，在所述第一堆叠纳米线11上沉积半导体薄膜7，其中，所述半导体衬底1的第一半导体材料与所述半导体薄膜7的第二半导体材料不相同。
在本申请实施例中，所述半导体薄膜7为锗膜或SiGe薄膜，在此不作限制，所述半导体薄膜7的第二半导体材料为非晶材料、单晶材料或多晶材料，在此也不作限制。
如图11所述，所述半导体薄膜7均匀覆盖沉积在所述第一堆叠纳米线11上。
在本申请实施例中，在所述第一堆叠纳米线11上沉积半导体薄膜7之前，还包括：在所述第二堆叠纳米线12上沉积保护材料，以保护第二堆叠纳米线12不被半导体薄膜7覆盖，后续在生成目标第一纳米线后再去除所述第二堆叠纳米线12上沉积的保护材料。
然后，执行步骤S104，如图12所示，对所述第一堆叠纳米线11进行氧化和退火，并且去除生成的氧化物，促使所述半导体薄膜7中的半导体原子扩散进入所述第一堆叠纳米线11，形成目标第一纳米线。
具体来讲，所述对所述第一堆叠纳米线11进行氧化退火，包括：
在干氧氛围中对所述第一堆叠纳米线11进行氧化，并在氮气或者氮气氢气混合的氛围中对所述第一堆叠纳米线11进行退火，其中，对所述第一堆叠纳米线11进行氧化和退火的温度均低于SiGe的熔点，其中，对所述第一堆叠纳米线11进行氧化和对所述堆叠纳米线进行退火交替进行，以促使所述半导体薄膜7中的锗原子扩散进入所述第一堆叠纳米线11，在所述第一堆叠纳米线11内均匀分布，并且促使所述第一堆叠纳米线11中的硅原子部分或全部转变为硅的氧化物，形成SiGe纳米线或Ge纳米线。
需要说明的是，最后生成的所述目标第一纳米线是SiGe纳米线还是Ge纳米线，以及最后生成的所述目标第一纳米线中锗的含量的决定因素包括：
所述半导体薄膜7中原子浓度、所述第一堆叠纳米线11的直径和对所述第一堆叠纳米线11进行氧化退火的工艺参数。
举例来说，所述半导体薄膜7中的锗原子浓度越高，在其他工艺条件不变的情况下，生成的目标第一纳米线的锗原子含量越高；所述第一堆叠纳米线11的直径越大，在其他工艺条件不变的情况下，生成的目标第一纳米线的锗原子含量越低；对所述第一堆叠纳米线11进行氧化退火的时间越长，在其他工艺条件不变的情况下，生成的目标第一纳米线的锗原子含量越高；对所述第一堆叠纳米线11进行氧化退火的温度越高，在其他工艺条件不变的情况下，生成的目标第一纳米线的锗原子含量会越高。
进一步，在形成目标第一纳米线后，执行步骤S105，如图13所示，在所述第二堆叠纳米线12和所述目标第一纳米线上沉积介质和栅电极。所述栅介质可以是HfO2，Al2O3等高k材料，在此不做限制。所述栅电极可以是高K金属栅，为金属材料或多晶硅材料，所述金属材料可以为W，当然，所述金属材料也可以为Al、Cu或TiAl，在此不作限制。
从而完成所述CMOS纳米线的制造。
具体来讲，本实施例提供的CMOS纳米线的制造方法通过在半导体衬底上制备CMOS堆叠纳米线，再在CMOS堆叠纳米线的P管沟道区上沉积与所述半导体衬底的材料不相同的半导体薄膜，并通过氧化以及退火将半导体薄膜中的半导体原子扩散进入PMOS沟道区，从而实现在同一半导体衬底上制备出NOMS管和PMOS管沟道材料不一样的CMOS纳米线。
基于同一方面构思，本申请还提供了采用实施例一的方法制备的器件，详见实施例二。
实施例二
在本实施例中，如图14所示，提供一种CMOS纳米线，包括：
半导体衬底1401，所述半导体衬底1401包括N阱区和P阱区；
目标第一纳米线1402，制备在所述N阱区内作为沟道区，其中，所述半导体衬底1401的第一半导体材料与所述目标第一纳米线1402的第二半导体材料不相同；
第二堆叠纳米线1403，制备在所述P阱区内作为沟道区，其中，所述半导体衬底1401的第一半导体材料与所述第二堆叠纳米线1403的半导体材料相同；
PMOS的源区和漏区1404，所述PMOS的源区和漏区1404分别位于所述目标第一纳米线1402的两侧；
NMOS的源区和漏区1405，所述NMOS的源区和漏区1405分别位于所述第二堆叠纳米线1403的两侧；
PMOS的栅极1406，沉积接触于所述目标第一纳米线1402；
NMOS的栅极1407，沉积接触于所述第二堆叠纳米线1403。
在本申请实施例中，所述半导体衬底1401为硅衬底；所述目标第一纳米线1402为SiGe纳米线或Ge纳米线；所述第二堆叠纳米线1403为Si纳米线。
在本申请实施例中，所述N阱区制备有带凹口结构的第一鳍片结构1408，所述P阱区制备有带凹口结构第二鳍片结构1409；所述目标第一纳米线1402位于所述第一鳍片结构1408上，所述第二堆叠纳米线1403位于所述第二鳍片结构1409上。
在本申请实施例中，所述目标第一纳米线1402包括多根线状沟道区，所述第二堆叠纳米线1403包括多根线状沟道区。
在本申请实施例中，所述多根线状沟道区之间填充有栅极的栅介质和栅电极。
在本申请实施例中，所述第一鳍片结构1408两侧源漏区材料，即PMOS的源区和漏区1404，的晶格常数比所述目标第一纳米线1402沟道区材料的晶格常数大；
所述第二鳍片结构1409两侧源漏区材料，NMOS的源区和漏区1405，的晶格常数比所述第二堆叠纳米线1403沟道区材料的晶格常数小。
在本申请实施例中，所述第二鳍片结构1409两侧的源漏区材料为Si、SiGe或SiC；
当所述目标第一纳米线1402为Si1-xGex纳米线时，所述第一鳍片结构1408两侧的源漏区材料为Si1-yGey，其中，x和y为自然数，x<y；
当所述目标第一纳米线1402为Ge纳米线时，所述第一鳍片结构1408两侧的源漏区材料为GeSn或三五族化合物半导体材料。
由于本发明实施例二所介绍的器件，为实施本发明实施例一的方法的所制备的器件，故而基于本发明实施例一所介绍的方法，本领域所属人员能够了解该器件的具体结构及变形，故而在此不再赘述。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本申请实施例提供的CMOS堆叠纳米线及其制造方法，先在半导体衬底上制备第一堆叠纳米线和第二堆叠纳米线，再在第一堆叠纳米线上沉积与所述半导体衬底的材料不相同的半导体薄膜，并通过氧化退火将半导体薄膜中的半导体原子扩散进入第一堆叠纳米线，从而实现在半导体衬底上制备与衬底不同材料的PMOS纳米线，提供了一种能够在硅衬底上制备非硅材料CMOS纳米线的方法，即能采用成熟的硅衬底对应的制备工艺，也能制备出非硅材料的纳米线(锗纳米线或锗硅纳米线)，从而提高CMOS中PMOS纳米线的电子和空穴的迁移率。即在硅衬底上制备出具有高迁移率沟道PMOS管的CMOS纳米线器件，提高了CMOS器件中N管和P管的对称性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (12)
1.一种CMOS纳米线的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括N阱区和P阱区；
在所述半导体衬底上制备堆叠纳米线，所述堆叠纳米线包括：所述N阱区的第一堆叠纳米线和所述P阱区的第二堆叠纳米线；所述第一堆叠纳米线、所述第二堆叠纳米线和所述半导体衬底为相同的半导体材料；
在保护所述第二堆叠纳米线不被沉积半导体薄膜的情况下，在所述第一堆叠纳米线上沉积所述半导体薄膜，其中，所述半导体衬底的第一半导体材料与所述半导体薄膜的第二半导体材料不相同；
对所述第一堆叠纳米线进行氧化和退火，并且去除生成的氧化物，促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线；
在所述第二堆叠纳米线和所述目标第一纳米线上沉积栅电极材料，形成栅极。
2.如权利要求1所述的方法，其特征在于：
所述半导体衬底为硅衬底；
所述半导体薄膜为SiGe薄膜或Ge薄膜；
所述促使所述半导体薄膜中的半导体原子扩散进入所述第一堆叠纳米线，形成目标第一纳米线，包括：促使所述半导体薄膜中的Ge原子扩散进入所述第一堆叠纳米线,形成SiGe纳米线或Ge纳米线。
3.如权利要求1所述的方法，其特征在于，所述第二半导体材料为非晶材料、单晶材料或多晶材料。
4.如权利要求1所述的方法，其特征在于，所述在所述半导体衬底上制备堆叠纳米线，包括：
刻蚀所述半导体衬底，在所述N阱区形成带凹口结构的第一鳍片结构，在所述P阱区形成带凹口结构的第二鳍片结构；
在所述第一鳍片结构和所述第二鳍片结构上形成假栅及假栅的侧墙；
在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，其中，所述源漏区材料分别位于所述假栅的两侧；
去除假栅；
氧化所述第一鳍片结构和所述第二鳍片结构，并去除氧化形成的氧化物，形成所述第一堆叠纳米线和所述第二堆叠纳米线。
5.如权利要求4所述的方法，其特征在于，所述鳍片结构上的凹口结构的数量与所述堆叠纳米线的根数对应。
6.如权利要求4所述的方法，其特征在于，所述在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，包括：
刻蚀所述第一鳍片结构和所述第二鳍片结构的假栅两侧，形成凹陷区；
在所述第二鳍片结构上沉积保护材料；
在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成PMOS的源区和漏区；
去除所述第二鳍片结构上的保护材料，并在所述第一鳍片结构上沉积保护材料；
在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成NMOS的源区和漏区。
7.如权利要求4所述的方法，其特征在于，所述在所述第一鳍片结构和所述第二鳍片结构上刻蚀并生长源漏区材料，形成源区和漏区，包括：
刻蚀所述第一鳍片结构和所述第二鳍片结构的假栅两侧，形成凹陷区；
在所述第一鳍片结构上沉积保护材料；
在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成NMOS的源区和漏区；
去除所述第一鳍片结构上的保护材料，并在所述第二鳍片结构上沉积保护材料；
在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，形成PMOS的源区和漏区。
8.如权利要求6或7所述的方法，其特征在于：
所述在所述第一鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，包括：在所述第一鳍片结构上生长源漏区材料，其中，所述源漏区材料的晶格常数比所述目标纳米线沟道区材料的晶格常数大；
所述在所述第二鳍片结构的假栅两侧的所述凹陷区生长源漏区材料，包括：在所述第二鳍片结构上刻蚀并生长源漏区材料，其中，所述源漏区材料的晶格常数比所述目标纳米线沟道区材料的晶格常数小。
9.如权利要求8所述的方法，其特征在于：
所述第二鳍片结构两侧的源漏区材料为Si、SiGe或SiC；
当所述目标第一纳米线为Si1-xGex纳米线时，所述第一鳍片结构两侧的源漏区材料为Si1-yGey，其中，x和y为自然数，x<y；
当所述目标第一纳米线为Ge纳米线时，所述第一鳍片结构两侧的源漏区材料为GeSn或三五族化合物半导体材料。
10.如权利要求1所述的方法，其特征在于，所述对所述第一堆叠纳米线进行氧化以及退火，并且去除生成的氧化物，包括：
在干氧氛围中对所述第一堆叠纳米线进行氧化，并在氮气或者氮气氢气混合的氛围中对所述第一堆叠纳米线进行退火，其中，对所述第一堆叠纳米线进行氧化和退火的温度均低于SiGe的熔点，其中，对所述第一堆叠纳米线进行氧化和对所述第一堆叠纳米线进行退火交替进行。
11.如权利要求1所述的方法，其特征在于，所述目标第一纳米线的材质与所述半导体薄膜中原子浓度、所述第一堆叠纳米线的直径和对所述第一堆叠纳米线进行氧化退火的工艺参数均相关。
12.如权利要求1所述的方法，其特征在于：
在所述第一堆叠纳米线上沉积半导体薄膜之前，还包括：在所述第二堆叠纳米线上沉积保护材料；
在所述第二堆叠纳米线和所述目标第一纳米线上沉积栅电极材料之前，还包括：去除所述第二堆叠纳米线上沉积的保护材料。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |