CN106558489B - 一种纳米线结构、围栅纳米线器件及其制造方法 - Google Patents

一种纳米线结构、围栅纳米线器件及其制造方法 Download PDF

Info

Publication number
CN106558489B
CN106558489B CN201510641898.5A CN201510641898A CN106558489B CN 106558489 B CN106558489 B CN 106558489B CN 201510641898 A CN201510641898 A CN 201510641898A CN 106558489 B CN106558489 B CN 106558489B
Authority
CN
China
Prior art keywords
nanowires
nano wire
nanowire
substrate
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510641898.5A
Other languages
English (en)
Other versions
CN106558489A (zh
Inventor
孟令款
闫江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201510641898.5A priority Critical patent/CN106558489B/zh
Publication of CN106558489A publication Critical patent/CN106558489A/zh
Application granted granted Critical
Publication of CN106558489B publication Critical patent/CN106558489B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种围栅纳米线器件的制造方法，包括：提供衬底；在衬底上形成纳米线，纳米线的两端由衬垫支撑；形成包围纳米线的假栅极，在假栅极两侧形成侧墙，以及在假栅极两侧的纳米线中形成源漏区；形成金属前电介质层并进行平坦化处理；去除假栅极，以形成开口；对开口沟道区的纳米线进行微缩处理，以使得开口中的纳米线沿径向缩小。该方法能够使得沟道区域的纳米线和源漏区的纳米线实现有效隔离，在降低沟道区纳米线尺寸的同时，能够有效降低源漏区的接触电阻，从而不仅能够径向提高器件的栅控能力，还能提高器件的输出电流特性。更值得指出地是，目前的制备方法简单易行，和现有的MOSFET器件制造工艺相兼容，便于实现大规模生产。

Description

一种纳米线结构、围栅纳米线器件及其制造方法
技术领域
本发明涉及半导体器件及制造领域，特别涉及一种半导体纳米线结构、围栅纳米线器件及其制造方法。
背景技术
随着集成电路的集成度不断提高，器件的尺寸不断减小，在进入22nm技术节点以来，传统的金属氧化物半导体场效应晶体管(MOSFET)器件很难继续减小关键尺寸，短沟道效应变得愈发显著，短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题，成为影响器件性能的主导因素。
为了克服短沟道效应，具有多个栅极的新型立体结构器件一直是研究的热点，即通过增加栅的数量来提高栅控能力，使得器件具有更强的驱动电流，从而能够有效抑制短沟道效应。
纳米线围栅器件是一种多栅器件，它的典型特征在于栅极将纳米线的沟道区完全包围，因此具有很好的栅控能力，能有效的抑制纳米尺寸下的短沟道效应，是面向10nm及以下节点硅基器件最具潜力的解决方案。然而，小尺寸的纳米线在制造中存在很多挑战，尤其是纳米线制备和栅极刻蚀两方面，而如何形成小尺寸的纳米线围栅并能降低制造难度，与现有工艺有良好的兼容性，是实现纳米线围栅器件能够量产化的关键问题。
发明内容
有鉴于此，本发明的目的在于提供一种纳米线结构、围栅纳米线器件及其制造方法，得到更小尺寸的纳米线器件。
为实现上述目的，本发明有如下技术方案：
一种围栅纳米线器件的制造方法，包括：
提供衬底；
在衬底上形成纳米线，纳米线的两端由衬垫支撑；
形成包围纳米线的假栅极，在假栅极两侧形成侧墙，以及在假栅极两侧的纳米线中形成源漏区；
进行金属前电介质层沉积及并进行平坦化；
去除假栅极，以形成开口；
对开口中的纳米线进行微缩处理，以使得开口中的纳米线沿径向缩小。
可选的，在衬底上形成纳米线，纳米线的两端由衬垫支撑的具体步骤包括：
在衬底上依次交替堆叠第一半导体层和第二半导体层；
进行刻蚀，形成第一半导体层和第二半导体层的纳米线堆叠层，纳米线堆叠层的两侧为沟槽，纳米线堆叠层的两端为衬垫；
去除堆叠层中的第一半导体层，堆叠层中的第二半导体层为纳米线。
可选的，对开口中的纳米线进行微缩处理的步骤包括：
对开口区域中的纳米线进行热氧化；
去除氧化层。
对开口中的纳米线进行微缩处理的步骤包括：
在氢气气氛中进行热退火。
可选的，对开口中的纳米线进行微缩处理的步骤包括：
在氢气气氛中进行热退火；
对开口区域中的纳米线进行热氧化；
去除氧化层。
可选的，对开口中的纳米线进行微缩处理的步骤包括：
对开口区域中的纳米线进行热氧化；
去除氧化层；
在氢气气氛中进行热退火。
可选的，形成纳米线之后，还包括：
在开口中形成包围纳米线的栅极。
此外，本发明还提供一种纳米线结构，包括：
衬底；
衬底上的纳米线，纳米线的两端由衬垫支撑；
纳米线的中部区域为沟道区域，沟道区域的两侧为源漏区域，其中，沟道区域的纳米线较源漏区域的纳米线的尺寸沿径向缩小。
可选的，所述纳米线为间隔的多层堆叠结构。
此外，本发明还提供一种围栅器件，包括：
衬底；
衬底上的纳米线，纳米线的两端由衬垫支撑；
包围纳米线的栅极；
栅极两端的纳米线中的源漏区；
其中，栅极的纳米线较源漏区的纳米线的尺寸沿径向缩小。
可选的，所述纳米线为间隔的多层结构。
本发明实施例提供的纳米线结构、围栅纳米线器件及其制造方法，在纳米线上形成假栅极和源漏区之后，覆盖源漏区进行电介质材料填充，然后进行电介质平坦化，停止在假栅电极上，接着去除假栅电极，并对开口区域中的纳米线进行微缩处理。这样，使得栅极区域的纳米线沿径向缩小，得到更小尺寸的纳米线，从而能够提高器件的栅控能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例围栅器件的制造方法流程图；
图2-7示出了根据本发明实施例的制造方法形成器件的各个过程中的围栅器件的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明提出了一种围栅纳米线器件的制造方法，参考图1所示，包括：提供衬底；在衬底上形成纳米线，纳米线的两端由衬垫支撑；形成包围纳米线的假栅极，在假栅极两侧形成侧墙，以及在假栅极两侧的纳米线中形成源漏区；金属前电介质层填充及其平坦化处理；去除假栅极，以形成开口；对开口中的纳米线进行微缩处理，以使得开口中的纳米线沿径向缩小。
在本发明中，形成纳米线之后，在纳米线上形成假栅极和源漏区，而后进行金属前电介质层填充及其平坦化处理，然后去除假栅电极，接下来对沟道区域的纳米线进行微缩处理，这样，使得栅极区域的纳米线沿径向缩小，得到更小尺寸的纳米线，从而能够提高器件的栅控能力。另一方面，由于源漏区的纳米线被金属前电介质层覆盖，在对沟道区纳米线进行微缩化处理时，将不会影响到源漏区的纳米线结构，使得源漏接触电阻不至于因为微缩处理而增加，这将有助于增强驱动电流。可见，这样分别处理使得源漏区和栅极沟道区的纳米线实现有效隔离，而无须担心有额外的风险。本发明提供的围栅纳米线器件的制造工艺，工艺简单易行，同时，所有的工艺步骤都和现有的CMOS器件制造工艺相兼容，因此能够很容易集成到半导体集成电路制造之中。
为了更好的理解本发明的技术方案和技术效果，以下将结合流程图对具体的实施例进行详细的描述和说明。
在步骤S01，提供衬底100，参考图2所示。
在本发明实施例中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)、三五族化合物及二四族化合物半导体等。在其他实施例中，所述衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
在本实施例中，参考图2所示，所述衬底100为硅衬底，如体硅衬底或SOI衬底等。
在步骤S02，在衬底100上形成纳米线102，纳米线102的两端由衬垫104支撑，参考图2所示。
在本发明的实施例中，纳米线102可以为单层结构，也可以为上下相间隔的多层堆叠式结构，如图2所示，在纳米线102的两端由衬垫104支撑，衬底对纳米线起到支撑作用，保证纳米线在后续的制备工艺中不会脱落。本实施例中，纳米线102的端部与衬垫104的侧壁接触，实现衬底对纳米线的支撑作用。
可以采用合适的工艺形成纳米线的结构，在一个具体的实施例中，可以通过以下步骤形成本实施例的多层堆叠结构的纳米线：
首先，在衬底上依次交替堆叠第一半导体层和第二半导体层。
可以根据刻蚀的选择性来确定第一半导体层和第二半导体层的材料，以及根据所需的纳米线的结构确定堆叠的第一半导体层和第二半导体层的层数。在一些实施例中，所述衬底材料可以为硅、硅锗、锗、三五族化合物、二四族化合物等，第一半导体层可以为SiGe、Ge或二者的复合结构，所述第二半导体层相应的可以为硅、硅锗、锗、三五族化合物、二四族化合物等。
本实施例中，衬底100为硅衬底，可以在硅衬底上外延生长SiGe的第一半导体层，而后，在SiGe的第一半导体层上外延生长Si的第二半导体层，纳米线为间隔的多层堆叠式结构，则多次交替堆叠第一半导体层和第二半导体层，形成半导体层的堆叠式结构。
接着，进行刻蚀，形成第一半导体层和第二半导体层的纳米线堆叠层，纳米线堆叠层的两侧为沟槽。
可以在上述半导体堆叠结构上依次形成硬掩模，如氮化硅、氧化硅等电介质层，而后，采用合适的光刻技术形成光刻图形，再对该硬掩模进行图案化处理。在硬掩模的掩蔽下对下面的半导体堆叠结构进行刻蚀，形成满足要求的图案化纳米线堆叠结构，纳米线堆叠结构的两侧为沟槽，两端为衬垫。然后去除第一半导体层，留下第二半导体层，从而形成堆叠式的纳米线结构。
形成堆叠式纳米线结构有多种处理方法，如干法刻蚀或湿法腐蚀或两者相结合，也可以采用先氧化再刻蚀的方法等，主要就是利用两半导体层具有不同的材料属性，从而选择性的去除堆叠层中的某一半导体层，而保留另一半导体层，从而形成最终的堆叠纳米线结构。如图2所示，该纳米线102为多层堆叠结构，利用该结构形成的围栅器件，纳米线与栅极具有更多接触表面，形成的器件具有更强的电流驱动能力，能更好的抑制短沟道效应，提高器件的性能。
在步骤S03，形成包围纳米线102的假栅极106，在假栅极106两侧形成侧墙108，以及在假栅极106两侧的纳米线中形成源漏区102-1，参考图4所示。
具体的，首先，淀积假栅材料，在淀积假栅材料之前，需要先淀积假栅介质层(图未示出)，假栅介质层可以为热氧化层或其他合适的介质材料，例如氮氧化硅、高K材料等。在本实施例中，优选为热氧化的二氧化硅。所述假栅电极材料可以为非晶硅、多晶硅等，在本实施例中，优选为多晶硅。
而后，在假栅材料上形成硬掩模层，并首先对该硬掩模层图案化，然后以该硬掩模为掩蔽，继续刻蚀假栅材料，从而，形成包围纳米线102的假栅极106，如图3所示，假栅极下的纳米线区域为沟道区域。
接着，进行侧墙工艺，并在假栅极106两侧的纳米线中形成源漏区102-1，如图4所示。
可以按照常规的CMOS器件的制造工艺形成侧墙及源漏区，侧墙可以为为一层或多层结构，可以通过淀积合适的介质材料，例如氮化硅、氧化硅、低k电介质材料或其他合适的材料及其组合，而后，进行RIE(反应离子刻蚀)，形成侧墙108。然后，通过离子注入的方式，根据期望的晶体管器件要求，注入p型或n型掺杂物或杂质到纳米线中，而后进行退火，以激活掺杂，从而形成源漏区102-1，源漏区102-1中还可以进一步包括源漏延伸区、Halo掺杂区等。
在步骤S04，金属前电介质层沉积及平坦化，参考图5所示。
可以通过淀积电介质材料，例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)等，进行金属前电介质层填充以覆盖源漏区102-1，并进行CMP平坦化处理，以形成介质层112，，直至暴露出假栅极的上表面，来形成介质层112，该介质层112可以为单层或多层结构，参考图5所示。
在步骤S05，去除假栅极，以形成开口114，参考图6所示。
可以采用湿蚀刻和/或干蚀刻除去假栅极，以及进一步去除假栅电介质层，具体的，可以采用四甲基氢氧化铵(TMAH)KOH去除假栅极和假电阻结构，以及假栅介质层，直至暴露出纳米线102表面，形成开口112，该开口中的纳米线为形成器件的沟道区域，如图6所示。
在步骤S06，对开口114中的纳米线102进行微缩处理，以使得开口中的纳米线102沿径向缩小，参考图7所示。
在该步骤中，仅开口中的纳米线102部分暴露出来，可以对开口中的纳米线进行微缩处理，开口中的纳米线部分为沟道区域，使得沟道区域的纳米线尺寸的减小，得到更小尺寸的纳米线，进一步提高器件的栅控能力，提高器件的性能。
在一些实施例中，首先，进行热氧化工艺，对开口区域中的纳米线进行热氧化工艺，优选为高温下的硅自限制氧化工艺，从而在开口中的纳米线的表面上形成氧化层，而后，去除氧化层，从而实现沟道区域纳米线的微缩处理。
在另一些实施例中，在氢气气氛中进行热退火，从而实现沟道区域纳米线的微缩处理。
在又一些实施例中，首先，进行热氧化工艺，对开口区域中的纳米线进行热氧化工艺，优选为高温下的硅自限制氧化工艺，从而在开口区域中的纳米线的表面上形成氧化层，而后，去除氧化层，接着，在氢气气氛中进行热退火，从而实现沟道区域纳米线的微缩处理。氢气气氛中的热退火一方面可以缩小纳米线的尺寸，另一方面可以修复氧化去除工艺中纳米线表面的缺陷，提供更高质量的沟道区域。
在其他一些实施例中，还可以先进行氢气气氛中的热退火，而后，进行热氧化工艺，对开口区域中的纳米线进行热氧化工艺，优选为高温下的硅自限制氧化工艺，从而在开口中的纳米线的表面上形成氧化层，最后，去除氧化层，从而实现沟道区域纳米线的微缩处理。
在进行微缩处理之后，形成的沟道区域的纳米线102-2较源漏区域的纳米线的尺寸沿径向缩小，可以进一步的缩小到10nm以及以下，如图7所示。
以上进行微缩处理的方法仅为示例，也可以根据器件的具体需求和工艺情况，采用其他合适的方法进行沟道区域纳米线尺寸的缩小，根据不同的处理方法，可以获得不同形状的纳米线形貌，如椭圆、圆形等。
这样，就形成了本发明实施例的纳米线结构，参考图7所示，该纳米线结构包括：
衬底100；
衬底100上的纳米线，纳米线的两端由衬垫104支撑；
纳米线的中部区域102-2为沟道区域，沟道区域的两侧为源漏区域102-1，其中，沟道区域的纳米线较源漏区域的纳米线的尺寸沿径向缩小。
其中，沟道区域的纳米线的直径可以为10nm或以下，源漏区域的纳米线的直径可以为30-50nm。
所述纳米线可以为单层或多层结构，本实施例中，为间隔的多层堆叠结构。
在该纳米线结构的基础上，可以继续进行器件加工的其他工艺步骤。例如，继续形成包围纳米线沟道区域的栅极等。
此外，本发明还提供了通过上述纳米线结构形成的围栅纳米线器件，参考图7所示，该围栅器件包括：
衬底；
衬底上的纳米线，纳米线的两端由衬垫支撑；
包围纳米线的栅极；
栅极两端的纳米线中的源漏区；
其中，栅极的纳米线较源漏区的纳米线的尺寸沿径向缩小。
所述纳米线可以为单层或多层结构，本实施例中，为间隔的多层堆叠结构。
本发明的纳米线结构以及具有该纳米线结构的围栅器件，纳米线用于沟道及源漏的形成，沟道区域具有更小的尺寸，具有更强的电流驱动能力，能更好的抑制短沟道效应，提高器件的性能。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (7)

1.一种围栅纳米线器件的制造方法，其特征在于，包括：
提供衬底；
在衬底上形成纳米线，纳米线的两端由衬垫支撑；
形成包围纳米线的假栅极，在假栅极两侧形成侧墙，以及在假栅极两侧的纳米线中形成源漏区；
进行金属前电介质层沉积并进行平坦化；
去除假栅极，以形成开口；
对开口中的纳米线进行微缩处理，以使得开口中的纳米线沿径向缩小。
2.根据权利要求1所述的制造方法，其特征在于，在衬底上形成纳米线，纳米线的两端由衬垫支撑的具体步骤包括：
在衬底上依次交替堆叠第一半导体层和第二半导体层；
进行刻蚀，形成第一半导体层和第二半导体层的纳米线堆叠层，纳米线堆叠层的两侧为沟槽，纳米线堆叠层的两端为衬垫；
去除纳米线堆叠层中的第一半导体层，保留第二半导体层为纳米线。
3.根据权利要求1所述的制造方法，其特征在于，对开口中的纳米线进行微缩处理的步骤包括：
对开口区域中的纳米线进行热氧化；
去除氧化层。
4.根据权利要求1所述的制造方法，其特征在于，对开口中的纳米线进行微缩处理的步骤包括：
在氢气气氛中进行热退火。
5.根据权利要求1所述的制造方法，其特征在于，对开口中的纳米线进行微缩处理的步骤包括：
在氢气气氛中进行热退火；
对开口区域中的纳米线进行热氧化；
去除氧化层。
6.根据权利要求1所述的制造方法，其特征在于，对开口中的纳米线进行微缩处理的步骤包括：
对开口区域中的纳米线进行热氧化；
去除氧化层；
在氢气气氛中进行热退火。
7.根据权利要求1-6中任一项所述的制造方法，其特征在于，形成纳米线之后，还包括：
在开口中形成包围纳米线的栅极。
CN201510641898.5A 2015-09-30 2015-09-30 一种纳米线结构、围栅纳米线器件及其制造方法 Active CN106558489B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510641898.5A CN106558489B (zh) 2015-09-30 2015-09-30 一种纳米线结构、围栅纳米线器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510641898.5A CN106558489B (zh) 2015-09-30 2015-09-30 一种纳米线结构、围栅纳米线器件及其制造方法

Publications (2)

Publication Number Publication Date
CN106558489A CN106558489A (zh) 2017-04-05
CN106558489B true CN106558489B (zh) 2019-03-15

Family

ID=58417505

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510641898.5A Active CN106558489B (zh) 2015-09-30 2015-09-30 一种纳米线结构、围栅纳米线器件及其制造方法

Country Status (1)

Country Link
CN (1) CN106558489B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017007991T5 (de) * 2017-08-21 2020-06-04 Intel Corporation Selbstausgerichteter nanodraht
CN107845684B (zh) * 2017-09-30 2021-03-09 中国科学院微电子研究所 垂直堆叠的环栅纳米线晶体管及其制备方法
CN107749421B (zh) * 2017-09-30 2020-11-10 中国科学院微电子研究所 垂直堆叠的环栅纳米线晶体管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8728885B1 (en) * 2012-12-27 2014-05-20 Globalfoundries Inc. Methods of forming a three-dimensional semiconductor device with a nanowire channel structure
CN104011849A (zh) * 2011-12-23 2014-08-27 英特尔公司 Cmos纳米线结构
CN104040705A (zh) * 2012-01-05 2014-09-10 国际商业机器公司 使用替代栅工艺制造的纳米线fet中的压缩(pfet)和拉伸(nfet)沟道应变

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140034905A1 (en) * 2012-08-01 2014-02-06 International Business Machines Corporation Epitaxially Thickened Doped or Undoped Core Nanowire FET Structure and Method for Increasing Effective Device Width

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104011849A (zh) * 2011-12-23 2014-08-27 英特尔公司 Cmos纳米线结构
CN104040705A (zh) * 2012-01-05 2014-09-10 国际商业机器公司 使用替代栅工艺制造的纳米线fet中的压缩(pfet)和拉伸(nfet)沟道应变
US8728885B1 (en) * 2012-12-27 2014-05-20 Globalfoundries Inc. Methods of forming a three-dimensional semiconductor device with a nanowire channel structure

Also Published As

Publication number Publication date
CN106558489A (zh) 2017-04-05

Similar Documents

Publication Publication Date Title
TWI737391B (zh) 具有強健內間隔件之環繞式閘極場效電晶體及方法
CN110556376B (zh) 包含二维半导电性材料的纳米片场效晶体管
CN104934472B (zh) Finfet结构及其制造方法
JP5579797B2 (ja) 仮想ボディ・コンタクト型トライゲート
CN102376551B (zh) 半导体器件结构的制造方法及其结构
CN104282560B (zh) 级联堆叠纳米线mos晶体管制作方法
CN103915484A (zh) 具有被改造以用于背栅偏置的沟道芯部的场效应晶体管及制作方法
CN108364910A (zh) 纳米线阵列围栅mosfet结构及其制作方法
CN109103108A (zh) 一种半导体器件的形成方法
CN102142376A (zh) 硅纳米线围栅器件的制备方法
CN106558489B (zh) 一种纳米线结构、围栅纳米线器件及其制造方法
CN103578996B (zh) 晶体管制造方法
CN102347234A (zh) 半导体器件结构及其制造方法
CN106158859B (zh) 一种半导体器件及其制造方法
WO2020151477A1 (zh) 一种环栅纳米线器件的制造方法
CN106558603B (zh) 一种纳米线结构、围栅纳米线器件及其制造方法
CN103295903A (zh) 围栅结构的鳍式半导体器件的制造方法
KR101846991B1 (ko) 벌크 실리콘 기반의 실리콘 게르마늄 ｐ-채널 삼중 게이트 트랜지스터 및 그 제조방법
CN109216463A (zh) 一种半导体器件及其形成方法
CN106531795B (zh) 半导体装置与半导体装置的栅极堆叠的制作方法
CN102800681B (zh) 一种SOI SiGe BiCMOS集成器件及制备方法
CN113471075A (zh) 半导体器件及其形成方法
CN102723336B (zh) 一种双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法
CN112736141A (zh) 一种具有异质栅介质的纳米片晶体管及制备方法
CN105845726A (zh) 全包围栅场效应晶体管及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant