CN113471075A - 半导体器件及其形成方法 - Google Patents

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陈祈铭
陈奎铭
刘柏均
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Abstract

方法包括在绝缘体上硅(SOI)衬底上方形成栅极结构。SOI衬底包括：基底半导体层；位于基底半导体层上方的绝缘层；以及位于绝缘层上方的顶部半导体层。方法还包括：在栅极结构的顶面上方并且沿栅极结构的侧壁沉积栅极间隔件层；蚀刻栅极间隔件层以在栅极结构的侧壁上限定栅极间隔件；在蚀刻栅极间隔件层之后，使用第一蚀刻工艺在顶部半导体层中蚀刻凹槽；以及在第一蚀刻工艺之后，使用第二蚀刻工艺将凹槽进一步延伸至顶部半导体层中。第一蚀刻工艺与第二蚀刻工艺不同。方法还包括在第二蚀刻工艺之后在凹槽中形成源极/漏极区域。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的额外的问题。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：在绝缘体上硅(SOI)衬底上方形成栅极结构，所述绝缘体上硅衬底包括：基底半导体层；绝缘层，位于所述基底半导体层上方；以及顶部半导体层，位于所述绝缘层上方；在所述栅极结构的顶面上方并且沿所述栅极结构的侧壁沉积栅极间隔件层；蚀刻所述栅极间隔件层以在所述栅极结构的侧壁上限定栅极间隔件；在蚀刻所述栅极间隔件层之后，使用第一蚀刻工艺在所述顶部半导体层中蚀刻凹槽；在所述第一蚀刻工艺之后，使用第二蚀刻工艺将凹槽进一步延伸至所述顶部半导体层中，所述第一蚀刻工艺与所述第二蚀刻工艺不同；以及在所述第二蚀刻工艺之后，在所述凹槽中形成源极/漏极区域。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：在绝缘体上硅(SOI)衬底上形成栅极堆叠件，所述绝缘体上硅衬底包括位于绝缘层上的顶部半导体层；在所述栅极堆叠件的侧壁上形成栅极间隔件；在形成所述栅极间隔件之后，蚀刻所述顶部半导体层以在所述顶部半导体层中限定凹槽；使用氟-臭氧混合(FOM)工艺将所述凹槽进一步延伸至所述顶部半导体层中，其中，所述氟-臭氧混合工艺的每个循环包括：在所述顶部半导体层中形成氧化物区域，所述氧化物区域位于所述凹槽的侧壁和底面上；以及蚀刻掉所述氧化物区域；以及在所述氟-臭氧混合工艺之后，在所述凹槽中生长源极/漏极区域。
本申请的又一些实施例提供了一种半导体器件，包括：绝缘体上硅(SOI)衬底，所述绝缘体上硅衬底包括：基底半导体层；绝缘层，位于所述基底半导体层上方；以及顶部半导体层，位于所述绝缘层上方；栅极堆叠件，位于所述绝缘体上硅衬底上；源极/漏极区域，位于所述栅极堆叠件的侧上，其中，所述源极/漏极区域在所述顶部半导体层中延伸第一距离，所述第一距离在
Figure BDA0002935798480000021
至
Figure BDA0002935798480000022
的范围内，所述顶部半导体层的部分位于所述源极/漏极区域下面并且将所述源极/漏极区域与所述绝缘层分隔开，并且所述顶部半导体层的所述部分的厚度在
Figure BDA0002935798480000023
至
Figure BDA0002935798480000024
的范围内。
图说明
当结合图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图6、图7A、图7B、图7C和图10至图15示出了根据一些实施例的制造晶体管器件的各个中间步骤。
图8示出了根据一些实施例的制造晶体管器件的中间步骤。
图9示出了根据一些实施例的制造晶体管器件的中间步骤。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例包括具有凸起的源极/漏极区域(例如，在衬底的顶面之上延伸)的全耗尽绝缘体上硅(FDSOI)晶体管。可以在绝缘体上硅(SOI)衬底的顶部硅层上形成FDSOI晶体管。为了形成源极/漏极区域，例如，可以使用氟-臭氧混合(FOM)工艺蚀刻顶部硅层以限定源极/漏极凹槽。蚀刻提供了允许源极/漏极区域在顶部硅层中延伸更深的源极/漏极凹槽，从而减小所得晶体管中的寄生电阻并且提高电性能。此外，顶部硅层的足够厚的部分保留在源极/漏极区域下面，这有利地在随后的处理步骤期间为上面的部件提供支撑。例如，在各个实施例中，约
Figure BDA0002935798480000031
至约
Figure BDA0002935798480000032
(诸如约
Figure BDA0002935798480000033
至约
Figure BDA0002935798480000034
)的顶部硅层保留在源极/漏极凹槽下面。因此，可以有利地减少制造缺陷(例如，由顶部硅层和下面的埋氧(BOX)层之间的热膨胀系数(CTE)失配引起的SOI衬底裂缝)。
虽然本文在平面晶体管的背景下描述了各个实施例，但是应该理解，实施例不限于平面晶体管，例如，各个实施例也可以应用于双栅极器件、鳍式场效应晶体管(FinFET)器件、纳米结构(也称为全环栅)器件等。
图1至图6、图7A、图7B、图7C和图10至图15示出了根据各个实施例的制造器件100的中间步骤的截面图。在各个实施例中，器件100可以制造为具有多个器件区域的半导体晶圆的一部分。在器件区域中的每个中制造晶体管，并且在晶体管上方形成互连结构以提供功能电路。在制造功能电路之后，可以使用合适的分割工艺将单个器件区域与半导体晶圆中的其它器件区域分隔开。因此，单个半导体管芯(有时称为裸管芯)由分割的器件区域的电路形成。
参考图1，示出了衬底102。衬底102可以是包括基底半导体层104、绝缘层106和顶部半导体层108的SOI衬底。通常，SOI衬底是形成在绝缘层(例如，绝缘层106)上的半导体材料的层(例如，顶部半导体层108)。基底半导体层104提供在其上形成其它部件(包括绝缘层106和顶部半导体层108)的支撑衬底。在一些实施例中，基底半导体层104是硅衬底或玻璃衬底。也可以使用其它材料。
绝缘层106可以是例如埋氧(BOX)层、氧化硅层等。在一些实施例中，绝缘层106可以相对薄。因此，可以通过基底半导体层104将主偏置更有效地施加至随后形成的晶体管，并且可以提高所得晶体管的切换速度。此外，包含绝缘层106允许施加更高的偏置电压，这允许更有效地控制所得的晶体管。例如，可以通过其栅极以及通过极化下面的基底半导体层104控制所得晶体管的电特性。因此，所得晶体管可以在功能上类似于双栅极器件。例如，在实施例中，绝缘层106的厚度T1可以在约50nm至约300nm的范围内。在其它实施例中，绝缘层106可以具有其它尺寸。
顶部半导体层108可以是半导体层，诸如硅层。在一些实施例中，顶部半导体层108相对薄以提高形成在顶部半导体层108上的晶体管的迁移率。例如，在实施例中，顶部半导体层108的厚度T2可以在约6nm至约8nm的范围内。在其它实施例中，顶部半导体层108可以具有其它尺寸。由于顶部半导体层108薄，因此可以完全不掺杂所得晶体管的沟道区域，并且不需要实施袋注入。此外，薄顶部半导体层108与下面的绝缘层106限制了所得晶体管的源极和漏极区域之间的电子流，这减小了泄漏电流。
虽然示出了衬底102的一个区域，但是应该理解，衬底102可以包括制造不同类型的器件(例如，n型器件和p型器件)的许多区域。任何数量的部件(例如，隔离区域等)可以设置在n型和p型器件区域之间。剩余图中示出的结构可以适用于n型器件区域和p型器件区域。在本文随后的每个附图中描述了n型器件区域和p型器件区域的结构上的差异(如果存在)。
在图2中，在顶部半导体层108上形成伪介电层110。伪介电层110可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。
在伪介电层110上方形成伪栅极层112。伪栅极层112可以是导电材料，并且可以选自包括多晶硅(poly硅)、多晶硅锗(poly-硅锗)、金属氮化物、金属硅化物、金属氧化物和金属的组。在一个实施例中，沉积并且重结晶非晶硅以产生多晶硅。伪栅极层112可以通过物理汽相沉积(PVD)、化学汽相沉积(CVD)、溅射沉积或其它用于沉积导电材料的技术沉积。
可以在伪栅极层112上方沉积掩模层114。掩模层114可以包括例如SiN、SiON等。在该实例中，形成单个伪栅极层112和单个掩模层114。在一些实施例中，可以相对于p型器件区域在n型器件区域中形成不同的伪栅极层，并且可以相对于p型器件区域在n型器件区域中形成不同的掩模层。
在图3中，可以使用可接受的光刻和蚀刻技术图案化掩模层114(见图7A至图7C)以形成掩模115。然后掩模115的图案可以转移至伪栅极层112以形成伪栅电极118。掩模115的图案也可以通过可接受的蚀刻技术转移至伪介电层110以形成伪栅极电介质116。因此，形成包括伪栅电极118和伪栅极电介质116的伪栅极120。伪栅极120覆盖顶部半导体层108的相应的沟道区域150。掩模115的图案可以用于将伪栅极120中的每个与相邻的伪栅极物理分隔开。纯粹为了便于说明，仅示出了单个伪栅极120，但是应该理解，在衬底102上形成多个伪栅极120。
在一些实施例中，未掺杂沟道区域150。例如，不对顶部半导体层108实施注入工艺，直至生长随后形成的源极/漏极区域(见图10)。在一些实施例中，在顶部半导体层108中不形成轻掺杂漏极区域(LDD区域)，并且不实施袋注入。
虽然示出了掩模115的一个层，但是用于形成伪栅极120的各种图案化技术可以使用掩模115的多层。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化伪栅极120。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许产生例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后剩余的间隔件可以用于图案化伪栅极120。
在示出的实施例中，掩模115可以保留在伪栅极120上。在其它实施例中，可以在形成伪栅极120之后并且在形成其它部件(例如，栅极间隔件层122，见图4)之前去除掩模115。
在图4中，在伪栅极120的侧壁上方并且沿伪栅极120的侧壁沉积栅极间隔件层122。在未去除掩模115的实施例中，也在掩模115上方沉积栅极间隔件层112。栅极间隔件层122通过使用诸如CVD、原子层沉积(ALD)等的合适的工艺共形沉积形成。栅极间隔件层122的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、它们的多层等。
在图5中，图案化栅极间隔件层122以限定栅极堆叠件120的侧壁上的栅极间隔件124。图案化栅极间隔件层122例如可以包括各向异性蚀刻工艺126。在一些实施例中，蚀刻工艺126是使用合适的蚀刻剂(诸如基于氯的蚀刻剂)的干蚀刻工艺。在一些实施例中，蚀刻工艺126可以是等离子体工艺。在一些实施例中，蚀刻工艺126可以是使用在约10KW至约100KW的范围内的RF功率的高功率蚀刻工艺。此外，蚀刻工艺126可以是定时蚀刻工艺以限定栅极间隔件124的形状。例如，蚀刻工艺126的时长可以在约30s至约150s的范围内。在其它实施例中，用于限定间隔件124的蚀刻工艺126可以包括不同组的参数。
在图6中，可以施加额外的蚀刻工艺128。可以在蚀刻工艺126之后原位实施蚀刻工艺128(例如，在相同的处理室中)。在一些实施例中，图5中描述的蚀刻工艺126可以损坏顶部半导体层108的暴露表面108’(例如，顶部半导体层108的未被栅极堆叠件120或栅极间隔件124覆盖的表面)。蚀刻工艺128可以蚀刻顶部半导体层108的暴露表面108’，以减少顶部半导体层108的表面损坏。例如，蚀刻工艺128可以减小暴露表面108’的粗糙度，从而使得可以以更少的缺陷生长随后形成的源极/漏极区域(见图10中的源极/漏极区域142)。
在一些实施例中，蚀刻工艺128是使用合适的蚀刻剂(诸如基于氯的蚀刻剂)的干蚀刻工艺。在一些实施例中，蚀刻工艺128可以是等离子体工艺。蚀刻工艺128可以是使用比蚀刻工艺126低的RF功率的低功率蚀刻工艺。例如，蚀刻工艺128可以使用在约15W至约1KW的范围内的RF功率。此外，蚀刻工艺128可以是定时蚀刻工艺。例如，蚀刻工艺128的时长可以在约5s至约150s的范围内。在其它实施例中，蚀刻工艺128可以包括不同组的参数。
在其它实施例中，蚀刻工艺128可以包括除了干蚀工刻艺之外或代替干蚀刻工艺的一个或多个湿蚀刻工艺。例如，可以在干蚀刻工艺之后施加湿蚀刻工艺，或者可以代替湿蚀刻工艺施加湿蚀刻工艺。湿蚀刻工艺可以是去除形成在顶部半导体层108的暴露表面108’上的表面颗粒、原生氧化物层等的清洁工艺。湿蚀刻工艺可以进一步钝化顶部半导体层108的暴露表面108’。湿蚀刻工艺可以使用以下蚀刻剂的任何组合：三硼酸乙二胺四乙酸(TBE)、过氧化硫混合物(SPM)、SC-1溶液(例如，包括氨水、去离子水和过氧化氢)、SC-2溶液(例如，包括氨水、去离子水和过氧化氢)等。例如，可以将使用TBE、SC-1溶液和SC-2溶液的第一湿蚀刻工艺施加至暴露表面108’，并且然后可以将使用SPM和SC-1溶液的第二湿蚀刻工艺施加至暴露表面108’。在使用湿蚀刻工艺的实施例中，可以在湿工艺之后将干燥和旋转工艺施加至半导体晶圆。
蚀刻工艺126和128的组合可以使顶部半导体层108的暴露表面108’凹进。例如，蚀刻工艺126和128可以在顶部半导体层108中形成凹槽130。凹槽130可以延伸深度D1，其是顶部半导体层108的最顶面和凹槽130的底面之间的高度差。在一些实施例中，深度D1可以在约
Figure BDA0002935798480000071
至约
Figure BDA0002935798480000072
的范围内。在一些实施例中，深度D1可以在大于零和小于
Figure BDA0002935798480000073
的范围内。在其它实施例中，凹槽130可以延伸至不同的深度。蚀刻工艺128可以是用于去除顶部半导体层108的表面上的缺陷并且使顶部半导体层108轻微平坦化的轻蚀刻工艺。
在蚀刻工艺128中，栅极间隔件124可以掩蔽顶部半导体层108的与栅极堆叠件120相邻的一个或多个部分。因此，每个凹槽130通过顶部半导体层108与栅极堆叠件120及其下面的伪栅极电介质116分隔开。例如，凹槽130可以不水平延伸至伪栅极电介质116。
在图7A至图7C中，将凹槽130进一步延伸至顶部半导体层108中。通过延伸凹槽130，凹槽130中随后生长的源极/漏极区域(例如，源极/漏极区域142，见图10)可以进一步延伸至衬底102中。因此，可以提高所得晶体管的电性能。例如，已经观察到，与没有较深地延伸至衬底102中的源极/漏极区域相比，可以减小所得器件的寄生电容。
延伸凹槽130可以包括循环的FOM工艺。可以在蚀刻工艺128之后原位实施FOM工艺，或者可以与蚀刻工艺128异位(例如，在不同的处理室中)实施FOM工艺。
图7A和图7B示出了FOM工艺的一个循环。首先，如图7A所示，可以将氧化工艺132施加至凹槽130的暴露表面。氧化工艺132在顶部半导体层108的由凹槽130暴露的部分中形成氧化物区域134。在顶部半导体层108是硅层的实施例中，氧化物区域134是氧化硅区域。
氧化工艺132可以包括使包括臭氧(O3)的工艺气体在凹槽130的表面上方流动。工艺气体可以具有在百万分之20(ppm)至40ppm的范围内的浓度的臭氧。在一些实施例中，可以用20s至30s的持续时间实施氧化工艺132。氧化工艺132可以是自限制工艺。例如，氧化工艺132继续在顶部半导体层108中形成氧化物区域134，直至顶部半导体层108的上部充满氧。因为在蚀刻工艺128之后凹槽130与栅极堆叠件120分隔开，并且栅极间隔件124也掩蔽顶部半导体层108的与栅极堆叠件120相邻的一个或多个部分，所以每个氧化物区域134仍可以通过顶部半导体层108与栅极堆叠件120及其下面的伪栅极电介质116分隔开。氧化物区域134可以不水平延伸至伪栅极电介质116。
下一步，如图7B所示，蚀刻工艺136去除氧化物区域134。蚀刻工艺136可以是例如使用稀释的氟化氢(dHF)的湿蚀刻。可以在水(例如，去离子水等)中将氟化氢稀释至在约50:1至约150:1的范围内的稀释度。在其它实施例中，可以使用不同的蚀刻剂。在一些实施例中，可以实施蚀刻工艺136在20s至40s的持续时间。蚀刻工艺136可以在氧化物区域134和顶部半导体层108之间具有选择性，从而使得蚀刻工艺136去除氧化物区域134而不显著蚀刻剩余的(例如，未氧化的)顶部半导体层108。
因为氧化工艺132是自限制工艺，并且蚀刻工艺136是选择性工艺，所以可以精确控制在FOM工艺的每个循环期间去除的顶部半导体层108的量。图7A和图7B示出的循环(例如，氧化工艺132和蚀刻工艺136)可以重复任何次数，直至凹槽130在顶部半导体层108中延伸期望的厚度。在实例中，实施氧化和蚀刻的两个循环以在顶部半导体层108中延伸凹槽130。在其它实施例中，可以使用不同数量的循环。
在实施期望数量的FOM工艺循环之后，在图7C中示出所得结构。由于FOM工艺，开口130在顶部半导体层108中延伸深度D2。在一些实施例中，深度D2在约
Figure BDA0002935798480000091
至约
Figure BDA0002935798480000092
的范围内，诸如在约
Figure BDA0002935798480000093
至约
Figure BDA0002935798480000094
之间或在约
Figure BDA0002935798480000095
至约
Figure BDA0002935798480000096
之间。已经观察到，通过将凹槽130在顶部半导体层108中延伸至上述范围内的深度，可以提高所得晶体管的电性能。例如，随后在凹槽130中形成源极/漏极区域(见图10)。更深的凹槽130(例如，具有上述深度的凹槽)允许源极/漏极区域在顶部半导体层108中进一步延伸，这减少了掺杂剂从源极/漏极区域至晶体管的未掺杂沟道区域(例如，区域150，见图15)中的扩散。通过减少掺杂剂扩散，可以有利地减小沟道区域150的寄生电阻。例如，在模拟数据中已经观察到，当凹槽130具有约
Figure BDA0002935798480000097
的深度D2时，寄生电阻减小约40Ω每μm。在模拟数据中也观察到，在具有在顶部半导体层108中延伸以上描述的深度的示例性源极/漏极区域的nMOS晶体管中可以实现6％或更高的性能提升。因此，顶部半导体层108的凹槽130水平延伸至栅极间隔件124下方，并且在FOM工艺之后不延伸至伪栅极电介质116。
但是，也观察到，顶部半导体层108的部分保留在凹槽130下面是期望的。例如，凹槽130可以通过顶部半导体层108与绝缘层106分隔开，并且凹槽130和绝缘层106之间的顶部半导体层108的厚度T3可以在约
Figure BDA0002935798480000101
至约
Figure BDA0002935798480000102
的范围内，诸如约
Figure BDA0002935798480000103
至约
Figure BDA0002935798480000104
由于顶部半导体层108(例如，包括硅)和绝缘层106(例如，包括氧化硅)的CTE不同，因此当顶部半导体层108过薄时，易于裂缝。在涉及加热晶圆的随后工艺期间，可能增大裂缝的风险。通过使顶部半导体层108的部分处于上述厚度范围，可以避免制造缺陷(例如，裂缝)。已经观察到，当凹槽130在顶部半导体层108中延伸更深使得厚度T3在上述范围之外时，导致衬底102的裂缝增大。
图7A和图7B示出了实现图7C的实施例结构的一种方法。也可以使用其它方法。例如，图8示出了根据另一实施例的在器件中延伸开口130的方法。在图8中，结构可以类似于图7A，并且相似的参考标号指示使用相似的工艺形成的相似的元件。干蚀刻工艺138用于延伸开口130。干蚀刻工艺138使用合适的蚀刻剂，诸如基于氯的蚀刻剂。干蚀刻工艺138可以是等离子体工艺。在一些实施例中，干蚀刻工艺138可以是例如使用在约15W至约1KW的范围内的RF功率的低功率蚀刻工艺。此外，干蚀刻工艺138可以是定时蚀刻工艺。例如，干蚀刻工艺138的时长可以在5s至约150s的范围内。在其它实施例中，干蚀刻工艺138可以包括不同组的参数。干蚀刻工艺138得到类似于图7C所示的结构。可以实施随后的处理(例如，如以下在图10至图15中所描述的)以完成器件。
图9示出了延伸开口130的又一方法。在图9中，湿蚀刻工艺140用于延伸开口130。在图9中，结构可以类似于图7A，并且相似的参考标号指示使用相似的工艺形成的相似的元件。湿蚀刻工艺140使用合适的蚀刻剂，诸如包括H3PO4的溶液等。此外，湿蚀刻工艺140可以是定时蚀刻工艺。例如，湿蚀刻工艺140的时长可以在10s至约180s的范围内。在其它实施例中，湿蚀刻工艺140可以包括不同组的参数。湿蚀刻工艺140得到类似于图7C所示的结构。可以实施随后的处理(例如，如以下在图10至图15中所描述的)以完成器件。
在图10中，在凹槽130中形成外延源极/漏极区域142。外延源极/漏极区域142可以在所得晶体管的相应的沟道区域中施加应力，从而提高性能。在顶部半导体层108中形成外延源极/漏极区域142，从而使得每个伪栅极120设置在外延源极/漏极区域142的相应的相邻对之间。在一些实施例中，栅极间隔件124用于将外延源极/漏极区域142与伪栅极120分隔开适当的横向距离，使得外延源极/漏极区域142不会使随后形成的所得晶体管的栅极短路。外延源极/漏极区域142可以称为凸起的源极/漏极区域，因为它们在衬底102的最顶面之上延伸。因此，外延源极/漏极区域142可以在栅极间隔件124的底部尖端下方和上方水平延伸，外延源极/漏极区域142可以不延伸至伪栅极电介质116。
晶圆的n型器件区域中的外延源极/漏极区域142可以通过掩蔽晶圆的p型器件区域并且蚀刻n型器件区域中的顶部半导体层108以在顶部半导体层108中形成凹槽130(例如，如以上所描述的)形成。然后，在凹槽130中外延生长n型器件区域中的外延源极/漏极区域142。在一些实施例中，用于形成外延源极/漏极区域142的外延生长工艺可以是低温工艺。例如，外延生长工艺可以在约400℃至约600℃的温度下实施。通过在该温度范围内实施外延，可以有利地减小施加在衬底上的应力。
外延源极/漏极区域142可以包括任何可接受的材料，诸如适用于n型晶体管的材料。例如，n型器件区域中的外延源极/漏极区域142可以包括在沟道区域中施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型器件区域中的外延源极/漏极区域142也可以具有从顶部半导体层108的相应的表面凸起的表面并且可以具有小平面。
晶圆的p型器件区域中的外延源极/漏极区域142可以通过掩蔽晶圆的n型器件区域并且蚀刻p型器件区域中的顶部半导体层108以在顶部半导体层108中形成凹槽130(例如，如以上所描述的)形成。然后，在凹槽130中外延生长p型器件区域中的外延源极/漏极区域142。在一些实施例中，用于形成外延源极/漏极区域142的外延生长工艺可以是低温工艺。例如，外延生长工艺可以在约400℃至约600℃的温度下实施。通过在该温度范围内实施外延，可以有利地减小施加在衬底上的应力。
外延源极/漏极区域142可以包括任何可接受的材料，诸如适用于p型晶体管的材料。例如，p型器件区域中的外延源极/漏极区域142可以包括在沟道区域中施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。p型器件区域中的外延源极/漏极区域142也可以具有从顶部半导体层108的相应的表面凸起的表面并且可以具有小平面。
外延源极/漏极区域142可以注入有掺杂剂以形成源极/漏极区域，随后是退火。源极/漏极区域可以具有在约1019cm-3和约1021cm-3之间的杂质浓度。p型杂质可以是硼、氟化硼、铟等。n型杂质可以是磷、砷、锑等。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域142。
外延源极/漏极区域142在顶部半导体层108中延伸深度D2。如以上讨论的，深度D2可以在约
Figure BDA0002935798480000121
至约
Figure BDA0002935798480000122
的范围内。通过在顶部半导体层108中更深地延伸源极/漏极区域142，可以减少掺杂剂从源极/漏极区域142至晶体管的未掺杂沟道区域150中的扩散。通过减少掺杂剂扩散，可以有利地减小沟道区域150的寄生电阻。例如，在模拟数据中已经观察到，当源极/漏极区域142延伸约
Figure BDA0002935798480000123
的深度D2时，寄生电阻减小约40Ω每μm。在模拟数据中也观察到，在具有在顶部半导体层108中延伸以上描述的深度D2的示例性源极/漏极区域142的nMOS晶体管中可以实现6％或更高的性能提升。
在图11中，在图10所示的结构上方沉积第一层间电介质(ILD)146。第一ILD 146可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)144设置在第一ILD 146和外延源极/漏极区域142、掩模115以及栅极间隔件124之间。CESL 144可以包括具有与上面的第一ILD 146的材料不同的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图12中，可以实施诸如CMP的平坦化工艺以使第一ILD 146的顶面与伪栅极120或掩模115的顶面齐平。平坦化工艺也可以去除伪栅极120上的掩模115和沿掩模115的侧壁的栅极间隔件126。在平坦化工艺之后，伪栅极120、栅极间隔件126和第一ILD 146的顶面齐平。因此，伪栅极120的顶面通过第一ILD 146暴露。在一些实施例中，掩模115可以保留，在平坦化工艺使第一ILD 146的顶面与掩模115的顶面齐平的情况下。
在图13中，在蚀刻步骤中去除伪栅电极118和掩模115(如果存在)，从而形成凹槽148。在一些实施例中，仅去除伪栅电极118并且伪栅极电介质116保留并且由凹槽148暴露。在一些实施例中，伪栅极电介质116从管芯的第一区域(例如，核心逻辑区域)中的凹槽148去除，并且保留在管芯的第二区域(例如，输入/输出区域)中的凹槽148中。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅电极118。例如，蚀刻工艺可以包括使用选择性蚀刻伪栅电极118而不蚀刻第一ILD 146或栅极间隔件124的一种或多种反应气体的干蚀刻工艺。每个凹槽148暴露和/或位于顶部半导体层108的沟道区域150上面。当蚀刻伪栅电极118时，每个沟道区域150设置在可以用作蚀刻停止层的伪栅极电介质116的相邻对之间。然后可以在去除伪栅电极118之后可选地去除伪栅极电介质116。
在图14中，形成栅极介电层152和栅电极154以替换栅极。在凹槽148中共形沉积栅极介电层152，诸如在顶部半导体层108的顶面上以及在栅极间隔件124的侧壁上。也可以在第一ILD 146的顶面上形成栅极介电层152。根据一些实施例，栅极介电层152包括氧化硅、氮化硅或它们的多层。在一些实施例中，栅极介电层152包括高k介电材料，并且在这些实施例中，栅极介电层152可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的金属氧化物或硅酸盐。栅极介电层152的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在伪栅极电介质116的部分保留在凹槽148中的实施例中，栅极介电层152包括伪栅极电介质116的材料(例如，SiO2)。
栅电极154分别沉积在栅极介电层152上方，并且填充凹槽148的剩余部分。栅电极154可以包括含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，栅电极154可以包括任何数量的衬垫层154A、任何数量的功函调整层154B和填充材料154C。在填充凹槽148之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层152的过量部分和栅电极154的材料，其中过量部分位于ILD 146的顶面上方。栅电极154和栅极介电层152的材料的剩余的部分因此形成所得晶体管的替换栅极。栅电极154和栅极介电层152可以统称为“栅极堆叠件”。
n型器件区域和p型器件区域中的栅极介电层152的形成可以同时发生，从而使得每个区域中的栅极介电层152由相同的材料形成，并且栅电极154的形成可以同时发生，从而使得每个类型的区域中的栅电极154由相同的材料形成。在一些实施例中，每个类型的区域中的栅极介电层152可以通过不同的工艺形成，从而使得栅极介电层152可以是不同的材料，和/或每个区域中的栅电极154可以通过不同的工艺形成，从而使得栅电极154可以是不同的材料。当使用不同的工艺时，各个掩模步骤可以用于掩蔽和暴露适当的区域。
图13和图14示出了替换栅极工艺。在其它实施例中，可以省略替换栅极工艺，并且伪栅电极118和伪栅极电介质116可以用作所得晶体管的功能栅电极和栅极介电层。
在图15中，在第一ILD 146上方沉积第二ILD 156。在一些实施例中，第二ILD 156是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 156由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法沉积。根据一些实施例，在形成第二ILD 156之前，使栅极堆叠件(包括栅极介电层152和对应的上面的栅电极154)凹进，从而在栅极堆叠件的正上方和栅极间隔件124的相对部分之间形成凹槽，如图15所示。在凹槽中填充包括一层或多层介电材料(诸如氮化硅、氮氧化硅等)的栅极掩模155，随后是平坦化工艺以去除在第一ILD 146上方延伸的介电材料的过量部分。随后形成的栅极接触件158穿过栅极掩模155以接触凹进的栅电极154的顶面。
也如图15所示，根据一些实施例，穿过第二ILD 156和第一ILD 146形成栅极接触件158和源极/漏极接触件160。穿过第一ILD 146和第二ILD156形成用于源极/漏极接触件160的开口，并且穿过第二ILD 156和栅极掩模155形成用于栅极接触件158的开口。开口可以使用可接受的光刻和蚀刻技术形成。在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD 156的表面去除过量材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件160和栅极接触件158。可以实施退火工艺以在外延源极/漏极区域142和源极/漏极接触件160之间的界面处形成硅化物。源极/漏极接触件160物理和电耦接至外延源极/漏极区域142，并且栅极接触件158物理和电耦接至栅电极106。源极/漏极接触件160和栅极接触件158可以在不同的工艺中形成，或者可以在相同的工艺中形成。虽然示出为在相同的截面中形成，但是应该理解，源极/漏极接触件160和栅极接触件158中的每个可以在不同的截面形成，这可以避免接触件的短路。
因此，形成实施例器件100。器件可以包括具有凸起的源极/漏极区域142的FDSOI晶体管。可以在SOI衬底102的顶部硅层108上形成FDSOI晶体管。为了形成源极/漏极区域142，可以例如使用多个蚀刻工艺蚀刻顶部硅层108以限定源极/漏极凹槽130。蚀刻提供源极/漏极凹槽130，其允许源极/漏极区域142在顶部硅层108中延伸更深，从而减小晶体管中的寄生电阻并且提高电性能。此外，至少约
Figure BDA0002935798480000151
至约
Figure BDA0002935798480000152
的顶部硅108保留在源极/漏极区域142下面，这有利地提供了足够厚的顶部硅层108，以在随后的处理步骤中支撑上面的部件。因此，可以有利地减少制造缺陷(例如，由顶部硅和下面的埋氧(BOX)层之间的CTE失配导致的SOI衬底裂缝)。
在一些实施例中，方法包括：在绝缘体上硅(SOI)衬底上方形成栅极结构，SOI衬底包括：基底半导体层；绝缘层，位于基底半导体层上方；以及顶部半导体层，位于绝缘层上方；在栅极结构的顶面上方并且沿栅极结构的侧壁沉积栅极间隔件层；蚀刻栅极间隔件层以在栅极结构的侧壁上限定栅极间隔件；在蚀刻栅极间隔件层之后，使用第一蚀刻工艺在顶部半导体层中蚀刻凹槽。在第一蚀刻工艺之后，使用第二蚀刻工艺将凹槽进一步延伸至顶部半导体层中，第一蚀刻工艺与第二蚀刻工艺不同；以及在第二蚀刻工艺之后，在凹槽中形成源极/漏极区域。在一些实施例中，在第一蚀刻工艺之后并且在第二蚀刻工艺之前，凹槽在顶部半导体层中延伸小于
Figure BDA0002935798480000153
的深度。在一些实施例中，在第二蚀刻工艺之后，凹槽在顶部半导体层中延伸
Figure BDA0002935798480000154
至
Figure BDA0002935798480000155
的深度。在一些实施例中，在第二蚀刻工艺之后，凹槽下面的顶部半导体层的厚度在
Figure BDA0002935798480000161
至
Figure BDA0002935798480000162
的范围内。在一些实施例中，在第二蚀刻工艺之后，凹槽下面的顶部半导体层的厚度在
Figure BDA0002935798480000163
至
Figure BDA0002935798480000164
的范围内。在一些实施例中，第二蚀刻工艺是氟-臭氧混合(FOM)工艺。在一些实施例中，FOM工艺是循环工艺，并且其中，FOM工艺的每个循环包括：使用臭氧氧化顶部半导体层的由凹槽暴露的部分，以在顶部半导体层中形成氧化物区域；以及使用稀释的氟化氢(dHF)蚀刻氧化物区域。在一些实施例中，第二蚀刻工艺是使用含氯气体的干蚀刻工艺。在一些实施例中，第二蚀刻工艺是使用H3PO4的湿蚀刻工艺。在一些实施例中，蚀刻栅极间隔件层包括第三蚀刻工艺，第三蚀刻工艺和第一蚀刻工艺的每个都是干蚀刻工艺，并且第三蚀刻工艺在比第一蚀刻工艺更高的RF功率下实施。
在一些实施例中，方法包括：在绝缘体上硅(SOI)衬底上形成栅极堆叠件，SOI衬底包括位于绝缘层上的顶部半导体层；在栅极堆叠件的侧壁上形成栅极间隔件；在形成栅极间隔件之后，蚀刻顶部半导体层以在顶部半导体层中限定凹槽；使用氟-臭氧混合(FOM)工艺将凹槽进一步延伸至顶部半导体层中，其中，FOM工艺的每个循环包括：在顶部半导体层中形成氧化物区域，氧化物区域位于凹槽的侧壁和底面上；以及蚀刻掉氧化物区域；以及在FOM工艺之后，在凹槽中生长源极/漏极区域。在一些实施例中，源极/漏极区域在顶部半导体层中延伸
Figure BDA0002935798480000165
至
Figure BDA0002935798480000166
的距离。在一些实施例中，顶部半导体层的部分位于源极/漏极区域下面，并且将源极/漏极区域与绝缘层分隔开，顶部半导体层的部分的厚度在
Figure BDA0002935798480000167
至
Figure BDA0002935798480000168
的范围内。在一些实施例中，顶部半导体层的部分的厚度在
Figure BDA0002935798480000169
至
Figure BDA00029357984800001610
的范围内。
在一些实施例中，器件包括：绝缘体上硅(SOI)衬底，SOI衬底包括：基底半导体层；绝缘层，位于基底半导体层上方；以及顶部半导体层，位于绝缘层上方；栅极堆叠件，位于SOI衬底上；源极/漏极区域，位于栅极堆叠件的一侧上，其中，源极/漏极区域在顶部半导体层中延伸第一距离，第一距离在
Figure BDA00029357984800001611
至
Figure BDA00029357984800001612
的范围内，顶部半导体层的部分位于源极/漏极区域下面并且将源极/漏极区域与绝缘层分隔开，并且顶部半导体层的部分的厚度在
Figure BDA00029357984800001613
至
Figure BDA00029357984800001614
的范围内。在一些实施例中，源极/漏极区域在顶部半导体层的最顶部表面之上延伸。在一些实施例中，顶部半导体层的部分的厚度在
Figure BDA0002935798480000171
至
Figure BDA0002935798480000172
的范围内。在一些实施例中，第一距离在
Figure BDA0002935798480000173
至
Figure BDA0002935798480000174
的范围内。在一些实施例中，第一距离在
Figure BDA0002935798480000175
至
Figure BDA0002935798480000176
的范围内。在一些实施例中，器件还包括：栅极间隔件，位于栅极堆叠件的侧壁上，其中，栅极间隔件位于源极/漏极区域和栅极堆叠件之间，并且源极/漏极区域在栅极间隔件下面延伸。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在绝缘体上硅(SOI)衬底上方形成栅极结构，所述绝缘体上硅衬底包括：
基底半导体层；
绝缘层，位于所述基底半导体层上方；以及
顶部半导体层，位于所述绝缘层上方；
在所述栅极结构的顶面上方并且沿所述栅极结构的侧壁沉积栅极间隔件层；
蚀刻所述栅极间隔件层以在所述栅极结构的侧壁上限定栅极间隔件；
在蚀刻所述栅极间隔件层之后，使用第一蚀刻工艺在所述顶部半导体层中蚀刻凹槽；
在所述第一蚀刻工艺之后，使用第二蚀刻工艺将凹槽进一步延伸至所述顶部半导体层中，所述第一蚀刻工艺与所述第二蚀刻工艺不同；以及
在所述第二蚀刻工艺之后，在所述凹槽中形成源极/漏极区域。
2.根据权利要求1所述的方法，其中，在所述第一蚀刻工艺之后并且在所述第二蚀刻工艺之前，所述凹槽在所述顶部半导体层中延伸小于
Figure FDA0002935798470000017
的深度。
3.根据权利要求1所述的方法，其中，在所述第二蚀刻工艺之后，所述凹槽在所述顶部半导体层中延伸
Figure FDA0002935798470000011
至
Figure FDA0002935798470000012
的深度。
4.根据权利要求1所述的方法，其中，在所述第二蚀刻工艺之后，所述凹槽下面的所述顶部半导体层的厚度在
Figure FDA0002935798470000013
至
Figure FDA0002935798470000014
的范围内。
5.根据权利要求1所述的方法，其中，在所述第二蚀刻工艺之后，所述凹槽下面的所述顶部半导体层的厚度在
Figure FDA0002935798470000015
至
Figure FDA0002935798470000016
的范围内。
6.根据权利要求1所述的方法，其中，所述第二蚀刻工艺是氟-臭氧混合(FOM)工艺。
7.根据权利要求6所述的方法，其中，所述氟-臭氧混合工艺是循环工艺，并且其中，所述氟-臭氧混合工艺的每个循环包括：
使用臭氧氧化所述顶部半导体层的由所述凹槽暴露的部分，以在所述顶部半导体层中形成氧化物区域；以及
使用稀释的氟化氢(dHF)蚀刻所述氧化物区域。
8.根据权利要求1所述的方法，其中，所述第二蚀刻工艺是使用含氯气体的干蚀刻工艺。
9.一种形成半导体器件的方法，包括：
在绝缘体上硅(SOI)衬底上形成栅极堆叠件，所述绝缘体上硅衬底包括位于绝缘层上的顶部半导体层；
在所述栅极堆叠件的侧壁上形成栅极间隔件；
在形成所述栅极间隔件之后，蚀刻所述顶部半导体层以在所述顶部半导体层中限定凹槽；
使用氟-臭氧混合(FOM)工艺将所述凹槽进一步延伸至所述顶部半导体层中，其中，所述氟-臭氧混合工艺的每个循环包括：
在所述顶部半导体层中形成氧化物区域，所述氧化物区域位于所述凹槽的侧壁和底面上；以及
蚀刻掉所述氧化物区域；以及
在所述氟-臭氧混合工艺之后，在所述凹槽中生长源极/漏极区域。
10.一种半导体器件，包括：
绝缘体上硅(SOI)衬底，所述绝缘体上硅衬底包括：
基底半导体层；
绝缘层，位于所述基底半导体层上方；以及
顶部半导体层，位于所述绝缘层上方；
栅极堆叠件，位于所述绝缘体上硅衬底上；
源极/漏极区域，位于所述栅极堆叠件的侧上，其中，所述源极/漏极区域在所述顶部半导体层中延伸第一距离，所述第一距离在
Figure FDA0002935798470000021
至
Figure FDA0002935798470000022
的范围内，所述顶部半导体层的部分位于所述源极/漏极区域下面并且将所述源极/漏极区域与所述绝缘层分隔开，并且所述顶部半导体层的所述部分的厚度在
Figure FDA0002935798470000023
至
Figure FDA0002935798470000024
的范围内。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190067458A1 (en) * 2016-11-29 2019-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Methods of Forming
CN110010470A (zh) * 2017-11-30 2019-07-12 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN110957221A (zh) * 2018-09-27 2020-04-03 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316316B1 (en) * 1998-03-06 2001-11-13 Texas Instruments-Acer Incorporated Method of forming high density and low power flash memories with a high capacitive-coupling ratio
JP4859355B2 (ja) * 2004-08-13 2012-01-25 セイコーエプソン株式会社 トレンチ素子分離構造の形成方法、半導体基板および半導体装置
DE102009010882B4 (de) * 2009-02-27 2012-04-19 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt und Verfahren zum Herstellen des Transistors
US7977178B2 (en) 2009-03-02 2011-07-12 International Business Machines Corporation Asymmetric source/drain junctions for low power silicon on insulator devices
KR101096184B1 (ko) * 2009-11-30 2011-12-22 주식회사 하이닉스반도체 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법
US8502316B2 (en) * 2010-02-11 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned two-step STI formation through dummy poly removal
US8482084B2 (en) * 2010-03-18 2013-07-09 International Business Machines Corporation SOI schottky source/drain device structure to control encroachment and delamination of silicide
US8835982B2 (en) * 2011-02-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
US9117759B2 (en) 2011-08-10 2015-08-25 Micron Technology, Inc. Methods of forming bulb-shaped trenches in silicon
CN103545212B (zh) * 2012-07-16 2016-09-21 中国科学院微电子研究所 半导体器件制造方法
CN103632973B (zh) * 2012-08-23 2017-01-25 中国科学院微电子研究所 半导体器件及其制造方法
US8987827B2 (en) 2013-05-31 2015-03-24 Stmicroelectronics, Inc. Prevention of faceting in epitaxial source drain transistors
US9142672B2 (en) 2013-09-10 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd Strained source and drain (SSD) structure and method for forming the same
US20160056261A1 (en) * 2014-08-22 2016-02-25 Globalfoundries Inc. Embedded sigma-shaped semiconductor alloys formed in transistors
US10451969B2 (en) * 2015-04-24 2019-10-22 Toray Industries, Inc. Resin composition, method for manufacturing semiconductor element using the same, and semiconductor device
US9704958B1 (en) 2015-12-18 2017-07-11 International Business Machines Corporation III-V field effect transistor on a dielectric layer
US10868181B2 (en) * 2017-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with blocking layer and method for forming the same
US10283624B1 (en) * 2017-11-14 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US10672870B2 (en) * 2018-07-16 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11189490B2 (en) 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
JP7346218B2 (ja) * 2018-12-06 2023-09-19 東京エレクトロン株式会社 エッチング処理方法及び基板処理装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190067458A1 (en) * 2016-11-29 2019-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Methods of Forming
CN110010470A (zh) * 2017-11-30 2019-07-12 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN110957221A (zh) * 2018-09-27 2020-04-03 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KWANG H. OH: "Investigation of sidewall roughness of the microgrooves manufactured with laser-induced etching technique", 《APPLIED SURFACE SCIENCE》, pages 1 - 5 *
崔兴涛: "栅槽刻蚀工艺对增强型GaN HEMT器件性能的影响", 《半导体技术》, pages 286 - 290 *

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