CN112736141A - 一种具有异质栅介质的纳米片晶体管及制备方法 - Google Patents

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Abstract

本发明公开了一种具有异质栅介质的纳米片晶体管及制备方法；该纳米片晶体管包括：衬底、源区、漏区、栅极材料以及多个纳米片沟道层；其中，栅极材料包覆纳米片沟道层形成围栅结构；源区、围栅结构以及漏区沿沟道方向依次设置于衬底之上；沟道方向为从源区指向漏区的方向；栅极材料与纳米片沟道层的相邻面之间、与衬底的相邻面之间均设置有异质栅介质层；异质栅介质层包括沿沟道方向连续设置的多种栅介质材料，多种栅介质材料的相对介电常数随沟道方向逐渐降低；源区通过第一隔离介质与栅区实现隔离；漏区通过第一隔离介质与栅区实现隔离。本发明减轻了小尺寸场效应晶体管的短沟道效应，降低了关态电流泄漏，提升了小尺寸半导体器件的电学性能。

Description

一种具有异质栅介质的纳米片晶体管及制备方法
技术领域
本发明属于半导体技术领域，具体涉及一种具有异质栅介质的纳米片晶体管及制备方法。
背景技术
随着半导体器件的尺寸逐渐减小，对大尺寸器件影响不大的短沟效应逐渐对小尺寸器件的性能形成了威胁。短沟效应指的是在外加电压的情况下，源漏PN结处所形成的耗尽区会变相的缩短沟道长度。对于小尺寸器件而言，短沟效应所带来的影响开始变得难以忽略。并且，由于沟道缩短导致漏端电场强度增加，使得载流子极易通过隧穿到达漏端，造成关态电流泄漏；这一现象从效果上看仿佛漏端势垒降低，被称为漏感应势垒降低效应。在小尺寸器件中，短沟道效应降低了器件的阈值电压，使得器件在关闭状态下的漏电流增大；由此带来的功耗增加以及电学性能损失对于大规模集成电路而言是无法接受的。因此，有必要对器件进行优化，使其在性能不恶化的前提下能够适应工艺尺寸的缩小。
相关技术中，为降低短沟道效应对器件的影响，提出了鳍式场效应晶体管、堆叠纳米线场效应晶体管、堆叠纳米片场效应晶体管等特殊结构的场效应晶体管。其中，在鳍式场效应晶体管中，沟道被制作成类似鱼鳍一样的立体竖直结构，栅极则覆盖在沟道周围；纳米线场效应晶体管则是在鳍式场效应晶体管的基础上做出了改进，将鳍分开为纳米线，并用栅材料将纳米线的四周完全包围；纳米片场效应晶体管在纳米线的基础上增大了沟道宽度，使得导电沟道呈薄片状。
然而，即使是栅控能力最好的纳米场效应晶体管，在小尺寸时，由于漏端较高的电场强度，其性能依旧会受到短沟效应的抑制；而如果使用高介电常数材料作为栅介质以提高开态特性，短沟道效应以及关态时的电流泄漏效应将表现的更为明显，极大的增加了器件的静态功耗。
发明内容
为了减轻小尺寸场效应晶体管的短沟道效应以及关态电流泄漏，提升小尺寸场效应晶体管的电学性能，本发明提供了一种具有异质栅介质的纳米片晶体管及制备方法。
本发明要解决的技术问题通过以下技术方案实现：
一种具有异质栅介质的纳米片晶体管，包括：衬底、源区、漏区、栅极材料以及平行设置的多个纳米片沟道层；其中，
所述栅极材料包覆所述多个纳米片沟道层形成围栅结构；
所述源区、所述围栅结构以及所述漏区沿沟道方向依次设置于所述衬底之上，且三者分别设有电极；所述沟道方向为从所述源区指向所述漏区的方向；
所述栅极材料与所述纳米片沟道层的相邻面之间、与所述衬底的相邻面之间均设置有异质栅介质层；所述异质栅介质层包括沿所述沟道方向连续设置的多种栅介质材料，所述多种栅介质材料的相对介电常数随所述沟道方向逐渐降低；
所述源区通过第一隔离介质与栅区实现隔离；所述漏区通过所述第一隔离介质与所述栅区实现隔离；所述栅区包括所述栅极材料和所述异质栅介质层。
在一个实施例中，所述源区和所述漏区均包括：外延体硅和第二隔离介质；
所述外延体硅的内侧表面与所述纳米片沟道层、所述第一隔离介质相接触；
所述第二隔离介质附着于所述外延体硅的剩余表面。
在一个实施例中，所述异质栅介质层包括：沿所述沟道方向连续设置的二氧化铪HfO2材料和二氧化硅SiO2材料。
在一个实施例中，所述栅极材料包括：氮化钛TiN。
在一个实施例中，所述纳米片沟道层的材质包括IV族半导体材料或III-V族半导体材料。
在一个实施例中，所述第一隔离介质包括：氮化硅Si3N4。
第二方面，本发明实施例提供了一种具有异质栅介质的纳米片晶体管的制备方法，包括：
步骤1：在衬底上交替淀积多层的牺牲材料和多个纳米片沟道层以形成超晶格结构；所述超晶格结构中，所述多个纳米片沟道层平行设置；
步骤2：在所述超晶格结构的上表面中段制作伪栅极堆叠层，并在所述中段的两侧淀积第一隔离介质；
步骤3：以所述伪栅极堆叠层为掩膜版对所述超晶格结构两端的牺牲材料进行刻蚀，以使每个所述纳米片沟道层下方的牺牲材料相对于该纳米片沟道层向内避让形成凹槽；
步骤4：向所述凹槽内填充所述第一隔离介质；
步骤5：在所述超晶格结构的两侧制作源区和漏区；
步骤6：刻蚀掉所述伪栅极堆叠层以及所述牺牲材料，形成裸露间隙；所述裸露间隙用于制作栅区；
步骤7：基于多个预设掩膜版，在所述裸露间隙中，沿预设的沟道方向在所述纳米片沟道层的表面连续淀积多种栅介质材料，以在所述纳米片沟道层的表面形成异质栅介质层；其中，所述多种栅介质材料的相对介电常数随所述沟道方向逐渐降低；所述沟道方向为从所述源区指向所述漏区的方向；
步骤8：向所述裸露间隙的剩余空间中填充栅极材料，并使所述栅极材料包覆所述多个纳米片沟道层形成围栅结构；
步骤9：在所述源区、所述漏区以及所述围栅结构上分别制作电极。
在一个实施例中，所述异质栅介质层包括：沿所述沟道方向连续设置的二氧化铪HfO2材料和与二氧化硅SiO2材料。
在一个实施例中，所述步骤5包括：
在所述超晶格结构的两侧制作外延体硅；其中，所述外延体硅的内侧表面与所述纳米片沟道层、所述第一隔离介质相接触；
在两侧所述外延体硅的剩余表面淀积第二隔离介质，得到所述源区和所述漏区。
在一个实施例中，所述栅极材料包括：氮化钛TiN。
本发明提供的具有异质栅介质的纳米片晶体管中，沿沟道方向淀积了多种具有不同相对介电常数的栅介质材料，且这些栅介质材料的相对介电常数随沟道方向逐渐降低；由此，本发明能够使得电场强度在沟道中央出现一个峰值，从而提升沟道迁移率，提升了纳米片晶体管的开启电流，并抑制了纳米片结构在关态的泄漏电流；基于此，本发明还可以有效减小纳米片结构的静态功耗，同时提高纳米片结构的驱动能力。综上，本发明减轻了小尺寸场效应晶体管的短沟道效应，降低了关态电流泄漏，并提升了小尺寸半导体器件的电学性能。
以下将结合附图及对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种具有异质栅介质的纳米片晶体管的外观立体图；
图2是图1在前视方向上的横截面图；
图3是沿图1中垂直于各个纳米片沟道层的面所做的左视方向上的横截面图；
图4是发明实施例提供的另一种具有异质栅介质的纳米片晶体管的外观立体图；
图5和图6是发明实施例提供的纳米片晶体管与现有采用单一栅介质材料的纳米片晶体管两者的漏电流仿真图；
图7是本发明实施例提供的一种具有异质栅介质的纳米片晶体管的制备方法流程图；
图8(a)至图8(j)是图7中各步骤执行完毕后得到的样品结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
为了减轻小尺寸场效应晶体管的短沟道效应以及关态电流泄漏，提升小尺寸场效应晶体管的电学性能，本发明实施例提供了一种具有异质栅介质的纳米片晶体管及制备方法。首先对本发明实施例提供的具有异质栅介质的纳米片晶体管进行详细说明。参见图1和图2所示，该纳米片晶体管包括：衬底10、源区20、漏区30、栅极材料40以及平行设置的多个纳米片沟道层50；图1为该纳米片晶体管的立体结构图，图2为该纳米片晶体管的前视方向的横截面图。
其中，栅极材料40包覆上述的多个纳米片沟道层50形成围栅结构；源区20、围栅结构以及漏区30沿沟道方向依次设置于衬底10之上，且三者分别设有电极；该沟道方向为从源区20指向漏区30的方向；栅极材料40与纳米片沟道层50的相邻面之间、与衬底10的相邻面之间均设置有异质栅介质层；该异质栅介质层包括沿沟道方向连续设置的多种栅介质材料，且这些栅介质材料的相对介电常数随沟道方向逐渐降低；图2中，标记601和标记602分别代表两种不同的栅介质材料；源区20通过第一隔离介质70与栅区实现隔离；漏区30通过第一隔离介质70与栅区实现隔离；栅区包括栅极材料40和异质栅介质层。
该纳米片晶体管中，围栅结构中的栅极材料40与纳米片沟道层50的相邻面之间均间隔设置异质栅介质层，即这部分的异质栅介质层形成了包覆在纳米片沟道层50表面的结构；图3是沿垂直于各个纳米片沟道层50的面所做的左视方向上的横截面图，可以看到异质栅介质层的一种栅介质材料601包覆在纳米片沟道层50表面。可以理解的是，对于纳米片晶体管而言，纳米片沟道层50与源区20、漏区30相接触，从而在工作时形成导电沟道；也就是说，栅极材料40包覆多个纳米片沟道层50，并非完全不留空隙地包覆这些纳米片沟道层50，每个纳米片层的两端面是不附着栅极材料40的。
另外，关于源区20、漏区30、异质栅介质层、栅极材料40以及纳米片沟道层50等组成部分的具体结构及材质，该示例中不做限定，任何能够实现上述的一种纳米片晶体管的方案均可适用于本发明实施例中。
本发明实施例中，沿沟道方向淀积了多种具有不同相对介电常数的栅介质材料，且这些栅介质材料的相对介电常数随沟道方向逐渐降低；由此，本发明实施例能够使得电场强度在沟道中央出现一个峰值，从而提升沟道迁移率，提升纳米片晶体管的开启电流，并抑制纳米片结构在关态的泄漏电流；基于此，本发明实施例还可以有效减小纳米片结构的静态功耗，同时提高纳米片结构的驱动能力。综上，本发明实施例减轻了小尺寸场效应晶体管的短沟道效应以及关态电流泄漏，并提升了小尺寸半导体器件的电学性能。
在一个实施例中，源区20和漏区30的具体组成结构可以参见图4所示，包括：外延体硅80和第二隔离介质90；该外延体硅80的内侧表面与纳米片沟道层50、第一隔离介质70相接触；第二隔离介质90附着于外延体硅80的剩余表面。
该实施例中，在该外延体硅80的内侧表面与纳米片沟道层50、第一隔离介质70相接触的前提下，该外延体硅80的上下两侧以及外侧均可以向内避让一段距离；这样，源区20和漏区30中均由第二隔离介质90与下方的衬底10相接触，且该第二隔离介质90还可以与位于纳米片晶体管最上方的一部分隔离介质相接触。
其中，该第二隔离介质90的材质选型存在多种。示例性的，该第二隔离介质90可以包括：二氧化硅SiO2，当然，并不局限于此。
在一个实施例中，上述的异质栅介质层可以包括：沿沟道方向连续设置的二氧化铪HfO2材料和与二氧化硅SiO2材料。
可以理解的是，该异质栅介质层中，HfO2材料的相对介电常数较高，靠近源区20，SiO2材料的相对介电常数较低，靠近漏区30。
在一个实施例中，该异质栅介质层中靠近源区20的一端的栅介质材料也可以采用氮化硅Si3N4或三氧化二铝Al2O3，而靠近漏区30的一端的栅介质材料也可以采用HfO2和SiO2形成的组合材料；该组合材料的相对介电常数位于HfO2和SiO2之间。
需要说明的是，该异质栅介质层中可以使用的栅介质材料并不限于2种，可以按照从源区20到漏区30相对介电常数依次降低的要求以及器件的实际性能需求选择3种乃至更多种不同的栅介质材料，限于篇幅，本发明实施例不再一一穷举。
在一个实施例中，上述的栅极材料40可以包括：氮化钛TiN；或者，该栅极材料40也可以为钽、钨或氮化钽N5Ta3等等。
在一个实施例中，纳米片沟道层50的材质包括IV族半导体材料或III-V族半导体材料，优选的，该纳米片沟道层50可以为硅纳米片沟道层。
在一个实施例中，上述的第一隔离介质70可以包括：Si3N4，并不局限于此。
在一个实施例中，上述的衬底10可以包括SOI(Silicon On Insulator)衬底或其他常用的衬底；其中，SOI衬底是指由底层的硅衬底以及上层的氧化埋层构成的衬底。
在一个具体的实施例中，纳米片晶体管中的衬底为SOI衬底，采用了两个平行的硅纳米片沟道层50；栅极材料40采用TiN、第一隔离介质70采用Si3N4，源区20、漏区30均为外延体硅外覆二氧化硅的结构；其中，硅纳米片沟道层50的长度设置为10纳米，宽度设置为25纳米。基于以上参数设置，对纳米片晶体管的漏端电流随栅压变化的情况进行仿真，仿真结果可以参见图5和图6所示。
图5和图6中，横轴数据为施加于纳米片晶体管上的栅压，单位为伏特；纵轴数据为纳米片晶体管的漏端电流，单位为安培。灰色曲线为本发明实施例中纳米片晶体管采用了HfO2和SiO2两种材料组成的异质栅介质层后，在处于关闭时所呈现的漏端电流2，黑色曲线为现有技术中采用了单一材质的异质栅介质层的纳米片晶体管在处于关闭状态时所呈现的漏端电流1。对比图5和图6可见，本发明实施例提供的采用了异质栅介质层的纳米片晶体管在处于关闭状态时的漏端电流显著较低。
相应于本发明实施例提供的具有异质栅介质的纳米片晶体管，本发明实施例还提供了该纳米片晶体管的制备方法，下面对该方法进行详细说明。需要说明的是，后续在说明的过程中，将未制备完成的纳米片晶体管统一称为样品。
如图8所示，该方法可以包括以下步骤：
步骤1：在衬底10上交替淀积多层的牺牲材料100和多个纳米片沟道层50以形成超晶格结构；该超晶格结构中，多个纳米片沟道层50平行设置。
具体的，该步骤可以采用化学气相淀积工艺在衬底10上逐层交替淀积牺牲材料100和纳米片沟道层50。
其中，衬底10和纳米片沟道层50的材质选型可以与上述的纳米片晶体管实施例相同。牺牲材料100是在制备该纳米片晶体管的过程中所使用到的材料，在最终制备完成的纳米片晶体管中则不存在该牺牲材料100。该牺牲材料100和纳米片沟道层50需要具有不同的化学刻蚀选择性；也就是说，能够化学刻蚀该牺牲材料100的化学物质，无法刻蚀纳米片沟道层50；能够化学刻蚀纳米片沟道层50的化学物质，无法刻蚀牺牲材料100。举例而言，当纳米片沟道层50为硅纳米片沟道层时，该牺牲材料100可以使用硅锗。
该步骤1执行完毕后得到的样品可以参见图8(a)所示。
步骤2：在超晶格结构的上表面中段制作伪栅极堆叠层110，并在该中段的两侧淀积第一隔离介质70。
其中，第一隔离介质70用于后续实现源区20与栅区的隔离，以及实现栅区与漏区30的隔离。示例性的，该第一隔离介质70可以是Si3N4等。
该伪栅极堆叠层110主要用于在后续步骤中作为掩膜版实现刻蚀牺牲材料100。在实际应用中，伪栅极堆叠层110可以是多晶硅层。
具体而言，该步骤2可以包括下述的多个子步骤：
步骤2-1：在超晶格结构的上表面中段淀积一层非晶硅；
步骤2-2：使用固相再结晶工艺对当前的样品进行固相再结晶处理，以使非晶硅形成多晶硅层；
步骤2-3：刻蚀非晶硅层的两端，以暴露出下方超晶格结构的上表面的两部分区域；
步骤2-4：使用化学气相淀积工艺在该两部分区域上淀积Si3N4。
该步骤2执行完毕后得到的样品可以参见图8(b)所示。
步骤3：以伪栅极堆叠层110为掩膜版对超晶格结构两端的牺牲材料100进行刻蚀，以使每个纳米片沟道层50下方的牺牲材料100相对于该纳米片沟道层50向内避让形成凹槽。
可以理解的是，该步骤3中主要刻蚀的是超晶格结构两端中，位于每个纳米片沟道层50下方的牺牲材料100。还可以理解的是，以伪栅极堆叠层110为掩膜版对超晶格结构两端的牺牲材料100进行刻蚀，则刻蚀凹槽时的刻蚀深度以达到掩膜版两侧的边界为止。
在实际应用中，可以对超晶格结构两端中位于每个纳米片沟道层50下方的牺牲材料100使用湿法刻蚀工艺进行刻蚀，从而使刻蚀掉的牺牲材料100所占据空间形成为向内避让的凹槽。举例而言，当牺牲材料100为硅锗时，可以采用过氧化氢与氢氟酸、硝酸与氢氟酸等化学物质对牺牲材料100进行湿法刻蚀。而当牺牲材料100不为硅锗时，则应根据所选的牺牲材料100选择适当的具有选择性的湿法刻蚀试剂或其他刻蚀工艺进行刻蚀。需要强调的是，当选择湿法刻蚀工艺时，所选择的湿法刻蚀试剂必须满足无法刻蚀纳米片沟道层50的条件。
另外，该步骤中刻蚀牺牲材料100优选使用各向同性刻蚀，以使在刻蚀该部分牺牲材料100的时候各个晶向的刻蚀速率相等。
该步骤3执行完毕后得到的样品可以参见图8(c)所示。
步骤4：向凹槽内填充第一隔离介质70。
该步骤中所填充的第一隔离介质70与步骤2中所淀积的第一隔离介质70所起的作用相同，均是为了后续实现源区20与栅区的隔离，以及实现栅区与漏区30的隔离。
在实际应用中，可以使用原子层沉积的高度保形沉积工艺向凹槽内淀积第一隔离介质70，以确保凹槽内的第一隔离介质70的充分填充；或者，也可以使用诸如化学气相淀积工艺等类似方式来向凹槽内淀积第一隔离介质70。
该步骤4执行完毕后得到的样品可以参见图8(d)所示。
步骤5：在超晶格结构的两侧制作源区和漏区。
具体的，可以在超晶格结构的两侧使用外延生长工艺生长外延体硅80，并对该外延体硅80按照需要钱的导电类型进行相应的掺杂。其中，根据导电类型的不同，可以对超晶格结构的两侧的外延体硅80进行N型掺杂或P型掺杂。具体实现掺杂时，可以使用离子注入工艺来实现。
另外，在确保纳米片晶体管能够达到预定性能的前提下，外延体硅80的尺寸以能够与各层纳米片沟道层50的两端面完全接触、并与之前制备的各部分第一隔离介质70实现接触为准。
在实际应用中，如果源区和漏区不需要进一步制备电介质材料的器件电隔离区，可以使用化学机械抛光外延体硅80，使外延体硅80的外表面光滑。在一种实现方式中，可以对外延体硅80进行进一步的刻蚀，从而使外延体硅80相对于衬底10向内避让形成悬空的器件电隔离区。
在另一种实现方式中，器件电隔离区可以采用电介质材料来制作；此时，该步骤5可以具体包括：
步骤5-1：在超晶格结构的两侧制作外延体硅80；其中，外延体硅80的内侧表面与纳米片沟道层50、第一隔离介质70相接触；
步骤5-2：在两侧外延体硅80的剩余表面淀积第二隔离介质90，得到源区和漏区。
该实现方式中，在外延体硅80的内侧表面与纳米片沟道层50、第一隔离介质70相接触的前提下，外延体硅的上侧以及外侧均可以向内避让一段距离；这样，源区20和漏区30中的外延体硅80和第二隔离介质90均与下方的衬底10相接触，且该第二隔离介质90还与位于纳米片晶体管最上方的一部分隔离介质相接触；由此，区别于悬空的器件电隔离区，该实施例使用第二隔离介质90形成了将外延体硅完全包裹的器件电隔离区，具有更好的隔离效果。
另外，在淀积第二隔离介质90时，可以在所淀积的第二隔离介质90的中间预留出引线孔以便后续制备电极；该引线孔从样品上表面穿过第二隔离介质90直至深入到下方的外延体硅80的上表面。
其中，该第二隔离介质90的材质可以包括二氧化硅SiO2等。按照这种实现方式执行该步骤5后得到的样品可以参见图8(e)所示。
步骤6：刻蚀掉伪栅极堆叠层110以及牺牲材料100，形成裸露间隙；该裸露间隙用于制作栅区。
可以理解的是，裸露间隙指的是该步骤中被刻蚀掉的伪栅极堆叠层110和牺牲材料100原本所占据的空间。该裸露间隙用于后续淀积异质栅介质层以及栅极材料40；异质栅介质层和栅极材料40共同形成栅区。
该步骤中，可以使用选择性刻蚀工艺来刻蚀掉伪栅极堆叠层110以及当前剩余的牺牲材料100。
该步骤6执行完毕后得到的样品可以参见图8(f)所示。
步骤7：基于多个预设掩膜版，在裸露间隙中，沿预设的沟道方向在纳米片沟道层50的表面连续淀积多种栅介质材料，以在纳米片沟道层50的表面形成异质栅介质层；其中，多种栅介质材料的相对介电常数随沟道方向逐渐降低；沟道方向为从源区20指向漏区30的方向。
其中，每种栅介质材料对应一个预设掩膜版，该预设掩膜版用于将该种栅介质材料将要被淀积到的目标区域以外的区域进行掩盖，从而在完成淀积后，剥离该预设掩膜版便可以完成该目标区域内的栅介质材料的淀积，而其他区域则不会被淀积上该种栅介质材料。其中，预设掩膜版中均包含有剥离胶。
示例性的，当异质栅介质层由HfO2材料和SiO2材料组成时，该步骤7可以包括下述的多个子步骤：
步骤7-1：在裸露间隙中，在纳米片沟道层50表面制作第一预设掩膜版，该第一预设掩膜版用于将当前样品中的第一目标区域以外的所有表面进行掩盖，第一目标区域为裸露间隙中的纳米片沟道层50表面待淀积HfO2材料的区域。
步骤7-2：向第一目标区域内淀积HfO2材料。该步骤执行完毕后得到的样品可以参见图8(g)所示。图8(g)中，标记601此时代表该HfO2材料。
步骤7-3：剥离第一预设掩膜版。
步骤7-4：在裸露间隙中，在纳米片沟道层50表面制作第二预设掩膜版，该第二预设掩膜版用于将当前样品中的第二目标区域以外的所有表面进行掩盖，第二目标区域为裸露间隙中的纳米片沟道层50表面待淀积SiO2材料的区域。
步骤7-5：向第二目标区域内淀积SiO2材料。该步骤执行完毕后得到的样品可以参见图8(h)所示。图8(h)中，标记602此时代表该SiO2材料。
步骤7-6：剥离第二预设掩膜版。
另外，关于组成异质栅介质层的多种栅介质材料的其他组合，在纳米片晶体管的实施例中已经进行过详细说明，此处不再赘述，相关的异质栅介质层的制作过程可以参见步骤7-1至步骤7-6适应调整，此处同样不再赘述。
步骤8：向裸露间隙的剩余空间中填充栅极材料40，并使栅极材料40包覆多个纳米片沟道层50形成围栅结构。
该步骤中，可以使用可以采用化学气相淀积工艺向裸露间隙的剩余空间中淀积栅极材料40；通过控制淀积量和淀积时间，便可以在将裸露间隙填满的同时，将各部分裸露间隙之间的空间也淀积上栅极材料40，从而得到一个能够包覆多个纳米片沟道层50的围栅结构。其中，在步骤5中已经说明过，纳米片沟道层50的两端面与源区20和漏区30中的体硅相接触，故而此时淀积得到的围栅结构并不是完全不留空隙地包覆纳米片沟道层50，每个纳米片层的两端面时无法被淀积上栅极材料40的。
另外，在淀积栅极材料40时，可以在样品最上面一层淀积的栅极材料40上预留一个引线孔以便后续制备栅电极，该引线孔深入到样品最上面一层淀积的栅极材料40中，且不与下方的异质栅介质层相接触。
其中，栅极材料40优选为TiN，并不局限于此，也可以是钽、钨或N5Ta3等。
该步骤8执行完毕后的样品可以参见图8(i)所示。
步骤9：在源区、漏区以及围栅结构上分别制作电极120。
优选地，为了简化制备工艺，可以在源区、漏区以及围栅结构各自的上表面分别制作电极120，参见图8(j)所示。
具体的，该步骤9可以包括下述的多个子步骤：
步骤9-1：在漏区、源区的第二隔离介质以及引线孔的表面溅射金属并进行合金化处理，形成一层金属硅化物；
步骤9-2：刻蚀掉漏区、源区的金属硅化物表面的金属；
步骤9-3：向漏区、源区以及围栅结构各自的引线孔中溅射金属，直至将三个引线孔填充完毕；
步骤9-4：利用光刻工艺，分别在三个填充完毕的引线孔上表面光刻出电极图形；
步骤9-5：向上述电极图形中蒸发电极金属；
步骤9-6：对样品进行退火处理，完成电极120的制备。
其中，电极金属的材质可以包括金、铜或者铝等。
本发明实施例提供的具有异质栅介质的纳米片晶体管的制备方法中，沿沟道方向淀积了多种具有不同相对介电常数的栅介质材料，且这些栅介质材料的相对介电常数随沟道方向逐渐降低；由此，使用本发明实施例所制备纳米片晶体管，能够使得电场强度在沟道中央出现一个峰值，从而提升沟道迁移率，提升了纳米片晶体管的开启电流，并抑制了纳米片结构在关态的泄漏电流；基于此，使用本发明实施例所制备的纳米片晶体管，还可以有效减小纳米片结构的静态功耗，同时提高纳米片结构的驱动能力。综上，使用本发明实施例所制备纳米片晶体管，在小尺寸下减轻了短沟道效应并降低了关态电流泄漏，具有较好的电学性能。
需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种具有异质栅介质的纳米片晶体管，其特征在于，包括：衬底、源区、漏区、栅极材料以及平行设置的多个纳米片沟道层；其中，
所述栅极材料包覆所述多个纳米片沟道层形成围栅结构；
所述源区、所述围栅结构以及所述漏区沿沟道方向依次设置于所述衬底之上，且三者分别设有电极；所述沟道方向为从所述源区指向所述漏区的方向；
所述栅极材料与所述纳米片沟道层的相邻面之间、与所述衬底的相邻面之间均设置有异质栅介质层；所述异质栅介质层包括沿所述沟道方向连续设置的多种栅介质材料，所述多种栅介质材料的相对介电常数随所述沟道方向逐渐降低；
所述源区通过第一隔离介质与栅区实现隔离；所述漏区通过所述第一隔离介质与所述栅区实现隔离；所述栅区包括所述栅极材料和所述异质栅介质层。
2.根据权利要求1所述的纳米片晶体管，其特征在于，所述源区和所述漏区均包括：外延体硅和第二隔离介质；
所述外延体硅的内侧表面与所述纳米片沟道层、所述第一隔离介质相接触；
所述第二隔离介质附着于所述外延体硅的剩余表面。
3.根据权利要求1所述的纳米片晶体管，其特征在于，所述异质栅介质层包括：沿所述沟道方向连续设置的二氧化铪HfO2材料和二氧化硅SiO2材料。
4.根据权利要求1所述的纳米片晶体管，其特征在于，所述栅极材料包括：氮化钛TiN。
5.根据权利要求1所述的纳米片晶体管，其特征在于，所述纳米片沟道层的材质包括IV族半导体材料或III-V族半导体材料。
6.根据权利要求1所述的纳米片晶体管，其特征在于，所述第一隔离介质包括：氮化硅Si3N4。
7.一种具有异质栅介质的纳米片晶体管的制备方法，其特征在于，包括：
步骤1：在衬底上交替淀积多层的牺牲材料和多个纳米片沟道层以形成超晶格结构；所述超晶格结构中，所述多个纳米片沟道层平行设置；
步骤2：在所述超晶格结构的上表面中段制作伪栅极堆叠层，并在所述中段的两侧淀积第一隔离介质；
步骤3：以所述伪栅极堆叠层为掩膜版对所述超晶格结构两端的牺牲材料进行刻蚀，以使每个所述纳米片沟道层下方的牺牲材料相对于该纳米片沟道层向内避让形成凹槽；
步骤4：向所述凹槽内填充所述第一隔离介质；
步骤5：在所述超晶格结构的两侧制作源区和漏区；
步骤6：刻蚀掉所述伪栅极堆叠层以及所述牺牲材料，形成裸露间隙；所述裸露间隙用于制作栅区；
步骤7：基于多个预设掩膜版，在所述裸露间隙中，沿预设的沟道方向在所述纳米片沟道层的表面连续淀积多种栅介质材料，以在所述纳米片沟道层的表面形成异质栅介质层；其中，所述多种栅介质材料的相对介电常数随所述沟道方向逐渐降低；所述沟道方向为从所述源区指向所述漏区的方向；
步骤8：向所述裸露间隙的剩余空间中填充栅极材料，并使所述栅极材料包覆所述多个纳米片沟道层形成围栅结构；
步骤9：在所述源区、所述漏区以及所述围栅结构上分别制作电极。
8.根据权利要求7所述的方法，其特征在于，所述异质栅介质层包括：沿所述沟道方向连续设置的二氧化铪HfO2材料和与二氧化硅SiO2材料。
9.根据权利要求7所述的方法，其特征在于，所述步骤5包括：
在所述超晶格结构的两侧制作外延体硅；其中，所述外延体硅的内侧表面与所述纳米片沟道层、所述第一隔离介质相接触；
在两侧所述外延体硅的剩余表面淀积第二隔离介质，得到所述源区和所述漏区。
10.根据权利要求7所述的方法，其特征在于，所述栅极材料包括：氮化钛TiN。
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