CN103811535B - 保护半导体鳍不受侵蚀的结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种保护半导体鳍不受侵蚀的电介质金属化合物衬层，其可在形成可去除栅极结构前沉积在半导体鳍上。在图案化可去除栅极结构和栅极间隙壁期间，电介质金属化合物衬层保护半导体鳍。电介质金属化合物衬层可在形成源极区域和漏极区域以及置换栅极结构前去除。作为选择，电介质金属化合物衬层可沉积在半导体鳍和栅极堆叠上，并且可在形成栅极间隙壁后去除。此外，电介质金属化合物衬层可沉积在半导体鳍和可去除栅极结构上，并且可在形成栅极间隙壁且去除可去除栅极结构后去除。在每个实施例中，在形成栅极间隙壁期间，电介质金属化合物衬层可保护半导体鳍。
Description
技术领域
本发明涉及半导体结构，特别涉及用于保护半导体鳍在工艺步骤期间不受侵蚀的结构及其制造方法。
背景技术
在鳍型场效晶体管的制造过程中，半导体鳍可能受到很重的侵蚀，并且在用于形成栅极间隙壁的各向异性蚀刻工艺期间填充鳍之间的空间的绝缘层可能严重受损。半导体鳍的侵蚀可能导致很差地限定源极区和漏极区域且导致鳍型场效晶体管的器件性能的有害劣化。
发明内容
电介质金属化合物衬层可在形成可去除栅极结构前沉积在半导体鳍上。在图案化可去除栅极结构和栅极间隙壁期间，电介质金属化合物衬层保护半导体鳍。电介质金属化合物衬层可在形成源极和漏极区域和置换栅极结构前去除。作为选择，电介质金属化合物衬层可沉积在半导体鳍和栅极堆叠上，并且可在形成栅极间隙壁后去除。此外，电介质金属化合物衬层可沉积在半导体鳍和可去除栅极结构上，并且可在形成栅极间隙壁且去除可去除栅极结构后去除。在每个实施例中，在形成栅极间隙壁期间，电介质金属化合物衬层可保护半导体鳍。
根据本发明的一个方面，一种半导体结构包括设置在基板上的半导体鳍以及栅极电介质和栅极电极的栅极堆叠。栅极堆叠跨越半导体鳍的一部分。半导体结构还包括横向围绕栅极堆叠的栅极间隙壁以及接触半导体鳍的顶表面和侧壁表面、栅极堆叠的侧壁的一部分以及栅极间隙壁的底表面的电介质金属化合物部分。
根据本发明的另一个方面，提供形成半导体结构的方法。半导体鳍形成在基板上。电介质金属化合物衬层直接沉积在半导体鳍的表面上。跨越半导体鳍的可去除栅极结构形成在电介质金属化合物衬层之上。栅极间隙壁形成在电介质金属化合物衬层和可去除栅极结构上。电介质金属化合物衬层的部分在形成栅极间隙壁后去除。电介质金属化合物衬层在栅极间隙壁之下的留下部分构成电介质金属化合物部分。
根据本发明的再一个方面，提供形成半导体结构的另一个方法。半导体鳍形成在基板上。然后形成跨越半导体鳍的栅极结构。电介质金属化合物衬层直接沉积在半导体鳍和栅极结构的表面上。栅极间隙壁形成在电介质金属化合物衬层上以及栅极结构周围。电介质金属化合物衬层的部分采用栅极间隙壁为蚀刻掩模而去除。电介质金属化合物衬层在栅极间隙壁之下的留下部分构成电介质金属化合物部分。
附图说明
图1A是根据本发明第一实施例在形成选择性电介质盖层和多个鳍限定掩模结构后第一示范性半导体结构的俯视图。
图1B是第一示范性半导体结构沿着图1A的垂直平面B-B’剖取的垂直截面图。
图1C是第一示范性半导体结构沿着图1A的垂直平面C-C’剖取的垂直截面图。
图1D是第一示范性半导体结构沿着图1A的垂直平面D-D’剖取的垂直截面图。
图2A是根据本发明第一实施例在将半导体材料层图案化为多个半导体鳍后第一示范性半导体结构的俯视图。
图2B是第一示范性半导体结构沿着图2A的垂直平面B-B’剖取的垂直截面图。
图2C是第一示范性半导体结构沿着图2A的垂直平面C-C’剖取的垂直截面图。
图2D是第一示范性半导体结构沿着图2A的垂直平面D-D’剖取的垂直截面图。
图3A是根据本发明第一实施例在形成电介质金属化合物衬层后第一示范性半导体结构的俯视图。
图3B是第一示范性半导体结构沿着图3A的垂直平面B-B’剖取的垂直截面图。
图3C是第一示范性半导体结构沿着图3A的垂直平面C-C’剖取的垂直截面图。
图3D是第一示范性半导体结构沿着图3A的垂直平面D-D’剖取的垂直截面图。
图4A是根据本发明第一实施例在形成可去除栅极结构后第一示范性半导体结构的俯视图。
图4B是第一示范性半导体结构沿着图4A的垂直平面B-B’剖取的垂直截面图。
图4C是第一示范性半导体结构沿着图4A的垂直平面C-C’剖取的垂直截面图。
图4D是第一示范性半导体结构沿着图4A的垂直平面D-D’剖取的垂直截面图。
图5A是根据本发明第一实施例在形成邻接电介质材料层后第一示范性半导体结构的俯视图。
图5B是第一示范性半导体结构沿着图5A的垂直平面B-B’剖取的垂直截面图。
图5C是第一示范性半导体结构沿着图5A的垂直平面C-C’剖取的垂直截面图。
图5D第一示范性半导体结构沿着图5A的垂直平面D-D’剖取的垂直截面图。
图6A是根据本发明第一实施例在形成栅极间隙壁后第一示范性半导体结构的俯视图。
图6B是第一示范性半导体结构沿着图6A的垂直平面B-B’剖取的垂直截面图。
图6C是第一示范性半导体结构沿着图6A的垂直平面C-C’剖取的垂直截面图。
图6D是第一示范性半导体结构沿着图6A的垂直平面D-D’剖取的垂直截面图。
图7A是根据本发明第一实施例在去除电介质金属化合物层的物理暴露部分后第一示范性半导体结构的俯视图。
图7B是第一示范性半导体结构沿着图7A的垂直平面B-B’剖取的垂直截面图。
图7C是第一示范性半导体结构沿着图7A的垂直平面C-C’剖取的垂直截面图。
图7D是第一示范性半导体结构沿着图7A的垂直平面D-D’剖取的垂直截面图。
图8A是根据本发明第一实施例在形成抬升源极区域和抬升漏极区域后第一示范性半导体结构的俯视图。
图8B是第一示范性半导体结构沿着图8A的垂直平面B-B’剖取的垂直截面图。
图8C是第一示范性半导体结构沿着图8A的垂直平面C-C’剖取的垂直截面图。
图8D是第一示范性半导体结构沿着图8A的垂直平面D-D’剖取的垂直截面图。
图9A是根据本发明第一实施例的在沉积平坦化电介质层并对其平坦化后第一示范性半导体结构的俯视图。
图9B是第一示范性半导体结构沿着图9A的垂直平面B-B’剖取的垂直截面图。
图9C是第一示范性半导体结构沿着图9A的垂直平面C-C’剖取的垂直截面图。
图9D是第一示范性半导体结构沿着图9A的垂直平面D-D’剖取的垂直截面图。
图10A是根据本发明第一实施例在去除可去除栅极结构后第一示范性半导体结构的俯视图。
图10B是第一示范性半导体结构沿着图10A的垂直平面B-B’剖取的垂直截面图。
图10C是第一示范性半导体结构沿着图10A的垂直平面C-C’剖取的垂直截面图。
图10D是第一示范性半导体结构沿着图10A的垂直平面D-D’剖取的垂直截面图。
图11A是根据本发明第一实施例在形成置换栅极结构和各种接触通孔结构后第一示范性半导体结构的俯视图。
图11B是第一示范性半导体结构沿着图11A的垂直平面B-B’剖取的垂直截面图。
图11C是第一示范性半导体结构沿着图11A的垂直平面C-C’剖取的垂直截面图。
图11D是第一示范性半导体结构沿着图11A的垂直平面D-D’剖取的垂直截面图。
图12A是根据本发明第二实施例在形成栅极电介质和栅极电极后第二示范性半导体结构的俯视图。
图12B是第二示范性半导体结构沿着图12A的垂直平面B-B’剖取的垂直截面图。
图12C是第二示范性半导体结构沿着图12A的垂直平面C-C’剖取的垂直截面图。
图12D是第二示范性半导体结构沿着图12A的垂直平面D-D’剖取的垂直截面图。
图13A是根据本发明第二实施例在形成电介质金属化合物层后第二示范性半导体结构的俯视图。
图13B是第二示范性半导体结构沿着图13A的垂直平面B-B’剖取的垂直截面图。
图13C是第二示范性半导体结构沿着图13A的垂直平面C-C’剖取的垂直截面图。
图13D是第二示范性半导体结构沿着图13A的垂直平面D-D’剖取的垂直截面图。
图14A是根据本发明第二实施例在形成邻接电介质材料层后第二示范性半导体结构的垂直截面图。
图14B是第二示范性半导体结构沿着图14A的垂直平面B-B’剖取的垂直截面图。
图14C是第二示范性半导体结构沿着图14A的垂直平面C-C’剖取的垂直截面图。
图14D是第二示范性半导体结构沿着图14A的垂直平面D-D’剖取的垂直截面图。
图15A是根据本发明第二实施例在形成栅极间隙壁后第二示范性半导体结构的俯视图。
图15B是第二示范性半导体结构沿着图15A的垂直平面B-B’剖取的垂直截面图。
图15C是第二示范性半导体结构沿着图15A的垂直平面C-C’剖取的垂直截面图。
图15D是第二示范性半导体结构沿着图15A的垂直平面D-D’剖取的垂直截面图。
图16A是根据本发明第二实施例在形成抬升源极区域和抬升漏极区域后第二示范性半导体结构的俯视图。
图16B是第二示范性半导体结构沿着图16A的垂直平面B-B’剖取的垂直截面图。
图16C是第二示范性半导体结构沿着图16A的垂直平面C-C’剖取的垂直截面图。
图16D是第二示范性半导体结构沿着图16A的垂直平面D-D’剖取的垂直截面图。
图17A是根据本发明第二实施例在形成各种接触通孔结构后第二示范性半导体结构的俯视图。
图17B是第二示范性半导体结构沿着图17A的垂直平面B-B’剖取的垂直截面图。
图17C是第二示范性半导体结构沿着图17A的垂直平面C-C’剖取的垂直截面图。
图17D是第二示范性半导体结构沿着图17A的垂直平面D-D’剖取的垂直截面图。
图18A是根据本发明第三实施例在形成可去除栅极结构、电介质金属化合物部分、栅极间隙壁、抬升源极区域和抬升漏极区域后第三示范性半导体结构的俯视图。
图18B是第三示范性半导体结构沿着图18A的垂直平面B-B’剖取的垂直截面图。
图18C是第三示范性半导体结构沿着图18A的垂直平面C-C’剖取的垂直截面图。
图18D是第三示范性半导体结构沿着图18A的垂直平面D-D’剖取的垂直截面图。
图19A是根据本发明第三实施例在沉积平坦化电介质层且对其进行平坦化后第三示范性半导体结构的俯视图。
图19B是第三示范性半导体结构沿着图19A的垂直平面B-B’剖取的垂直截面图。
图19C是第三示范性半导体结构沿着图19A的垂直平面C-C’剖取的垂直截面图。
图19D是第三示范性半导体结构沿着图19A的垂直平面D-D’剖取的垂直截面图。
图20A是根据本发明第三实施例在形成栅极空腔后第三示范性半导体结构的俯视图。
图20B是第三示范性半导体结构沿着图20A的垂直平面B-B’剖取的垂直截面图。
图20C是第三示范性半导体结构沿着图20A的垂直平面C-C’剖取的垂直截面图。
图20D是第三示范性半导体结构沿着图20A的垂直平面D-D’剖取的垂直截面图。
图21A是根据本发明第三实施例在形成置换栅极结构和各种接触通孔结构后第三示范性半导体结构的俯视图。
图21B是第三示范性半导体结构沿着图21A的垂直平面B-B’剖取的垂直截面图。
图21C是第三示范性半导体结构沿着图21A的垂直平面C-C’剖取的垂直截面图。
图21D是第三示范性半导体结构沿着图21A的垂直平面D-D’剖取的垂直截面图。
具体实施方式
如上所述，本发明涉及用于保护半导体鳍在工艺步骤期间不受侵蚀的结构及其制造方法。现在参考附图详细描述本发明的各方面。应注意，相同的附图标记表示不同实施例之间的类似元件。附图不必按比例绘制。
参见图1A、1B、1C和1D，根据本发明第一实施例的第一示范性半导体结构包括绝缘体上半导体（SOI）基板。SOI基板可包括从底部到顶部的操作基板10、埋设的绝缘体层20和顶部半导体层30L的堆叠。尽管本文示出了采用SOI基板的实施例，但是本发明的方法也可采用体半导体基板。在本文中可清楚地预期到这样的变化。
操作基板10可包括半导体材料、导电材料和/或电介质材料。操作基板10对埋设的绝缘体层20和顶部半导体层30L提供机械支撑。操作基板10的厚度可为30微米至2mm，尽管也可采用更小和更大的厚度。
埋设的绝缘体层20是绝缘体层，并且包括电介质材料，例如，氧化硅、氮化硅、氮氧化硅或其组合。埋设的绝缘体层20的厚度可为50nm至5微米，尽管也可采用更小和更大的厚度。
顶部半导体层30L是包括半导体材料的半导体材料层。半导体材料可为元素半导体材料或者化合物半导体材料。例如，半导体材料可为硅、锗、硅-锗合金或硅-碳合金。半导体材料可掺杂有p型掺杂剂和/或n型掺杂剂或可不掺杂。半导体材料可为单晶半导体材料、多晶半导体材料或非晶半导体材料。在一个实施例中，半导体材料可为硅。在一个实施例中，半导体材料可为单晶硅。顶部半导体层30L的厚度可为10nm至500nm，尽管也可采用更小和更大的厚度。
选择性电介质盖层40L可形成在顶部半导体层30L的顶表面上。选择性电介质盖层40L包括电介质材料，其例如可为氧化硅、氮氧化硅、电介质金属氧化物或其组合。选择性电介质盖层40L例如可通过化学气相沉积（CVD）形成或者通过采用热氧化、热氮化、等离子体氧化、等离子体氮化或其组合转化顶部半导体层30L的最顶部分形成。选择性电介质盖层40L的厚度可为1nm至20nm，尽管也可采用更小和更大的厚度。
多个鳍限定掩模结构42可形成在顶部半导体层30L之上。多个鳍限定掩模结构42可直接形成在选择性电介质盖层40L（如果存在）上。多个鳍限定掩模结构42是覆盖顶部半导体层30L的随后转换成半导体鳍的区域的掩模结构。因此，多个鳍限定掩模结构42随后用于限定半导体鳍的面积。多个鳍限定掩模结构42可包括电介质材料，例如，氮化硅、氧化硅和氮氧化硅。
多个鳍限定掩模结构42例如可通过沉积平面电介质材料层且光刻图案化电介质材料层而形成。平面电介质材料层例如可通过化学气相沉积（CVD）而沉积。平面电介质材料层的厚度可为5nm至100nm，尽管也可采用更小和更大的厚度。
平面电介质材料层可随后图案化为形成多个鳍限定掩模结构42。在一个实施例中，多个鳍限定掩模结构42中的每个鳍限定掩模结构42可沿着长度方向（例如，B-B’平面或C-C’平面的水平方向）横向延伸。如本文所用，结构的长度方向是指结构的极值部分沿其延伸的方向。此外，多个鳍限定掩模结构42中的每个鳍限定掩模结构42可具有一对侧壁，其沿着宽度方向分开，宽度方向垂直于长度方向。在一个实施例中，多个鳍限定掩模结构42中的每个鳍限定掩模结构42可具有矩形的水平截面区域。在一个实施例中，多个鳍限定掩模结构42中的鳍限定掩模结构42可具有相同的宽度w。
参见图2A、2B、2C和2D，多个鳍限定掩模结构42中的图案通过各向异性蚀刻转移到选择性电介质盖层40L和顶部半导体层30L中。选择性电介质盖层40L的剩余部分这里称为选择性电介质鳍盖40，并且顶部半导体层30L的剩余部分构成半导体鳍30。选择性电介质鳍盖40和半导体鳍30的垂直侧壁可基本上在垂直方向上一致。如本文所用，如果第一表面和第二表面是在相同的垂直平面内，第一表面与第二表面在垂直方向上一致。如本文所用，如果第一表面和第二表面之间的横向距离小于第一表面的均方根粗糙度和第二表面的均方根粗糙度之和，第一表面与第二表面基本上在垂直方向上一致。多个鳍限定掩模结构42可在各向异性蚀刻期间去除，或者可在各向异性蚀刻后采用选择性蚀刻工艺去除，所述选择性蚀刻工艺相对于半导体鳍30和选择性电介质鳍盖40的材料选择性地去除多个鳍限定掩模结构42的材料。
参见图3A、3B、3C和3D，电介质金属化合物衬层45L直接沉积在半导体鳍30和选择性电介质鳍盖40的表面上作为邻接材料层。电介质金属化合物衬层45L包括电介质金属化合物，即包括含金属化合物的电介质材料。
在一个实施例中，电介质金属化合物衬层45L包括电介质金属氧化物或电介质金属氮氧化物，例如，HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其硅酸盐及其合金。x的每个值独立地为0.5至3，并且y的每个值独立地为0至2。在一个实施例中，电介质金属氧化物或电介质金属氮氧化物可具有大于8.0的介电常数。
电介质金属化合物衬层45L的厚度可为0.6nm至10nm，尽管也可采用更小和更大的厚度。在一个实施例中，电介质金属化合物衬层45L可通过本领域熟知的方法沉积，例如，包括化学气相沉积（CVD）、物理气相沉积（PVD）、分子束沉积（MBD）、脉冲激光沉积（PLD）、液体源雾化化学沉积（LSMCD）、原子层沉积（ALD）等。在一个实施例中，电介质金属化合物衬层45L可形成为整体具有相同厚度的共形材料层。
参见图4A、4B、4C和4D，可形成可去除栅极结构。可去除栅极结构可包括可去除栅极材料部分53和可去除栅极盖部分55的垂直堆叠。可去除栅极结构（53、55）可这样形成，例如，沉积可去除栅极材料层（未示出）和可去除栅极盖层（未示出），随后光刻图案化可去除栅极材料层和可去除栅极盖层。可去除栅极材料层在光刻图案化后的剩余部分构成可去除栅极材料部分53，并且可去除栅极盖层在光刻图案化后的剩余部分构成可去除栅极盖部分55。
可去除栅极材料层包括相对于电介质金属化合物衬层45L的材料选择性去除的材料。在此情况下，可去除栅极材料层可包括半导体材料、与电介质金属化合物衬层45L的材料不同的电介质材料或者金属材料。可用于可去除栅极材料层的示范性半导体材料包括硅、锗、硅锗合金、硅碳合金、化合物半导体材料或其组合。可去除栅极材料层例如可通过化学气相沉积（CVD）而沉积。如在平面表面之上测量，可去除栅极材料层的厚度可为50nm至600nm，尽管也可采用更小和更大的厚度。
可去除栅极盖层可包括能用作随后所采用的平坦化工艺的停止层的材料。例如，可去除栅极盖层可包括氮化硅、氧化硅、氮氧化硅或其组合。可去除栅极盖层的厚度可为20nm至300nm，尽管也可采用更小和更大的厚度。
光致抗蚀剂层（未示出）可涂覆在从底部到顶部的可去除栅极材料层和可去除栅极盖层的堆叠之上。光致抗蚀剂层可随后图案化成栅极图案，该栅极图案可包括布置为垂直于半导体鳍30并与之相交的线。可去除栅极材料层和可去除栅极盖层的物理暴露部分，即可去除栅极材料层和可去除栅极盖层没有被图案化光致抗蚀剂层覆盖的部分例如通过蚀刻去除，该蚀刻可为各向异性蚀刻。包括可去除栅极材料部分53和可去除栅极盖部分55的堆叠的可去除栅极结构（53、55）跨越(straddle)半导体鳍30和电介质金属化合物衬层45L的中间部分。
选择性地，可采用可去除栅极结构（53、55）作为自对准注入掩模执行离子注入，例如，源极/漏极延伸离子注入和晕轮离子注入。
参见图5A、5B、5C和5D，邻接电介质材料层56L沉积在可去除栅极结构（53、55）和电介质金属化合物衬层45L的物理暴露表面上。邻接电介质材料层56L包括电介质材料，例如，氧化硅、氮化硅或氮氧化硅。邻接电介质材料层56L例如可通过化学气相沉积（CVD）或原子层沉积（ALD）而沉积。电介质材料层56L的厚度可为3nm至100nm，尽管也可采用更小和更大的厚度。
参见图6A、6B、6C和6D，执行各向异性蚀刻，以去除邻接电介质材料层56L的水平部分，并且自从可去除栅极结构（53、55）的侧壁突出超过邻接电介质材料层56L的厚度的半导体鳍30的侧壁部分去除邻接电介质材料层56L的垂直部分。换言之，邻接电介质材料层56L采用电介质金属化合物衬层45L作为蚀刻停止层而被各向异性蚀刻。邻接电介质材料层56L的剩余垂直部分构成栅极间隙壁56，其是横向围绕可去除栅极结构（53、55）的邻接电介质材料部分。栅极间隙壁56的所有底表面接触电介质金属化合物衬层45L。栅极间隙壁56的所有侧壁内表面接触可去除栅极结构（53、55）。因此，栅极间隙壁56直接形成在电介质金属化合物衬层45L和可去除栅极结构（53、55）上。
电介质金属化合物衬层45L在形成栅极间隙壁56的全部蚀刻工艺中保护半导体鳍30。为了从半导体鳍30的侧壁去除邻接电介质材料层56L的垂直部分，邻接电介质材料层56L的材料必须凹陷至少半导体鳍30的高度（或者，如果选择性电介质鳍盖40存在，凹陷至少半导体鳍30和选择性电介质鳍盖40的高度之和）。各向异性蚀刻的蚀刻化学反应选择为使电介质金属化合物衬层45L耐受形成栅极间隙壁56的蚀刻化学反应。本领域已经知晓相对于电介质金属氧化物或电介质金属氮氧化物选择性地去除氧化硅、氮化硅、氮氧化硅的蚀刻化学反应。
参见图7A、7B、7C和7D，相对于半导体鳍30的半导体材料选择性地去除电介质金属化合物层56L的物理暴露部分。可采用各向同性蚀刻或各向异性蚀刻。在一个实施例中，可采用相对于半导体鳍30的半导体材料选择性地去除电介质金属氧化物或电介质金属氮氧化物的各向同性湿蚀刻或各向同性干蚀刻。相对于半导体材料选择性的去除电介质金属氧化物或电介质金属氮氧化物的蚀刻化学反应是本领域已知的。在一个实施例中，栅极间隙壁56和可去除栅极结构（53、55）的组合可用作蚀刻掩模。
电介质金属化合物衬层45L在栅极间隙壁56之下的剩余部分构成电介质金属化合物部分45。在一个实施例中，电介质金属化合物部分45的外周边可与栅极间隙壁56的外周边基本上在垂直方向上一致。半导体鳍30的半导体表面在去除电介质金属化合物衬层45L的物理暴露部分后被物理暴露。
参见图8A、8B、8C和8D，抬升源极区域33和抬升漏极区域35例如可通过选择性沉积半导体材料而选择性形成。在选择性沉积期间，包括半导体前驱体材料的至少一个反应物和至少一个蚀刻剂同时或交替地流入包括第一示范性半导体结构的工艺室，使得半导体材料沉积在半导体鳍30的半导体表面上，而不使半导体材料在电介质表面上成核，电介质表面例如为栅极间隙壁56的表面和可去除栅极盖部分55的表面。在一个实施例中，选择性沉积可为选择性外延，并且抬升源极区域33和抬升漏极区域35可包括单晶半导体材料。
抬升源极区域33和抬升漏极区域35的半导体材料可用导电类型为p型或n型的掺杂剂以原位掺杂方式沉积。抬升源极区域33和抬升漏极区域35的导电类型可为与图2A、2B、2C和2D的工艺步骤中提供的半导体鳍30的导电类型相反的类型。作为选择，抬升源极区域33和抬升漏极区域35的半导体材料可沉积为本征半导体材料且随后用掺杂剂掺杂。
参见图9A、9B、9C和9D，平坦化电介质层60沉积在可去除栅极结构（53、55）和栅极间隙壁56之上，且随后平坦化。平坦化电介质层60包括成分与可去除栅极盖部分55不同的电介质材料。平坦化电介质层60例如可包括氧化硅、氮化硅或者有孔或无孔有机硅酸盐玻璃（OSG）。在一个实施例中，平坦化电介质层60可采用可去除栅极盖部分55作为停止结构而平坦化。在此情况下，平坦化电介质层60的顶表面与可去除栅极盖部分55的顶表面共面。
参见图10A、10B、10C和10D，可去除栅极结构（53、55）通过至少一个蚀刻相对于半导体鳍30的半导体材料和平坦化电介质层60的电介质材料而被选择性地去除。栅极空腔49形成在从其去除可去除栅极结构（53、55）的空间中。可选择性地去除在栅极空腔49下的电介质鳍盖40的物理暴露部分。
从栅极空腔49之下去除电介质金属化合物部分45的物理暴露分支部分。在一个实施例中，电介质金属化合物部分45的剩余部分的内周边可与栅极间隙壁56的内侧壁和平坦化电介质层60的侧壁基本上在垂直方向上一致。在一个实施例中，电介质金属化合物部分45可在这里具有孔，并且因此，可与具有一个孔的圆环面同形（homeomorphic），即可连续地伸展成圆环面的形状而不形成或损坏孔。
参见图11A、11B、11C和11D，可形成置换栅极结构和各种接触通孔结构。置换栅极结构包括栅极电介质52和栅极电极54。栅极电介质52可包括本领域已知的任何栅极电介质材料。在一个实施例中，栅极电介质52可包括电介质金属氧化物、电介质金属氮氧化物或其硅酸盐。在一个实施例中，栅极电介质52可与电介质金属化合物部分45具有不同的成分，和/或可与电介质金属化合物部分45具有不同的厚度。
栅极电极54包括至少一个导电材料，其可包括本领域已知的至少一个导电金属化合物材料和/或至少一个掺杂的半导体材料。
各种接触通孔结构可这样形成：形成通过平坦化电介质层60的接触通孔，并且用至少一个导电材料填充接触通孔。可选地，诸如金属硅化物材料的金属半导体合金（未示出）可形成在至少一个接触通孔的底部。各种接触通孔结构例如可包括源极侧接触通孔结构62和漏极侧接触通孔结构64。
第一示范性半导体结构包括至少一个半导体鳍30，其设置在为绝缘体层的埋设的绝缘体层20上。此外，第一示范性半导体结构包括栅极电介质52和栅极电极54的栅极堆叠（52、54）。栅极堆叠（52、54）跨越至少一个半导体鳍30的每一个的一部分。第一示范性半导体结构还包括横向围绕栅极堆叠（52、54）的栅极间隙壁56。此外，第一示范性半导体结构包括电介质金属化合物部分45，其接触至少一个半导体鳍30的每一个的顶表面和侧壁表面、栅极堆叠（52、54）的侧壁的一部分（即下部）以及栅极间隙壁56的底面。
栅极间隙壁56接触栅极堆叠（52、54）的侧壁的另一部分（即上部）。具体而言，栅极电介质52可为U状栅极电介质，接触栅极间隙壁56的所有内侧壁以及电介质金属化合物部分45的所有内侧壁。在此情况下，电介质金属化合物部分45接触U状栅极电介质的垂直分支部分的下部，并且栅极间隙壁56接触U状栅极电介质的垂直分支部分的上部。
栅极电介质52可与电介质金属化合物部分45具有不同的成分或不同的厚度。在一个实施例中，电介质金属化合物部分45的外周边与栅极间隙壁56的外周边基本上在垂直方向上一致，电介质金属化合物部分45的内周边与栅极间隙壁56的内周边基本上在垂直方向上一致。
参见图12A、12B、12C、12D，根据本发明第二实施例的第二示范性半导体结构可通过在图2A、2B、2C和2D的第一示范性半导体结构上形成栅极结构而得到。栅极结构是垂直栅极堆叠，包括栅极电介质52、栅极电极54和可去除栅极盖部分。
栅极结构（52、54、55）可这样形成，例如，沉积栅极电介质层（未示出）、栅极电极层（未示出）和可去除栅极盖层（未示出），并且随后光刻图案化可去除栅极盖层、栅极电极层和栅极电介质层。栅极电介质层在光刻图案化后的剩余部分构成栅极电介质52，栅极电极层在光刻图案化后的剩余部分构成栅极电极54，并且可去除栅极盖层在光刻图案化后的剩余部分构成可去除栅极盖部分55。
栅极电介质52可包括本领域已知的任何栅极电介质材料。在一个实施例中，栅极电介质52可包括电介质金属氧化物或电介质金属氮氧化物，它们可为介电常数大于7.9的高介电常数（高k）材料。
栅极电极54包括至少一个导电材料，其可包括金属材料或掺杂的半导体材料。栅极电极54可包括本领域已知的功函数金属。
可去除栅极盖层可包括能用作随后采用的平坦化工艺的停止层的材料。例如，可去除栅极盖层可包括氮化硅、氧化硅、氮氧化硅或其组合。可去除栅极盖层的厚度可为20nm至300nm，尽管也可采用更小和更大的厚度。
光致抗蚀剂层（未示出）可涂覆在从底部到顶部的栅极电介质层、栅极电极层和可去除栅极盖层的堆叠之上。光致抗蚀剂层可随后图案化成栅极图案，该栅极图案可包括布设为垂直于半导体鳍30并与之相交的线。可去除栅极材料层和可去除栅极盖层的物理暴露部分，即可去除栅极材料层和可去除栅极盖层没有被图案化的光致抗蚀剂层覆盖的部分，例如通过蚀刻去除，该蚀刻可为各向异性蚀刻。栅极结构（52、54、55）跨越半导体鳍30的中间部分。
可选地，可采用栅极结构（52、54、55）作为自对准注入掩模执行离子注入，例如，源极/漏极延伸离子注入和晕轮离子注入。
参见图13A、13B、13C和13D，电介质金属化合物衬层45L直接设置在半导体鳍30和选择性电介质鳍盖40的表面上以及栅极结构（52、54、55）的物理暴露表面上作为邻接材料层。电介质金属化合物衬层45L包括电介质金属化合物，即包括含金属化合物的电介质材料。在一个实施例中，电介质金属化合物衬层45L包括与第一实施例相同的电介质材料。电介质金属化合物衬层45L的厚度可为0.6nm至10nm，尽管也可采用更小和更大的厚度。电介质金属化合物衬层45L可采用与第一实施例相同的沉积方法沉积。在一个实施例中，电介质金属化合物衬层45L可形成为整体具有相同厚度的共形材料层。
可选地，可采用栅极结构（52、54、55）作为自对准注入掩模执行离子注入，例如，源极/漏极离子注入。
参见图14A、14B、14C和14D，邻接电介质材料层56L沉积在电介质金属化合物衬层45L的顶表面和侧壁表面上。具体而言，邻接电介质材料层56L沉积在电介质金属化合物衬层45的所有顶表面和外侧壁表面上。邻接电介质材料层56L包括电介质材料，例如，氧化硅、氮化硅或氮氧化硅。邻接电介质材料层56L例如可通过化学气相沉积（CVD）或原子层沉积（ALD）沉积。电介质材料层56L的厚度可为3nm至100nm，尽管也可采用更小和更大的厚度。
参见图15A、15B、15C和15D，执行各向异性蚀刻，以去除邻接电介质材料层56L的水平部分，并且自从栅极结构（52、54、55）的侧壁横向突出超过邻接电介质材料层56L的厚度和邻接电介质材料层56L的厚度之和的半导体鳍30的侧壁部分去除邻接电介质材料层56L的垂直部分。换言之，邻接电介质材料层56L采用电介质金属化合物衬层45L作为蚀刻停止层而被各向异性蚀刻。邻接电介质材料层56L的剩余垂直部分构成栅极间隙壁56，其是横向围绕栅极结构（52、54、55）的邻接电介质材料部分。栅极间隙壁56的所有底表面接触电介质金属化合物衬层45L。栅极间隙壁56的所有内侧壁表面接触电介质金属化合物衬层45L。因此，栅极间隙壁56直接形成在电介质金属化合物衬层45L上。
电介质金属化合物衬层45L在形成栅极间隙壁56的整个蚀刻过程中保护半导体鳍30。为了在与栅极结构（52、54、55）分隔超过邻接电介质材料层56L的厚度和邻接电介质材料层56L的厚度之和的区域中去除邻接电介质材料层56L的垂直部分，邻接电介质材料层56L的材料必须凹陷至少半导体鳍30的高度（或者，如果选择性电介质鳍盖40存在，凹陷至少半导体鳍30的高度和选择性电介质鳍盖40的高度之和）。各向异性蚀刻的蚀刻化学反应选择为使电介质金属化合物衬层45L耐受形成栅极间隙壁56的蚀刻化学反应。相对于电介质金属氧化物或电介质金属氮氧化物选择性去除氧化硅、氮化硅、氮氧化硅的蚀刻化学反应是本领域已知的。
参见图16A、16B、16C和16D，电介质金属化合物层56L的物理暴露部分相对于半导体鳍30的半导体材料被选择性地去除。可采用各向同性蚀刻或各向异性蚀刻。在一个实施例中，可采用相对于半导体鳍30的半导体材料选择性地去除电介质金属氧化物或电介质金属氮氧化物的各向同性湿蚀刻或各向同性干蚀刻。相对于半导体材料选择性的去除电介质金属氧化物或电介质金属氮氧化物的蚀刻化学反应是本领域已知的。在一个实施例中，栅极间隙壁56可用作蚀刻掩模。
电介质金属化合物衬层45L在栅极间隙壁56之下的剩余部分构成电介质金属化合物部分45。在一个实施例中，电介质金属化合物部分45的外周边可与栅极间隙壁56的外周边基本上在垂直方向上一致。半导体鳍30的半导体表面在去除电介质金属化合物衬层45L的物理暴露部分后被物理地暴露。
参见图17A、17B、17C和17D，抬升源极区域33和抬升漏极区域35例如可采用与第一实施例相同的方法通过选择性沉积半导体材料而选择性地形成。可去除栅极盖部分55可随后相对于栅极电极54以及抬升源极33和抬升漏极35的半导体材料而选择性地去除。
平坦化电介质层60沉积在栅极电极和栅极间隙壁56之上，并且随后被平坦化。平坦化电介质层60例如可包括氧化硅、氮化硅或者有孔或无孔有机硅酸盐玻璃（OSG）。各种接触通孔结构可形成为通过平坦化电介质层60以对鳍型场效晶体管的各种元件提供电接触。各种接触通孔结构例如可包括源极侧通孔结构62、漏极侧通孔结构64和栅极侧接触通孔结构66。
第二示范性半导体结构包括设置在埋设的绝缘体层20上的至少一个半导体鳍30，埋设的绝缘体层20为绝缘体层。此外，第二示范性半导体结构包括栅极电介质52和栅极电极54的栅极堆叠（52、54）。栅极堆叠（52、54）跨越至少一个半导体鳍30的每一个的一部分。第二示范性半导体结构还包括横向围绕栅极堆叠（52、54）的栅极间隙壁56。此外，第二示范性半导体结构包括电介质金属化合物部分45，其接触至少一个半导体鳍30的每一个的顶表面和侧壁表面、栅极堆叠（52、54）的侧壁的至少一部分以及栅极间隙壁56的底表面。
电介质金属化合物部分45包括与栅极堆叠（52、54）接触的垂直电介质金属化合物分支部分以及接触至少一个半导体鳍30且从栅极堆叠（52、54）横向延伸比垂直电介质金属化合物分支部分更远的水平电介质金属化合物分支部分。
垂直电介质金属化合物分支部分与栅极堆叠（52、54）的所有侧壁接触。栅极间隙壁56与垂直电介质金属化合物分支部分的外侧壁接触。栅极间隙壁56的外周边可与水平电介质金属化合物分支部分的外周边基本上在垂直方向上一致。垂直电介质金属化合物分支部分与栅极电极54接触。
栅极电介质52可与电介质金属化合物部分45具有不同的成分或不同的厚度。在一个实施例中，电介质金属化合物部分45的外周边与栅极间隙壁56的外周边基本上在垂直方向上一致。
参见图18A、18B、18C和18D，根据本发明第三实施例的第三示范性半导体结构得自第二示范性结构，通过形成可去除栅极结构取代第二实施例的栅极结构（52、54、55）。第三实施例的可去除栅极结构（51、53、55）中的可去除栅极材料部分53和可去除栅极盖部分55可包括与第一实施例的可去除栅极结构（53、55）相同的材料且可由与其相同的方法形成。可选地，可去除栅极结构（51、53、55）可包括可去除栅极电介质51，其可形成在可去除栅极材料部分53和至少一个半导体鳍30之间，以便在随后的工艺步骤中去除可去除栅极材料部分53，而不去除至少一个半导体鳍30。在此情况下，图1A-1D和2A-2D的工艺步骤之后可沉积可去除栅极电介质层。图4A-4D的工艺步骤可修改为增加可去除栅极电介质层的图案化，从而形成可去除栅极电介质51。随后，图13A-13D、14A-14D、15A-15D和16A-16D的工艺步骤可执行为提供图18A-18D的第三示范性半导体结构。可去除栅极电介质层例如可通过沉积氧化硅、氮化硅或氮氧化硅而形成。可去除栅极电介质层例如可通过化学气相沉积（CVD）而沉积，并且可具有0.6nm至6nm的厚度，尽管也可采用更小和更大的厚度。
参见图19A、19B、19C和19D，图9A、9B、9C和9D的工艺步骤可执行为沉积平坦化电介质层60且对其进行平坦化。
参见图20A、20B、20C和20D，图10A、10B、10C和10D的工艺步骤可执行为通过相对于平坦化电介质层60选择性的去除可去除栅极结构（51、53、55）而在平坦化电介质层60中形成栅极空腔49。
参见图21A、21B、21C和21D，图11A、11B、11C和11D的工艺步骤可执行为在栅极空腔49中形成置换栅极结构（52、54）且形成通过平坦化电介质层60的各种接触通孔结构（62、64）。
第三示范性半导体结构包括设置在埋设的绝缘体层20上的至少一个半导体鳍30，埋设绝缘体层20为绝缘体层。此外，第三示范性半导体结构包括栅极电介质52和栅极电极54的栅极堆叠（52、54）。栅极堆叠（52、54）跨越至少一个半导体鳍30的每一个的一部分。第三示范性半导体结构还包括横向围绕栅极堆叠（52、54）的栅极间隙壁56。此外，第三示范性半导体结构包括电介质金属化合物部分45，其接触至少一个半导体鳍30的每一个的顶表面和侧壁表面、栅极堆叠（52、54）的侧壁的至少一部分以及栅极间隙壁56的底表面。
电介质金属化合物部分45包括与栅极堆叠（52、54）接触的垂直电介质金属化合物分支部分以及接触至少一个半导体鳍30且比垂直电介质金属化合物分支部分从栅极堆叠（52、54）横向延伸更远的水平电介质金属化合物分支部分。
垂直电介质金属化合物分支部分与栅极堆叠（52、54）的所有侧壁接触。栅极间隙壁56与垂直电介质金属化合物分支部分的外侧壁接触。栅极间隙壁56的外周边可与水平电介质金属化合物分支部分的外周边基本上在垂直方向上一致。垂直电介质金属化合物分支部分与栅极电极54接触。栅极电介质52可为U状栅极电介质，接触垂直电介质金属化合物分支部分的所有内侧壁。
栅极电介质52可与电介质金属化合物部分45具有不同的成分或不同的厚度。在一个实施例中，电介质金属化合物部分45的外周边与栅极间隙壁56的外周边基本上在垂直方向上一致。
对于本发明的所有实施例，在去除邻接电介质材料层56L的垂直部分以形成栅极间隙壁56的各向异性蚀刻期间，电介质金属化合物层45L保护至少一个半导体鳍30。因此，通过利用电介质金属化合物层45L最小化了至少一个半导体鳍30中半导体材料的侵蚀。
本发明的方法也可与本领域已知的体半导体基板上形成的体鳍型场效晶体管、三栅极结构和/或纳米丝结构结合使用。在本文中可清楚地预期到这样的变化。
尽管已经根据具体实施例对本发明进行了描述，但是考虑上文描述，大量的替代、修改和变化对本领域的技术人员是显而易见的。这里所述实施例的每一个可单独实施或者可与其它实施例结合实施，除非另有特别说明或者明显是矛盾的。从而，本发明旨在包括落入本公开和所附权利要求的范围和精神内的所有这样的替代、修改和变化。
Claims (17)
1.一种半导体结构，包括：
半导体鳍，设置在基板上；
栅极电介质和栅极电极的栅极堆叠，所述栅极堆叠跨越所述半导体鳍的一部分；
栅极间隙壁，横向围绕所述栅极堆叠；以及
电介质金属化合物部分，接触所述半导体鳍的顶表面和侧壁表面、所述栅极堆叠的侧壁的至少一部分以及所述栅极间隙壁的底表面，
其中，栅极间隙壁接触所述栅极堆叠的所述侧壁的另一部分。
2.如权利要求1所述的半导体结构，其中所述栅极电介质是U状栅极电介质，接触所述栅极间隙壁的所有内侧壁和所述电介质金属化合物部分的所有内侧壁。
3.如权利要求1所述的半导体结构，其中所述栅极电介质与所述电介质金属化合物部分具有不同的成分或不同的厚度。
4.如权利要求1所述的半导体结构，其中所述电介质金属化合物部分的外周边与所述栅极间隙壁的外周边在垂直方向上一致，并且所述电介质金属化合物部分的内周边与所述栅极间隙壁的内周边在垂直方向上一致。
5.如权利要求1所述的半导体结构，其中所述电介质金属化合物部分包括：
垂直电介质金属化合物分支部分，与所述栅极堆叠接触；以及
水平电介质金属化合物分支部分，其接触所述半导体鳍，并且比所述垂直电介质金属化合物分支部分从所述栅极堆叠横向延伸更远。
6.如权利要求5所述的半导体结构，其中所述垂直电介质金属化合物分支部分与所述栅极堆叠的所有侧壁接触。
7.如权利要求5所述的半导体结构，其中所述栅极间隙壁与所述垂直电介质金属化合物分支部分的外侧壁接触。
8.如权利要求5所述的半导体结构，其中所述栅极间隙壁的外周边与所述水平电介质金属化合物分支部分的外周边在垂直方向上一致。
9.如权利要求5所述的半导体结构，其中所述垂直电介质金属化合物分支部分与所述栅极电极接触。
10.如权利要求5所述的半导体结构，其中所述栅极电介质是U状栅极电介质，接触所述垂直电介质金属化合物分支部分的所有内侧壁。
11.一种形成半导体结构的方法，包括：
在基板上形成半导体鳍；
直接在所述半导体鳍的表面上沉积电介质金属化合物衬层；
在所述电介质金属化合物衬层之上形成跨越所述半导体鳍的可去除栅极结构；
在所述电介质金属化合物衬层和所述可去除栅极结构上形成栅极间隙壁；以及
在形成所述栅极间隙壁后去除所述电介质金属化合物衬层的一部分，其中所述电介质金属化合物衬层在所述栅极间隙壁之下的剩余部分构成电介质金属化合物部分，
其中，所述半导体鳍的半导体表面在所述电介质金属化合物衬层的所述一部分的所述去除后物理地暴露，其中所述方法还包括通过在所述半导体鳍的所述半导体表面上选择性沉积半导体材料形成抬升源极区域和抬升漏极区域，而不使所述半导体材料在电介质表面上成核。
12.如权利要求11所述的方法，还包括：
在所述可去除栅极结构和所述栅极间隙壁之上沉积平坦化电介质层；以及
通过相对于所述平坦化电介质层选择性地去除所述可去除栅极结构而在所述平坦化电介质层中形成栅极空腔；以及
在所述栅极空腔中形成置换栅极结构。
13.如权利要求11所述的方法，其中采用所述栅极间隙壁和所述可去除栅极结构的组合作为蚀刻掩模去除所述电介质金属化合物衬层的所述一部分。
14.一种形成半导体结构的方法，包括：
在基板上形成半导体鳍；
形成跨越所述半导体鳍的栅极结构；
直接在所述半导体鳍和所述栅极结构的表面上沉积电介质金属化合物衬层；
在所述电介质金属化合物衬层上以及在所述栅极结构周围形成栅极间隙壁；以及
去除所述电介质金属化合物衬层的一部分，其中所述电介质金属化合物衬层在所述栅极间隙壁之下的剩余部分构成电介质金属化合物部分；
其中，所述栅极间隙壁以如下方式形成：
在所述电介质金属化合物衬层的所有顶表面和外侧壁表面上沉积邻接电介质材料层；以及
采用所述电介质金属化合物衬层作为蚀刻停止层而各向异性蚀刻所述邻接电介质材料层，其中所述邻接电介质材料层的剩余部分是所述栅极间隙壁。
15.如权利要求14所述的方法，其中采用所述栅极间隙壁作为蚀刻掩模去除所述电介质金属化合物衬层的所述一部分。
16.如权利要求14所述的方法，其中所述电介质金属化合物部分包括：
垂直电介质金属化合物分支部分，与所述栅极堆叠接触；以及
水平电介质金属化合物分支部分，接触所述半导体鳍并且比所述垂直电介质金属化合物分支部分从所述栅极堆叠横向延伸更远。
17.如权利要求14所述的方法，还包括：
在所述栅极结构和所述栅极间隙壁之上沉积平坦化电介质层；以及
通过相对于所述平坦化电介质层选择性地去除所述栅极结构而在所述平坦化电介质层中形成栅极空腔；以及
在所述栅极空腔中形成置换栅极结构。
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| US9443853B1 (en) * | 2015-04-07 | 2016-09-13 | International Business Machines Corporation | Minimizing shorting between FinFET epitaxial regions |
| US9613958B2 (en) * | 2015-06-10 | 2017-04-04 | International Business Machines Corporation | Spacer chamfering gate stack scheme |
| US10541143B2 (en) * | 2016-03-30 | 2020-01-21 | Intel Corporation | Self-aligned build-up of topographic features |
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| US9741823B1 (en) | 2016-10-28 | 2017-08-22 | Internation Business Machines Corporation | Fin cut during replacement gate formation |
| US10312160B2 (en) * | 2017-05-26 | 2019-06-04 | International Business Machines Corporation | Gate-last semiconductor fabrication with negative-tone resolution enhancement |
| US10243079B2 (en) | 2017-06-30 | 2019-03-26 | International Business Machines Corporation | Utilizing multilayer gate spacer to reduce erosion of semiconductor fin during spacer patterning |
| US11114549B2 (en) * | 2017-11-29 | 2021-09-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure cutting process and structures formed thereby |
| KR102472136B1 (ko) * | 2018-03-12 | 2022-11-30 | 삼성전자주식회사 | 집적회로 소자 |
| CN112106186A (zh) * | 2018-07-05 | 2020-12-18 | 应用材料公司 | 硅化物膜成核 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601725A (zh) * | 2003-09-22 | 2005-03-30 | 国际商业机器公司 | 一种互补金属氧化物半导体及其形成方法 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060154423A1 (en) | 2002-12-19 | 2006-07-13 | Fried David M | Methods of forming structure and spacer and related finfet |
| US20060292765A1 (en) * | 2003-06-26 | 2006-12-28 | Rj Mears, Llc | Method for Making a FINFET Including a Superlattice |
| US20060177977A1 (en) | 2005-02-08 | 2006-08-10 | The Hong Kong University Of Science And Technology | Method for patterning fins and gates in a FinFET device using trimmed hard-mask capped with imaging layer |
| US7589387B2 (en) * | 2005-10-05 | 2009-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | SONOS type two-bit FinFET flash memory cell |
| US7638381B2 (en) | 2005-10-07 | 2009-12-29 | International Business Machines Corporation | Methods for fabricating a semiconductor structure using a mandrel and semiconductor structures formed thereby |
| US20080272437A1 (en) * | 2007-05-01 | 2008-11-06 | Doris Bruce B | Threshold Adjustment for High-K Gate Dielectric CMOS |
| US20090206405A1 (en) * | 2008-02-15 | 2009-08-20 | Doyle Brian S | Fin field effect transistor structures having two dielectric thicknesses |
| US7872303B2 (en) * | 2008-08-14 | 2011-01-18 | International Business Machines Corporation | FinFET with longitudinal stress in a channel |
| US20100267237A1 (en) | 2009-04-20 | 2010-10-21 | Advanced Micro Devices, Inc. | Methods for fabricating finfet semiconductor devices using ashable sacrificial mandrels |
| US8268727B2 (en) | 2009-04-20 | 2012-09-18 | GlobalFoundries, Inc. | Methods for fabricating FinFET semiconductor devices using planarized spacers |
| US7977174B2 (en) | 2009-06-08 | 2011-07-12 | Globalfoundries Inc. | FinFET structures with stress-inducing source/drain-forming spacers and methods for fabricating the same |
| US7993989B2 (en) | 2009-08-13 | 2011-08-09 | International Business Machines Corporation | Vertical spacer forming and related transistor |
| US8716797B2 (en) | 2009-11-03 | 2014-05-06 | International Business Machines Corporation | FinFET spacer formation by oriented implantation |
| US9048260B2 (en) * | 2011-12-31 | 2015-06-02 | Intel Corporation | Method of forming a semiconductor device with tall fins and using hard mask etch stops |
| US8703553B2 (en) * | 2012-05-15 | 2014-04-22 | International Business Machines Corporation | MOS capacitors with a finFET process |
| US8715917B2 (en) * | 2012-10-04 | 2014-05-06 | International Business Machines Corporation | Simultaneous photoresist development and neutral polymer layer formation |
| US8906807B2 (en) * | 2012-10-10 | 2014-12-09 | International Business Machines Corporation | Single fin cut employing angled processing methods |
| US9275911B2 (en) * | 2012-10-12 | 2016-03-01 | Globalfoundries Inc. | Hybrid orientation fin field effect transistor and planar field effect transistor |
| US8969963B2 (en) * | 2012-10-12 | 2015-03-03 | International Business Machines Corporation | Vertical source/drain junctions for a finFET including a plurality of fins |
| US9082853B2 (en) * | 2012-10-31 | 2015-07-14 | International Business Machines Corporation | Bulk finFET with punchthrough stopper region and method of fabrication |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601725A (zh) * | 2003-09-22 | 2005-03-30 | 国际商业机器公司 | 一种互补金属氧化物半导体及其形成方法 |
Also Published As
| Publication number | Publication date |
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| US8809920B2 (en) | 2014-08-19 |
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| US20140124840A1 (en) | 2014-05-08 |
| US20140256106A1 (en) | 2014-09-11 |
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