JP2022022162A - 半導体デバイス用デュアルゲート構造 - Google Patents

半導体デバイス用デュアルゲート構造 Download PDF

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Abstract

【課題】ゲート電極の寄生容量を低減する半導体構造、トランジスタデバイス及び半導体構造を形成するための方法を提供する。【解決手段】半導体構造は、チャネル領域２０４、チャネル領域に隣接するソース領域８０２、ドレイン領域８０６、ドレイン領域に隣接するドリフト領域２０６及びデュアルゲート構造を含む。デュアルゲート構造は、チャネル領域の一部及びドリフト領域の一部にわたる第１のゲート構造５０４を含む。デュアルゲート構造には、ドリフト領域上の第２のゲート構造６も含まれる。【選択図】図８

Description

半導体技術の進歩に伴い、より高い記憶容量、より高速な処理システム、より高いパフォーマンスおよびより低いコストに対する要求が高まっている。これらの要求を満たすために、半導体業界は半導体デバイスの寸法を縮小し続けている。フィンタイプの電界効果トランジスタ（ｆｉｎＦＥＴ）は、デバイスのフットプリントを削減し、デバイスのパフォーマンスを向上させるために開発された。ＦｉｎＦＥＴは、ウェーハの平面に対して垂直に配向されたフィン上に形成されたＦＥＴである。
なお、本願は、米国仮特許出願の利益を請求する。「半導体デバイス用デュアルゲート構造」と題され、２０２０年７月２３日に出願された米国特許出願第６３／０５５，７７９号は、その全体が参照により本明細書に組み込まれる。
本開示の態様は、添付図面を参照して以下の詳細な説明から最もよく理解される。業界の一般的な慣行に従って、様々な機能が一定の縮尺で描かれていないことに注意されさい。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
いくつかの実施形態による、半導体構造の等角図である。 いくつかの実施形態による、デュアルゲート構造を有する半導体デバイスを形成するための方法を示す流れ図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。 いくつかの実施形態による、様々な半導体デバイスの断面図である。以下、具体的な実施形態について添付図面に基づいて説明する。図中、同一、機能的に同一、及び／又は実質的に同一の構成要素には同一の参照符号を付す。
以下の開示は、提供された主題の異なる特徴を実施するための異なる実施形態または例を提供する。以下、本開示を簡略化するために、構成要素及び配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の特徴上の第１の特徴の形成は、第１及び第２の特徴が直接接触して形成される実施形態を含み得、また、第１及び第２の特徴が直接接触しないように、追加の特徴が第１及び第２の特徴の間に配置される実施形態を含み得る。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この反復は、それ自体では、様々な実施形態及び／又は議論された構成の間の関係を指示するものではない。
図に示されているように、ある要素または特徴と別の要素または特徴との関係を説明しやすくするために、「下方」、「下」、「下部」、「上」、「上部」などのような空間的に相対的な用語を本明細書で使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
本明細書で使用される「公称」という用語は、製品又はプロセスの設計段階で設定された、コンポーネント又はプロセス操作の特性又はパラメータの望ましい値又は目標値を、望ましい値よりも大きく及び／又は小さい値の範囲とともに指す。値の範囲は、一般的に、製造プロセス又は公差の僅かな変動によるものである。
いくつかの実施形態では、「約」及び「実質的に」という用語は、その値の５％以内（例えば、その値の±１％、±２％、±３％、±４％、±５％）で変化する所定量の値を示すことができる。これらの値は一例に過ぎず、限定するためのものではない。なお、「約」及び「実質的に」という用語は、当業者が本明細書の教示に照らして解釈される値の百分率を指すことができる。
本開示は、デュアルゲート構造を組み込んだ金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）デバイスを形成するための方法を提供する。本開示は、平面ＦＥＴおよびフィン型ＦＥＴ（ｆｉｎＦＥＴ）デバイスなどの適切な半導体構造に適用できる。「ｆｉｎＦＥＴ」という用語は、ウェーハの平面に対して垂直に配向されたフィン上に形成されたＦＥＴを指す。本明細書で使用される「垂直」という用語は、基板の表面に名目上垂直であることを指す。この方法は、水平および垂直ゲートオールアラウンドＦＥＴ（ＧＡＡＦＥＴ）などの適切な半導体構造の形成にも適用できる。いくつかの実施形態では、本開示は、６５ｎｍ技術ノード、５５ｎｍ技術ノード、４０ｎｍ技術ノード、および他の適切な技術ノードなどの任意の適切な技術ノードに適用できる。
シリコンベースのトランジスタの性能とスケーラビリティは、静電制御を強化するための新しいデバイスアーキテクチャ、歪みチャネルによる輸送強化、ドーパント活性化の改善など、様々な強化技術の実装にもかかわらず、基本的な限界に達しつつある。より高いパッキング密度を達成するためにデバイスの寸法が縮小されるにつれて、シリコンベースのトランジスタを縮小することが課題となっている。デバイスのフットプリントを削減し、デバイスのパフォーマンスを向上させるために、様々なデバイスが開発されている。例えば、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）やｆｉｎＦＥＴが開発されている。ＭＯＳＦＥＴおよびｆｉｎＦＥＴデバイスでは、デバイスをオン状態とオフ状態の間で切り替えるために、ゲート端子がチャネル領域の上とソース端子とドレイン端子の間に配置される。ゲート長を長くすると、チャネル領域の制御が向上し、ソース／ドレインのパンチスルーが防止され、デバイスの堅牢性と信頼性が向上する。ただし、ゲート長を長くすると、寄生ゲート容量が高くなり、高周波アプリケーションのパフォーマンスが低下する可能性がある。例えば、寄生ゲート容量が大きいと、充電／放電時間が長くなり、オン／オフの切り替え時間が長くなる可能性がある。
本開示における様々な実施形態は、ソース／ドレイン領域の間に形成されたデュアルゲート構造を有する半導体トランジスタデバイスを形成するための方法を説明する。トランジスタデバイスのオン／オフ状態を制御するために、チャネル領域の上に第１のゲート構造を形成することができる。第２のゲート構造は、チャネル領域とドレイン領域との間に位置するドリフト領域の上に形成することができる。第２のゲート構造は、第１のゲート構造から電気的に切り離すことができる。デバイスの動作中、第１および第２のゲート構造は異なる電圧レベルでバイアスされる可能性がある。シングルゲート構造と比較して、デュアルゲート構造は、以下の利点を提供することができる：（ｉ）寄生容量を減少させることにより、オン状態とオフ状態を切り替える際のゲート電荷を減らすことができる；（ｉｉ）追加の製造ステップを追加せずに自己整合されたソース／ドレインを形成することができる；及び（ｉｉｉ）追加のマスキング層を必要としない。いくつかの実施形態では、シングルゲート構造の代わりに形成されたデュアルゲート構造を実装することにより、寄生容量を約２０％から約５０％削減することができる。
図１は、本開示のいくつかの実施形態による、半導体構造１００の等角図である。半導体構造１００は、基板１０１上に形成された単一のゲート構造を含む。いくつかの実施形態では、半導体構造１００は、平面半導体デバイスを含む。ソース／ドレイン接点、仕事関数層、エッチング停止層、および任意の適切な構造などの追加の構造を半導体構造１００に含めることができ、簡単にするために図１には示されていない。
いくつかの実施形態によれば、図１の基板１０１は、シリコン基板であてもよい。いくつかの実施形態では、基板１０１は、（ｉ）ゲルマニウムなどの別の半導体；（ｉｉ）炭化ケイ素、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム、リン化ガリウム（ＧａＡｓＰ）、アルミニウムインジウム砒素（ＡｌＩｎＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、ガリウムインジウム砒素（ＧａＩｎＡｓ）、ガリウムインジウムリン酸塩（ＧａＩｎＰ）、ガリウムインジウム砒素リン酸塩（ＧａＩｎＡｓＰ）、および／またはインジウムアンチモンを含む化合物半導体；（ｉｉｉ）ＳｉＧｅを含む合金半導体；または（ｉｖ）それらの組み合わせであってもよい。いくつかの実施形態では、基板１０１は、シリコンオンインシュレータ（ＳＯＩ）であってもよい。いくつかの実施形態では、基板１０１は、エピタキシャル材料であってもよい。
チャネル領域１０４は、適切な注入プロセスを使用して基板１０１内に形成することができる。パターン化されたマスキング層（例えば、フォトレジスト材料）を基板１０１上に形成することができ、イオン注入プロセスを使用して、パターン化されたマスキング層によって露光された基板１０１の領域をドープすることができる。いくつかの実施形態では、チャネル領域１０４は、ｐ型ドーパントでドープすることができる。例えば、基板１０１にイオン注入プロセスを介して注入されたｐ型ドーパントは、ホウ素、アルミニウム、ガリウム、インジウム、または他のｐ型アクセプター材料を含むことができる。いくつかの実施形態では、ｎ型ドーパントを注入して、チャネル領域１０１を形成することができる。例えば、ヒ素、リン、アンチモンなどのｎ型ドーパントを使用できる。
ドリフト領域１０６は、チャネル領域１０４に隣接して形成することができる。いくつかの実施形態では、ドリフト領域１０６は、チャネル領域１０４とドレイン領域１１２との間の低ドーピング濃度領域であってもよい。いくつかの実施形態では、ドリフト領域１０６およびチャネル領域１０４は、同じドーパントタイプを使用してドープすることができる。例えば、チャネル領域１０４およびドリフト領域１０６は、ｎ型またはｐ型ドーパントでドープすることができる。いくつかの実施形態では、チャネル領域１０４およびドリフト領域１０６は、異なるタイプのドーパントを使用してドープすることができる（例えば、ｎ型およびｐ型の両方のドーパントでドープする）。
分離構造１０８は、酸化ケイ素、スピンオングラス、窒化ケイ素、酸窒化ケイ素、フッ素ドープケイ酸塩ガラス（ＦＳＧ）、低ｋ誘電体材料、他の適切な絶縁材料、およびそれらの組み合わせなどの誘電体材料であり得る。いくつかの実施形態では、分離構造１０８は、シャロートレンチ分離（ＳＴＩ）構造であってもよく、基板１０１にトレンチをエッチングすることによって形成されてもよい。トレンチは絶縁材料で満たすことができ、その後、化学機械研磨（ＣＭＰ）およびエッチングバックプロセスが続く。分離構造１０８の他の製造技術が可能である。分離構造１０８は、１つまたは複数のライナー層を備えた構造などの多層構造を含むことができる。分離構造１０８はまた、ギャップ充填材料のボイドおよびシームを排除するために、多段階の堆積および処理プロセスを使用して強化されたギャップ充填層を堆積することによって形成することができる。
ソース領域１１０およびドレイン領域１１２は、自己整合イオン注入プロセスを使用して形成することができる。いくつかの実施形態では、ドリフト領域１０６のドーパント濃度は、チャネル領域１０４またはドレイン領域１１２のドーパント濃度よりも低くすることができる。バルク領域１１６はまた、チャネル領域１０４および隣接するソース領域１１２において形成することができる。いくつかの実施形態では、バルク領域１１０は、ｐ型またはｎ型ドーパントでドープされた真性材料または半導体材料で形成することができる。
ゲート構造は、基板１０１上、およびチャネル領域１０４およびドリフト領域１０６の上に形成することができる。ゲート構造は、いくつかの実施形態によれば、ゲート誘電体層１２０、およびゲート電極１２２を含むことができる。ゲート構造は、仕事関数層、バリア層、他の適切な構造などの追加の構造を含むことができ、簡単にするために図１には示されていない。ゲート誘電体層１２０は、高ｋ材料（例えば、約３．９より大きい誘電体定数を有する誘電体材料）を使用して形成することができる。いくつかの実施形態では、ゲート構造は、ゲート電極１２２としてポリシリコンを使用する。ゲート構造は、ゲート電極１２２にポリシリコンまたはアモルファスシリコンを使用することができるが、ゲート構造は、金属ゲート構造の交換ゲートプロセスで形成されるゲート構造などの犠牲ゲート構造であってもよいスペーサー１２４は、ゲート誘電体層１２０およびゲート電極１２２の側壁上に形成することができる。いくつかの実施形態では、スペーサー１２４は、酸化ケイ素、窒化ケイ素、任意の適切な誘電体材料、またはそれらの組み合わせなどの誘電体材料を使用して形成することができる。
半導体デバイス構造１００は、光ドープドレイン（ＬＤＤ）領域および接触構造などの様々な特徴を形成するための追加の処理を含むことができる。「ＬＤＤ領域」という用語は、トランジスタのチャネル領域とトランジスタのソース／ドレイン領域の少なくとも１つの間に配置された低濃度にドープされた領域を説明するために使用される。ＬＤＤ領域は、イオン注入プロセスなどのドーピングによって形成することができる。
図２は、いくつかの実施形態による、デュアルゲート構造を有する半導体デバイスを形成するための方法２００の流れ図である。説明のために、図２に示される操作は、図３～１６に示される例示的な製造プロセスを参照して説明される。動作は、特定の用途に応じて異なる順序で行われるか、又は行われない。方法２００は、完全な半導体デバイスを製造しない場合がある。したがって、追加のプロセスは、方法２００の前、最中、および後に提供することができ、他のいくつかのプロセスは、本明細書で簡単に説明するだけでよい。
図２を参照すると、動作２１０において、いくつかの実施形態によれば、チャネル領域およびドリフト領域は、基板上に形成される。図３に示すように、チャネル領域２０４およびドリフト領域２０６は、基板２０２内に形成される。いくつかの実施形態では、基板２０２は、ウェーハであってもよく、元素半導体、化合物半導体、合金半導体、および任意の適切な材料などの適切な材料を使用して形成されてもよい。いくつかの実施形態では、基板２０２は、図１に示される基板１０１と同様であってもよい。
チャネル領域２０４は、適切な注入プロセスを使用して、基板２０２内に形成することができる。パターン化されたマスキング層（例えば、フォトレジスト材料）を基板２０２上に形成することができ、イオン注入プロセスを使用して、パターン化されたマスキング層によって露光された基板２０２の領域をドープすることができる。いくつかの実施形態では、チャネル領域２０４は、ｐ型ドーパントでドープすることができる。例えば、基板２０２へのイオン注入プロセスを介して注入されたｐ型ドーパントは、ホウ素、アルミニウム、ガリウム、インジウム、または他のｐ型アクセプター材料を含むことができる。いくつかの実施形態では、ｎ型ドーパントを注入して、チャネル領域２０４を形成することができる。例えば、ヒ素、リン、アンチモンなどのｎ型ドーパントを使用できる。
ドリフト領域２０６は、チャネル領域２０４に隣接して形成することができる。いくつかの実施形態では、ドリフト領域２０６は、チャネル領域２０４と後で形成されるドレイン領域との間の低ドーピング濃度領域であってもよい。ドリフト領域を使用して、高いデバイスブレークダウン電圧を提供し、ホットキャリア注入（ＨＣＩ）を防ぐことができる。いくつかの実施形態では、ドリフト領域２０６は、チャネル領域２０４と同じドーパントタイプを使用してドープすることができる。例えば、チャネル領域２０４およびドリフト領域２０６は、両方とも、ｎ型またはｐ型ドーパントでドープすることができる。いくつかの実施形態では、チャネル領域２０４およびドリフト領域２０６は、異なるタイプのドーパントを使用してドープすることができる。いくつかの実施形態では、ドリフト領域２０６のドーパント濃度は、チャネル領域２０４または後で形成されるドレイン領域のドーパント濃度よりも低くすることができる。
図２を参照すると、動作２２０において、いくつかの実施形態によれば、シリコンゲート材料が基板上に堆積される。いくつかの実施形態では、ゲート誘電体材料は、シリコンゲート材料の形成の前に基板上に堆積することができる。図４に示されるように、ゲート誘電体材料４０１は、基板２０２、チャネル領域２０４、およびドリフト領域２０６上に堆積されてもよい。シリコンゲート材料４０４は、ゲート誘電体材料４０１上に形成することができる。
ゲート誘電体材料４０１は、高ｋ誘電体材料（例えば、約３．９を超える誘電体定数を有する材料）を使用して形成することができる。ゲート誘電体材料４０１は、（ｉ）酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素の層；（ｉｉ）酸化ハフニウム（ＨｆＯ２）、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ３）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、酸化ジルコニウム（ＺｒＯ２）、ケイ酸ジルコニウム（ＺｒＳｉＯ２）などの高ｋ誘電体材料；（ｉｉｉ）リチウム（Ｌｉ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、Ｇｄ、テルビウム（Ｔｂ）、Ｄｙ、ホルミウム（Ｈｏ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）を含む高ｋ誘電体材料；または（ｖ）それらの組み合わせを含むことができる。ゲート誘電体材料４０１は、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、スパッタリング、電子ビーム蒸着、またはその他の適切な蒸着プロセスによって形成することができる。
シリコンゲート材料４０４は、ゲート誘電体材料４０１の上面に堆積することができる。いくつかの実施形態では、シリコンゲート材料４０４は、多結晶シリコン、単結晶シリコン、または任意の適切な材料を使用して形成することができる。いくつかの実施形態では、シリコンゲート材料４０４は、アモルファスシリコン材料を使用して形成することができる。シリコンゲート材料４０４は、ＣＶＤ、ＰＶＤ、スパッタリング、電子ビーム蒸着、任意の適切な堆積方法、および／またはそれらの組み合わせを使用して堆積することができる。いくつかの実施形態では、シリコンゲート材料４０４は、図１の基板１０１の材料と同様の材料を使用して形成することができる。
図２を参照すると、動作２３０において、いくつかの実施形態によれば、シリコンゲート材料は、第１のゲート構造および第２のゲート構造を含むデュアルゲート構造を形成するようにエッチングされる。図５に示すように、第１のゲート構造５０４および第２のゲート構造５０６を含むデュアルゲート構造５０１が、パターニングプロセスの後にゲート誘電体材料４０１上に形成される。いくつかの実施形態では、パターニングプロセスは、シリコンゲート材料４０４上にフォトレジスト層を形成すること、フォトレジストをパターンに露光すること、露光後ベークプロセスを実行すること、およびレジストを現像してレジストを含むマスキング要素を形成することを含んでもよい。マスキング要素を使用して、シリコンゲート材料４０４の領域を保護することができ、一方、１つまたは複数のエッチングプロセスを使用して、下にあるゲート誘電体材料４０１が露出するまで、シリコンゲート材料４０４の露出部分を除去することができる。マスキング要素は、デュアルゲート構造が形成された後、適切な除去プロセス（例えば、エッチングプロセス）を使用して除去することができる。いくつかの実施形態では、第１および第２のゲート構造５０４および５０６の外側側壁間を測定するデュアルゲート構造の総ゲート長Ｌは、約０．１μｍから約３．５μｍの間であって，もよい。例えば、総ゲート長Ｌは、約０．１μｍから約１μｍの間、約１μｍから約２μｍの間、約２μｍから約３．５μｍの間、または任意の適切な寸法であってもよい。いくつかの実施形態では、第１のゲート構造５０４は、約０．１μｍから約２μｍの間の第１のゲート長Ｌ１を有してもよい。いくつかの実施形態では、第２のゲート構造５０６は、約０．０２μｍから約１μｍの間の第２のゲート長Ｌ２を有してもよい。いくつかの実施形態では、第１のゲート長さＬ１に対する第２のゲート長さＬ２の比Ａは、約０．１から約０．６の間であってもよい。比率Ａが０．１未満の場合、ゲート長が短いため、第２のゲート構造がデバイスの動作に与える影響を最小限に抑えることができます。比率Ａが０．６を超えると、デバイスの寸法が大きくなり、デバイス密度が低下する可能性がある。いくつかの実施形態では、第２のゲート長Ｌ２は、ゲート長Ｌ１よりも長くすることができる。いくつかの実施形態では、第１および第２のゲート構造５０４と５０６との間の間隔Ｌ３は、約５０ｎｍから約２００ｎｍの間であってもよい。間隔Ｌ３が約５０ｎｍ未満になると、ゲート間の静電容量が大きくなり、ゲート間の望ましくない干渉が発生する可能性がある。一方、間隔Ｌ３が約２００ｎｍを超えると、デバイスの寸法が大きくなる可能性がある。第１のゲート構造５０４は、チャネル領域２０４およびドリフト領域２０６の両方の部分と重なり合うことができる。いくつかの実施形態では、第１のゲート構造５０４は、約０．１μｍから約０．３μｍの間である距離Ｄ１だけチャネル領域２０４と重なり合うことができる。いくつかの実施形態では、第１のゲート長さＬ１に対する距離Ｄ１の比率Ｂは、約０．２から約０．９の間であってもよい。例えば、比率Ｂは、約０．２から約０．４の間、約０．４から約０．６の間、約０．６から約０．９の間、または任意の適切な比率値であってもよい。いくつかの実施形態では、第１のゲート５０４は、約０．０５μｍから約０．３μｍの間である距離Ｄ２だけドリフト領域２０６と重なり合うことができる。第１のゲート長さＬ１に対する距離Ｄ２の比率Ｃは、約０．２から０．６の間であってもよい。いくつかの実施形態では、比率Ｃは、約０．２から約０．３の間、約０．３から約０．４の間、約０．４から約０．５の間、約０．５から約０．６の間、または任意の適切な比率値であってもよい。比率ＢおよびＣは、しきい値電圧、オフ電流、オン電流、およびその他の適切な機能など、必要なデバイス機能に基づいて選択できる。いくつかの実施形態では、第２のゲート構造５０６は、ドリフト領域２０６の上に全体的または部分的に形成することができる。
図２を参照すると、動作２４０において、いくつかの実施形態によれば、ゲート誘電体材料がエッチングされ、スペーサーがデュアルゲート構造上に堆積される。図６に示すように、ゲート誘電体材料４０１がエッチングされて、ゲート誘電体層６０１が形成される。１つまたは複数のエッチングプロセスを使用して、ゲート誘電体材料４０１の一部を除去して、デュアルゲート構造の下にあるゲート誘電体層６０１を形成することができる。例えば、第１のゲート構造５０４および第２のゲート構造５０６をマスキング層として使用して、ドライプラズマエッチングプロセスまたはウェット化学エッチングプロセスを使用して、ゲート誘電体材料４０１の露出部分を除去することができる。いくつかの実施形態では、図６に示すように、第１のゲート構造５０４と第２のゲート構造５０６との間にあるゲート誘電体材料４０１の部分は、マスキング要素（例えば、フォトレジスト）を使用して保護することができ、１つまたは複数のエッチングプロセス後も無傷のままである。あるいは、図７に示すように、第１のゲート構造５０４と第２のゲート構造５０６との間に形成されたゲート誘電体材料４０１の部分が露出され、エッチングプロセス中に除去することができる。
誘電体を堆積させて、内側スペーサー６０２および外側スペーサー６０４を形成することができる。内側スペーサー６０２は、ゲート誘電体材料４０１上、および第１のゲート構造５０４と第２のゲート構造５０６との間に形成することができる。外側スペーサー６０４は、第１および第２のゲート構造５０４および５０６の外側側壁に形成することができる。外側スペーサー６０４はまた、チャネル領域２０４およびドリフト領域２０６と直接接触して形成されてもよい。図６は、ゲート誘電体材料４０１が第１のゲート構造５０４と第２のゲート構造５０４との間に残る構成を示している。このような構成では、内側スペーサー６０２の形成は、第１のゲート構造５０４および第２のゲート構造５０６の内側側壁、ならびに前述のゲート構造間のゲート誘電体材料４０１の上面の一部に誘電体材料を堆積させることを含んでもよい。図７は、ゲート誘電体材料４０１が第１のゲート構造５０４と第２のゲート構造５０４との間から除去される構成を示している。このような構成では、内側スペーサー６０２の形成は、第１のゲート構造５０４および第２のゲート構造５０６の内側側壁、ならびにドリフト領域２０６の上面に誘電体材料を堆積させることを含んでもよい。図６および７に示される両方の構成において、内側スペーサー６０２は、非平面の上面を有してもよい。例えば、内側スペーサー６０２の上面は、図６および７に示されるように、凹状の上面を有してもよい。いくつかの実施形態では、内側スペーサー６０２の上面は、実質的に平面であってもよい（図６または７には示されていない）。
内側スペーサー６０２および外側スペーサー６０４は、堆積プロセスとそれに続く１つまたは複数のエッチングまたは平坦化プロセスを使用して形成することができる。例えば、誘電体材料のブランケット層は、チャネル領域２０４、ドリフト領域２０６の露出面、ならびに第１および第２のゲート構造５０４および６０４の側壁および上面に堆積することができる。誘電体は、内側スペーサー６０２が形成されるように、第１および第２のゲート構造５０４と５０６との間のギャップを埋める。いくつかの実施形態では、誘電体材料のブランケット層は、ＡＬＤ、ＣＶＤ、ＰＶＤ、スパッタリング、電子ビーム蒸着、スピンオン塗布、任意の適切な堆積方法、および／またはそれらの組み合わせを使用して堆積することができる。１つまたは複数のエッチングプロセスは、誘電体材料のブランケット層の一部をチャネル領域２０４およびドリフト領域２０６の上面から除去して、外側スペーサー６０４が形成されるようにすることができる。いくつかの実施形態では、内側スペーサー６０２および外側スペーサー６０４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、炭化ケイ素、任意の適切な誘電体材料、および／またはそれらの組み合わせを含むことができる。いくつかの実施形態では、内側スペーサー６０２および外側スペーサー６０４は、任意の適切な低ｋ誘電体材料（例えば、約３．９より低い誘電率を有する材料）を使用して形成することができる。平坦化プロセスは、内側スペーサー６０２および外側スペーサー６０４の形成後に適用することができる。例えば、化学機械研磨（ＣＭＰ）プロセスは、第１のゲート構造５０４および第２のゲート構造５０６の上面が露出するように適用することができる。
図２を参照すると、動作２５０において、いくつかの実施形態によれば、自己整合されたソースおよびドレイン領域が形成される。図８に示すように、ソース領域８０２およびドレイン領域８０６は、それぞれ、チャネル領域２０４およびドリフト領域２０６に形成することができる。いくつかの実施形態では、バルク領域８０４はまた、チャネル領域２０４および隣接するソース領域８０２に形成され得る。いくつかの実施形態では、バルク領域８０４は、真性材料であるか、またはｐ型またはｎ型ドーパントでドープされ得る。ソース領域８０２およびドレイン領域８０６は、自己整合イオン注入プロセスを使用して形成することができる。例えば、イオン注入プロセス８０１を実施して、図６に示される半導体構造のチャネル領域２０４およびドリフト領域２０６の露出面にｎ型またはｐ型イオンを注入することができる。イオン注入プロセス８０１はまた、図７に示される半導体構造に適用することができる。第１および第２のゲート構造５０４および５０６、内側スペーサー６０２、および外側スペーサー６０４は、イオン注入プロセス中に、下にある構造とイオン衝撃との間の物理的障壁として提供し、外側スペーサー６０４に隣接するソースおよびドレイン領域をもたらすから、ソース領域とドレイン領域は自己整合されている。例えば、ソース領域８０２は、外側スペーサー６０４に隣接して、および外側スペーサー６０４によって保護されていないチャネル領域２０４の領域に形成することができる。同様に、ドレイン領域８０６は、反対側の外側スペーサー６０４に隣接して、および反対側の外側スペーサー６０４によって保護されていないドリフト領域２０６の領域に形成することができる。いくつかの実施形態では、ソース領域８０２は、チャネル領域２０４とは異なるドーパントタイプを使用してドープすることができる。いくつかの実施形態では、ソース領域８０２のドーパント濃度は、チャネル領域２０４のドーパント濃度とは異なってもよい。いくつかの実施形態では、ドレイン領域８０６は、ドリフト領域２０６と同様のタイプのドーパントでドープすることができる。いくつかの実施形態では、ドレイン領域８０６のドーパント濃度は、ドリフト領域２０６のドーパント濃度よりも大きくすることができる。いくつかの実施形態では、ドリフト領域２０６は、約１×１０１５ｃｍ－３と約１×１０１７ｃｍ－３の間のドーパント濃度を有してもよい。
図２を参照すると、動作２６０において、いくつかの実施形態によれば、任意のゲート交換プロセスが、第１のゲート構造および／または第２のゲート構造に対して実行される。オプションのゲート交換プロセスを適用して、第１のゲート構造、第２のゲート構造、またはその両方を金属ゲート構造に置き換えることができる。図９は、金属層のスタックを使用して形成された第１のゲート構造と、シリコン材料を使用して形成された第２のゲート構造を示している。図１０は、シリコン材料を使用して形成された第１のゲート構造と、金属層のスタックを使用して形成された第２のゲート構造を示している。図１１は、金属層のスタックを使用して形成された第１および第２のゲート構造のそれぞれを示している。
図９に示すように、ゲート交換プロセスを実施して、第１のゲート構造５０４を金属ゲートスタック９０１で置き換えることができる。いくつかの実施形態では、ゲート交換プロセスは、適切なエッチングプロセスを使用して第１のゲート構造５０４を除去することから始めることができる。例えば、プラズマエッチングプロセスを使用して、シリコンを使用して形成された第１のゲート構造５０４を除去することができる。プラズマエッチングプロセスは、化学エッチングチャンバー内で、六フッ化硫黄、四フッ化炭素、酸素、任意の適切な前駆体、およびそれらの組み合わせなどの前駆体を使用して実行することができる。金属ゲートスタック９０１は、第１のゲート構造５０４の代わりに形成することができる。いくつかの実施形態では、金属ゲートスタック９０１は、層９０２および金属ゲート電極９０４を含むことができる。層９０２は、選択された仕事関数を有する金属層、ライナー層、湿潤層、接着層、金属合金、金属ケイ化物、および任意の適切な層の様々な組み合わせなどの単層または多層構造を含むことができる。いくつかの実施形態では、層９０２は、チタン銀、アルミニウム、チタンアルミニウム窒化物、炭化タンタル、炭化タンタル窒化物、窒化タンタルシリコン、亜鉛、ルテニウム、モリブデン、窒化タングステン、銅、タングステン、コバルト、ニッケル、任意の適切な材料、およびそれらの組み合わせなどの適切な材料を使用して形成することができる。いくつかの実施形態では、層９０２は、ｎ型デバイスに適した金属材料またはｐ型デバイスに適した別の金属材料を含むことができる。いくつかの実施形態では、バリア層、ライナー層、および他の適切な層は、ゲート電極９０４とゲート誘電体層６０１との間に形成することができ、簡単にするために図９～１１には示されていない。金属ゲート電極９０４は、層９０２上に堆積させることができる。いくつかの実施形態では、メタルゲート電極９０４は、タングステン、コバルト、アルミニウム、ルテニウム、銅、銀、任意の適切な金属材料、およびそれらの組み合わせなどの適切な金属または金属合金を含むことができる。平坦化プロセス（例えば、ＣＭＰプロセス）を実行して、金属ゲート電極９０４の過剰な導電性材料を除去して、外側スペーサー６０４、第２のゲート構造５０６、層９０２、および金属ゲート電極９０４の上面を平坦化することができる。いくつかの実施形態では、内側スペーサー６０２の上面は、平坦化プロセスの後、凹面のままであってもよい。いくつかの実施形態では、内側スペーサー６０２の上面はまた、金属ゲート電極９０４および第２のゲート構造５０６の上面と実質的に同一平面上にあり得る。
図１０に示されるように、ゲート交換プロセスを実施して、第２のゲート構造５０６を金属ゲートスタック１００１と交換することができる。図９に記載された金属ゲートスタック９０１と同様に、金属ゲートスタック１００１は、層１００２および金属ゲート電極１００４を含むことができる。層１００２は、層９０２と同様であってもよい。例えば、層９０２は、金属仕事関数層を含むことができる。いくつかの実施形態では、金属ゲート電極１００４は、金属ゲート電極９０４と同様であってもよいが、簡単にするために、本明細書では詳細に説明しない。いくつかの実施形態では、平坦化プロセスは、第１のゲート構造５０４および金属ゲートスタック１００１の上面が実質的に同一平面上になり得るように適用されてもよい。
図１１に示すように、ゲート置換プロセスを実施して、第１のゲート構造５０４および第２のゲート構造５０６の両方を、それぞれ金属ゲートスタック１１０１および１１０５で置き換えることができる。図９に記載された金属ゲートスタック９０１と同様に、金属ゲートスタック１１０１は、それぞれ層９０２および金属ゲート電極９０４と同様であり得る層１１０２および金属ゲート電極１１０４を含むことができる。同様に、金属ゲートスタック１１０５は、図１０に記載された金属ゲートスタック１００１と同様であってもよい。例えば、層１１０６および金属ゲート電極１１０８は、それぞれ、層１００２および金属ゲート電極１００４と同様であってもよい。いくつかの実施形態では、平坦化プロセスは、金属スタック１１０１および１１０５の上面が実質的に同一平面上になり得るように適用されてもよい。
図２を参照すると、動作２７０において、いくつかの実施形態によれば、相互接続構造が形成される。図１２に示されるように、ビア１２０３および導線１２０５を含む相互接続構造は、それぞれ、誘電体層１２０２および１２０４に堆積される。ビア１２０３および導線１２０５は、バックエンドオブライン（ＢＥＯＬ）構造の構成要素であってもよい。誘電体層１２０２および１２０４は、トランジスタデバイスの上に形成された層間誘電体（ＩＬＤ）層であってもよい。いくつかの実施形態では、誘電体層１２０２および１２０４は、酸化ケイ素を使用して形成され、ＣＶＤ、ＰＶＤ、スパッタリング、任意の適切な堆積プロセス、および／またはそれらの組み合わせを使用して堆積されてもよい。いくつかの実施形態では、誘電体層１２０２および１２０４は、任意の適切な低ｋ誘電体材料を使用して形成することができる。ビア１２０３は、基礎となる半導体トランジスタの様々な端子への電気的接続を確立するために使用することができる。例えば、ビア１２０３は、第１の金属ゲート電極１１０４、第２の金属ゲート電極１１０８、ソース領域８０２、バルク領域８０４、およびドリフト領域８０６に電気的に接続することができる。導電性ワイヤ１２０５は、ビア１２０３間の電気的接続を提供することができる。いくつかの実施形態では、ビア１２０３および１２０５は、銅、コバルト、アルミニウム、タングステン、ルテニウム、任意の適切な導電性材料、およびそれらの組み合わせなどの導電性材料を使用して形成することができる。いくつかの実施形態では、ビア１２０３および導線１２０５は、象嵌または二重象嵌プロセスを使用して形成することができる。
図１３～１６は、いくつかの実施形態による、エアギャップ構造を組み込んだデュアルゲート構造を示している。寄生容量を低減するために、デュアルゲート構造の第１のゲート構造と第２のゲート構造との間に１つまたは複数のエアギャップを形成することができる。図１３～１６および図３～１２の同様の要素は、同様の組成および堆積プロセスを使用して形成することができ、簡単にするために同じ数値ラベルでラベル付けされている。エアギャップは、１つまたは複数のタイプの不活性ガスで満たすことができます。いくつかの実施形態では、エアギャップは、酸素、窒素、任意の適切なタイプのガス、および／またはそれらの組み合わせで満たすことができる。したがって、エアギャップの誘電率は約１であり、酸化ケイ素や窒化ケイ素などのさまざまな誘電体材料よりも低くなる。デュアルゲート構造の誘電体内側スペーサーにエアギャップを組み込むことにより、誘電体材料のみを使用して形成された内側スペーサーよりも低い平均誘電率を有する内側スペーサーを提供することができる。
図１３に示すように、いくつかの実施形態によれば、第１の金属ゲート構造と第２の金属ゲート構造との間にエアギャップが形成される。エアギャップ１３０２は、第１の金属ゲート構造１１０１と第２の金属ゲート構造１１０５との間に形成することができる。図１１に記載されるように、第１の金属ゲート構造は、層１１０２および金属ゲート電極１１０４を含むことができ、第２の金属ゲート構造は、層１１０６および金属ゲート電極１１０８を含むことができる。エアギャップ１３０２は、内側スペーサー６０２内に形成することができ、任意の適切なタイプのガスを含むことができる。エアギャップ１３０２は、図６に記載された堆積プロセスのように、内側スペーサー６０２および外側スペーサー６０４を形成する誘電体材料の堆積中に形成することができる。例えば、ＰＶＤプロセスを使用して、第１のゲート構造と第２のゲート構造との間の開口部にブランケット誘電体材料を堆積させることができる。堆積プロセス中に、ブランケット誘電体材料は、開口部の上部に収束することができ、したがって、内側スペーサー６０２を形成する誘電体材料内に空気のポケットを囲むことができる。
図１４は、いくつかの実施形態による、デュアルシリコンゲート構造および１つまたは複数のエアギャップを有するトランジスタデバイスを示している。第１および第２のゲート構造１４０４および１４０８は、ポリシリコン、アモルファスシリコン、および結晶シリコンなどのシリコン材料を使用して形成することができる。いくつかの実施形態では、第１および第２のゲート構造１４０４および１４０８は、図５に記載された第１および第２のゲート構造５０４および５０６に類似することができ、簡単にするために本明細書では詳細に説明しない。
図１５は、いくつかの実施形態による、第１および第２のゲート構造を含むデュアルゲート構造を有するトランジスタデバイスを示している。いくつかの実施形態によれば、デュアルゲート構造は、チャネル領域上に形成された金属ゲート構造と、ドリフト領域上に形成されたシリコンゲート構造とを含むことができる。図１５に示すように、第１のゲート構造は、チャネル領域２０４上に形成される層１５０２および金属ゲート電極１５０４を含む金属ゲート構造１５０１であってもよい。第２のゲート構造は、ドリフト領域２０６上に形成されたシリコンゲート構造１５０８であってもよい。金属ゲート構造１５０１およびシリコンゲート構造１５０８は、それぞれ、図１１の第１のゲート構造１１０１および図５の第２のゲート構造５０６に類似することができ、簡単にするために本明細書では詳細に説明しない。金属ゲート構造１５０１とシリコンゲート構造１５０４との間に１つまたは複数のエアギャップ１３０２を形成することができる。
図１６は、いくつかの実施形態による、第１および第２のゲート構造を含むデュアルゲート構造を有するトランジスタデバイスを示している。いくつかの実施形態によれば、デュアルゲート構造は、チャネル領域上に形成されたシリコンゲート構造と、ドリフト領域上に形成された金属ゲート構造とを含むことができる。図１６に示すように、第１のゲート構造は、チャネル領域２０４の部分およびドリフト領域２０６の部分の上に形成されたシリコンゲート構造１６０４であってもよい。シリコンゲート構造１６０４は、図５に記載された第１のゲート構造５０４と同様であってもよい。第２のゲート構造は、層１６０６および金属ゲート電極１６０８を含む金属ゲート構造１６０５であってもよい。金属ゲート構造１６０５は、図１１に記載された金属ゲート構造１１０５と同様であってもよい。シリコンゲート構造１６０４と金属ゲート構造１６０５との間に１つまたは複数のエアギャップ１３０２を形成することができる。
本開示における様々な実施形態は、ソース／ドレイン領域の間に形成されたデュアルゲート構造を有する半導体トランジスタデバイスを形成するための方法を説明する。トランジスタデバイスのオン／オフ状態を制御するために、チャネル領域の上に第１のゲート構造を形成することができる。第１のゲート構造は、チャネル領域とドレイン領域との間に位置するドリフト領域の一部の上に形成することもできる。第２のゲート構造は、ドリフト領域の上に形成することができる。第２のゲート構造は、第１のゲート構造から電気的に切り離すことができる。第１のゲート構造と第２のゲート構造との間に１つまたは複数のエアギャップ構造を形成して、寄生容量をさらに低減し、デバイスの性能を向上させることができる。
いくつかの実施形態では、半導体構造は、チャネル領域、チャネル領域に隣接するソース領域、ドレイン領域、ドレイン領域に隣接するドリフト領域、およびデュアルゲート構造を含む。デュアルゲート構造は、チャネル領域の一部およびドリフト領域の一部にわたる第１のゲート構造を含む。デュアルゲート構造には、ドリフト領域上の第２のゲート構造も含まれる。
いくつかの実施形態では、トランジスタデバイスは、ソース領域、ドレイン領域、ソース領域とドレイン領域との間のチャネル領域、およびドレイン領域とチャネル領域との間のドリフト領域を含む。トランジスタデバイスはまた、チャネル領域およびドリフト領域と接触するゲート誘電体層を含む。トランジスタデバイスはまた、ゲート誘電体層上にデュアルゲート構造を含む。デュアルゲート構造は、チャネルおよびドリフト領域上の第１のゲート構造を含み、第１のゲート構造は、第１のゲート長を有する。デュアルゲート構造はまた、ドリフト領域上の第２のゲート構造を含み、第２のゲート構造は、第２のゲート長を有する。
いくつかの実施形態では、半導体構造を形成するための方法は、基板内にチャネル領域およびドリフト領域を形成することを含む。この方法はまた、チャネル領域、ドリフト領域、および基板の上面にゲート誘電体層を堆積することを含む。この方法はさらに、ゲート誘電体層上にゲート材料を堆積し、ゲート材料をエッチングしてデュアルゲート構造を形成することを含む。デュアルゲート構造には、チャネル領域とドリフト領域にまたがる第１のゲート構造が含まれる。第１のゲート構造は、第１のゲート長を有し、デュアルゲート構造はまた、ドリフト領域にわたって第２のゲート構造を含む。第２のゲート構造は、第２のゲート長を有する。この方法はまた、ゲート誘電体層をエッチングし、デュアルゲート構造の外側側壁に外側スペーサーを形成することを含む。この方法は、第１および第２のスペーサーと接触する内側スペーサーを形成することをさらに含む。
上記開示は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本開示に導入される実施形態と同様の目的を実行し、及び／又は同様の効果を達成するために、他のプロセス及び構造を設計するか又は変更するための根拠として、本開示を容易に利用することができることを理解すべきである。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。

Claims (20)

  1. チャネル領域と、
    前記チャネル領域に隣接するソース領域と、
    ドレイン領域と、
    前記ドレイン領域に隣接するドリフト領域と、
    デュアルゲート構造であって、前記チャネル領域の一部および前記ドリフト領域の一部にわたる第１のゲート構造と、前記ドリフト領域上の第２のゲート構造とを含むデュアルゲート構造と、
    を含む半導体構造。
  2. 前記第１および第２のゲート構造と接触する前記内側スペーサーをさらに備える、請求項１に記載の半導体構造。
  3. 前記内側スペーサーがエアギャップを含む、請求項２に記載の半導体構造。
  4. 前記内側スペーサーが非平面の上面を含む、請求項２に記載の半導体構造。
  5. 前記内側スペーサーが前記ドリフト領域と接触している、請求項２に記載の半導体構造。
  6. 前記第１および第２のゲート構造と接触するゲート誘電体層をさらに備える、請求項１に記載の半導体構造。
  7. 前記ゲート誘電体層の上面と接触し、前記第１のゲート構造と前記第２のゲート構造との間に形成された内側スペーサーをさらに備える、請求項６に記載の半導体構造。
  8. 前記チャネル領域および前記第１のゲート構造の側壁上の第１の外側スペーサーと、
    前記ドリフト領域上および前記第２のゲート構造の側壁上の第２の外側スペーサーとをさらに含む請求項１に記載の半導体構造。
  9. 前記ソース領域が前記第１の外側スペーサーに隣接し、前記ドレイン領域が前記第２の外側スペーサーに隣接する、請求項８に記載の半導体構造。
  10. 前記第１および第２のゲート構造は、それぞれ第１および第２のゲート長を含み、前記第１のゲート長に対する前記第２のゲート長の比は、約０．１から約０．６の間である、請求項１に記載の半導体構造。
  11. ソース領域と、
    ドレイン領域と、
    前記ソース領域と前記ドレイン領域との間のチャネル領域と、
    前記ドレイン領域と前記チャネル領域との間のドリフト領域と、
    前記チャネル領域および前記ドリフト領域と接触しているゲート誘電体層と、
    前記ゲート誘電体層上のデュアルゲート構造であって、
    前記チャネルおよびドリフト領域上の、第１のゲート長を含む第１のゲート構造と、
    前記ドリフト領域上の、第２のゲート長を含む第２のゲート構造とを含むデュアルゲート構造と、を含むトランジスタデバイス。
  12. 前記第１のゲート長が前記第２のゲート長よりも大きい、請求項１１に記載のトランジスタデバイス。
  13. 前記第１のゲート長に対する前記第２のゲート長の比が約０．１から約０．６の間である、請求項１１に記載のトランジスタデバイス。
  14. 前記第１および第２のゲート構造の側壁と接触するスペーサーをさらに備える、請求項１１に記載のトランジスタデバイス。
  15. 前記スペーサーがエアギャップを含む、請求項１４に記載のトランジスタデバイス。
  16. 半導体構造を形成するための方法であって、
    基板内にチャネル領域とドリフト領域を形成することと、
    前記チャネル領域、前記ドリフト領域、および前記基板の上面にゲート誘電体層を堆積させることと、
    前記ゲート誘電体層上にゲート材料を堆積させることと、
    前記ゲート材料をエッチングし、
    前記チャネルおよびドリフト領域上の、第１のゲート長を含む第１のゲート構造と、
    前記ドリフト領域上の第２の、第２のゲート長を含むゲート構造とを含むデュアルゲート構造を形成することと、
    前記ゲート誘電体層をエッチングすることと、
    前記デュアルゲート構造の外側側壁に外側スペーサーを形成することと、
    前記第１および第２のスペーサーと接触する内側スペーサーを形成することと、を含む半導体構造を形成するための方法。
  17. 前記内側スペーサーを形成することは、
    前記第１のスペーサーと第２のスペーサーとの間の開口部に誘電体材料を堆積させることと、
    前記開口部の上部に前記誘電体材料を収束させることと、
    前記第１のスペーサーと第２のスペーサーとの間の前記誘電体材料内に空気のポケットを封入することとを含む請求項１６に記載の方法。
  18. 前記チャネル領域の一部をドープして、ソース領域を形成することと、前記ドリフト領域の一部をドープして、ドレイン領域を形成することとをさらに含む請求項１６に記載の方法。
  19. 前記ゲート誘電体層をエッチングすることは、
    前記第１および第２のゲート構造の間の前記ゲート誘電体層の部分を除去することと、
    前記基板の一部を露出させることと、を含む、請求項１６に記載の方法。
  20. 前記内側スペーサーを形成することは、前記基板の前記露出部分に誘電体材料を堆積させることを含む、請求項１９に記載の方法。
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