JP4971559B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
シリコンを用いた集積回路技術は驚くべき速度で発展を続けている。微細化技術の進歩に伴って素子の寸法が縮小され、より多くの素子を１つのチップ内に集積することが可能となり、その結果、より多くの機能を実現されてきた。同時に、素子の微細化に伴う、電流駆動能力の向上と負荷容量の減少により、高速化が達成されてきた。
【０００３】
素子の寸法が小さくなるにつれ、ゲート絶縁膜の厚さも減ってきた。素子の更なる微細化は可能ではあるが、従来のゲート絶縁膜材料である二酸化シリコンでは、事実上、限界まで薄膜化が進んでいる。現在使用されている最も薄い二酸化シリコンのゲート絶縁膜の厚さは約２ｎｍであるが、二酸化シリコンをこれ以上薄膜化すると、直接的トンネル効果によって大きなリーク電流が生じる。リーク電流が大きくなると消費電力が大きくなるばかりでなく、チャネルの反転層に誘起される電荷が減ってしまい、結果として、素子の電流駆動能力が低下してしまう。また、そのような薄い二酸化シリコンは不純物に対する拡散バリアが弱くなるため、ゲート電極からの不純物漏れを引き起こす。さらに、そのような薄い二酸化シリコンは、原子の数層から形成されるので、そのような膜を均一性良く、量産するには厳密な製造制御が必要となる。
【０００４】
そこで、更なる素子の微細化と高速化を両立するために、二酸化シリコンより厚く形成されても同等以上の電界効果性能が得られる”高誘電率（ｈｉｇｈ−ｋ）材料”の開発が精力的に進められている。有力候補となっている材料は、ジルコニア、ハフニアなどのＩＶ族酸化物、アルミナ、イットリアなどのIII族酸化物、これら金属酸化物と二酸化シリコン固溶体であるシリケート等である。ＩＶ族酸化物、III族酸化物はＳｉ半導体の初期にゲート絶縁膜として利用された材料である。しかし、二酸化シリコンによるゲート絶縁膜の形成技術が確立された後は、
その優れた特性のため、もっぱら二酸化シリコンが用いられてきた。最近の報告としては、例えば、ジルコニアをゲート絶縁膜に用いた電界効果トランジスタはアイ・イ−・イ−・イ−、アイ・イ−・ディ・エム テクノロジ−ダイジェスト１９９９ １４５頁（ＩＥＤＭ'９９ Ｔｅｃｈ． Ｄｉｇｅｓｔ ｐｐ．１４５、 １９９９）に、ハフニアをゲート絶縁膜に用いた電界効果トランジスタは２０００ シンポジウム オン ブイ・エル・エス・アイ テクノロジー ダイジェスト オブ テクニカル ペーパーズ （２０００ Ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）に、アルミナをゲート絶縁膜に用いた電界効果トランジスタはアイ・イー・イー・イー、アイ・イー・ディ・エム テクノロジーダイジェスト ２０００ １４５頁（ＩＥＤＭ'００ Ｔｅｃｈ． Ｄｉｇｅｓｔ ｐｐ．１４５、 ０００）に記載されている。金属シリケートの作製方法は、例えば、特開平１１―１３５７７４号公報に記載されている。
【０００５】
これらのうち、アルミナ以外の材料では、ゲート絶縁膜が結晶化することによる絶縁耐圧の劣化、ゲート絶縁膜とゲート電極との反応、或いは、Ｓｉ基板ゲート絶縁膜界面での低誘電率層の生成等の問題が発生するため、活性化熱処理等の高温熱処理に耐えられない。また、高誘電率ゲート絶縁膜とメタルゲート電極を組み合わせた構造ではメタル電極の耐熱性が乏しいという問題がある。高温熱処理による劣化を防止する方法としてはダミーゲートを用いたリプレイスメント・ゲートプロセスがある。リプレイスメント・ゲートプロセスについては、例えば米国特許５９６０２７０号に記載されている。具体的には、通常のＭＯＳＦＥＴ製造工程と同様にしてゲート電極パターンを形成した後、ゲート電極パターンをマスクに自己整合的に不純物のイオンインプランテーション、活性化熱処理を行ない拡散層を形成する。このゲート電極は後で剥離するため、ダミーゲートと呼ばれる。ダミーゲートの周囲に層間絶縁膜を形成した後、ダミーゲートを剥離して溝を形成し、この溝の内側にゲート絶縁膜を堆積し、更に、金属材料を埋め込みゲート電極を形成する方法である。この方法を用いることにより、ゲート電極形成後の熱工程の温度を下げることができる。
【０００６】
また、特開２００１−１５７４６号公報には、ダミーゲート（多結晶シリコン／窒化膜の積層）の側壁に酸化膜と窒化膜の２重サイドウォールを形成し、側壁酸化膜とダミーゲート絶縁膜を除去した後、高誘電率ゲート絶縁膜を着ける半導体装置の製造方法が開示されている。この方法によっても、結果として酸化膜サイドウォール厚分だけ溝が太ることになる。
【０００７】
【発明が解決しようとする課題】
トランジスタの微細化にともない、短チャネル効果を抑えるために接合深さを浅くしなければならない。例えば、ゲート長が１００〜５０ｎｍになると接合深さは３０ｎｍ程度まで浅くしなければならなくなる。エクステンションの横方向の拡がりは接合深さの０．６〜０．７倍程度であるため、ゲート電極とソース・ドレインの重なり（オバーラップ）も小さくなってしまう。しかし、図２３に示すようにオーバーラップが２０ｎｍ以下になるとオン状態のドレイン電流（オン電流）が急激に減少してしまうという問題がある。一方、オーバーラップが大きすぎると、オフ状態で大きな電界の印加されている領域が大きくなるため、オフ電流が大きくなってしまう、短チャネル効果が厳しくなるなどの問題を生じる。このため、微細なトランジスタでは接合深さとオーバーラップ長を精密に制御することが求められている。
【０００８】
ところが、リプレイスメント・ゲートプロセスで堆積によりゲート絶縁膜を形成する場合、溝の底面と共に側面にも絶縁膜が堆積される。このため、図２４に示すように、ゲート絶縁膜の膜厚分、ソース・ドレイン・エクステンションがゲート電極からオフセットすることになる。ゲート絶縁膜としてｈｉｇｈ−ｋ材料を用いる場合、その膜厚は３〜１０ｎｍ程度になるので、オーバーラップ長の減少によりオン電流が小さくなってしまう。
【０００９】
また、上記特開２００１−１５７４６号公報に記載の従来技術は、側壁酸化膜を、キャップ窒化膜除去時に窒化膜のサイドウォールを保護することを目的としており、ソース・ドレイン・エクステンションとゲート電極のオーバーラップを制御するためのものではない。つまり、この従来技術には、ソース・ドレイン・エクステンションとゲート電極のオーバーラップを制御するという技術思想がない。それ故、この従来技術には、側壁酸化膜の膜厚と、後に形成する高誘電率ゲート絶縁膜の膜厚をほぼ同じにするという技術思想が見られない。
【００１０】
本発明の目的は、リプレイスメントゲート電極を備えたＭＩＳＦＥＴであって、高いオン電流を確保できる半導体装置を提供することにある。
【００１１】
本発明の他の目的は、リプレイスメントゲート電極を備えたＭＩＳＦＥＴに対して、オーバーラップ長を制御し、オン電流の低下を抑制し得る半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置は、リプレイスメント・ゲート型電界効果トランジスタを有し、この電界効果トランジスタのゲート電極とソース・ドレイン拡散層の重なり部分の長さを２０ｎｍ以上、かつ、チャネル長の１／２より５ｎｍ以上短くしたものである。
【００１３】
また、上記の目的を達成するために、本発明の半導体装置は、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極を含む電界効果トランジスタを有し、このゲート電極の側壁に設けられた絶縁膜を、ゲート絶縁膜に接続し、かつ、同じ材料からなるようにして、さらに、ゲート電極とソース・ドレイン拡散層の重なり部分の長さを２０ｎｍ以上、かつ、チャネル長の１／２より５ｎｍ以上短くしたものである。
【００１４】
これらの半導体装置は、ゲート絶縁膜を高誘電率ゲート絶縁膜とすることが好ましい。
【００１５】
また、上記の目的を達成するために、本発明の半導体装置は、半導体基板上に、第１の電界効果トランジスタと第２の電界効果トランジスタを設け、第１の電界効果トランジスタのゲート電極の側壁に、ゲート絶縁膜に接続し、かつ、同じ材料からなる第１の絶縁膜を設け、第２の電界効果トランジスタのゲート電極の側壁に第２の絶縁膜を設け、第１の絶縁膜の膜厚と、第２の絶縁膜の膜厚を実質的に同じ厚さになるようにしたものである。
【００１６】
ここで膜厚が実質的に同じ厚さというのは、プラスマイナス５％の範囲で同じであるものをいう。なお、プラスマイナス３％の範囲で一致すればより好ましい。また、第１の電界効果トランジスタのゲート絶縁膜は、高誘電率ゲート絶縁膜であることが好ましい。また、上記第１及び第２の電界効果トランジスタのゲート電極とソース・ドレイン拡散層の重なり部分の長さは、それぞれ２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短くすることが好ましい。さらに、第１の電界効果トランジスタのゲート電極とソース・ドレイン拡散層の重なり部分の長さと、第２の電界効果トランジスタのゲート電極とソース・ドレイン拡散層の重なり部分の長さを同じにすることが好ましい。
【００１７】
また、上記の目的を達成するために、本発明の半導体装置は、半導体基板上に、第１の電界効果トランジスタと第２の電界効果トランジスタを設け、第１の電界効果トランジスタをリプレイスメント・ゲート型電界効果トランジスタとし、第１の電界効果トランジスタのゲート電極とソース・ドレイン拡散層の重なり部分の長さを、第２の電界効果トランジスタのゲート電極とソース・ドレイン拡散層の重なり部分の長さと同じになるようにしたものである。
【００１８】
また、上記の目的を達成するために、本発明の半導体装置は、半導体基板上に、第１の電界効果トランジスタと第２の電界効果トランジスタを設け、第１の電界効果トランジスタのゲート電極の側壁に、ゲート絶縁膜に接続し、かつ、同じ材料からなる第１の絶縁膜を設け、第１の電界効果トランジスタのゲート電極とソース・ドレイン拡散層の重なり部分の長さを、第２の電界効果トランジスタのゲート電極とソース・ドレイン拡散層の重なり部分の長さと同じになるようにしたものである。
【００１９】
また、上記の他の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、このダミーゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、ダミーゲート電極の側壁に、第１の側壁スペーサーを形成し、さらに第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成する工程と、半導体基板上に、ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上面を平坦化する工程と、ダミーゲート電極の上面を露出させる工程と、ダミーゲート電極と第１の側壁スペーサーを除去し、側面が第２の側壁スペーサーで、かつ、底面が半導体基板からなる溝部を形成する工程と、半導体基板上に、この溝部の底面及び側面を覆うように、第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、溝部内にゲート電極を埋め込み形成する工程とを含むようにしたものである。
【００２０】
このダミーゲート電極の材料と第１の側壁スペーサーの材料は同じであることが好ましい。
【００２１】
また、上記の他の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、このダミーゲート電極の側壁に、第１の側壁スペーサーを形成する工程と、ダミーゲート電極と第１の側壁スペーサーをマスクに用いて、ソース、ドレインを形成する工程と、第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成し、さらに第２の側壁スペーサーの側壁に、第３の側壁スペーサーを形成する工程と、半導体基板上に、ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上面を平坦化する工程と、ダミーゲート電極の上面を露出させる工程と、ダミーゲート電極と第１、第２の側壁スペーサーを除去する工程と、第３の側壁スペーサーの側壁に、第４の側壁スペーサーを形成する工程と、第４の側壁スペーサーの間の部分の半導体基板を露出させる工程と、側面が第４の側壁スペーサー、かつ、底面が半導体基板からなる溝部に、第２の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積し、溝部の底面及び側面を覆うようにする工程と、この溝部内にゲート電極を埋め込み形成する工程とを含むようにしたものである。
【００２２】
第１の側壁スペーサーと第４の側壁スペーサーの膜厚が実質的に同じであることが好ましい。また、ダミーゲート電極の材料と、第１及び第２の側壁スペーサーの材料が同じであることが好ましい。
【００２３】
また、上記の他の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、このダミーゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、ダミーゲート電極の側壁に側壁スペーサーを形成する工程と、半導体基板上に、ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上面を平坦化する工程と、ダミーゲート電極の上面を露出させる工程と、ダミーゲート電極を除去する工程と、側壁スペーサーの側壁の一部を削る工程と、側壁スペーサーの間の部分の半導体基板を露出させ、側面が側壁スペーサー、かつ、底面が上記半導体基板からなる溝部を形成する工程と、この溝部の底面及び側面を覆うように、上記側壁スペーサーの側壁の一部を削る工程により削られた側壁スペーサーの厚さと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、溝部内にゲート電極を埋め込み形成する工程とを含むようにしたものである。
【００２４】
また、上記の他の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、このダミーゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、ダミーゲート電極の側壁に、第１の側壁スペーサーを形成し、さらに第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成する工程と、半導体基板上に、ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上面を平坦化し、ダミーゲート電極の上面を露出させると共に、第１及び第２の側壁スペーサーの上部を削る工程と、ダミーゲート電極と第１の側壁スペーサーを除去し、側面が第２の側壁スペーサーで、かつ、底面が半導体基板からなる溝部を形成する工程と、半導体基板上に、この溝部の底面及び側面を覆うように、第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、溝部内にゲート電極を埋め込み形成する工程とを含むようにしたものである。
【００２５】
また、上記の他の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、このダミーゲート電極をマスクに用いて、イオン注入を斜めから行ない、ソース、ドレインを形成する工程と、ダミーゲート電極の側壁に、第１の側壁スペーサーを形成する工程と、半導体基板上に、ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上面を平坦化する工程と、ダミーゲート電極の上面を露出させる工程と、ダミーゲート電極を除去し、側面が第１の側壁スペーサーで、かつ、底面が半導体基板からなる溝部を形成する工程と、半導体基板上に、溝部の底面及び側面を覆うように、第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、溝部内にゲート電極を埋め込み形成する工程とを含むようにしたものである。
【００２６】
上記イオン注入は、半導体基板に対して垂直から１０度〜２０度の範囲の角度で斜めに行なうことが好ましい。
【００２７】
上記の半導体装置の製造方法において、何れも膜の厚さが実質的に同じ厚さというのは、プラスマイナス５％の範囲で同じであるものをいう。なお、プラスマイナス３％の範囲で一致すればより好ましい。また、溝部内に埋め込まれたゲート電極とソース・ドレイン拡散層の重なり部分の長さは２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことが好ましい。
【００２８】
また、上記の他の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、この第１導電型の領域に第２のゲート電極を形成する工程と、このダミーゲート電極及び第２のゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、ダミーゲート電極及び第２のゲート電極の側壁に、それぞれ第１の側壁スペーサーを形成し、さらに第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成する工程と、半導体基板上に、ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上面を平坦化する工程と、ダミーゲート電極の上面を露出させる工程と、ダミーゲート電極とその側壁の上記第１の側壁スペーサーを除去し、側面が第２の側壁スペーサーで、かつ、底面が上記半導体基板からなる溝部を形成する工程と、半導体基板上に、溝部の底面及び側面を覆うように、第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、溝部内に第１のゲート電極を埋め込み形成する工程とを含むようにしたものである。
【００２９】
また、上記の他の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、この第１導電型の領域に第２のゲート電極を形成する工程と、ダミーゲート電極及び第２のゲート電極の側壁に、それぞれ第１の側壁スペーサーを形成する工程と、ダミーゲート電極とその第１の側壁スペーサー及び第２のゲート電極とその第１の側壁スペーサーをそれぞれマスクに用いて、ソース、ドレインを形成する工程と、ダミーゲート電極の第１の側壁スペーサーの側壁及び第２のゲート電極の第１の側壁スペーサーの側壁に、それぞれ第２の側壁スペーサーを形成し、さらに第２の側壁スペーサーの側壁に、それぞれ第３の側壁スペーサーを形成する工程と、半導体基板上に、ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上面を平坦化する工程と、ダミーゲート電極の上面を露出させる工程と、ダミーゲート電極とその側壁の第１、第２の側壁スペーサーを除去する工程と、ダミーゲート電極の側壁の第３の側壁スペーサーの側壁に、第４の側壁スペーサーを形成する工程と、第４の側壁スペーサーの間の部分の半導体基板を露出させる工程と、側面が第４の側壁スペーサー、かつ、底面が半導体基板からなる溝部に、第２の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積し、この溝部の底面及び側面を覆うようにする工程と、溝部内に第１のゲート電極を埋め込み形成する工程とを含むようにしたものである。
【００３０】
また、上記の他の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、この第１導電型の領域に第２のゲート電極を形成する工程と、ダミーゲート電極及び第２のゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、ダミーゲート電極及び第２のゲート電極の側壁に、それぞれ側壁スペーサーを形成する工程と、半導体基板上に、ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上面を平坦化する工程と、ダミーゲート電極の上面を露出させる工程と、ダミーゲート電極を除去する工程と、ダミーゲート電極の側壁スペーサーの側壁の一部を削る工程と、ダミーゲート電極の側壁スペーサーの間の部分の半導体基板を露出させ、側面が側壁スペーサー、かつ、底面が上記半導体基板からなる溝部を形成する工程と、この溝部の底面及び側面を覆うように、側壁スペーサーの側壁の一部を削る工程により削られた側壁スペーサーの厚さと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、溝部内に第１のゲート電極を埋め込み形成する工程とを含むようにしたものである。
【００３１】
また、上記の他の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、この第１導電型の領域に第２のゲート電極を形成する工程と、ダミーゲート電極及び第２のゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、ダミーゲート電極及び第２のゲート電極の側壁に、それぞれ第１の側壁スペーサーを形成し、さらに第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成する工程と、半導体基板上に、ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上面を平坦化し、ダミーゲート電極の上面を露出させると共に、第１及び第２の側壁スペーサーの上部を削る工程と、ダミーゲート電極と第１の側壁スペーサーを除去し、側面が第２の側壁スペーサーで、かつ、底面が半導体基板からなる溝部を形成する工程と、半導体基板上に、この溝部の底面及び側面を覆うように、第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、溝部内にゲート電極を埋め込み形成する工程とを含むようにしたものである。
【００３２】
また、上記の他の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、この第１導電型の領域に第２のゲート電極を形成する工程と、ダミーゲート電極及び第２のゲート電極をそれぞれマスクに用いて、イオン注入を斜めから行ない、ソース、ドレインを形成する工程と、ダミーゲート電極の側壁及び第２のゲート電極の側壁に、それぞれ第１の側壁スペーサーを形成する工程と、半導体基板上に、ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の上面を平坦化する工程と、ダミーゲート電極の上面を露出させる工程と、ダミーゲート電極を除去し、側面がダミーゲート電極の側壁の第１の側壁スペーサーで、かつ、底面が半導体基板からなる溝部を形成する工程と、半導体基板上に、この溝部の底面及び側面を覆うように、第１の側壁スペーサーと実質的に同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、溝部内に第１のゲート電極を埋め込み形成する工程とを含むようにしたものである。
【００３３】
これらの半導体装置の製造方法において、第１導電型の領域とは、Ｎ型の領域であっても、Ｐ型の領域であってもよい。また、何れも膜の厚さが実質的に同じ厚さというのは、プラスマイナス５％の範囲で同じであるものをいう。なお、プラスマイナス３％の範囲で一致すればより好ましい。また、第１及び第２のゲート電極とソース・ドレイン拡散層の重なり部分の長さは、それぞれ２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことが好ましい。また、第１及び第２のゲート電極とソース・ドレイン拡散層の重なり部分の長さは、同じであることが好ましい。
【００３４】
【発明の実施の形態】
実施の形態１
図８は本発明の第一の実施の形態による電界効果トランジスタを示す完成断面図であり図２から図７がその製造工程の模式図である。
【００３５】
まず、図２に示すように、面方位（１００）、Ｐ導電型、直径２０ｃｍの単結晶Ｓｉよりなる半導体基板１に活性領域を画定する素子間分離絶縁領域２の形成、基板濃度調整用のＰ導電型イオンの注入と引き延ばし熱処理及び閾電圧調整用イオン注入と活性化熱処理を従来公知の手法により施した後、熱酸化膜２１を５ｎｍ形成した。次に上記熱酸化膜２１の上に、非晶質のノンドープＳｉ膜２２を１００ｎｍ堆積した後、シリコン窒化膜２３を５０ｎｍ堆積した。
【００３６】
その後、従来公知のリソグラフィ法及びエッチング法を用いて、図３に示すようなダミーゲート電極２２を形成した。ダミーゲート電極２２を形成後、Ａｓイオンをエネルギー３ｋｅＶ、ドーズ量３×１０１５／ｃｍ２のイオン注入し、ソース・ドレイン・エクステンション３１を形成した。続いてＢのイオン注入を施してパンチスル−防止のためのＰ導電型パンチスルー防止拡散層３２とした。
【００３７】
次に薄い非晶質ノンドープＳｉ膜を後に堆積する高誘電率ゲート絶縁膜とほぼ同じ厚さだけ堆積し、エッチバックすることにより第１の側壁スペーサー４１によりダミーゲート電極を高誘電率ゲート絶縁膜の膜厚分だけ太らせる。このとき非晶質ノンドープＳｉ膜の膜厚と後に堆積する高誘電率ゲート絶縁膜の膜厚は、プラスマイナス５％以内の差で同じ厚さであることが好ましく、プラスマイナス２％以内の差で同じ厚さであることより好ましい。これは以下の実施の形態においても同様である。
【００３８】
続いて、シリコン窒化膜を全面に堆積した後、異方性ドライエッチングによりダミーゲート電極２２の側壁部にのみ選択的に残置させて第２の側壁スペーサー４２とした。上記第２の側壁スペーサー４２をイオン注入阻止マスクとしてイオン注入を行い、１０５０℃、１秒の条件で注入イオンの活性化熱処理を施しＮ型高濃度ソース・ドレイン拡散層４３を形成した（図４）。次に、厚いシリコン酸化堆積膜５１を全面に形成した後、その表面を化学的機械的研摩により平坦化する。このときシリコン窒化膜２３をストッパーとして、その上面を露出させ、その後、シリコン窒化膜２３を熱燐酸によるウエットエッチングにより除去する（図５）。
【００３９】
次に、ダミーゲート電極２２と第１の側壁スペーサー４１を選択的に除去し、希フッ酸を用いて熱酸化膜２１の露出部を除去し、開口部６１を形成した（図６）。ここでチャネルイオンの注入を行ない、チャネル部のみ基板濃度を調整することも可能である。
【００４０】
次に、開口部６１に高誘電率ゲート絶縁膜７１を、化学気相蒸着法によって堆積した。高誘電率ゲート絶縁膜７１としては、ＺｒＯ２又はＨｆＯ２を用いた。成膜にあたっては、高誘電率ゲート絶縁膜７１が非晶質の状態になる条件で堆積した。また、上記高誘電率ゲート絶縁膜７１の膜厚は５ｎｍとなるように堆積時間を調整した。引き続きゲート電極としてＴｉＮ７２とＡｌ電極７３をそれぞれ１０ｎｍ、２５０ｎｍ程度堆積する（図７）。全面を化学的機械的研摩により平坦化し、埋め込み加工トランジスタ構造を形成した。次に、厚いシリコン酸化堆積膜８１を全面に形成した後、所望領域に開口を施してから配線金属の拡散障壁材としてのＴｉＮ膜８２と配線金属としてのＷ膜８３を堆積し、その平坦化研摩により開口部分のみに選択的にＷ膜を残置した（図８）。最後に、所望回路構成に従いアルミニュームを主材料とする金属膜の堆積とそのパターニングにより配線を形成し、電界効果トランジスタを製造した。
【００４１】
以上のように、本発明により作製したＭＩＳＦＥＴでは、ソース・ドレイン・エクステンション３１とゲート電極のオーバーラップは、ダミーゲート電極２２に対するオーバーラップと同じ２５ｎｍに保たれており、オーバーラップ長の減少による抵抗の増大とオン電流の減少はなかった。
【００４２】
実施の形態２
本発明の第ニの実施の形態による電界効果トランジスタの製造工程を図９から図１１を用いて説明する。本実施の形態はトランジスタのゲート長に対してソース・ドレイン・エクステンションの接合が深すぎるためにオーバーラップ長を調整したい場合に有効である。本実施の形態では、チャネル長８０ｎｍのトランジスタについてオーバーラップ長を１０ｎｍ短くしたい場合を例として示す。
【００４３】
まず、面方位（１００）、Ｐ導電型、直径２０ｃｍの単結晶Ｓｉよりなる半導体基板１に活性領域を画定する素子間分離絶縁領域２の形成、基板濃度調整用のＰ導電型イオンの注入と引き延ばし熱処理及び閾電圧調整用イオン注入と活性化熱処理を従来公知の手法により施した後、熱酸化膜２１を５ｎｍ形成する。次に上記熱酸化膜２１の上に、非晶質ノンドープＳｉ膜を１００ｎｍ堆積した後、シリコン窒化膜２３を５０ｎｍ堆積した。その後、従来公知のリソグラフィ法及びエッチング法を用いてダミーゲート電極２２を形成した。
【００４４】
次に非晶質のノンドープＳｉ膜を堆積し、エッチバックすることにより第１の側壁スペーサー９１を形成する。ここでノンドープＳｉ膜の厚さはオーバーラップ長の調整幅と同じにする。本実施の形態では非晶質のノンドープＳｉ膜を１０ｎｍ堆積した。
【００４５】
Ａｓイオンをエネルギー３ｋｅＶ、ドーズ量３×１０１５／ｃｍ２のイオン注入し、ソース・ドレイン・エクステンション３１を形成した。続いてＢのイオン注入を施してパンチスルー防止のためのＰ導電型パンチスルー防止拡散層３２とした。ダミーゲート電極２２と第１の側壁スペーサー９１をマスクにイオン注入を行なうことによりダミーゲート電極とソース・ドレイン・エクステンションのオーバーラップ長が第１の側壁スペーサー９１の厚さ分だけ小さくなる（図９）。
【００４６】
次に非晶質のノンドープＳｉ膜を、後に堆積する高誘電率ゲート絶縁膜とほぼ同じ厚さだけ堆積し、エッチバックすることにより第２の側壁スペーサー１０１を形成する。続いて、シリコン窒化膜を全面に堆積した後、異方性ドライエッチングによりダミーゲート電極の側壁部にのみ選択的に残置させて第３の側壁スペーサー１０２とした。上記第３の側壁スペーサー１０２をイオン注入阻止マスクとしてイオン注入を行ない、１０００℃、１０秒の条件で注入イオンの活性化熱処理を施し、Ｎ型高濃度ソース・ドレイン拡散層１０３を形成した（図１０）。
【００４７】
次に、厚いシリコン酸化堆積膜１１１を全面に形成した後、その表面を化学的機械的研摩により平坦化する。このときシリコン窒化膜２３をストッパーとして、その上面を露出させ、その後、シリコン窒化膜２３を熱燐酸によるウエットエッチングにより除去する。引き続き、ダミーゲート電極２２、第１の側壁スペーサー９１及び第２の側壁スペーサー１０１を選択的に除去する。次に、第１の側壁スペーサーとほぼ同じ膜厚のシリコン窒化膜を全面に堆積した後、異方性ドライエッチングを行ない、第４の側壁スペーサー１１２とした（図１１）。
【００４８】
次に、希フッ酸を用いて熱酸化膜２１の露出部を除去する。ここでチャネルイオンの注入を行ない、チャネル部のみ基板濃度を調整することも可能である。
【００４９】
後は、実施の形態１と同様にして高誘電率ゲート絶縁膜、ゲート電極を堆積し、全面を化学的機械的研摩により平坦化して埋め込み加工トランジスタ構造を形成する。最後に、所望回路構成に従いアルミニュームを主材料とする金属膜の堆積とそのパターニングにより配線を形成し、電界効果トランジスタを製造した。
【００５０】
以上のような製造工程を用いることにより、微細ＭＩＳＦＥＴにおいてもソース・ドレイン・エクステンションとゲート電極のオーバーラップを適正に制御し、短チャンネル効果を抑えながら大きなオン電流を確保することができる。本実施の形態による活性加熱処理後のソース・ドレイン・エクステンションのオーバーラップ長は２５ｎｍであった。第１の側壁スペーサー９１を用いてオーバーラップ長を調整しない場合、オーバーラップ長は３５ｎｍとなり、実効チャネル長は１０ｎｍ程度になってしまうため、本実施の形態の基板の不純物ノードでは、スイッチング特性が劣化し、オフ電流が大きくなってしまうが、本実施の形態によれば良好なスイッチング特性が得られた。
【００５１】
実施の形態３
図１は、本発明の第三の実施の形態による電界効果トランジスタを示す断面図であり、図１２から図１７がその製造工程の模式図である。本実施の形態はリプレイスメント・ゲートＭＩＳＦＥＴと従来のＭＯＳＦＥＴが混在したＬＳＩの製造に有効である。
【００５２】
まず、面方位（１００）、Ｐ導電型、直径２０ｃｍの単結晶Ｓｉよりなる半導体基板１に活性領域を画定する素子間分離絶縁領域２を形成し、基板濃度調整用のＰ導電型イオンの注入と引き延ばし熱処理及び閾電圧調整用イオン注入と活性化熱処理を従来公知の手法により施した後、熱酸化膜１１を３ｎｍ形成した。熱酸化膜１１は従来構造ＭＯＳＦＥＴのゲート酸化膜として用いられる。次に上記熱酸化膜１１の上に、非晶質のノンドープＳｉ膜１２を１００ｎｍ堆積し、公知のホトリソグラフィを用いて従来構造のＮ型ＭＯＳＦＥＴを作製する領域のノンドープＳｉ膜１２にリンをイオン注入した（図１２）。
【００５３】
次に、一旦、レジストを除去し、同様にして、従来構造のＰ型ＭＯＳＦＥＴを作製する領域のノンドープＳｉ膜１２にボロンをイオン注入する。９５０℃、６０秒の熱処理を行った後、シリコン窒化膜１３を５０ｎｍ堆積した。その後、従来公知のリソグラフィ法及びエッチング法を用いて、ゲート電極を形成した。
【００５４】
ゲート電極形成後、Ｎ型ＭＯＳＦＥＴを作製する領域にＡｓイオンをイオン注入しソース・ドレイン・エクステンション１３１を形成した後、Ｂのイオン注入を施してパンチスルー防止のためのＰ導電型パンチスルー防止拡散層１３２とした。引き続きＰ型ＭＯＳＦＥＴを作製する領域にＢＦ２イオンをイオン注入しソース・ドレイン・エクステンション１３３を形成した。続いてリンのイオン注入を施してパンチスルー防止のためのＮ導電型パンチスルー防止拡散層１３４とした（図１３）。従来構造のＭＯＳＦＥＴとリプレイスメント・ゲートＭＩＳＦＥＴで拡散層の不純物分布を変える必要がある場合は、ここでホトリソグラフィを用いて、それぞれ最適の条件でイオン注入を行なう。
【００５５】
次に化学気相蒸着法によってシリコン酸化膜を高誘電率ゲート絶縁膜と同じ厚さだけ堆積し、エッチバックすることにより第１の側壁スペーサー１４１を形成する。続いて、シリコン窒化膜を全面に堆積した後、異方性ドライエッチングによりゲート電極の側壁部にのみ選択的に残置させて第２の側壁スペーサー１４２とした。Ｎ型高濃度ソース・ドレイン拡散層１４３及びＰ型高濃度ソース・ドレイン拡散層１４４のイオン注入を行った後、１０５０℃、１秒の条件で注入イオンの活性化熱処理を施した（図１４）。
【００５６】
次に、厚いシリコン酸化堆積膜５１を全面に形成した後、その表面を化学的機械的研摩により平坦化する。このときシリコン窒化膜１３をストッパーとして、その上面を露出させる。公知のホトリソグラフィを用いてレジスト１５１をマスクにリプレイスメント・ゲートＭＩＳＦＥＴを作製する領域のシリコン窒化膜１３を熱燐酸によるウエットエッチングにより除去する（図１５）。
【００５７】
引き続き、ダミーゲート電極を選択的に除去し、更に、希フッ酸を用いて熱酸化膜１１の露出部を除去し、開口部１６１を形成した（図１６）。このとき第１の側壁スペーサー１４１も同時に除去される。ここでチャネルイオンの注入を行ない、リプレイスメント・ゲートＭＩＳＦＥＴのチャネル部のみ基板濃度を調整することも可能である。次に、高誘電率ゲート絶縁膜７１を、化学気相蒸着法によって堆積した。高誘電率ゲート絶縁膜７１としては、ＺｒＯ２又はＨｆＯ２を用いた。成膜にあたっては、高誘電率ゲート絶縁膜７１が非晶質の状態になる条件で堆積した。また、上記高誘電率ゲート絶縁膜７１の膜厚は５ｎｍとなるように堆積時間を調整した。引き続きゲート電極としてＴｉＮ７２とＡｌ電極７３をそれぞれ１０ｎｍ、２５０ｎｍ程度堆積する（図１７）。全面を化学的機械的研摩により平坦化し、埋め込み加工トランジスタ構造を形成した後、厚いシリコン酸化堆積膜３を全面に形成して、所望領域に開口を施してから配線金属の拡散障壁材としてのＴｉＮ膜４と配線金属としてのＷ膜５を堆積し、その平坦化研摩により開口部分のみに選択的にＷ膜を残置した（図１）。最後に、所望回路構成に従いアルミニュームを主材料とする金属膜の堆積とそのパターニングにより配線を形成し、電界効果トランジスタを製造した。
【００５８】
従来のリプレイスメント・ゲートＭＩＳＦＥＴの製造方法によりリプレイスメント・ゲートＭＩＳＦＥＴと従来のＭＯＳＦＥＴが混在した半導体装置を作製した場合には、リプレイスメント・ゲートＭＩＳＦＥＴのソース・ドレイン・エクステンションとゲート電極のオーバーラップがゲート絶縁膜の膜厚分減少してしまうため、オン電流が取れなくなるという問題があった。本発明により作製した半導体装置では、リプレイスメント・ゲートＭＩＳＦＥＴと従来のＭＯＳＦＥＴでソース・ドレイン・エクステンションとゲート電極のオーバーラップが共に２５ｎｍ程度であり、ＭＩＳＦＥＴにおけるオーバーラップ長の減少による抵抗の増大とオン電流の減少という問題が解決される。
【００５９】
実施の形態４
本実施の形態では本発明の目的を達成する別の方法である、ダミーゲート除去後、高誘電率ゲート絶縁膜の膜厚分だけエッチングで溝を太らせる工程による電界効果トランジスタの製造工程を図１８と図１９を用いて説明する。
【００６０】
素子間分離絶縁領域、ダミーゲート電極を形成後、ソース・ドレイン・エクステンション、Ｐ導電型パンチスルー防止拡散層のイオン注入を行ない図３の構造を得るところまでは第１の実施の形態と同様である。
【００６１】
次に、シリコン窒化膜を全面に堆積した後、異方性ドライエッチングによりダミーゲート電極の側壁部にのみ選択的に残置させてダミーゲート側壁絶縁膜１８１とした。上記ダミーゲート側壁絶縁膜１８１をイオン注入阻止マスクとしてＮ型高濃度ソース・ドレイン拡散層４３を形成した後、１０００℃、１０秒の条件で注入イオンの活性化熱処理を施した（図１８）。
【００６２】
次に、厚いシリコン酸化堆積膜５１を全面に形成した後、その表面を化学的機械的研摩により平坦化する。シリコン窒化膜２３をストッパーとして、その上面を露出させ、その後シリコン窒化膜２３を熱燐酸によるウエットエッチングにより除去し、さらに、ダミーゲート電極２２を選択的に除去する。
【００６３】
ここでダミーゲート側壁絶縁膜１８１を等方性ドライエッチングにより、後に堆積する高誘電率ゲート絶縁膜とほぼ同じ厚さだけエッチングすることにより、開口部の幅を広くした。本実施の形態では１０％ＣＦ４／Ｏ２の混合ガスを用いて２０ｎｍ／分で５ｎｍのエッチングを行なった。この工程でシリコン酸化堆積膜５１及び熱酸化膜２１が約１ｎｍ削れた（図１９）。
【００６４】
次に、希フッ酸を用いて熱酸化膜２１の露出部を除去する。ここでチャネルイオンの注入を行ない、チャネル部のみ基板濃度を調整することも可能である。
【００６５】
後は、実施の形態１と同様にして高誘電率ゲート絶縁膜、ゲート電極を堆積し、全面を化学的機械的研摩により平坦化して埋め込み加工トランジスタ構造を形成する。
【００６６】
以上のような製造工程を用いることにより、ダミーゲート側壁を用いることなく、ソース・ドレイン・エクステンションとゲート電極のオーバーラップを、ダミーゲート電極に対するオーバーラップと同じ２５ｎｍに保ち、オーバーラップ長の減少による抵抗の増大とオン電流の減少を防止することができる。
【００６７】
実施の形態５
本発明の第五の実施形態による電界効果トランジスタの製造工程を図２０から図２２を用いて説明する。上記の実施形態ではダミーゲート材料として非晶質シリコンを用いたが、本実施形態ではシリコン窒化膜を用いることにより工程数を減らしている。
【００６８】
まず、面方位（１００）、Ｐ導電型、直径２０ｃｍの単結晶Ｓｉよりなる半導体基板１に活性領域を画定する素子間分離絶縁領域２の形成、基板濃度調整用のＰ導電型イオンの注入と引き延ばし熱処理及び閾電圧調整用イオン注入と活性化熱処理を従来公知の手法により施した後、熱酸化膜２１を５ｎｍ形成した。次に上記熱酸化膜２１の上に、シリコン窒化膜２０１を１５０ｎｍ堆積した後、シリコン酸化膜２０２を５０ｎｍ堆積した。その後、従来公知のリソグラフィ法及びエッチング法を用いて、図２０に示すようなダミーゲート電極を形成した。
【００６９】
ダミーゲート電極形成後、Ａｓイオンをエネルギー３ｋｅＶ、ドーズ量３×１０１５／ｃｍ２のイオン注入し、ソース・ドレイン・エクステンション３１を形成した。続いてＢのイオン注入を施してパンチスルー防止のためのＰ導電型パンチスルー防止拡散層３２とした。次に薄いシリコン窒化膜を後に堆積する高誘電率ゲート絶縁膜とほぼ同じ厚さだけ堆積し、エッチバックすることにより第１の側壁スペーサー２１１を形成する。続いて、シリコン酸化膜を全面に堆積した後、異方性ドライエッチングによりダミーゲート電極の側壁部にのみ選択的に残置させて第２の側壁スペーサー２１２とした。上記第２の側壁スペーサー２１２をイオン注入阻止マスクとしてイオン注入を行ない、１０５０℃、１秒の条件で注入イオンの活性化熱処理を施しＮ型高濃度ソース・ドレイン拡散層４３を形成した（図２１）。
【００７０】
次に、厚いシリコン酸化堆積膜５１を全面に形成した後、その表面を化学的機械的研摩により平坦化し、ダミーゲート電極の上面を露出させる。第１の側壁スペーサー２１１の材質はシリコン窒化膜であるが面積が小さいのでストッパーにはならずダミーゲート電極のシリコン窒化膜２０１まで研磨されることになる（図２２）。前記実施の形態では側壁スペーサーの肩の部分のために開口部６１がオーバーハング形状となり、高誘電率ゲート絶縁膜を埋め込む工程に支障をきたす可能性があるため、この研磨工程でのオーバー研磨量を調整する必要があるが、本実施の形態では側壁スペーサーの肩の部分は完全に除去されるのでオーバーハング形状になることはない。
【００７１】
その後、シリコン窒化膜２０１と第１の側壁スペーサー２１１を熱燐酸によるウエットエッチングにより除去し、さらに、希フッ酸を用いて熱酸化膜２１の露出部を除去し、開口部を形成した。ここでチャネルイオンの注入を行ない、チャネル部のみ基板濃度を調整することも可能である。
【００７２】
後は、実施の形態１と同様にして高誘電率ゲート絶縁膜、ゲート電極を堆積し、全面を化学的機械的研摩により平坦化して埋め込み加工トランジスタ構造を形成する。最後に、所望回路構成に従いアルミニュームを主材料とする金属膜の堆積とそのパターニングにより配線を形成し、電界効果トランジスタを製造した。
【００７３】
以上のような製造工程を用いることにより、ダミーゲート電極除去工程におけるウェットエッチングを１回減らすことができ、また、ダミーゲート電極を除去した後の開口部がオーバーハング形状となり高誘電率ゲート絶縁膜を埋め込む工程に支障をきたすことを防止できる。
【００７４】
実施の形態６
本実施の形態では本発明の目的を達成する別の方法を図２５と図２６を用いて説明する。素子間分離絶縁領域２、ダミーゲート電極２２、シリコン窒化膜２３を形成するところまでは実施の形態１と同様である。ここでソース・ドレイン・エクステンション３１のイオン注入を斜めから行なうことにより、ダミーゲート電極とソース・ドレイン・エクステンションのオーバーラップ長を大きくしておく。発明者らの検討によると、基板に対して垂直から１０度から２０度の角度でイオン注入を行なうことにより、垂直にイオン注入を行なった場合と比べてオーバーラップ長を５ｎｍ大きくすることができる（図２５）。
【００７５】
引き続きＰ導電型パンチスルー防止拡散層３２のイオン注入を行なう。次に、シリコン窒化膜を全面に堆積した後、異方性ドライエッチングによりダミーゲート電極の側壁部にのみ選択的に残置させてダミーゲート側壁絶縁膜２６１とした。
【００７６】
上記ダミーゲート側壁絶縁膜２６１をイオン注入阻止マスクとしてＮ型高濃度ソース・ドレイン拡散層４３を形成した後、１０００℃、１０秒の条件で注入イオンの活性化熱処理を施した。次に、厚いシリコン酸化堆積膜５１を全面に形成した後、その表面を化学的機械的研摩により平坦化する。このときシリコン窒化膜２３をストッパーとして、ダミーゲート電極２２の上面を露出させ、その後、シリコン窒化膜２３を熱燐酸によるウエットエッチングにより除去し、さらに、ダミーゲート電極２２を選択的に除去する（図２６）。
【００７７】
次に、希フッ酸を用いて熱酸化膜２１の露出部を除去する。ここでチャネルイオンの注入を行ない、チャネル部のみ基板濃度を調整することも可能である。
【００７８】
後は実施の形態１と同様にして高誘電率ゲート絶縁膜、ゲート電極を堆積し、全面を化学的機械的研摩により平坦化して埋め込み加工トランジスタ構造を形成する。
【００７９】
以上のような製造工程により、ダミーゲート側壁を用いることなく、ソース・ドレイン・エクステンションとゲート電極のオーバーラップを、ダミーゲート電極に対するオーバーラップとほぼ同じ寸法に保ち、オーバーラップ長の減少による抵抗の増大とオン電流の減少を防止することができる。本実施の形態を、実施の形態３で述べたように従来構造のトランジスタとリプレイスメント・ゲート・トランジスタが混在する素子に用いる場合には、公知のホトリソグラフィを用いてソース・ドレイン・エクステンション用イオン注入工程を従来構造のトランジスタとリプレイスメント・ゲート・トランジスタについて別々に分けて行なう。リプレイスメント・ゲート・トランジスタのソース・ドレイン・エクステンション用イオン注入工程のみ斜めイオン注入を行ない、従来構造のトランジスタのソース・ドレイン・エクステンション用イオン注入工程は垂直イオン注入で行なえばよい。
【００８０】
なお、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態では、高誘電率ゲート絶縁膜として、ＺｒＯ２膜、ＨｆＯ２膜を用いたが、高誘電率ゲート絶縁膜の材料はこれらに限らず、アルミナ（Ａｌ２Ｏ３）、酸化ランタン膜（Ｌａ２Ｏ３）、酸化プラセオジム（Ｐｒ２Ｏ３）、酸化イットリウム（Ｙ２０３）、酸化タンタル（Ｔａ２Ｏ５）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化セリウム（ＣｅＯ２）等の金属酸化物、それらの固溶体、それら金属酸化物とＳｉＯ２の固溶体、チタン酸ストロンチウムバリウム膜（（ＢａＳｒ）ＴｉＯ３）等のチタン酸塩等を用いることが可能である。また、上記実施の形態ではｎ型リプレイスメント・ゲートＭＩＳＦＥＴについてのみ説明したが、ｐ型ＭＩＳＦＥＴについても同様の製造工程により製造できる。その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能であることは言うまでもない。
【００８１】
【発明の効果】
本発明によれば、リプレイスメント・ゲート型ＭＩＳＦＥＴにおいて、オーバーラップ長の減少による抵抗の増大とオン電流の減少を防止することができる。
さらに、本発明によれば、リプレイスメント・ゲートＭＩＳＦＥＴと従来のＭＯＳＦＥＴが混在した場合、ソース・ドレイン・エクステンションとゲート電極のオーバーラップを従来のＭＯＳＦＥＴとほぼ同じにすることが可能となる。
【図面の簡単な説明】
【図１】本発明の第３の実施形態に係る半導体装置の要部断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１３】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１４】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１５】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１８】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１９】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２０】本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２１】本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２２】本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２３】ドレイン電流のソース・ドレイン拡散層とゲート電極のオーバーラップ長依存性を説明する図面である。
【図２４】従来例を説明するための半導体装置の要部断面図。
【図２５】本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２６】本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
１…半導体基板、２…素子間分離絶縁領域、３…シリコン酸化堆積膜、
４…ＴｉＮ膜、５…Ｗ膜、２１…熱酸化膜、
２２…ダミーゲート電極（非晶質のノンドープＳｉ膜）、
２３…シリコン窒化膜、
３１…ソース・ドレイン・エクステンション、３２…Ｐ導電型パンチスルー防止拡散層、
４１…第１の側壁スペーサー、４２…第２の側壁スペーサー、
４３…Ｎ型高濃度ソース・ドレイン拡散層、５１…シリコン酸化堆積膜、
６１…開口部、７１…高誘電率ゲート絶縁膜、７２…ＴｉＮ、７３…Ａｌ電極、
８１…シリコン酸化堆積膜、８２…ＴｉＮ膜、
８３…配線金属としてのＷ膜、９１…第１の側壁スペーサー（非晶質Ｓｉ膜）、
１０１…第２の側壁スペーサー（非晶質Ｓｉ膜）、
１０２…第３の側壁スペーサー（シリコン窒化膜）、
１０３…Ｎ型高濃度ソース・ドレイン拡散層、１１１…シリコン酸化堆積膜
１１２…第４の側壁スペーサー（シリコン窒化膜）、１２１…レジスト
１３１…Ｎ型ソース・ドレイン・エクステンション、
１３２…Ｐ導電型パンチスルー防止拡散層、
１３３…Ｐ型ソース・ドレイン・エクステンション、
１３４…Ｎ導電型パンチスルー防止拡散層、
１４１…第１の側壁スペーサー（シリコン酸化膜）、
１４２…第２の側壁スペーサー（シリコン窒化膜）、
１４３…Ｎ型高濃度ソース・ドレイン拡散層、
１４４…Ｐ型高濃度ソース・ドレイン拡散層、
１５１…レジスト、１６１…開口部、１８１…ダミーゲート側壁絶縁膜、
２０１…シリコン窒化膜、２０２…リコン酸化膜、
２１１…第１の側壁スペーサー（シリコン窒化膜）、
２１２…第２の側壁スペーサー（シリコン酸化膜）、
２６１…側壁スペーサー（シリコン窒化膜）。

Claims (12)

  1. 半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、上記ダミーゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、上記ダミーゲート電極の側壁に、第１の側壁スペーサーを形成し、さらに該第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極と上記第１の側壁スペーサーを除去し、側面が第２の側壁スペーサーで、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記半導体基板上に、上記溝部の底面及び側面を覆うように、上記第１の側壁スペーサーと同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内にゲート電極を埋め込み形成する工程とを含み、
    上記ダミーゲート電極の材料と上記第１の側壁スペーサーの材料が同じであることを特徴とする半導体装置の製造方法。
  2. 上記溝部内に埋め込まれたゲート電極とソース・ドレイン拡散層の重なり部分の長さは２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 半導体基板上のゲート電極が形成される領域にダミーゲート電極を形成する工程と、上記ダミーゲート電極の側壁に、第１の側壁スペーサーを形成する工程と、上記ダミーゲート電極と第１の側壁スペーサーをマスクに用いて、ソース、ドレインを形成する工程と、上記第１の側壁スペーサーの側壁に、第２の側壁スペーサーを形成し、さらに該第２の側壁スペーサーの側壁に、第３の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極と第１、第２の側壁スペーサーを除去する工程と、上記第３の側壁スペーサーの側壁に、第４の側壁スペーサーを形成する工程と、上記第４の側壁スペーサーの間の部分の上記半導体基板を露出させる工程と、側面が上記第４の側壁スペーサー、かつ、底面が上記半導体基板からなる溝部に、上記第２の側壁スペーサーと同じ厚さの高誘電率ゲート絶縁膜を堆積し、該溝部の底面及び側面を覆うようにする工程と、上記溝部内にゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
  4. 上記第１の側壁スペーサーと上記第４の側壁スペーサーの膜厚が実質的に同じであることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 上記ダミーゲート電極の材料と、上記第１及び第２の側壁スペーサーの材料が同じであることを特徴とする請求項３記載の半導体装置の製造方法。
  6. 上記溝部内に埋め込まれたゲート電極とソース・ドレイン拡散層の重なり部分の長さは２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項３記載の半導体装置の製造方法。
  7. 半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、上記第１導電型の領域に第２のゲート電極を形成する工程と、上記ダミーゲート電極及び第２のゲート電極の側壁に、それぞれ第１の側壁スペーサーを形成する工程と、上記ダミーゲート電極とその第１の側壁スペーサー及び第２のゲート電極とその第１の側壁スペーサーをそれぞれマスクに用いて、ソース、ドレインを形成する工程と、上記ダミーゲート電極の第１の側壁スペーサーの側壁及び第２のゲート電極の第１の側壁スペーサーの側壁に、それぞれ第２の側壁スペーサーを形成し、さらに該第２の側壁スペーサーの側壁に、それぞれ第３の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極とその側壁の第１、第２の側壁スペーサーを除去する工程と、上記ダミーゲート電極の側壁の第３の側壁スペーサーの側壁に、第４の側壁スペーサーを形成する工程と、上記第４の側壁スペーサーの間の部分の上記半導体基板を露出させる工程と、側面が上記第４の側壁スペーサー、かつ、底面が上記半導体基板からなる溝部に、上記第２の側壁スペーサーと同じ厚さの高誘電率ゲート絶縁膜を堆積し、該溝部の底面及び側面を覆うようにする工程と、上記溝部内に第１のゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
  8. 上記第１及び第２のゲート電極とソース・ドレイン拡散層の重なり部分の長さは、それぞれ２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項７記載の半導体装置の製造方法。
  9. 半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、上記第１導電型の領域に第２のゲート電極を形成する工程と、上記ダミーゲート電極及び第２のゲート電極をマスクに用いて、ソース、ドレインを形成する工程と、上記ダミーゲート電極及び第２のゲート電極の側壁に、それぞれ側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極を除去する工程と、上記ダミーゲート電極の側壁スペーサーの側壁の一部を削る工程と、上記ダミーゲート電極の上記側壁スペーサーの間の部分の上記半導体基板を露出させ、側面が側壁スペーサー、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記溝部の底面及び側面を覆うように、上記側壁スペーサーの側壁の一部を削る工程により削られた上記側壁スペーサーの厚さと同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内に第１のゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
  10. 上記第１及び第２のゲート電極とソース・ドレイン拡散層の重なり部分の長さは、それぞれ２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項９記載の半導体装置の製造方法。
  11. 半導体基板の第１導電型の領域の第１のゲート電極が形成される領域にダミーゲート電極を形成し、上記第１導電型の領域に第２のゲート電極を形成する工程と、上記ダミーゲート電極及び第２のゲート電極をそれぞれマスクに用いて、イオン注入を斜めから行ない、ソース、ドレインを形成する工程と、上記ダミーゲート電極の側壁及び第２のゲート電極の側壁に、それぞれ第１の側壁スペーサーを形成する工程と、上記半導体基板上に、上記ダミーゲート電極及び第２のゲート電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上面を平坦化する工程と、上記ダミーゲート電極の上面を露出させる工程と、上記ダミーゲート電極を除去し、側面が上記ダミーゲート電極の側壁の第１の側壁スペーサーで、かつ、底面が上記半導体基板からなる溝部を形成する工程と、上記半導体基板上に、上記溝部の底面及び側面を覆うように、上記第１の側壁スペーサーと同じ厚さの高誘電率ゲート絶縁膜を堆積する工程と、上記溝部内に第１のゲート電極を埋め込み形成する工程とを含むことを特徴とする半導体装置の製造方法。
  12. 上記第１及び第２のゲート電極とソース・ドレイン拡散層の重なり部分の長さは、それぞれ２０ｎｍ以上であり、かつ、チャネル長の１／２より５ｎｍ以上短いことを特徴とする請求項１１記載の半導体装置の製造方法。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW544752B (en) * 2002-05-20 2003-08-01 Univ Nat Yunlin Sci & Tech Method for producing SnO2 gate ion sensitive field effect transistor (ISFET), and method and device for measuring the temperature parameters, drift and hysteresis values thereof
US6867084B1 (en) * 2002-10-03 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method of forming the gate dielectric with mini-spacer
JP4233381B2 (ja) 2003-05-21 2009-03-04 株式会社ルネサステクノロジ 半導体装置とその製造方法
US7160767B2 (en) * 2003-12-18 2007-01-09 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US7217611B2 (en) * 2003-12-29 2007-05-15 Intel Corporation Methods for integrating replacement metal gate structures
JP2010135823A (ja) * 2004-03-17 2010-06-17 Renesas Technology Corp 半導体装置の製造方法
JP2005285980A (ja) * 2004-03-29 2005-10-13 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
KR100549014B1 (ko) * 2004-07-21 2006-02-02 삼성전자주식회사 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들
US7258745B2 (en) * 2004-08-06 2007-08-21 Ut-Battelle, Llc Method for fabricating hafnia films
US20060166417A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Transistor having high mobility channel and methods
US7361961B2 (en) * 2005-04-25 2008-04-22 Altera Corporation Method and apparatus with varying gate oxide thickness
US20060292762A1 (en) * 2005-06-22 2006-12-28 Epion Corporation Replacement gate field effect transistor with germanium or SiGe channel and manufacturing method for same using gas-cluster ion irradiation
JP4954508B2 (ja) * 2005-08-05 2012-06-20 パナソニック株式会社 半導体装置
US20070141798A1 (en) * 2005-12-20 2007-06-21 Intel Corporation Silicide layers in contacts for high-k/metal gate transistors
JP2007227851A (ja) * 2006-02-27 2007-09-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
BRPI0709387A2 (pt) * 2006-03-15 2011-07-05 Bic Soc composição de combustìvel capaz de produzir hidrogênio através de reação quìmica para uso em célula de combustìvel e gerador de gás adaptado para uso com a mesma
US7456068B2 (en) * 2006-06-08 2008-11-25 Intel Corporation Forming ultra-shallow junctions
US7795097B2 (en) * 2007-11-20 2010-09-14 Texas Instruments Incorporated Semiconductor device manufactured by removing sidewalls during replacement gate integration scheme
JP2009278042A (ja) * 2008-05-19 2009-11-26 Renesas Technology Corp 半導体装置、およびその製造方法
US8546252B2 (en) * 2009-10-05 2013-10-01 International Business Machines Corporation Metal gate FET having reduced threshold voltage roll-off
CN101840862B (zh) * 2009-10-15 2013-02-20 中国科学院微电子研究所 高性能半导体器件的形成方法
KR101695902B1 (ko) 2010-04-20 2017-01-13 삼성전자주식회사 반도체 소자 제조 방법
CN102456621A (zh) * 2010-10-29 2012-05-16 中芯国际集成电路制造(上海)有限公司 半导体器件结构和制作该半导体器件结构的方法
US8859380B2 (en) * 2010-11-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
CN102646589B (zh) * 2011-02-17 2015-01-07 中芯国际集成电路制造(上海)有限公司 一种mosfet制造方法
CN102646590B (zh) * 2011-02-21 2015-05-13 中芯国际集成电路制造(上海)有限公司 Nmos晶体管的形成方法
US8592264B2 (en) * 2011-12-21 2013-11-26 International Business Machines Corporation Source-drain extension formation in replacement metal gate transistor device
CN103390556B (zh) * 2012-05-08 2016-09-21 中国科学院微电子研究所 半导体器件制造方法
US9679984B2 (en) * 2012-11-07 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure with multi-layer composition
US9099471B2 (en) 2013-03-12 2015-08-04 International Business Machines Corporation Semiconductor device channels
US9076848B2 (en) * 2013-03-12 2015-07-07 International Business Machines Corporation Semiconductor device channels
US9111935B2 (en) 2013-03-12 2015-08-18 International Business Machines Corporation Multiple-patterned semiconductor device channels
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US20150214331A1 (en) * 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2768995B2 (ja) * 1989-09-19 1998-06-25 富士通株式会社 半導体装置の製造方法
JP2936624B2 (ja) * 1990-02-26 1999-08-23 日本電気株式会社 半導体装置の製造方法
JP3029653B2 (ja) * 1990-09-14 2000-04-04 株式会社東芝 半導体装置の製造方法
JPH04255234A (ja) * 1991-02-07 1992-09-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JP3530026B2 (ja) * 1997-06-30 2004-05-24 株式会社東芝 半導体装置及びその製造方法
KR19990014155A (ko) 1997-07-24 1999-02-25 윌리엄 비. 켐플러 고 유전율 실리케이트 게이트 유전체
US5960270A (en) 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
JP3540613B2 (ja) * 1998-07-24 2004-07-07 株式会社東芝 半導体装置
JP2000077661A (ja) * 1998-08-31 2000-03-14 Nec Corp 半導体装置の製造方法
JP2000307069A (ja) * 1999-04-26 2000-11-02 Toshiba Corp 半導体装置の製造方法
JP2000332242A (ja) * 1999-05-21 2000-11-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3600476B2 (ja) * 1999-06-30 2004-12-15 株式会社東芝 半導体装置の製造方法
JP2001015749A (ja) * 1999-07-02 2001-01-19 Sony Corp 半導体装置の製造方法
JP2001093860A (ja) * 1999-09-22 2001-04-06 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2001102443A (ja) * 1999-09-27 2001-04-13 Toshiba Corp 半導体装置およびその製造方法
JP2001284581A (ja) * 2000-03-31 2001-10-12 Toshiba Corp 半導体装置とその製造方法

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