JP4954508B2 - 半導体装置 - Google Patents
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Description
渡辺健、「高性能・高信頼性を実現する HfSiON-CMOS技術」、Semi. Forum Japan 2005 T.Hori、IEDM Tech. Dig. 、1989年、p.777 H.Sayama他、IEDM Tech. Dig. 、2000年、p.239
以下、本発明の第1の実施形態に係る半導体装置について、図面を参照しながら説明する。図1は、第1の実施形態に係る半導体装置(具体的にはシングルサイドウォール型のMISFET)の構造を示す断面図である。尚、本実施形態ではn型MISFETを用いて説明するが、本発明をp型MISFETに適用した場合にも同様の効果を得ることができる。
以下、本発明の第1の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。図6は、第1の実施形態の変形例に係る半導体装置(具体的にはシングルサイドウォール型のn型MISFET)の構造を示す断面図である。
以下、本発明の第2の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、第1の実施形態がシングルサイドウォール型のMISFETを対象としていたのに対して、第2の実施形態は、ゲート電極とエクステンション領域との間のオーバラップ量の最適化を図りやすいダブルサイドウォール型のMISFET(非特許文献3)を対象とする。尚、本実施形態ではn型MISFETを用いて説明するが、本発明をp型MISFETに適用した場合にも同様の効果を得ることができる。
以下、本発明の第2の実施形態の第1変形例に係る半導体装置について、図面を参照しながら説明する。図7は、第2の実施形態の第1変形例に係る半導体装置(具体的にはダブルサイドウォール型のMISFET)の構造を示す断面図である。
以下、本発明の第2の実施形態の第2変形例に係る半導体装置について、図面を参照しながら説明する。図3は、第2の実施形態の第2変形例に係る半導体装置(具体的にはダブルサイドウォール型のMISFET)の構造を示す断面図である。
以下、本発明の第2の実施形態の第3変形例に係る半導体装置について、図面を参照しながら説明する。図4は、第2の実施形態の第3変形例に係る半導体装置(具体的にはダブルサイドウォール型のMISFET)の構造を示す断面図である。
以下、本発明の第3の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、第1の実施形態がシングルサイドウォール型のMISFETを対象としていたのに対して、第3の実施形態は、ゲート電極とエクステンション領域との間のオーバラップ量の最適化を図りやすいダブルサイドウォール型のMISFET(非特許文献3)を対象とする。尚、本実施形態ではn型MISFETを用いて説明するが、本発明をp型MISFETに適用した場合にも同様の効果を得ることができる。
以下、本発明の第3の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。図8は、第3の実施形態の変形例に係る半導体装置(具体的にはダブルサイドウォール型のMISFET)の構造を示す断面図である。
以下、本発明の第4の実施形態に係る半導体装置について、図面を参照しながら説明する。図9は、第4の実施形態に係る半導体装置(具体的にはシングルサイドウォール型のMISFET)の構造を示す断面図である。尚、本実施形態ではn型MISFETを用いて説明するが、本発明をp型MISFETに適用した場合にも同様の効果を得ることができる。
以下、本発明の第4の実施形態の変形例に係る半導体装置について、図面を参照しながら説明する。図10は、第4の実施形態の変形例に係る半導体装置(具体的にはシングルサイドウォール型のMISFET)の構造を示す断面図である。
以下、本発明の第5の実施形態に係る半導体装置の製造方法について、n型MISFETの製造方法を例として、図面を参照しながら説明する。図11(a)〜(f)は、第5の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
以下、本発明の第6の実施形態に係る半導体装置の製造方法について、n型MISFETの製造方法を例として、図面を参照しながら説明する。図12(a)〜(g)は、第6の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
以下、本発明の第7の実施形態に係る半導体装置の製造方法について、n型 MISFETの製造方法を例として、図面を参照しながら説明する。図13(a)〜(g)は、第7の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
以下、本発明の第8の実施形態に係る半導体装置の製造方法について、n型MISFETの製造方法を例として、図面を参照しながら説明する。図14(a)〜(g)及び図15(a)〜(d)は、第8の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
2 p型ウェル
3 STI
4(4A〜4E) 高誘電率ゲート絶縁膜
5A ゲート電極材料膜
5 ゲート電極
6 オフセットサイドウォール
7 サイドウォール
10 n型エクステンション領域
11 p型ポケット領域
12 n型ソース・ドレイン領域
13 シリサイド層
14 層間絶縁膜
15 カバー膜
16 フルシリサイド化されたゲート電極
20 ノッチ
25 バッファー絶縁膜
Claims (7)
- 基板の活性領域上に形成された高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成された絶縁性サイドウォールとを備え、
前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記絶縁性サイドウォールの下側まで連続的に形成されており、
前記絶縁性サイドウォールは、前記ゲート電極の側面に形成された第1の絶縁性サイドウォールと、前記ゲート電極の側面に前記第1の絶縁性サイドウォールを介して形成された第2の絶縁性サイドウォールとからなり、
前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第1の絶縁性サイドウォールの下側まで連続的に形成されており、
前記高誘電率ゲート絶縁膜における前記第1の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記ゲート電極の下側領域の厚さよりも小さく、
前記活性領域における前記第1の絶縁性サイドウォール及び前記第2の絶縁性サイドウォールのそれぞれの下側にエクステンション領域が形成されており、
前記活性領域における前記ゲート電極からみて前記エクステンション領域の外側にソース・ドレイン領域が形成されており、
前記高誘電率ゲート絶縁膜は前記ゲート電極の下側から前記第2の絶縁性サイドウォールの下側まで連続的に形成されており、
前記高誘電率ゲート絶縁膜における前記第2の絶縁性サイドウォールの下側領域の厚さは、前記高誘電率ゲート絶縁膜における前記第1の絶縁性サイドウォールの下側領域の厚さよりも小さいことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記高誘電率ゲート絶縁膜の側端部にノッチが設けられていることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記基板と前記高誘電率ゲート絶縁膜との間にバッファー絶縁膜が設けられていることを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記バッファー絶縁膜はシリコン酸化膜又はシリコン酸窒化膜であることを特徴とする半導体装置。 - 請求項1〜4のいずれか1項に記載の半導体装置において、
前記ゲート電極は、全領域がシリサイド化されたフルシリサイドゲート電極であることを特徴とする半導体装置。 - 請求項1〜5のいずれか1項に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記第1の絶縁性サイドウォールの下側領域の厚さは、2nm以下であることを特徴とする半導体装置。 - 請求項1〜6のいずれか1項に記載の半導体装置において、
前記高誘電率ゲート絶縁膜は、Hf系酸化物からなることを特徴とする半導体装置。
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