JP2000077661A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＭＯＳ半導体製造方法で、短チャネル領域に
おいて、ゲート長がばらついた場合でも、しきい値電圧
Ｖthのばらつきを抑制することを課題とする。 【解決手段】 半導体装置の製造方法において、基板に
素子分離領域を形成した後、第１導電型のウェル領域を
形成し、該ウェル領域上に絶縁膜を堆積した後、抜きパ
ターンのダミーゲートを形成し、ゲート長方向の２方向
から第２導電型の不純物を所定の注入角度で斜めにイオ
ン注入してカウンタードープ領域を形成し、ゲート酸化
膜を形成した後、多結晶シリコンを堆積し、前記絶縁膜
が露出するまで平坦化し、ゲート電極を形成することを
特徴とする。その後、前記絶縁膜を除去した後、第２導
電型の不純物をイオン注入してＬＤＤ（Lightly Doped
Drain）領域を形成し、前記ゲート電極側面に酸化膜か
らなるサイドウォールを形成し、第２導電型の不純物を
イオン注入してソースドレイン領域を形成することを特
徴とする。
おいて、ゲート長がばらついた場合でも、しきい値電圧
Ｖthのばらつきを抑制することを課題とする。 【解決手段】 半導体装置の製造方法において、基板に
素子分離領域を形成した後、第１導電型のウェル領域を
形成し、該ウェル領域上に絶縁膜を堆積した後、抜きパ
ターンのダミーゲートを形成し、ゲート長方向の２方向
から第２導電型の不純物を所定の注入角度で斜めにイオ
ン注入してカウンタードープ領域を形成し、ゲート酸化
膜を形成した後、多結晶シリコンを堆積し、前記絶縁膜
が露出するまで平坦化し、ゲート電極を形成することを
特徴とする。その後、前記絶縁膜を除去した後、第２導
電型の不純物をイオン注入してＬＤＤ（Lightly Doped
Drain）領域を形成し、前記ゲート電極側面に酸化膜か
らなるサイドウォールを形成し、第２導電型の不純物を
イオン注入してソースドレイン領域を形成することを特
徴とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴのし
きい値のバラツキを低減する半導体装置の製造方法に関
し、ＭＯＳＦＥＴ等の短チャネル効果に影響されるＩ
Ｃ，ＬＳＩ，ＶＬＳＩ等のメモリやロジック等用の半導
体装置の製造方法及びその装置に関する。
きい値のバラツキを低減する半導体装置の製造方法に関
し、ＭＯＳＦＥＴ等の短チャネル効果に影響されるＩ
Ｃ，ＬＳＩ，ＶＬＳＩ等のメモリやロジック等用の半導
体装置の製造方法及びその装置に関する。
【０００２】
【従来の技術】通常、ＭＯＳ半導体装置においては、ゲ
ート長が短くなるにつれて、しきい値電圧Ｖthが低下す
る、いわゆる短チャネル効果が存在する。この短チャネ
ル効果が発生するゲート長領域において、ＭＯＳ半導体
装置を製造するにあたり、ゲート長がばらつくと、同時
にしきい値電圧Ｖthもばらついてしまうという問題が生
じる。従来のＭＯＳ半導体装置の製造方法の第１の従来
例について、ｎ型ＭＯＳＦＥＴを例に、図６（ａ）乃至
図６（ｄ）に示す。
ート長が短くなるにつれて、しきい値電圧Ｖthが低下す
る、いわゆる短チャネル効果が存在する。この短チャネ
ル効果が発生するゲート長領域において、ＭＯＳ半導体
装置を製造するにあたり、ゲート長がばらつくと、同時
にしきい値電圧Ｖthもばらついてしまうという問題が生
じる。従来のＭＯＳ半導体装置の製造方法の第１の従来
例について、ｎ型ＭＯＳＦＥＴを例に、図６（ａ）乃至
図６（ｄ）に示す。
【０００３】まず、図６（ａ）に示すように、半導体基
板（５０１）に素子分離領域（図示しない）を形成した
後、ｐ型不純物（５０２）をイオン注入して、ｐ型ウェ
ル領域（５０３）を形成する。このｐ型ウェル領域（５
０３）形成の際、しきい値電圧Ｖth調整用のイオン注入
も同時に行う。
板（５０１）に素子分離領域（図示しない）を形成した
後、ｐ型不純物（５０２）をイオン注入して、ｐ型ウェ
ル領域（５０３）を形成する。このｐ型ウェル領域（５
０３）形成の際、しきい値電圧Ｖth調整用のイオン注入
も同時に行う。
【０００４】その後、図６（ｂ）に示すように、ゲート
酸化膜（５０４）およびゲート電極（５０５）を形成す
る。
酸化膜（５０４）およびゲート電極（５０５）を形成す
る。
【０００５】その後、図６（ｃ）に示すように、ｎ型不
純物（５０６）をイオン注入して、ｎ型ＬＤＤ（Lightl
y Doped Drain：低不純物濃度領域）領域（５０７）を
形成する。
純物（５０６）をイオン注入して、ｎ型ＬＤＤ（Lightl
y Doped Drain：低不純物濃度領域）領域（５０７）を
形成する。
【０００６】その後、図６（ｄ）に示すように、ゲート
電極（５０５）の周囲に、酸化膜からなるサイドウォー
ル（５０８）を形成し、ｎ型不純物（５０９）をイオン
注入し、活性化熱処理を行うことにより、ｎ型ソースド
レイン領域（５１０）を形成する。
電極（５０５）の周囲に、酸化膜からなるサイドウォー
ル（５０８）を形成し、ｎ型不純物（５０９）をイオン
注入し、活性化熱処理を行うことにより、ｎ型ソースド
レイン領域（５１０）を形成する。
【０００７】上述の図６（ａ）乃至図６（ｄ）に示した
第１の従来例の基づいて形成されたｎ型ＭＯＳＦＥＴの
Ｖthのゲート長依存性の一例を図７に示す。図７は横軸
のゲート長に対する縦軸のしきい値電圧Ｖthの関係図で
あり、図により、ゲート長が短くなるにつれてＶthが低
下する傾向が見られる。また、ゲート長の設計値をＬと
すると、製造ばらつきによりゲート長がΔＬ小さくなっ
た場合には、ΔＶth1（５２１）だけＶthが低下し、ま
た逆に製造ばらつきによりゲート長がΔＬだけ大きくな
った場合にはΔＶth2（５２２）だけＶthが上昇してし
まう。このＶthのばらつきは素子の駆動電流およびスタ
ンバイ電流をばらつかせ、回路の動作速度の劣化、消費
電力の増大を引き起こしてしまう。従って、短チャネル
領域においてもＶthのばらつきを抑制できるＭＯＳ半導
体装置の形成が必要となる。
第１の従来例の基づいて形成されたｎ型ＭＯＳＦＥＴの
Ｖthのゲート長依存性の一例を図７に示す。図７は横軸
のゲート長に対する縦軸のしきい値電圧Ｖthの関係図で
あり、図により、ゲート長が短くなるにつれてＶthが低
下する傾向が見られる。また、ゲート長の設計値をＬと
すると、製造ばらつきによりゲート長がΔＬ小さくなっ
た場合には、ΔＶth1（５２１）だけＶthが低下し、ま
た逆に製造ばらつきによりゲート長がΔＬだけ大きくな
った場合にはΔＶth2（５２２）だけＶthが上昇してし
まう。このＶthのばらつきは素子の駆動電流およびスタ
ンバイ電流をばらつかせ、回路の動作速度の劣化、消費
電力の増大を引き起こしてしまう。従って、短チャネル
領域においてもＶthのばらつきを抑制できるＭＯＳ半導
体装置の形成が必要となる。
【０００８】また、第２の従来例として、図８（ａ）乃
至図８（ｄ）に、ＭＯＳ半導体装置の製造方法を示す。
尚、図８は以下に示す文献を参考にしたものである(A.
Chatterjee et al.、Sub-100nm Gate Length Metal Gat
e NMOS Transistors Fabricated by a Replacement Gat
e Process、IEDM97、pp821-824、1997)。
至図８（ｄ）に、ＭＯＳ半導体装置の製造方法を示す。
尚、図８は以下に示す文献を参考にしたものである(A.
Chatterjee et al.、Sub-100nm Gate Length Metal Gat
e NMOS Transistors Fabricated by a Replacement Gat
e Process、IEDM97、pp821-824、1997)。
【０００９】まず、図８（ａ）に示すように、半導体基
板（６０１）に素子分離領域（図示しない）を形成した
後、ｐ型不純物（６０２）をイオン注入して、ｐ型ウェ
ル領域（６０３）を形成する。このｐ型ウェル領域（６
０３）形成の際、Ｖth調整用のイオン注入も同時に行
う。
板（６０１）に素子分離領域（図示しない）を形成した
後、ｐ型不純物（６０２）をイオン注入して、ｐ型ウェ
ル領域（６０３）を形成する。このｐ型ウェル領域（６
０３）形成の際、Ｖth調整用のイオン注入も同時に行
う。
【００１０】その後、図８（ｂ）に示すように、酸化膜
（６１０）を形成した後、多結晶シリコンからなるダミ
ーゲート（６１１）を形成する。
（６１０）を形成した後、多結晶シリコンからなるダミ
ーゲート（６１１）を形成する。
【００１１】その後、図８（ｃ）に示すように、ｎ型不
純物をイオン注入してｎ型ＬＤＤ領域（６１２）を形成
し、その後、窒化シリコン膜からなるサイドウォール
（６１３）を形成し、その後、ｎ型不純物（６１４）を
イオン注入し、活性化熱処理を行い、ｎ型ソースドレイ
ン領域（６１５）を形成する。
純物をイオン注入してｎ型ＬＤＤ領域（６１２）を形成
し、その後、窒化シリコン膜からなるサイドウォール
（６１３）を形成し、その後、ｎ型不純物（６１４）を
イオン注入し、活性化熱処理を行い、ｎ型ソースドレイ
ン領域（６１５）を形成する。
【００１２】その後、図８（ｄ）に示すように、ダミー
ゲート（６１１）、酸化膜（６１０）を除去した後、再
びゲート酸化膜（６２１）を形成し、ＴｉＮ膜（６２
２）を形成した後、ＷあるいはＡｌといたメタルゲート
（６２３）を形成する。
ゲート（６１１）、酸化膜（６１０）を除去した後、再
びゲート酸化膜（６２１）を形成し、ＴｉＮ膜（６２
２）を形成した後、ＷあるいはＡｌといたメタルゲート
（６２３）を形成する。
【００１３】しかしながら、図８（ａ）乃至図８（ｄ）
の第２の従来例に基づいて形成されたｎ型ＭＯＳＦＥＴ
は、図７に示した第１の従来例と同様に、短チャネル領
域においては短チャネル効果によりゲート長が短くなる
につれＶthが低下し、ゲート長のばらつきで、しきい値
電圧Ｖthもばらつくという現象が生じる。
の第２の従来例に基づいて形成されたｎ型ＭＯＳＦＥＴ
は、図７に示した第１の従来例と同様に、短チャネル領
域においては短チャネル効果によりゲート長が短くなる
につれＶthが低下し、ゲート長のばらつきで、しきい値
電圧Ｖthもばらつくという現象が生じる。
【００１４】
【発明が解決しようとする課題】従って、本発明の主な
目的は、短チャネル領域において、ゲート長がばらつい
た場合でも、しきい値電圧Ｖthのばらつきを抑制するこ
とが可能なＭＯＳ半導体装置の製造方法を提供すること
にある。特に、本発明では、ゲート長がばらついた場合
に、チャネルを形成する不純物の濃度を自己補正するこ
とにより、Ｖthのばらつきを抑制することを特徴として
いる。
目的は、短チャネル領域において、ゲート長がばらつい
た場合でも、しきい値電圧Ｖthのばらつきを抑制するこ
とが可能なＭＯＳ半導体装置の製造方法を提供すること
にある。特に、本発明では、ゲート長がばらついた場合
に、チャネルを形成する不純物の濃度を自己補正するこ
とにより、Ｖthのばらつきを抑制することを特徴として
いる。
【００１５】
【課題を解決するための手段】本発明は、ＭＯＳＦＥＴ
等のしきい値電圧のバラツキを低減する半導体装置の製
造方法において、ダミーゲートをマスクとしてチャネル
のカウンタードープ注入をゲート長方向の２方向から斜
めに行い、ゲート長が短くなるにつれてカウンタードー
プ注入による低濃度領域が占める割合を低下させること
を特徴とする。
等のしきい値電圧のバラツキを低減する半導体装置の製
造方法において、ダミーゲートをマスクとしてチャネル
のカウンタードープ注入をゲート長方向の２方向から斜
めに行い、ゲート長が短くなるにつれてカウンタードー
プ注入による低濃度領域が占める割合を低下させること
を特徴とする。
【００１６】また、本発明は、半導体装置の製造方法に
おいて、基板に素子分離領域を形成した後、第１導電型
のウェル領域を形成し、該ウェル領域上に絶縁膜を堆積
した後、抜きパターンのダミーゲートを形成し、ゲート
長方向の２方向から第２導電型の不純物を所定の注入角
度で斜めにイオン注入してカウンタードープ領域を形成
し、ゲート酸化膜を形成した後、多結晶シリコンを堆積
し、前記絶縁膜が露出するまで平坦化し、ゲート電極を
形成することを特徴とする。
おいて、基板に素子分離領域を形成した後、第１導電型
のウェル領域を形成し、該ウェル領域上に絶縁膜を堆積
した後、抜きパターンのダミーゲートを形成し、ゲート
長方向の２方向から第２導電型の不純物を所定の注入角
度で斜めにイオン注入してカウンタードープ領域を形成
し、ゲート酸化膜を形成した後、多結晶シリコンを堆積
し、前記絶縁膜が露出するまで平坦化し、ゲート電極を
形成することを特徴とする。
【００１７】また、上記半導体装置の製造方法におい
て、更に、その後、前記絶縁膜を除去した後、第２導電
型の不純物をイオン注入してＬＤＤ（Lightly Doped Dr
ain）領域を形成し、前記ゲート電極側面に酸化膜から
なるサイドウォールを形成し、第２導電型の不純物をイ
オン注入してソースドレイン領域を形成することを特徴
とする。
て、更に、その後、前記絶縁膜を除去した後、第２導電
型の不純物をイオン注入してＬＤＤ（Lightly Doped Dr
ain）領域を形成し、前記ゲート電極側面に酸化膜から
なるサイドウォールを形成し、第２導電型の不純物をイ
オン注入してソースドレイン領域を形成することを特徴
とする。
【００１８】また、本発明は、半導体装置の製造方法に
おいて、基板に素子分離領域を形成した後、第１導電型
のウェル領域を形成し、該ウェル領域上にゲート酸化膜
を形成し、前記ゲート酸化膜上に多結晶シリコン膜を堆
積し、前記多結晶シリコンからなるダミーゲートを形成
し、第２導電型の不純物をイオン注入してＬＤＤ（Ligh
tly Doped Drain）領域を形成し、前記ダミーゲートの
側面にサイドウォールを形成し、続いてソースドレイン
領域を形成し、その後、上面から酸化膜を堆積した後、
前記ダミーゲートが露出するまで平坦化処理を行い、前
記ダミーゲートをエッチング除去し、前記ダミーゲート
領域にゲート長方向の２方向から第２導電型の不純物を
所定の角度で斜めにイオン注入して前記ソースドレイン
領域の内側にカウンタードープ領域を形成したことを特
徴とする。
おいて、基板に素子分離領域を形成した後、第１導電型
のウェル領域を形成し、該ウェル領域上にゲート酸化膜
を形成し、前記ゲート酸化膜上に多結晶シリコン膜を堆
積し、前記多結晶シリコンからなるダミーゲートを形成
し、第２導電型の不純物をイオン注入してＬＤＤ（Ligh
tly Doped Drain）領域を形成し、前記ダミーゲートの
側面にサイドウォールを形成し、続いてソースドレイン
領域を形成し、その後、上面から酸化膜を堆積した後、
前記ダミーゲートが露出するまで平坦化処理を行い、前
記ダミーゲートをエッチング除去し、前記ダミーゲート
領域にゲート長方向の２方向から第２導電型の不純物を
所定の角度で斜めにイオン注入して前記ソースドレイン
領域の内側にカウンタードープ領域を形成したことを特
徴とする。
【００１９】また、上記半導体装置の製造方法におい
て、更にその後、前記ダミーゲート領域にゲート酸化膜
と、ゲート電極を形成し、その後、前記ゲート電極と前
記ソース及びドレイン領域にコンタクトを形成し、配線
形成したことを特徴とする。
て、更にその後、前記ダミーゲート領域にゲート酸化膜
と、ゲート電極を形成し、その後、前記ゲート電極と前
記ソース及びドレイン領域にコンタクトを形成し、配線
形成したことを特徴とする。
【００２０】また、本発明は、半導体装置の製造装置に
おいて、基板上に絶縁膜を堆積する絶縁膜堆積手段と、
前記絶縁膜の一部に抜きパターンのダミーゲートを形成
するダミーゲート形成手段と、前記ダミーゲート内のゲ
ート長方向の２方向からアクセプタ又はドナーを所定の
注入角度で斜めにイオン注入してカウンタードープ領域
を形成するカウンタードープ領域形成手段と、前記ダミ
ーゲート内にゲート酸化膜を形成するゲート酸化膜形成
手段と、前記ゲート酸化膜上に多結晶シリコンを堆積す
る多結晶シリコン堆積手段と、前記絶縁膜が露出するま
で平坦化してゲート電極を形成するゲート電極形成手段
とを備えたことを特徴とする。
おいて、基板上に絶縁膜を堆積する絶縁膜堆積手段と、
前記絶縁膜の一部に抜きパターンのダミーゲートを形成
するダミーゲート形成手段と、前記ダミーゲート内のゲ
ート長方向の２方向からアクセプタ又はドナーを所定の
注入角度で斜めにイオン注入してカウンタードープ領域
を形成するカウンタードープ領域形成手段と、前記ダミ
ーゲート内にゲート酸化膜を形成するゲート酸化膜形成
手段と、前記ゲート酸化膜上に多結晶シリコンを堆積す
る多結晶シリコン堆積手段と、前記絶縁膜が露出するま
で平坦化してゲート電極を形成するゲート電極形成手段
とを備えたことを特徴とする。
【００２１】また、上記半導体装置の製造装置におい
て、更に、前記絶縁膜を除去して前記アクセプタ又はド
ナーをイオン注入してＬＤＤ（Lightly Doped Drain）
領域を形成するＬＤＤ領域形成手段と、前記ゲート電極
側面に酸化膜からなるサイドウォールを形成するサイド
ウォール形成手段と、前記アクセプタ又はドナーをイオ
ン注入してソース・ドレイン領域を形成するソース・ド
レイン領域形成手段とを備えたことを特徴とする。
て、更に、前記絶縁膜を除去して前記アクセプタ又はド
ナーをイオン注入してＬＤＤ（Lightly Doped Drain）
領域を形成するＬＤＤ領域形成手段と、前記ゲート電極
側面に酸化膜からなるサイドウォールを形成するサイド
ウォール形成手段と、前記アクセプタ又はドナーをイオ
ン注入してソース・ドレイン領域を形成するソース・ド
レイン領域形成手段とを備えたことを特徴とする。
【００２２】
【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。
図面を参照しつつ詳細に説明する。
【００２３】［第１の実施形態］本発明に基づく半導体
装置の製造方法の第１の実施形態について、ｎ型ＭＯＳ
ＦＥＴを例に、図１（ａ）から図１（ｆ）に示す断面図
によって説明する。
装置の製造方法の第１の実施形態について、ｎ型ＭＯＳ
ＦＥＴを例に、図１（ａ）から図１（ｆ）に示す断面図
によって説明する。
【００２４】図１（ａ）に示すように、Ｓｉ＜１００＞
基板（１０１）に周知の技術により素子分離領域（図示
しない）を形成した後、ｐ型ウェル領域（１０３）を形
成する。このｐ型ウェル領域（１０３）は、例えばＢ+
（１０４）をイオン注入エネルギー３００ｋｅＶ、ドー
ズ量２×１０13ｃｍ-2、注入角度０度で注入した後、Ｂ
+をイオン注入エネルギー１５０ｋｅＶ、ドーズ量４×
１０12ｃｍ-2、注入角度０度でイオン注入し、その後Ｂ
+をイオン注入エネルギー３０ｋｅＶ、ドーズ量８×１
０12ｃｍ-2、注入角度０度で注入して形成する。
基板（１０１）に周知の技術により素子分離領域（図示
しない）を形成した後、ｐ型ウェル領域（１０３）を形
成する。このｐ型ウェル領域（１０３）は、例えばＢ+
（１０４）をイオン注入エネルギー３００ｋｅＶ、ドー
ズ量２×１０13ｃｍ-2、注入角度０度で注入した後、Ｂ
+をイオン注入エネルギー１５０ｋｅＶ、ドーズ量４×
１０12ｃｍ-2、注入角度０度でイオン注入し、その後Ｂ
+をイオン注入エネルギー３０ｋｅＶ、ドーズ量８×１
０12ｃｍ-2、注入角度０度で注入して形成する。
【００２５】その後、図１（ｂ）に示すように、厚さ１
６０ｎｍ程度の窒化シリコン膜（１０５）を堆積した
後、フォトリソグラフィー工程を用いることにより、抜
きパターンのダミーゲート（１０６）を形成する。尚、
ダミーゲート長（１０７）は例えば１８０ｎｍ程度であ
る。
６０ｎｍ程度の窒化シリコン膜（１０５）を堆積した
後、フォトリソグラフィー工程を用いることにより、抜
きパターンのダミーゲート（１０６）を形成する。尚、
ダミーゲート長（１０７）は例えば１８０ｎｍ程度であ
る。
【００２６】その後、図１（ｃ）に示すように、ゲート
長方向の２方向からＡｓ+（１１１）を注入角度（１１
３）４５度で斜めにイオン注入する。尚、イオン注入条
件としては、例えば、イオン注入エネルギー３０ｋｅ
Ｖ、ドーズ量３×１０12ｃｍ-2でイオン注入する。これ
により、ダミーゲート端のそれぞれ２０ｎｍ程度の領域
に、チャネル濃度が低下したカウンタードープ領域（１
１２）が形成される。
長方向の２方向からＡｓ+（１１１）を注入角度（１１
３）４５度で斜めにイオン注入する。尚、イオン注入条
件としては、例えば、イオン注入エネルギー３０ｋｅ
Ｖ、ドーズ量３×１０12ｃｍ-2でイオン注入する。これ
により、ダミーゲート端のそれぞれ２０ｎｍ程度の領域
に、チャネル濃度が低下したカウンタードープ領域（１
１２）が形成される。
【００２７】その後、図１（ｄ）に示すように、熱酸化
法により厚さ４ｎｍ程度のゲート酸化膜（１２１）を形
成した後、厚さ３００ｎｍ程度の多結晶シリコンを堆積
し、化学的機械的研磨（ＣＭＰ：Chemical Mechanical
Polishing）により窒化シリコン膜（１０５）が露出す
るまで平坦化し、ゲート電極（１２２）を形成する。
法により厚さ４ｎｍ程度のゲート酸化膜（１２１）を形
成した後、厚さ３００ｎｍ程度の多結晶シリコンを堆積
し、化学的機械的研磨（ＣＭＰ：Chemical Mechanical
Polishing）により窒化シリコン膜（１０５）が露出す
るまで平坦化し、ゲート電極（１２２）を形成する。
【００２８】その後、図１（ｅ）に示すように、窒化シ
リコン膜（１０５）をエッチング等で除去した後、例え
ばＡｓ+（１３１）をイオン注入エネルギー１５ｋｅ
Ｖ、ドーズ量２×１０14ｃｍ-2、注入角度０度でイオン
注入し、ＬＤＤ（Lightly Doped Drain）領域であるＡ
ｓ領域（１３２）を形成する。
リコン膜（１０５）をエッチング等で除去した後、例え
ばＡｓ+（１３１）をイオン注入エネルギー１５ｋｅ
Ｖ、ドーズ量２×１０14ｃｍ-2、注入角度０度でイオン
注入し、ＬＤＤ（Lightly Doped Drain）領域であるＡ
ｓ領域（１３２）を形成する。
【００２９】その後、図１（ｆ）に示すように、酸化膜
からなるサイドウォール（１４１）を形成した後、例え
ばＡｓ+（１４２）をイオン注入エネルギー４０ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2、注入角度０度でイオン
注入し、ｎ型ソースドレイン領域（１４３）を形成す
る。
からなるサイドウォール（１４１）を形成した後、例え
ばＡｓ+（１４２）をイオン注入エネルギー４０ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2、注入角度０度でイオン
注入し、ｎ型ソースドレイン領域（１４３）を形成す
る。
【００３０】その後は、活性化熱処理を行った後、周知
の技術により層間の絶縁膜、配線等を形成し、ｎ型ＭＯ
ＳＦＥＴを完成させる。
の技術により層間の絶縁膜、配線等を形成し、ｎ型ＭＯ
ＳＦＥＴを完成させる。
【００３１】なお、本第１の実施形態は、ｎ型ＭＯＳＦ
ＥＴを例に説明したが、ｐ型ＭＯＳＦＥＴに適用した場
合もドープ材料等は異なるが同様に形成できる。なお、
構成材料および各種の数値が上記に限定されるものでは
ない。
ＥＴを例に説明したが、ｐ型ＭＯＳＦＥＴに適用した場
合もドープ材料等は異なるが同様に形成できる。なお、
構成材料および各種の数値が上記に限定されるものでは
ない。
【００３２】（本実施形態の結果と従来例との比較）図
２に、従来例に基づくｎ型ＭＯＳＦＥＴと、本発明に基
づくｎ型ＭＯＳＦＥＴの、しきい値電圧Ｖthのゲート長
依存性を比較する。図２において、（１７１）は従来プ
ロセスに基づくゲート長０．１６μｍのｎ型ＭＯＳＦＥ
ＴのＶth、（１７２）は従来プロセスに基づくゲート長
０．１８μｍのｎ型ＭＯＳＦＥＴのＶth、（１７３）は
従来プロセスに基づくゲート長０．２０μｍのｎ型ＭＯ
ＳＦＥＴのＶth、（１７４）は本発明に基づくゲート長
０．１６μｍのｎ型ＭＯＳＦＥＴのＶth、（１７５）は
本発明に基づくゲート長０．１８μｍのｎ型ＭＯＳＦＥ
ＴのＶth、（１７６）は本発明に基づくゲート長０．２
０μｍのｎ型ＭＯＳＦＥＴのＶthを示している。従来プ
ロセスに基づくｎ型ＭＯＳＦＥＴでは、ゲート長が設計
値である０．１８μｍに対してばらついた場合に、短チ
ャネル効果によりＶthもばらつくが、本発明に基づくｎ
型ＭＯＳＦＥＴでは、ゲート長が設計値である０．１８
μｍに対してばらついた場合でも、Ｖthはばらつかな
い。この理由について以下に説明する。
２に、従来例に基づくｎ型ＭＯＳＦＥＴと、本発明に基
づくｎ型ＭＯＳＦＥＴの、しきい値電圧Ｖthのゲート長
依存性を比較する。図２において、（１７１）は従来プ
ロセスに基づくゲート長０．１６μｍのｎ型ＭＯＳＦＥ
ＴのＶth、（１７２）は従来プロセスに基づくゲート長
０．１８μｍのｎ型ＭＯＳＦＥＴのＶth、（１７３）は
従来プロセスに基づくゲート長０．２０μｍのｎ型ＭＯ
ＳＦＥＴのＶth、（１７４）は本発明に基づくゲート長
０．１６μｍのｎ型ＭＯＳＦＥＴのＶth、（１７５）は
本発明に基づくゲート長０．１８μｍのｎ型ＭＯＳＦＥ
ＴのＶth、（１７６）は本発明に基づくゲート長０．２
０μｍのｎ型ＭＯＳＦＥＴのＶthを示している。従来プ
ロセスに基づくｎ型ＭＯＳＦＥＴでは、ゲート長が設計
値である０．１８μｍに対してばらついた場合に、短チ
ャネル効果によりＶthもばらつくが、本発明に基づくｎ
型ＭＯＳＦＥＴでは、ゲート長が設計値である０．１８
μｍに対してばらついた場合でも、Ｖthはばらつかな
い。この理由について以下に説明する。
【００３３】図１（ｃ）で述べたＡｓ+の斜め注入時
に、ダミーゲート長が、設計値の０．１８μｍに対して
０．０２μｍばらついた場合に、どのようにカウンター
ドープ層が形成されるかについて、図３（ａ）乃至図３
（ｃ）に示す。ただし、イオン注入角度を４５度として
説明しているが、これに限定されるものではない。
に、ダミーゲート長が、設計値の０．１８μｍに対して
０．０２μｍばらついた場合に、どのようにカウンター
ドープ層が形成されるかについて、図３（ａ）乃至図３
（ｃ）に示す。ただし、イオン注入角度を４５度として
説明しているが、これに限定されるものではない。
【００３４】図３（ａ）はダミーゲートが設計値と比較
して０．０２μｍ細く、０．１６μｍとなった場合につ
いて示している。図において、（２００）はｐ型ウェル
領域を示し、（２０３）はダミーゲートを構成する高さ
０．１６μｍの窒化シリコン膜を示し、（２０１）は長
さ０．１６μｍのダミーゲートを示し、また（２０２）
は注入角度４５度でカウンタードープするＡｓ+を示
し、また（２０４）はＡｓ＋の注入角度である４５度を
示している。
して０．０２μｍ細く、０．１６μｍとなった場合につ
いて示している。図において、（２００）はｐ型ウェル
領域を示し、（２０３）はダミーゲートを構成する高さ
０．１６μｍの窒化シリコン膜を示し、（２０１）は長
さ０．１６μｍのダミーゲートを示し、また（２０２）
は注入角度４５度でカウンタードープするＡｓ+を示
し、また（２０４）はＡｓ＋の注入角度である４５度を
示している。
【００３５】また、図３（ｂ）はダミーゲートが設計値
通りに０．１８μｍとなった場合について示している。
図において、（２１０）はｐ型ウェル領域を示し、（２
１３）はダミーゲートを構成する高さ０．１６μｍの窒
化シリコン膜を示し、（２１１）は長さ０．１８μｍの
ダミーゲートを示し、また（２１２）は注入角度４５度
でカウンタードープするＡｓ+を示し、また（２１４）
はＡｓ+の注入角度である４５度を示し、また（２１
５）は幅０．０２μｍのカウンタードープ層を示してい
る。
通りに０．１８μｍとなった場合について示している。
図において、（２１０）はｐ型ウェル領域を示し、（２
１３）はダミーゲートを構成する高さ０．１６μｍの窒
化シリコン膜を示し、（２１１）は長さ０．１８μｍの
ダミーゲートを示し、また（２１２）は注入角度４５度
でカウンタードープするＡｓ+を示し、また（２１４）
はＡｓ+の注入角度である４５度を示し、また（２１
５）は幅０．０２μｍのカウンタードープ層を示してい
る。
【００３６】さらに、図３（ｃ）はダミーゲートが設計
値と比較して０．０２μｍ太く、０．２０μｍとなった
場合について示すものである。図において、（２２０）
はｐ型ウェル領域を示し、（２２３）はダミーゲートを
構成する高さ０．１６μｍの窒化シリコン膜を示し、
（２２１）は長さ０．２０μｍのダミーゲートを示し、
また（２２２）はカウンタードープするＡｓ+を示し、
また（２２４）はＡｓ+の注入角度である４５度を示
し、また（２２５）は幅０．０４μｍのカウンタードー
プ層を示している。
値と比較して０．０２μｍ太く、０．２０μｍとなった
場合について示すものである。図において、（２２０）
はｐ型ウェル領域を示し、（２２３）はダミーゲートを
構成する高さ０．１６μｍの窒化シリコン膜を示し、
（２２１）は長さ０．２０μｍのダミーゲートを示し、
また（２２２）はカウンタードープするＡｓ+を示し、
また（２２４）はＡｓ+の注入角度である４５度を示
し、また（２２５）は幅０．０４μｍのカウンタードー
プ層を示している。
【００３７】図３（ａ）乃至図３（ｃ）に示すように、
ゲート長が０．１６μｍの場合は、チャネル濃度の低い
カウンタードープ層は形成されないが、ゲート長が０．
１８μｍの場合は、ゲート端の両側０．０２μｍの部
分、即ち、長さ０．１８μｍのゲートの内、長さ０．０
４μｍの領域にチャネル濃度の低いカウンタードープ層
が形成され、またゲート長が０．２０μｍの場合は、ゲ
ート端の両側０．０４μｍの部分、即ち、長さ０．２０
μｍのゲートの内、長さ０．０８μｍの領域にチャネル
濃度の低いカウンタードープ層が形成される。つまり、
ゲート長が長くなるにつれて、チャネル濃度の低いカウ
ンタードープ層がチャネル全体に占める割合が増加す
る。
ゲート長が０．１６μｍの場合は、チャネル濃度の低い
カウンタードープ層は形成されないが、ゲート長が０．
１８μｍの場合は、ゲート端の両側０．０２μｍの部
分、即ち、長さ０．１８μｍのゲートの内、長さ０．０
４μｍの領域にチャネル濃度の低いカウンタードープ層
が形成され、またゲート長が０．２０μｍの場合は、ゲ
ート端の両側０．０４μｍの部分、即ち、長さ０．２０
μｍのゲートの内、長さ０．０８μｍの領域にチャネル
濃度の低いカウンタードープ層が形成される。つまり、
ゲート長が長くなるにつれて、チャネル濃度の低いカウ
ンタードープ層がチャネル全体に占める割合が増加す
る。
【００３８】ゲート長が０．１６μｍの場合は、本発明
に基づくｎ型ＭＯＳＦＥＴでもカウンタードープ層が形
成されないため、図２の（１７１）および（１７４）に
示すように、従来例に基づくｎ型ＭＯＳＦＥＴと同じＶ
thが得られる。ゲート長が０．１８μｍの場合は、従来
例に基づくｎ型ＭＯＳＦＥＴでは、図２の（１７１）と
（１７２）に示すように、ゲート長が０．１６μｍの場
合と比較して短チャネル効果が抑制されるためＶthが上
昇する。一方、本発明に基づくｎ型ＭＯＳＦＥＴにおい
ては、ゲート長が０．１６μｍの場合と比較して短チャ
ネル効果が抑制される効果によりＶthが上昇するが、一
方でチャネル中において濃度の低いカウンタードープ層
が占める割合が増加する効果によりＶthは低下する。
に基づくｎ型ＭＯＳＦＥＴでもカウンタードープ層が形
成されないため、図２の（１７１）および（１７４）に
示すように、従来例に基づくｎ型ＭＯＳＦＥＴと同じＶ
thが得られる。ゲート長が０．１８μｍの場合は、従来
例に基づくｎ型ＭＯＳＦＥＴでは、図２の（１７１）と
（１７２）に示すように、ゲート長が０．１６μｍの場
合と比較して短チャネル効果が抑制されるためＶthが上
昇する。一方、本発明に基づくｎ型ＭＯＳＦＥＴにおい
ては、ゲート長が０．１６μｍの場合と比較して短チャ
ネル効果が抑制される効果によりＶthが上昇するが、一
方でチャネル中において濃度の低いカウンタードープ層
が占める割合が増加する効果によりＶthは低下する。
【００３９】従って、２つの効果が重なり合うことによ
り、図２の（１７４）および（１７５）に示すようにゲ
ート長が０．１６μｍの場合とほぼ同等のＶthを得るこ
とができる。ゲート長が０．２０μｍの場合は、従来例
に基づくｎ型ＭＯＳＦＥＴではゲート長が０．１８μｍ
の場合と比較して、短チャネル効果がさらに抑制される
ため、図２の（１７２）および（１７３）に示すように
Ｖthが上昇する。
り、図２の（１７４）および（１７５）に示すようにゲ
ート長が０．１６μｍの場合とほぼ同等のＶthを得るこ
とができる。ゲート長が０．２０μｍの場合は、従来例
に基づくｎ型ＭＯＳＦＥＴではゲート長が０．１８μｍ
の場合と比較して、短チャネル効果がさらに抑制される
ため、図２の（１７２）および（１７３）に示すように
Ｖthが上昇する。
【００４０】一方、本発明に基づくｎ型ＭＯＳＦＥＴで
は、ゲート長が０．１８μｍの場合と比較して、短チャ
ネル効果が抑制される効果によりＶthは上昇するが、一
方でチャネル中において濃度の低いカウンタードープ層
が占める割合がさらに増加する効果によりＶthは低下す
る。従って、２つの効果が重なり合うことにより、Ｖth
はゲート長が０．１８μｍの場合とほぼ同等のＶthを得
ることができる。
は、ゲート長が０．１８μｍの場合と比較して、短チャ
ネル効果が抑制される効果によりＶthは上昇するが、一
方でチャネル中において濃度の低いカウンタードープ層
が占める割合がさらに増加する効果によりＶthは低下す
る。従って、２つの効果が重なり合うことにより、Ｖth
はゲート長が０．１８μｍの場合とほぼ同等のＶthを得
ることができる。
【００４１】従って、従来のＭＯＳＦＥＴにおいては、
チャネルを均一に形成していたため、短チャネル領域に
おいて、短チャネル効果が発生し、ゲート長がばらつい
た場合にＶthもばらつくという不具合が存在していた
が、本発明に基づくＭＯＳＦＥＴにおいては、ゲート長
がばらついた場合でもＶthはほぼ同じ値を得ることがで
きる。
チャネルを均一に形成していたため、短チャネル領域に
おいて、短チャネル効果が発生し、ゲート長がばらつい
た場合にＶthもばらつくという不具合が存在していた
が、本発明に基づくＭＯＳＦＥＴにおいては、ゲート長
がばらついた場合でもＶthはほぼ同じ値を得ることがで
きる。
【００４２】尚、ゲート長のばらつきによるＶthのばら
つきを抑制するためには、ＭＯＳＦＥＴ形成において以
下の２つの制限がある。これを図４（ａ）乃至図４
（ｂ）を参考に説明する。まず、第１の制限について図
４（ａ）を参考に説明する。ゲート長の設定値をＬと
し、そのばらつきをΔＬとする。またダミーゲートを構
成する窒化シリコン（１８０）の高さをＴ（１８１）、
またカウンタードープを行うＡｓ+（１８２）の注入角
度をθ（１８３）とする。ゲート長がＬ−ΔＬ（１８
４）よりも大きい場合に、カウンタードープ層（１８
５）が形成されることが必要である。従って、この場
合、（Ｌ―ΔＬ）＞（Ｔ×ｔａｎθ）という関係が成り
立つことが必要となる。
つきを抑制するためには、ＭＯＳＦＥＴ形成において以
下の２つの制限がある。これを図４（ａ）乃至図４
（ｂ）を参考に説明する。まず、第１の制限について図
４（ａ）を参考に説明する。ゲート長の設定値をＬと
し、そのばらつきをΔＬとする。またダミーゲートを構
成する窒化シリコン（１８０）の高さをＴ（１８１）、
またカウンタードープを行うＡｓ+（１８２）の注入角
度をθ（１８３）とする。ゲート長がＬ−ΔＬ（１８
４）よりも大きい場合に、カウンタードープ層（１８
５）が形成されることが必要である。従って、この場
合、（Ｌ―ΔＬ）＞（Ｔ×ｔａｎθ）という関係が成り
立つことが必要となる。
【００４３】次に、第２の制限について図４（ｂ）を参
考に説明する。ゲート長の設計値をＬとし、そのばらつ
きをΔＬとする。またダミーゲートを構成する窒化シリ
コン（１８６）の高さをＴ（１８７）、またカウンター
ドープを行うＡｓ+（１８８）の注入角度をθ（１８
９）とする。ゲート長がＬ＋ΔＬ（１９０）よりも大き
い場合に、ダミーゲート両端のカウンタードープ層（１
９１）が重ならないことが必要である。従って、この場
合、（Ｌ＋ΔＬ）／２＜（Ｔ×ｔａｎθ）という関係が
成り立つことが必要となる。
考に説明する。ゲート長の設計値をＬとし、そのばらつ
きをΔＬとする。またダミーゲートを構成する窒化シリ
コン（１８６）の高さをＴ（１８７）、またカウンター
ドープを行うＡｓ+（１８８）の注入角度をθ（１８
９）とする。ゲート長がＬ＋ΔＬ（１９０）よりも大き
い場合に、ダミーゲート両端のカウンタードープ層（１
９１）が重ならないことが必要である。従って、この場
合、（Ｌ＋ΔＬ）／２＜（Ｔ×ｔａｎθ）という関係が
成り立つことが必要となる。
【００４４】以上より、（Ｌ＋ΔＬ）／２＜（Ｔ×ｔａ
ｎθ）＜（Ｌ−ΔＬ）という関係が成り立つことが必要
となる。第１の実施形態の場合、カウンタードープ層形
成のための注入角度を４５度として説明したが、Ｌ＝
０．１８μｍ、ΔＬ＝０．０２μｍ、Ｔ＝０．１６μｍ
であるため、カウンタードープを行うＡｓ+の注入角度
θは、３２度以上４５度以下であれば、本発明の効果を
十分もたらすことができるといえる。
ｎθ）＜（Ｌ−ΔＬ）という関係が成り立つことが必要
となる。第１の実施形態の場合、カウンタードープ層形
成のための注入角度を４５度として説明したが、Ｌ＝
０．１８μｍ、ΔＬ＝０．０２μｍ、Ｔ＝０．１６μｍ
であるため、カウンタードープを行うＡｓ+の注入角度
θは、３２度以上４５度以下であれば、本発明の効果を
十分もたらすことができるといえる。
【００４５】また、窒化シリコン（１８０）の高さは、
上述したＣＭＰ等の研磨技術により容易に所定の高さに
確保できるので、かかる制限は問題とならない。
上述したＣＭＰ等の研磨技術により容易に所定の高さに
確保できるので、かかる制限は問題とならない。
【００４６】［第２の実施形態］本発明に基づく半導体
装置の製造方法の第２の実施形態について、ｎ型ＭＯＳ
ＦＥＴを例に、図５（ａ）から図５（ｇ）に示す。
装置の製造方法の第２の実施形態について、ｎ型ＭＯＳ
ＦＥＴを例に、図５（ａ）から図５（ｇ）に示す。
【００４７】図５（ａ）に示すように、Ｓｉ＜１００＞
基板（３０１）に周知の技術により素子分離領域（図示
しない）を形成した後、ｐ型ウェル領域（３０３）を形
成する。ｐ型ウェル領域（３０３）は、例えばＢ+をイ
オン注入エネルギー３００ｋｅＶ、ドーズ量２×１０13
ｃｍ-2、注入角度０度で注入した後、Ｂ+（３０４）を
例えばイオン注入エネルギー１５０ｋｅＶ、ドーズ量４
×１０12ｃｍ-2、注入角度０度でイオン注入し、その
後、Ｂ+をイオン注入エネルギー３０ｋｅＶ、ドーズ量
８×１０12ｃｍ-2、注入角度０度で注入して形成する。
基板（３０１）に周知の技術により素子分離領域（図示
しない）を形成した後、ｐ型ウェル領域（３０３）を形
成する。ｐ型ウェル領域（３０３）は、例えばＢ+をイ
オン注入エネルギー３００ｋｅＶ、ドーズ量２×１０13
ｃｍ-2、注入角度０度で注入した後、Ｂ+（３０４）を
例えばイオン注入エネルギー１５０ｋｅＶ、ドーズ量４
×１０12ｃｍ-2、注入角度０度でイオン注入し、その
後、Ｂ+をイオン注入エネルギー３０ｋｅＶ、ドーズ量
８×１０12ｃｍ-2、注入角度０度で注入して形成する。
【００４８】その後、図５（ｂ）に示すように、熱酸化
法等を用い、厚さ５ｎｍ程度のゲート酸化膜（３１０）
を形成する。その後、厚さ１６０ｎｍ程度の多結晶シリ
コン膜を堆積し、フォトリソグラフィー工程およびドラ
イエッチング工程により多結晶シリコンからなるダミー
ゲート（３１１）を形成する。尚、ダミーゲートのゲー
ト長の設計値は０．１８μｍである。
法等を用い、厚さ５ｎｍ程度のゲート酸化膜（３１０）
を形成する。その後、厚さ１６０ｎｍ程度の多結晶シリ
コン膜を堆積し、フォトリソグラフィー工程およびドラ
イエッチング工程により多結晶シリコンからなるダミー
ゲート（３１１）を形成する。尚、ダミーゲートのゲー
ト長の設計値は０．１８μｍである。
【００４９】その後、図５（ｃ）に示すように、Ａｓ+
（３２１）を例えば、イオン注入エネルギー１５ｋｅ
Ｖ、ドーズ量２×１０14ｃｍ-2、注入角度０度でイオン
注入し、ＬＤＤＡｓ領域（３２２）を形成する。
（３２１）を例えば、イオン注入エネルギー１５ｋｅ
Ｖ、ドーズ量２×１０14ｃｍ-2、注入角度０度でイオン
注入し、ＬＤＤＡｓ領域（３２２）を形成する。
【００５０】その後、図５（ｄ）に示すように、幅１０
０ｎｍ程度の窒化シリコン膜からなるサイドウォール
（３３１）を形成する。その後、Ａｓ+（３３２）をイ
オン注入エネルギー４０ｋｅＶ、ドーズ量５×１０15ｃ
ｍ-2、注入角度０度でイオン注入し、その後、１０００
℃，１０秒程度の活性化熱処理を行い、ｎ型ソースドレ
イン領域（３３３）を形成する。
０ｎｍ程度の窒化シリコン膜からなるサイドウォール
（３３１）を形成する。その後、Ａｓ+（３３２）をイ
オン注入エネルギー４０ｋｅＶ、ドーズ量５×１０15ｃ
ｍ-2、注入角度０度でイオン注入し、その後、１０００
℃，１０秒程度の活性化熱処理を行い、ｎ型ソースドレ
イン領域（３３３）を形成する。
【００５１】その後、図５（ｅ）に示すように、厚さ３
００ｎｍ程度の酸化膜（３４１）を堆積した後、ダミー
ゲートの多結晶シリコン表面が露出するまで化学的機械
的研磨（ＣＭＰ）を行い、平坦化する。その後、多結晶
シリコンのダミーゲート（３１１）をエッチング除去す
る。
００ｎｍ程度の酸化膜（３４１）を堆積した後、ダミー
ゲートの多結晶シリコン表面が露出するまで化学的機械
的研磨（ＣＭＰ）を行い、平坦化する。その後、多結晶
シリコンのダミーゲート（３１１）をエッチング除去す
る。
【００５２】その後、図５（ｆ）に示すように、ゲート
長方向の２方向からＡｓ+（３５１）を注入角度４５度
（３５２）で斜めにイオン注入する。尚、イオン注入条
件としては、例えば、イオン注入エネルギー３０ｋｅ
Ｖ、ドーズ量３×１０12ｃｍ-2でイオン注入する。これ
により、ダミーゲート端のそれぞれ２０ｎｍ程度の領域
に、チャネル濃度が低下したカウンタードープ領域（３
５３）が形成される。
長方向の２方向からＡｓ+（３５１）を注入角度４５度
（３５２）で斜めにイオン注入する。尚、イオン注入条
件としては、例えば、イオン注入エネルギー３０ｋｅ
Ｖ、ドーズ量３×１０12ｃｍ-2でイオン注入する。これ
により、ダミーゲート端のそれぞれ２０ｎｍ程度の領域
に、チャネル濃度が低下したカウンタードープ領域（３
５３）が形成される。
【００５３】その後、図５（ｇ）に示すように、周知の
技術により、ゲート酸化膜（３６１）、ＴｉＮ膜（３６
２）、Ａｌ（３６３）からなるゲート電極を形成する。
技術により、ゲート酸化膜（３６１）、ＴｉＮ膜（３６
２）、Ａｌ（３６３）からなるゲート電極を形成する。
【００５４】その後は、コンタクト形成、配線形成等を
行い、ＭＯＳＦＥＴを完成させる。
行い、ＭＯＳＦＥＴを完成させる。
【００５５】尚、本実施形態の第２の適用例は、構成材
料および各種の数値が上記に限定されるものではない。
料および各種の数値が上記に限定されるものではない。
【００５６】また、第１の実施形態におけるダミーゲー
ト領域の高さについての制限条件は、本実施形態におい
ても同様に、カウンタードープ領域（３５３）の形成の
際、ゲート長の設定値をＬとし、そのばらつきをΔＬと
し、窒化シリコン膜からなるサイドウォール（３３１）
の高さをＴとし、またカウンタードープを行うＡｓ
+（３５３）の注入角度をθとして、（Ｌ―ΔＬ）＞
（Ｔ×ｔａｎθ）＞（Ｌ＋ΔＬ）／２という関係が成り
立つように、それぞれの条件を設定して、ＭＯＳＦＥＴ
を形成する。この際、ゲート長がＬ−ΔＬよりも大きい
場合に、カウンタードープ層（３５３）が形成されるこ
と、またゲート長がＬ＋ΔＬより小さい場合にゲート両
端のカウンタードープ層（３５３）が重ならないことが
必要である。
ト領域の高さについての制限条件は、本実施形態におい
ても同様に、カウンタードープ領域（３５３）の形成の
際、ゲート長の設定値をＬとし、そのばらつきをΔＬと
し、窒化シリコン膜からなるサイドウォール（３３１）
の高さをＴとし、またカウンタードープを行うＡｓ
+（３５３）の注入角度をθとして、（Ｌ―ΔＬ）＞
（Ｔ×ｔａｎθ）＞（Ｌ＋ΔＬ）／２という関係が成り
立つように、それぞれの条件を設定して、ＭＯＳＦＥＴ
を形成する。この際、ゲート長がＬ−ΔＬよりも大きい
場合に、カウンタードープ層（３５３）が形成されるこ
と、またゲート長がＬ＋ΔＬより小さい場合にゲート両
端のカウンタードープ層（３５３）が重ならないことが
必要である。
【００５７】上記各実施形態では、単一のＭＯＳＦＥＴ
のしきい値電圧のバラツキを低減する製造方法について
説明したが、かかるＭＯＳＦＥＴを用いたＣ−ＭＯＳＦ
ＥＴや多数のＭＯＳＦＥＴを集積したＩＣやＬＳＩ，Ｖ
ＬＳＩ等の半導体装置であっても、同様な方法によって
製造できることは勿論である。
のしきい値電圧のバラツキを低減する製造方法について
説明したが、かかるＭＯＳＦＥＴを用いたＣ−ＭＯＳＦ
ＥＴや多数のＭＯＳＦＥＴを集積したＩＣやＬＳＩ，Ｖ
ＬＳＩ等の半導体装置であっても、同様な方法によって
製造できることは勿論である。
【００５８】
【発明の効果】本発明によれば、ＭＯＳＦＥＴの製造の
際、ゲート長に対応する領域をエッチング処理した多結
晶シリコン領域及びサイドウォール領域で限定するの
で、ゲート長のバラツキによるしきい値電圧のバラツキ
を低減することができる。
際、ゲート長に対応する領域をエッチング処理した多結
晶シリコン領域及びサイドウォール領域で限定するの
で、ゲート長のバラツキによるしきい値電圧のバラツキ
を低減することができる。
【００５９】また、エッチング処理した多結晶シリコン
領域及びサイドウォール領域を介して、所定角度による
イオン注入によってカウンタードープ領域を形成するの
で、しきい値電圧のバラツキを減少させることができ
る。
領域及びサイドウォール領域を介して、所定角度による
イオン注入によってカウンタードープ領域を形成するの
で、しきい値電圧のバラツキを減少させることができ
る。
【図１】本発明の実施形態を製造工程順に示す断面図で
ある。
ある。
【図２】本発明と従来例の特性を比較する図である。
【図３】本発明の実施の形態を示す断面図である。
【図４】本発明の実施形態を示す断面図である。
【図５】本発明の実施形態を製造工程順に示す断面図で
ある。
ある。
【図６】従来例の実施の形態を示す断面図である。
【図７】従来例の特性を示す図である。
【図８】従来例の実施の形態を示す断面図である。
１０１ Ｓｉ＜１００＞基板 １０３ ｐ型ウェル領域 １０４ Ｂ+ １０５ 窒化シリコン膜 １０６ ダミーゲート １１１ Ａｓ+ １１２ カウンター領域 １１３ 注入角度 １２１ ゲート酸化膜 １２２ ゲート電極 １３１ Ａｓ+ １３２ ＬＤＤＡｓ領域 １４１ サイドウォール １４２ Ａｓ+ １４３ ｎ型ソースドレイン領域 １７１ 従来プロセスに基づくゲート長０．１６μｍの
ｎ型ＭＯＳＦＥＴのＶth １７２ 従来プロセスに基づくゲート長０．１８μｍの
ｎ型ＭＯＳＦＥＴのＶth １７３ 従来プロセスに基づくゲート長０．２０μｍの
ｎ型ＭＯＳＦＥＴのＶth １７４ 本発明に基づくゲート長０．１６μｍのｎ型Ｍ
ＯＳＦＥＴのＶth １７５ 本発明に基づくゲート長０．１８μｍのｎ型Ｍ
ＯＳＦＥＴのＶth １７６ 本発明に基づくゲート長０．２０μｍのｎ型Ｍ
ＯＳＦＥＴのＶth １８０ 窒化シリコン １８１ Ｔ １８２ Ａｓ+ １８３ θ １８４ Ｌ−ΔＬ １８５ カウンタードープ層 １８６ 窒化シリコン １８７ Ｔ １８８ Ａｓ+ １８９ θ １９０ Ｌ−ΔＬ １９１ カウンタードープ層 ２００ ｐ型ウェル領域 ２０１ 長さ０．１６μｍのダミーゲート ２０２ Ａｓ+ ２０３ 高さ０．１６μｍの窒化シリコン膜 ２０４ ４５度 ２１０ ｐ型ウェル領域 ２１１ 長さ０．１８μｍのダミーゲート ２１２ Ａｓ+ ２１３ 高さ０．１６μｍの窒化シリコン膜 ２１４ ４５度 ２１５ 幅０．０２μｍのカウンタードープ層 ２２１ 長さ０．２０μｍのダミーゲート ２２２ Ａｓ+ ２２３ 高さ０．１６μｍの窒化シリコン膜 ２２４ ４５度 ２２５ 幅０．０４μｍのカウンタードープ層 ３０１ Ｓｉ＜１００＞基板 ３０３ ｐ型ウェル領域 ３０４ Ｂ+ ３１０ ゲート酸化膜 ３１１ ダミーゲート ３２１ Ａｓ+ ３２２ ＬＤＤＡｓ領域 ３３１ サイドウォール ３３２ Ａｓ+ ３３３ ｎ型ソースドレイン領域 ３４１ 酸化膜 ３５１ Ａｓ+ ３５２ 角度４５度 ３５３ カウンタードープ領域 ３６１ ゲート酸化膜 ３６２ ＴｉＮ膜 ３６３ Ａｌ膜 ５０１ 半導体基板 ５０２ ｐ型不純物 ５０３ ｐ型ウェル領域 ５０４ ゲート酸化膜 ５０５ ゲート電極 ５０６ ｎ型不純物 ５０７ ｎ型ＬＤＤ領域 ５０８ サイドウォール ５０９ ｎ型不純物 ５１０ ｎ型ソースドレイン領域 ５２１ ΔＶth１ ５２２ ΔＶth２ ６０１ 半導体基板 ６０２ ｐ型不純物 ６０３ ｐ型ウェル領域 ６１０ 酸化膜 ６１１ ダミーゲート ６２１ ゲート酸化膜 ６２２ ＴｉＮ膜 ６２３ メタルゲート
ｎ型ＭＯＳＦＥＴのＶth １７２ 従来プロセスに基づくゲート長０．１８μｍの
ｎ型ＭＯＳＦＥＴのＶth １７３ 従来プロセスに基づくゲート長０．２０μｍの
ｎ型ＭＯＳＦＥＴのＶth １７４ 本発明に基づくゲート長０．１６μｍのｎ型Ｍ
ＯＳＦＥＴのＶth １７５ 本発明に基づくゲート長０．１８μｍのｎ型Ｍ
ＯＳＦＥＴのＶth １７６ 本発明に基づくゲート長０．２０μｍのｎ型Ｍ
ＯＳＦＥＴのＶth １８０ 窒化シリコン １８１ Ｔ １８２ Ａｓ+ １８３ θ １８４ Ｌ−ΔＬ １８５ カウンタードープ層 １８６ 窒化シリコン １８７ Ｔ １８８ Ａｓ+ １８９ θ １９０ Ｌ−ΔＬ １９１ カウンタードープ層 ２００ ｐ型ウェル領域 ２０１ 長さ０．１６μｍのダミーゲート ２０２ Ａｓ+ ２０３ 高さ０．１６μｍの窒化シリコン膜 ２０４ ４５度 ２１０ ｐ型ウェル領域 ２１１ 長さ０．１８μｍのダミーゲート ２１２ Ａｓ+ ２１３ 高さ０．１６μｍの窒化シリコン膜 ２１４ ４５度 ２１５ 幅０．０２μｍのカウンタードープ層 ２２１ 長さ０．２０μｍのダミーゲート ２２２ Ａｓ+ ２２３ 高さ０．１６μｍの窒化シリコン膜 ２２４ ４５度 ２２５ 幅０．０４μｍのカウンタードープ層 ３０１ Ｓｉ＜１００＞基板 ３０３ ｐ型ウェル領域 ３０４ Ｂ+ ３１０ ゲート酸化膜 ３１１ ダミーゲート ３２１ Ａｓ+ ３２２ ＬＤＤＡｓ領域 ３３１ サイドウォール ３３２ Ａｓ+ ３３３ ｎ型ソースドレイン領域 ３４１ 酸化膜 ３５１ Ａｓ+ ３５２ 角度４５度 ３５３ カウンタードープ領域 ３６１ ゲート酸化膜 ３６２ ＴｉＮ膜 ３６３ Ａｌ膜 ５０１ 半導体基板 ５０２ ｐ型不純物 ５０３ ｐ型ウェル領域 ５０４ ゲート酸化膜 ５０５ ゲート電極 ５０６ ｎ型不純物 ５０７ ｎ型ＬＤＤ領域 ５０８ サイドウォール ５０９ ｎ型不純物 ５１０ ｎ型ソースドレイン領域 ５２１ ΔＶth１ ５２２ ΔＶth２ ６０１ 半導体基板 ６０２ ｐ型不純物 ６０３ ｐ型ウェル領域 ６１０ 酸化膜 ６１１ ダミーゲート ６２１ ゲート酸化膜 ６２２ ＴｉＮ膜 ６２３ メタルゲート
Claims (16)
- 【請求項１】 ＭＯＳＦＥＴ等のしきい値電圧のバラツ
キを低減する半導体装置の製造方法において、ダミーゲ
ートをマスクとしてチャネルのカウンタードープ注入を
ゲート長方向の２方向から斜めに行い、ゲート長が短く
なるにつれて前記カウンタードープ注入による低濃度領
域が占める割合を低下させることを特徴とする半導体装
置の製造方法。 - 【請求項２】 半導体装置の製造方法において、基板に
しきい値電圧調整用の第１導電型の不純物をイオン注入
した後、第１の物質からなる抜きパターンの第１のダミ
ーゲートを形成し、前記第１のダミーゲートのゲート長
方向の２方向から第２導電型の不純物を所定の注入角度
で斜めにイオン注入してカウンタードープ領域を形成
し、ゲート絶縁膜を形成した後、ゲート電極材料を堆積
し、前記第１の物質が露出するまで平坦化し、ゲート電
極を形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、前記第１の物質は絶縁膜であることを特徴と
する半導体装置の製造方法。 - 【請求項４】 請求項２に記載の半導体装置の製造方法
において、前記ゲート絶縁膜はＳｉＯ2膜であることを
特徴とする半導体装置の製造方法。 - 【請求項５】 請求項２に記載の半導体装置の製造方法
において、前記ゲート電極材料は多結晶シリコンである
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項２に記載の半導体装置の製造方法
において、前記第１のダミーゲートの典型的なゲート長
をＬ、前記第１ダミーゲートのゲート長の寸法ばらつき
をΔＬ、前記第１のダミーゲートの高さをＴ、前記所定
の注入角度をθとした場合、（Ｌ＋ΔＬ）／２＜（Ｔ×
ｔａｎθ）＜（Ｌ―ΔＬ）の関係が成り立つことを特徴
とする半導体装置の製造方法。 - 【請求項７】 請求項２に記載の半導体装置の製造方法
において、更に、その後、前記第１の物質を除去した
後、第２導電型の不純物をイオン注入してＬＤＤ（Ligh
tly Doped Drain）領域を形成し、前記ゲート電極側面
に絶縁膜からなるサイドウォールを形成し、その後第２
導電型の不純物をイオン注入してソースドレイン領域を
形成することを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法
において、前記カウンタードープ領域は前記ＬＤＤ領域
に比較してイオン注入による低濃度領域であることを特
徴とする半導体装置の製造方法。 - 【請求項９】 半導体装置の製造方法において、基板に
しきい値電圧調整用の第１導電型の不純物をイオン注入
した後、第２のダミーゲートを形成し、第２導電型の不
純物をイオン注入してソースドレイン領域を形成し、そ
の後、上面から第２の物質を堆積した後、前記第２のダ
ミーゲートが露出するまで平坦化処理を行い、前記第２
のダミーゲートをエッチング除去し、前記第２のダミー
ゲート領域にゲート長方向の２方向から第２導電型の不
純物を所定の注入角度で斜めにイオン注入して前記ソー
スドレイン領域の内側にカウンタードープ領域を形成し
たことを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、前記第２のダミーゲートはＳｉＯ2と多結晶
シリコンからなることを特徴とする半導体装置の製造方
法。 - 【請求項１１】 請求項９記載の半導体装置の製造方法
において、前記第２の物質はＳｉＯ2であることを特徴
とする半導体装置の製造方法。 - 【請求項１２】 請求項９に記載の半導体装置の製造方
法において、前記第２のダミーゲートの典型的なゲート
長をＬ、前記第２のダミーゲートのゲート長の寸法ばら
つきをΔＬ、前記第２のダミーゲートの高さをＴ、前記
所定の注入角度をθとした場合、（Ｌ＋ΔＬ）／２＜
（Ｔ×ｔａｎθ）＜（Ｌ―ΔＬ）の関係が成り立つこと
を特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項９に記載の半導体装置の製造方
法において、更にその後、前記ダミーゲート領域にゲー
ト絶縁膜と、ゲート電極を形成し、その後、前記ゲート
電極と前記ソース及びドレイン領域にコンタクトを形成
し、配線形成したことを特徴とする半導体装置の製造方
法。 - 【請求項１４】 請求項９に記載の半導体装置の製造方
法において、前記ゲート絶縁膜はＳｉＯ2であることを
特徴とする半導体装置の製造方法。 - 【請求項１５】 半導体装置の製造装置において、基板
上に絶縁膜を堆積する絶縁膜堆積手段と、前記絶縁膜の
一部に抜きパターンのダミーゲートを形成するダミーゲ
ート形成手段と、前記ダミーゲート内のゲート長方向の
２方向からアクセプタ又はドナーを所定の注入角度で斜
めにイオン注入してカウンタードープ領域を形成するカ
ウンタードープ領域形成手段と、前記ダミーゲート内に
ゲート酸化膜を形成するゲート酸化膜形成手段と、前記
ゲート酸化膜上に多結晶シリコンを堆積する多結晶シリ
コン堆積手段と、前記絶縁膜が露出するまで平坦化して
ゲート電極を形成するゲート電極形成手段とを備えたこ
とを特徴とする半導体装置の製造装置。 - 【請求項１６】 請求項１５に記載の半導体装置の製造
装置において、更に、前記絶縁膜を除去して前記アクセ
プタ又はドナーをイオン注入してＬＤＤ（Lightly Dope
d Drain）領域を形成するＬＤＤ領域形成手段と、前記
ゲート電極側面に酸化膜からなるサイドウォールを形成
するサイドウォール形成手段と、前記アクセプタ又はド
ナーをイオン注入してソース・ドレイン領域を形成する
ソース・ドレイン領域形成手段とを備えたことを特徴と
する半導体装置の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24607198A JP2000077661A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24607198A JP2000077661A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077661A true JP2000077661A (ja) | 2000-03-14 |
Family
ID=17143045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24607198A Pending JP2000077661A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077661A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313807A (ja) * | 2001-04-19 | 2002-10-25 | Sony Corp | 半導体装置の製造方法 |
| JP2003046079A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR100735627B1 (ko) * | 2004-12-30 | 2007-07-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 구조 및 그 형성 방법 |
| CN102479718A (zh) * | 2010-11-29 | 2012-05-30 | 中芯国际集成电路制造(上海)有限公司 | 一种金属氧化物半导体场效应晶体管的制作方法 |
-
1998
- 1998-08-31 JP JP24607198A patent/JP2000077661A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313807A (ja) * | 2001-04-19 | 2002-10-25 | Sony Corp | 半導体装置の製造方法 |
| JP2003046079A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR100735627B1 (ko) * | 2004-12-30 | 2007-07-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 구조 및 그 형성 방법 |
| CN102479718A (zh) * | 2010-11-29 | 2012-05-30 | 中芯国际集成电路制造(上海)有限公司 | 一种金属氧化物半导体场效应晶体管的制作方法 |
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